JP2822382B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造に関する。
近年、半導体素子の微細化に伴い、拡散層，ゲート電
極の低抵抗化を目的としたいわゆるサリサイド構造のデ
バイスが用いられてきつつある。
極の低抵抗化を目的としたいわゆるサリサイド構造のデ
バイスが用いられてきつつある。
ここで一例としてサリサイド構造のSRAMの断面図を第
２図に示す。同図において、１はＰ型Si基板、２は素子
分離用酸化膜、３はゲート酸化膜、４は多結晶Siゲート
電極、５は低濃度不純物拡散層、６は絶縁膜サイドウォ
ール、７は高濃度Ｎ型不純物拡散層（ソース，ドレイ
ン）、８はTiシリサイド、９は第１の層間絶縁膜、10は
第１のコンタクトホール、12は高抵抗多結晶Si、13は第
２の層間絶縁膜、14は第２のコンタクトホール、15は配
線材料用Alである。
２図に示す。同図において、１はＰ型Si基板、２は素子
分離用酸化膜、３はゲート酸化膜、４は多結晶Siゲート
電極、５は低濃度不純物拡散層、６は絶縁膜サイドウォ
ール、７は高濃度Ｎ型不純物拡散層（ソース，ドレイ
ン）、８はTiシリサイド、９は第１の層間絶縁膜、10は
第１のコンタクトホール、12は高抵抗多結晶Si、13は第
２の層間絶縁膜、14は第２のコンタクトホール、15は配
線材料用Alである。
しかし、前述の従来技術では低抵抗シリサイドとして
最も有望なTiシリサイドが比較的酸化されやすく、高抵
抗多結晶シリコン成長時に、Tiシリサイド表面に酸化膜
が形成される。これがTiシリサイドと高抵抗多結晶Siの
接触不良の原因となるという課題があった。
最も有望なTiシリサイドが比較的酸化されやすく、高抵
抗多結晶シリコン成長時に、Tiシリサイド表面に酸化膜
が形成される。これがTiシリサイドと高抵抗多結晶Siの
接触不良の原因となるという課題があった。
本発明はこのような課題を解決するもので、その目的
は、Tiシリサイドと多結晶シリコンの良好な接続を得る
ことにある。
は、Tiシリサイドと多結晶シリコンの良好な接続を得る
ことにある。
本発明の半導体装置は、半導体基板に形成されたソー
スあるいはドレイン上に設けられたTiシリサイドを有す
る第１配線層、前記第１配線層上方に絶縁膜を介して設
けられた多結晶シリコンからなる第２配線層、及び前記
絶縁膜の所定の位置に前記Tiシリサイド膜に達するよう
に設けられたコンタクトホールを有し、前記第１配線層
と第２配線層とは耐酸化性導電膜を介して電気的に接続
されてなり、前記コンタクトホール底部にのみ耐酸化性
導電膜が形成されていることを特徴とする。
スあるいはドレイン上に設けられたTiシリサイドを有す
る第１配線層、前記第１配線層上方に絶縁膜を介して設
けられた多結晶シリコンからなる第２配線層、及び前記
絶縁膜の所定の位置に前記Tiシリサイド膜に達するよう
に設けられたコンタクトホールを有し、前記第１配線層
と第２配線層とは耐酸化性導電膜を介して電気的に接続
されてなり、前記コンタクトホール底部にのみ耐酸化性
導電膜が形成されていることを特徴とする。
また、本発明の半導体装置の製造方法は、所定の位置
に露出面を有するシリコン基体上にTi膜を被覆する工
程、アニールにより前記シリコン基体の露出面とTiとを
シリサイド反応させTiシリサイド膜を形成する工程、未
反応の前記Ti膜を除去する工程、前記Tiシリサイド膜上
に絶縁膜を被覆する工程、前記絶縁膜の所定の位置に前
記Tiシリサイド膜に達するコンタクトホールを形成する
工程、しかる後に前記コンタクトホール底部にのみ耐酸
化性導電膜を形成する工程、前記絶縁膜及び前記耐酸化
性導電膜上に気相成長法により多結晶シリコン層を設け
る工程を有することを特徴とする。
に露出面を有するシリコン基体上にTi膜を被覆する工
程、アニールにより前記シリコン基体の露出面とTiとを
シリサイド反応させTiシリサイド膜を形成する工程、未
反応の前記Ti膜を除去する工程、前記Tiシリサイド膜上
に絶縁膜を被覆する工程、前記絶縁膜の所定の位置に前
記Tiシリサイド膜に達するコンタクトホールを形成する
工程、しかる後に前記コンタクトホール底部にのみ耐酸
化性導電膜を形成する工程、前記絶縁膜及び前記耐酸化
性導電膜上に気相成長法により多結晶シリコン層を設け
る工程を有することを特徴とする。
以下図面により本発明の実施例を詳細に説明する。第
１図は本発明の半導体装置を表わす断面図であり、同図
において１はＰ型Si基板、２は素子分離用酸化膜、３は
ゲート酸化膜、４は多結晶Siゲート電極、５は低濃度不
純物拡散層、６は絶縁膜サイドウォール、７は高濃度Ｎ
型不純物拡散層（ソース，ドレイン）である。
１図は本発明の半導体装置を表わす断面図であり、同図
において１はＰ型Si基板、２は素子分離用酸化膜、３は
ゲート酸化膜、４は多結晶Siゲート電極、５は低濃度不
純物拡散層、６は絶縁膜サイドウォール、７は高濃度Ｎ
型不純物拡散層（ソース，ドレイン）である。
８はTiシリサイドであり、前記多結晶Si4及び高濃度
Ｎ型不純物拡散層７上に選択的に形成されている。前記
Tiシリサイド８の一部は第１の層間絶縁膜９の一部に設
けられた第１のコンタクトホール10内のTiナイトライド
11を介し高抵抗多結晶Si12に接続されている。
Ｎ型不純物拡散層７上に選択的に形成されている。前記
Tiシリサイド８の一部は第１の層間絶縁膜９の一部に設
けられた第１のコンタクトホール10内のTiナイトライド
11を介し高抵抗多結晶Si12に接続されている。
次に本発明の半導体装置の製造方法を簡単に説明す
る。前記１〜７は従来の技術を用いて容易に形成され
る。次に全面にTiをスパッタ法で200〜800Å形成した後
に600〜700℃の温度でハロゲンランプにより処理するこ
とで、前記ソース・ドレイン７上のTiはSiと反応し、Ti
シリサイド８が形成される。未反応Tiは選択エッチ液に
より除去し、さらに800℃前後の温度でハロゲンランプ
によりアニールを行う。
る。前記１〜７は従来の技術を用いて容易に形成され
る。次に全面にTiをスパッタ法で200〜800Å形成した後
に600〜700℃の温度でハロゲンランプにより処理するこ
とで、前記ソース・ドレイン７上のTiはSiと反応し、Ti
シリサイド８が形成される。未反応Tiは選択エッチ液に
より除去し、さらに800℃前後の温度でハロゲンランプ
によりアニールを行う。
化学的気相成長法により第１の層間絶縁膜９を2000Å
前後形成し、フォトレジストパターンを用い一部エッチ
ング除去し第１のコンタクトホール10を形成する。
前後形成し、フォトレジストパターンを用い一部エッチ
ング除去し第１のコンタクトホール10を形成する。
前記フォトレジストパターンを除去した後、900℃前
後の温度でハロゲンランプアニールすることで前記第１
のコンタクトホール10下の前記Tiシリサイド８の上部に
Tiナイトライド11を形成する。
後の温度でハロゲンランプアニールすることで前記第１
のコンタクトホール10下の前記Tiシリサイド８の上部に
Tiナイトライド11を形成する。
化学的気相成長法により高抵抗用多結晶Si12を1000〜
2000Å形成した後に、第２の層間絶縁膜13を化学的気相
成長法により3000〜4000Å形成し、フォトレジストパタ
ーンを用い一部エッチング除去し第２のコンタクトホー
ル14を形成する。
2000Å形成した後に、第２の層間絶縁膜13を化学的気相
成長法により3000〜4000Å形成し、フォトレジストパタ
ーンを用い一部エッチング除去し第２のコンタクトホー
ル14を形成する。
フォトレジストパターンを除去した後、配線材料用Al
15を形成する。
15を形成する。
以上述べたように発明によれば、Tiシリサイドは耐酸
性に優れたTiナイトライドを介し多結晶Siに接続される
ため従来のように表面に酸化膜を形成することなく良好
な接触特性が得られるという効果を有する。
性に優れたTiナイトライドを介し多結晶Siに接続される
ため従来のように表面に酸化膜を形成することなく良好
な接触特性が得られるという効果を有する。
以上実施例に基づき具体的に説明したが、本発明は上
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
たとえば耐酸化性導電膜はMoシリサイド等のシリサイ
ドでもよい。
ドでもよい。
第１図は本発明の半導体装置の実施例のSRAMを示す主要
断面図、第２図は従来の半導体装置のSRAMを一例とした
断面図。 １……Ｐ型Si基板 ２……素子分離用酸化膜 ３……ゲート酸化膜 ４……多結晶Siゲート電極 ５……低濃度不純物拡散層 ６……絶縁膜サイドウォール ７……高濃度Ｎ型不純物拡散層（ソース・ドレイン） ８……Tiシリサイド ９……第１の層間絶縁膜 10……第１のコンタクトホール 11……Tiナイトライド 12……高抵抗多結晶Si 13……第２の層間絶縁膜 14……第２のコンタクトホール 15……配線材料用Al
断面図、第２図は従来の半導体装置のSRAMを一例とした
断面図。 １……Ｐ型Si基板 ２……素子分離用酸化膜 ３……ゲート酸化膜 ４……多結晶Siゲート電極 ５……低濃度不純物拡散層 ６……絶縁膜サイドウォール ７……高濃度Ｎ型不純物拡散層（ソース・ドレイン） ８……Tiシリサイド ９……第１の層間絶縁膜 10……第１のコンタクトホール 11……Tiナイトライド 12……高抵抗多結晶Si 13……第２の層間絶縁膜 14……第２のコンタクトホール 15……配線材料用Al
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/28 - 21/288 H01L 21/8244 H01L 27/11 H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】半導体基板に形成されたソースあるいはド
レイン上に設けられたTiシリサイドを有する第１配線
層、前記第１配線層上方に絶縁膜を介して設けられた多
結晶シリコンからなる第２配線層、及び前記絶縁膜の所
定の位置に前記Tiシリサイド膜に達するように設けられ
たコンタクトホールを有し、前記第１配線層と第２配線
層とは耐酸化性導電膜を介して電気的に接続されてな
り、前記コンタクトホール底部にのみ耐酸化性導電膜が
形成されていることを特徴とする半導体装置。 - 【請求項２】所定の位置に露出面を有するシリコン基体
上にTi膜を被覆する工程、アニールにより前記シリコン
基体の露出面とTiとをシリサイド反応させTiシリサイド
膜を形成する工程、未反応の前記Ti膜を除去する工程、
前記Tiシリサイド膜上に絶縁膜を被覆する工程、前記絶
縁膜の所定の位置に前記Tiシリサイド膜に達するコンタ
クトホールを形成する工程、しかる後に前記コンタクト
ホール底部にのみ耐酸化性導電膜を形成する工程、前記
絶縁膜及び前記耐酸化性導電膜上に気相成長法により多
結晶シリコン層を設ける工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067539A JP2822382B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067539A JP2822382B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239955A JPH01239955A (ja) | 1989-09-25 |
| JP2822382B2 true JP2822382B2 (ja) | 1998-11-11 |
Family
ID=13347879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63067539A Expired - Lifetime JP2822382B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822382B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2807226B2 (ja) * | 1987-09-12 | 1998-10-08 | ソニー株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-03-22 JP JP63067539A patent/JP2822382B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239955A (ja) | 1989-09-25 |
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Legal Events
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
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