JP2807226B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板上に第１導電型および第２導電型のMIS
トランジスタを形成する半導体装置の製造方法に関し、
特に拡散層と配線層の接続に特徴を有する半導体装置の
製造方法に関する。 〔発明の概要〕 本発明は、基板上に第１導電型および第２導電型のMI
Sトランジスタを形成する半導体装置の製造方法におい
て、少なくとも上記第１導電型のMISトランジスタの拡
散層上に高融点シリサイド層を形成するとともにこの高
融点シリサイド層上に高融点金属膜もしくは高融点金属
窒化膜を形成して不純物拡散バリヤ層を形成し、上記不
純物拡散バリア層と接続する第２導電型の電極取り出し
層を形成して、MISトランジスタ相互の接続を図ること
により、微細化を図った場合であっても確実な拡散層と
配線層の接続を行う方法である。 〔従来の技術〕 一般に、同一基板上にPMOSトランジスタとNMOSトラン
ジスタの双方を形成したCMOSデバイスが広く知られてい
る。 ところで、MOSトランジスタのソース・ドレイン領域
は、主に基板上の拡散層を用いて形成されており、上記
CMOSデバイスにあっては、同一基板上にＰ型およびＮ型
の拡散層が各不純物の導入により形成される。これら拡
散層には、所定の形状の配線層がそれぞれ接続されてお
り、その接続は所謂ビアホールを介して行われている。 このビアホールは、デバイスの高集積化に従ってその
アスペクト比が高くなる。そこで、配線層の接続を行う
ために、バイアススパッタ法や選択CVD法等によるAl
（アルミニューム）層やＷ（タングステン）層を用いた
電極取り出し層によりビアホール穴埋めが提案されてい
る。 〔発明が解決しようとする問題点〕 しかしながら、デバイスの集積度を高めて行った場合
には、ビアホールのアスペクト比が高くなり、特にAl層
やＷ層の金属材料の電極取り出し層では十分にビアホー
ルを充填することが困難となる。 これに対して、微細加工が容易でない金属材料層を用
いずに、容易に加工できる多結晶シリコン層等の材料を
ビアホールの穴埋めに用いることも提案されている。し
かし、上記CMOSデバイスでは、接続すべき導電型の拡散
層がＰ型とＮ型の両方であり、一方の導電型の多結晶シ
リコン層で穴埋めを行ったときに、他方の導電型の拡散
層との接続部分でPN接合が生ずることになる。 そこで、本発明は上述の問題点に鑑み、微細化を図っ
た場合であっても確実な拡散層と配線層の接続を行う半
導体装置の製造方法の提供を目的とする。 〔問題点を解決するための手段〕 本発明は、上述したような目的を達成するため、基板
上に形成された第１導電型および第２導電型のMISトラ
ンジスタの拡散層を相互に配線層により接続した半導体
装置の製造方法において、第１導電型および第２導電型
のMISトランジスタをシリコン基板上に形成し、少なく
とも上記第１導電型のMISトランジスタの拡散層上に高
融点シリサイド層を形成するとともにこの高融点シリサ
イド層上に高融点金属膜若しくは高融点金属窒化膜を形
成して不純物拡散バリヤ層を形成し、上記不純物拡散バ
リヤ層と接続する第２導電型の多結晶シリコンからなる
電極取り出し層を形成し、上記電極取り出し層を介して
上記第１導電型および第２導電型のMISトランジスタを
電気的に接続する第２導電型の配線層を形成するように
したものである。 〔作用〕 上記導電性を有した不純物拡散バリヤ層は、少なくと
も上記第２導電型の電極取り出し層と上記第１導電型の
拡散層との間に形成されるため、それらの接続部でPN接
合が生ずることがない。従って、多結晶シリコン層等の
微細加工が可能な材料で電極取り出し層を形成し、ビア
ホールの穴埋めができる。 〔実施例〕 本発明の好適な実施例を図面を参照しながら説明す
る。 本実施例は、PMOSトランジスタとNMOSトランジスタを
同一基板上に形成する半導体装置の製造方法であり、微
細化を図った場合であっても確実な拡散層と配線層の接
続を行う製造方法である。以下、本実施例を第１図ａ〜
第１図ｄを参照しながら説明する。 （ａ） まず、第１図ａに示すように、フィールド酸化
膜15が形成されたP-型のシリコン基板（若しくはウェル
領域）10上に、第１の導電型のMISトランジスタであるP
MOSトランジスタ11と、第２の導電型のMISトランジスタ
であるNMOSトランジスタ12とを通常の製造方法に従って
形成する。上記PMOSトランジスタ11は、上記シリコン基
板10のN-ウェル領域13に形成され、ゲート電極16と、第
１導電型であるP+型の拡散層17,17が形成される。ま
た、上記NMOSトランジスタ12は、上記半導体基板10のP-
ウェル領域14に形成され、ゲート電極18と、第２導電型
であるN+型の拡散層19,19が形成される。そして、上記
各ゲート電極16,18や各拡散層17,19の表面を露出させ、
これら各領域においてシリコン面を露出させる。 （ｂ） 次に、チタン層を蒸着法等により被着形成す
る。そして、RTA（ラピッド・サーマル・アニール）法
等の手段によってシリサイド化処理を行い、上記シリコ
ン面が露出した上記各ゲート電極16,18や各拡散層17,19
の表面にチタンシリサイド層を形成させる。続いて、安
定化のためにプラズマ窒化処理を行い、上記チタンシリ
サイド層上に窒化チタン層を積層し、第１図ｂに示すよ
うに、これらチタンシリサイド層と窒化チタン層で構成
される不純物拡散バリヤ層20を形成する。 ここで、上記不純物拡散バリヤ層20は、上記各拡散層
17,19と後述する多結晶シリコン層との接続を確実に行
うために形成されるものであり、特に拡散層と多結晶シ
リコン層の間の導電型が異なる時にPN接合を生じさせな
いためのものである。また、このような不純物拡散バリ
ヤ層20の形成から接触抵抗の低減等も実現し、上記シリ
サイド化は上記シリコン露出面だけで行われる。上記不
純物拡散バリヤ層20としては、上述のチタンを用いたも
のに限定されず、他のタングステンやモリブデン、白
金、タンタル等の高融点金属を用いても良い。また、シ
リサイド層上に高融点金属層を積層することもできる。 また、本実施例では、露出した２つの導電型の各拡散
層17,19に各々上記不純物拡散バリア層20を形成してい
るが、後述する多結晶シリコン層の導電型と同じ導電型
の拡散層には上記不純物拡散バリア層20を設けずとも良
い。すなわち、電極取り出し層としての多結晶シリコン
層がＰ型であるときは、N+型の拡散層との間だけに不純
物拡散バリア層20を設ける様にしても良く、電極取り出
し層としての多結晶シリコン層がＮ型であるときは、P+
型の拡散層との間だけに不純物拡散バリア層20を設ける
様にしても良い。 （ｃ） 次に、第１図ｃに示すように、全面にBSG,PSG,
AsSG等のリフロー膜21を形成し、所定の部分で電気的な
接続を図るための各々ビアホール22をそのリフロー膜21
に形成する。このビアホール22の底部には、上記不純物
拡散バリア層20が臨む。 続いて、ステップカバレージの優れた減圧CVD法を用
いてリンを含有する多結晶シリコン層23を第２導電型の
電極取り出し層として被着形成する。すると、上記ビア
ホール22は充填され、特に高集積化を図り、そのアスペ
クト比が大きくなった場合にも金属材料に比較して十分
にビアホール22は充填される。 ここで、リンを含有する多結晶シリコン層23はＮ型の
導電型であり、直接P+型の拡散層17等と接続した場合に
はPN接合が生ずるが、上記不純物拡散バリア層20により
間接的に接続するためPN接合は生じない。従って、微細
化を実現すると共に、PMOSトランジスタ11とNMOSトラン
ジスタ12を同時に接続させることが可能となる。 なお、多結晶シリコン層23に含有される不純物はリン
に限定されず、他の不純物であっても良い。 （ｄ） 次に、第１図ｄに示すように、上記各ビアホー
ル22を充填した多結晶シリコン層23を例えばRIE（反応
性イオンエッチング）法によりエッチバックし、平坦化
させる。そして、密着性の向上や低抵抗化のためにTiN/
Ti層24を形成した後、全面にAl（シリコンを含有す
る。）配線層25を形成する。そして、図示を省略する
が、上記Al配線層25をパターニングしてPMOSトランジス
タ11とNMOSトランジスタ12の電気的な接続を行う。 なお、上記TiN/Ti層24はなくとも良い。また、TiN/Ti
層24ではなく、白金，モリブデン，タングステン，チタ
ン等の材料を蒸着し、その後シリサイド化するようにし
ても良い。また、配線層もAl配線層に限定されず、他の
材料を用いることもでき、さらに配線層は、上記ビアホ
ール22に充填した電極取り出し層としての多結晶シリコ
ン層23と同じ材料で同時に形成される如きものであって
も良い。 上述の工程より行われる本実施例の半導体装置の製造
方法は、上記多結晶シリコン層23は異なる導電型の拡散
層との間で不純物拡散バリア層を介して接続しており、
PN接合が形成される問題も生じない。そして、カバレー
ジの良い多結晶シリコン層23を用いてビアホール22を充
填することができるため、素子の高集積化を図った場合
でも十分に確実な接続を図ることができる。 また、不純物拡散バリア層20をシリサイド化するとき
には、シリコン露出面のみに形成され、酸化膜上には形
成されない。さらに不純物拡散バリア層20の形成によっ
て、接触抵抗を低く抑えることができる。また、上記不
純物拡散バリア層20の構造をチタンシリサイド層と窒化
チタン層が積層される構造とした時では、窒化チタン層
によってバリヤ効果が向上する。 なお、上述の実施例においては、双方の導電型の拡散
層17,19のそれぞれの不純物拡散バリア層20を形成した
が、これに限定されず前述したように一方の導電型（第
１導電型）の拡散層にのみ不純物拡散バリヤ層を形成
し、その反対の導電型（第２導電型）の電極取り出し層
を設けるようにすることもできる。 また、本発明の半導体装置の製造方法は、その要旨を
逸脱しない範囲での変更が可能である。 〔発明の効果〕 本発明の半導体装置の製造方法は、電極取り出し層は
異なる導電型の拡散層との間で不純物拡散バリア層を介
して接続しており、第１導電型および第２導電型のMIS
トランジスタが形成される半導体装置においてPN接合が
形成される問題も生じない。そして、カバレージの良い
電極取り出し層を用いることができ、素子の高集積化を
図った場合でも拡散層と配線層の確実な接続を図ること
ができる。
トランジスタを形成する半導体装置の製造方法に関し、
特に拡散層と配線層の接続に特徴を有する半導体装置の
製造方法に関する。 〔発明の概要〕 本発明は、基板上に第１導電型および第２導電型のMI
Sトランジスタを形成する半導体装置の製造方法におい
て、少なくとも上記第１導電型のMISトランジスタの拡
散層上に高融点シリサイド層を形成するとともにこの高
融点シリサイド層上に高融点金属膜もしくは高融点金属
窒化膜を形成して不純物拡散バリヤ層を形成し、上記不
純物拡散バリア層と接続する第２導電型の電極取り出し
層を形成して、MISトランジスタ相互の接続を図ること
により、微細化を図った場合であっても確実な拡散層と
配線層の接続を行う方法である。 〔従来の技術〕 一般に、同一基板上にPMOSトランジスタとNMOSトラン
ジスタの双方を形成したCMOSデバイスが広く知られてい
る。 ところで、MOSトランジスタのソース・ドレイン領域
は、主に基板上の拡散層を用いて形成されており、上記
CMOSデバイスにあっては、同一基板上にＰ型およびＮ型
の拡散層が各不純物の導入により形成される。これら拡
散層には、所定の形状の配線層がそれぞれ接続されてお
り、その接続は所謂ビアホールを介して行われている。 このビアホールは、デバイスの高集積化に従ってその
アスペクト比が高くなる。そこで、配線層の接続を行う
ために、バイアススパッタ法や選択CVD法等によるAl
（アルミニューム）層やＷ（タングステン）層を用いた
電極取り出し層によりビアホール穴埋めが提案されてい
る。 〔発明が解決しようとする問題点〕 しかしながら、デバイスの集積度を高めて行った場合
には、ビアホールのアスペクト比が高くなり、特にAl層
やＷ層の金属材料の電極取り出し層では十分にビアホー
ルを充填することが困難となる。 これに対して、微細加工が容易でない金属材料層を用
いずに、容易に加工できる多結晶シリコン層等の材料を
ビアホールの穴埋めに用いることも提案されている。し
かし、上記CMOSデバイスでは、接続すべき導電型の拡散
層がＰ型とＮ型の両方であり、一方の導電型の多結晶シ
リコン層で穴埋めを行ったときに、他方の導電型の拡散
層との接続部分でPN接合が生ずることになる。 そこで、本発明は上述の問題点に鑑み、微細化を図っ
た場合であっても確実な拡散層と配線層の接続を行う半
導体装置の製造方法の提供を目的とする。 〔問題点を解決するための手段〕 本発明は、上述したような目的を達成するため、基板
上に形成された第１導電型および第２導電型のMISトラ
ンジスタの拡散層を相互に配線層により接続した半導体
装置の製造方法において、第１導電型および第２導電型
のMISトランジスタをシリコン基板上に形成し、少なく
とも上記第１導電型のMISトランジスタの拡散層上に高
融点シリサイド層を形成するとともにこの高融点シリサ
イド層上に高融点金属膜若しくは高融点金属窒化膜を形
成して不純物拡散バリヤ層を形成し、上記不純物拡散バ
リヤ層と接続する第２導電型の多結晶シリコンからなる
電極取り出し層を形成し、上記電極取り出し層を介して
上記第１導電型および第２導電型のMISトランジスタを
電気的に接続する第２導電型の配線層を形成するように
したものである。 〔作用〕 上記導電性を有した不純物拡散バリヤ層は、少なくと
も上記第２導電型の電極取り出し層と上記第１導電型の
拡散層との間に形成されるため、それらの接続部でPN接
合が生ずることがない。従って、多結晶シリコン層等の
微細加工が可能な材料で電極取り出し層を形成し、ビア
ホールの穴埋めができる。 〔実施例〕 本発明の好適な実施例を図面を参照しながら説明す
る。 本実施例は、PMOSトランジスタとNMOSトランジスタを
同一基板上に形成する半導体装置の製造方法であり、微
細化を図った場合であっても確実な拡散層と配線層の接
続を行う製造方法である。以下、本実施例を第１図ａ〜
第１図ｄを参照しながら説明する。 （ａ） まず、第１図ａに示すように、フィールド酸化
膜15が形成されたP-型のシリコン基板（若しくはウェル
領域）10上に、第１の導電型のMISトランジスタであるP
MOSトランジスタ11と、第２の導電型のMISトランジスタ
であるNMOSトランジスタ12とを通常の製造方法に従って
形成する。上記PMOSトランジスタ11は、上記シリコン基
板10のN-ウェル領域13に形成され、ゲート電極16と、第
１導電型であるP+型の拡散層17,17が形成される。ま
た、上記NMOSトランジスタ12は、上記半導体基板10のP-
ウェル領域14に形成され、ゲート電極18と、第２導電型
であるN+型の拡散層19,19が形成される。そして、上記
各ゲート電極16,18や各拡散層17,19の表面を露出させ、
これら各領域においてシリコン面を露出させる。 （ｂ） 次に、チタン層を蒸着法等により被着形成す
る。そして、RTA（ラピッド・サーマル・アニール）法
等の手段によってシリサイド化処理を行い、上記シリコ
ン面が露出した上記各ゲート電極16,18や各拡散層17,19
の表面にチタンシリサイド層を形成させる。続いて、安
定化のためにプラズマ窒化処理を行い、上記チタンシリ
サイド層上に窒化チタン層を積層し、第１図ｂに示すよ
うに、これらチタンシリサイド層と窒化チタン層で構成
される不純物拡散バリヤ層20を形成する。 ここで、上記不純物拡散バリヤ層20は、上記各拡散層
17,19と後述する多結晶シリコン層との接続を確実に行
うために形成されるものであり、特に拡散層と多結晶シ
リコン層の間の導電型が異なる時にPN接合を生じさせな
いためのものである。また、このような不純物拡散バリ
ヤ層20の形成から接触抵抗の低減等も実現し、上記シリ
サイド化は上記シリコン露出面だけで行われる。上記不
純物拡散バリヤ層20としては、上述のチタンを用いたも
のに限定されず、他のタングステンやモリブデン、白
金、タンタル等の高融点金属を用いても良い。また、シ
リサイド層上に高融点金属層を積層することもできる。 また、本実施例では、露出した２つの導電型の各拡散
層17,19に各々上記不純物拡散バリア層20を形成してい
るが、後述する多結晶シリコン層の導電型と同じ導電型
の拡散層には上記不純物拡散バリア層20を設けずとも良
い。すなわち、電極取り出し層としての多結晶シリコン
層がＰ型であるときは、N+型の拡散層との間だけに不純
物拡散バリア層20を設ける様にしても良く、電極取り出
し層としての多結晶シリコン層がＮ型であるときは、P+
型の拡散層との間だけに不純物拡散バリア層20を設ける
様にしても良い。 （ｃ） 次に、第１図ｃに示すように、全面にBSG,PSG,
AsSG等のリフロー膜21を形成し、所定の部分で電気的な
接続を図るための各々ビアホール22をそのリフロー膜21
に形成する。このビアホール22の底部には、上記不純物
拡散バリア層20が臨む。 続いて、ステップカバレージの優れた減圧CVD法を用
いてリンを含有する多結晶シリコン層23を第２導電型の
電極取り出し層として被着形成する。すると、上記ビア
ホール22は充填され、特に高集積化を図り、そのアスペ
クト比が大きくなった場合にも金属材料に比較して十分
にビアホール22は充填される。 ここで、リンを含有する多結晶シリコン層23はＮ型の
導電型であり、直接P+型の拡散層17等と接続した場合に
はPN接合が生ずるが、上記不純物拡散バリア層20により
間接的に接続するためPN接合は生じない。従って、微細
化を実現すると共に、PMOSトランジスタ11とNMOSトラン
ジスタ12を同時に接続させることが可能となる。 なお、多結晶シリコン層23に含有される不純物はリン
に限定されず、他の不純物であっても良い。 （ｄ） 次に、第１図ｄに示すように、上記各ビアホー
ル22を充填した多結晶シリコン層23を例えばRIE（反応
性イオンエッチング）法によりエッチバックし、平坦化
させる。そして、密着性の向上や低抵抗化のためにTiN/
Ti層24を形成した後、全面にAl（シリコンを含有す
る。）配線層25を形成する。そして、図示を省略する
が、上記Al配線層25をパターニングしてPMOSトランジス
タ11とNMOSトランジスタ12の電気的な接続を行う。 なお、上記TiN/Ti層24はなくとも良い。また、TiN/Ti
層24ではなく、白金，モリブデン，タングステン，チタ
ン等の材料を蒸着し、その後シリサイド化するようにし
ても良い。また、配線層もAl配線層に限定されず、他の
材料を用いることもでき、さらに配線層は、上記ビアホ
ール22に充填した電極取り出し層としての多結晶シリコ
ン層23と同じ材料で同時に形成される如きものであって
も良い。 上述の工程より行われる本実施例の半導体装置の製造
方法は、上記多結晶シリコン層23は異なる導電型の拡散
層との間で不純物拡散バリア層を介して接続しており、
PN接合が形成される問題も生じない。そして、カバレー
ジの良い多結晶シリコン層23を用いてビアホール22を充
填することができるため、素子の高集積化を図った場合
でも十分に確実な接続を図ることができる。 また、不純物拡散バリア層20をシリサイド化するとき
には、シリコン露出面のみに形成され、酸化膜上には形
成されない。さらに不純物拡散バリア層20の形成によっ
て、接触抵抗を低く抑えることができる。また、上記不
純物拡散バリア層20の構造をチタンシリサイド層と窒化
チタン層が積層される構造とした時では、窒化チタン層
によってバリヤ効果が向上する。 なお、上述の実施例においては、双方の導電型の拡散
層17,19のそれぞれの不純物拡散バリア層20を形成した
が、これに限定されず前述したように一方の導電型（第
１導電型）の拡散層にのみ不純物拡散バリヤ層を形成
し、その反対の導電型（第２導電型）の電極取り出し層
を設けるようにすることもできる。 また、本発明の半導体装置の製造方法は、その要旨を
逸脱しない範囲での変更が可能である。 〔発明の効果〕 本発明の半導体装置の製造方法は、電極取り出し層は
異なる導電型の拡散層との間で不純物拡散バリア層を介
して接続しており、第１導電型および第２導電型のMIS
トランジスタが形成される半導体装置においてPN接合が
形成される問題も生じない。そして、カバレージの良い
電極取り出し層を用いることができ、素子の高集積化を
図った場合でも拡散層と配線層の確実な接続を図ること
ができる。
【図面の簡単な説明】
第１図ａ〜第１図ｄは本発明の半導体装置の製造方法を
その工程に従って説明するためのそれぞれ工程断面図で
ある。 10……シリコン基板 11……PMOSトランジスタ 12……NMOSトランジスタ 17……P+型の拡散層 19……N+型の拡散層 20……不純物拡散バリア層 22……ビアホール 23……多結晶シリコン層
その工程に従って説明するためのそれぞれ工程断面図で
ある。 10……シリコン基板 11……PMOSトランジスタ 12……NMOSトランジスタ 17……P+型の拡散層 19……N+型の拡散層 20……不純物拡散バリア層 22……ビアホール 23……多結晶シリコン層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭56−60063（ＪＰ，Ａ)
特開 昭56−144572（ＪＰ，Ａ)
特開 昭58−46631（ＪＰ，Ａ)
特開 昭61−263159（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．基板上に形成された第１導電型および第２導電型の
MISトランジスタの拡散層を相互に配線層により接続し
た半導体装置の製造方法において、 第１導電型および第２導電型のMISトランジスタをシリ
コン基板上に形成し、 少なくとも上記第１導電型のMISトランジスタの拡散層
上に高融点シリサイド層を形成するとともにこの高融点
シリサイド層上に高融点金属膜若しくは高融点金属窒化
膜を形成して不純物拡散バリヤ層を形成し、 上記不純物拡散バリヤ層と接続する第２導電型の多結晶
シリコンからなる電極取り出し層を形成し、 上記電極取り出し層を介して上記第１導電型および第２
導電型のMISトランジスタを電気的に接続する第２導電
型の配線層を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228794A JP2807226B2 (ja) | 1987-09-12 | 1987-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62228794A JP2807226B2 (ja) | 1987-09-12 | 1987-09-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6472543A JPS6472543A (en) | 1989-03-17 |
| JP2807226B2 true JP2807226B2 (ja) | 1998-10-08 |
Family
ID=16881957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62228794A Expired - Fee Related JP2807226B2 (ja) | 1987-09-12 | 1987-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807226B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822382B2 (ja) * | 1988-03-22 | 1998-11-11 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| KR900019195A (ko) * | 1989-05-27 | 1990-12-24 | 이만용 | 디램장치의 고집적화방법 |
| JPH04155823A (ja) * | 1990-10-18 | 1992-05-28 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| USRE40790E1 (en) | 1992-06-23 | 2009-06-23 | Micron Technology, Inc. | Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device |
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-
1987
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