JP2563317B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2563317B2 JP2563317B2 JP62079608A JP7960887A JP2563317B2 JP 2563317 B2 JP2563317 B2 JP 2563317B2 JP 62079608 A JP62079608 A JP 62079608A JP 7960887 A JP7960887 A JP 7960887A JP 2563317 B2 JP2563317 B2 JP 2563317B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に、絶縁
ゲート電界効果型半導体装置の電極・配線の形成方法に
関する。
ゲート電界効果型半導体装置の電極・配線の形成方法に
関する。
（従来の技術） 近年、半導体集積回路においては、高集積化への傾向
は高まる一方であり、素子の微細化、高集積化に伴い、
配線は細くかつ薄くなり、配線長は長くなる傾向にあ
る。一方、pn接合の深さについても浅く形成され、ま
た、ゲート電極やソース拡散層、ドレイン拡散層等と金
属配線層との間で電気的接続を行なうためのコンタクト
面積も縮小化の傾向にあり、配線抵抗は高くなる一方で
ある。このような配線抵抗の増加は集積回路の高速化へ
の大きな障害となっている。
は高まる一方であり、素子の微細化、高集積化に伴い、
配線は細くかつ薄くなり、配線長は長くなる傾向にあ
る。一方、pn接合の深さについても浅く形成され、ま
た、ゲート電極やソース拡散層、ドレイン拡散層等と金
属配線層との間で電気的接続を行なうためのコンタクト
面積も縮小化の傾向にあり、配線抵抗は高くなる一方で
ある。このような配線抵抗の増加は集積回路の高速化へ
の大きな障害となっている。
そこで、最近、低抵抗の高融点金属膜あるいはその硅
化物を化学的気相成長法（CVD法）あるいはスパッタリ
ング法の単独又はアニール法との組み合わせによってゲ
ート電極上やソース・ドレイン拡散層上に選択的に形成
し、配線抵抗を下げる方法あるいは高融点金属あるいは
その硅化物そのものを配線層として用いる方法等が試み
られている。
化物を化学的気相成長法（CVD法）あるいはスパッタリ
ング法の単独又はアニール法との組み合わせによってゲ
ート電極上やソース・ドレイン拡散層上に選択的に形成
し、配線抵抗を下げる方法あるいは高融点金属あるいは
その硅化物そのものを配線層として用いる方法等が試み
られている。
特に、タングステン（Ｗ）、モリブデン（Mo）、チタ
ン（Ti）等は低抵抗であり、電極・配線として有望視さ
れている。
ン（Ti）等は低抵抗であり、電極・配線として有望視さ
れている。
ところが、これらの高融点金属膜は、基板上の単結晶
シリコンや多結晶シリコン等と接触した状態で形成され
ていると、高温下で反応し、高融点金属膜の硅化物が生
成される。
シリコンや多結晶シリコン等と接触した状態で形成され
ていると、高温下で反応し、高融点金属膜の硅化物が生
成される。
例えば、第２図（ａ）に示す如く、シリコン基板201
上に、スパッタリング法によって膜厚3000Åのタングス
テン膜202を形成した場合、この後800℃以上で３時間以
上熱処理するとシリコン基板201とタングステン膜202が
反応して第２図（ｂ）に示す如く二硅化タングステン
（WSi2）膜203を形成する。
上に、スパッタリング法によって膜厚3000Åのタングス
テン膜202を形成した場合、この後800℃以上で３時間以
上熱処理するとシリコン基板201とタングステン膜202が
反応して第２図（ｂ）に示す如く二硅化タングステン
（WSi2）膜203を形成する。
このとき、純タングステンの比抵抗が約５〜10μΩcm
であるのに対し、二硅化タングステンの比抵抗は約70μ
Ωcmである。このように硅化物は純金属時に比べ抵抗値
が約10倍となっており、配線や電極の抵抗が増大し、各
素子の動作速度が低下する等の問題があった。
であるのに対し、二硅化タングステンの比抵抗は約70μ
Ωcmである。このように硅化物は純金属時に比べ抵抗値
が約10倍となっており、配線や電極の抵抗が増大し、各
素子の動作速度が低下する等の問題があった。
また、硅化物を形成する際に、20〜30％の体積の収縮
が起り、膜応力が発生して、下層の素子に損傷を与えた
り、膜のはがれが生じたりする原因となっており、ひい
ては集積回路の信頼性低下の大きな原因となっていた。
が起り、膜応力が発生して、下層の素子に損傷を与えた
り、膜のはがれが生じたりする原因となっており、ひい
ては集積回路の信頼性低下の大きな原因となっていた。
例えば、第３図に示す如く、接合深さ0.25μｍのpn接
合302形成したシリコン基板301上に、スパッタリング法
によって膜厚600Åのチタン膜を形成し、700℃以上の窒
化雰囲気中で60秒程度の短時間熱処理を施した場合、窒
化チタン303/二硅化チタン304積層膜が形成される。
合302形成したシリコン基板301上に、スパッタリング法
によって膜厚600Åのチタン膜を形成し、700℃以上の窒
化雰囲気中で60秒程度の短時間熱処理を施した場合、窒
化チタン303/二硅化チタン304積層膜が形成される。
二硅化チタンの比抵抗は高融点金属硅化物の中でも最
も低い値を示すものの１つで約15μΩcmであり、形成さ
れた積層膜の層抵抗は１Ω／□となる。しかし、素子の
微細化に伴い要求される層抵抗は更に低くなる傾向にあ
る。この積層構造において更に低抵抗化するためにチタ
ン膜厚を厚くした場合、形成される二硅化チタン膜は厚
くなるが、同時に硅化に要するシリコン量も増加し、基
板の侵食が進む。また、この硅化によるシリコン侵食は
通常不均一に進行する。この結果、第３図に示すよう形
成された二硅化チタンがpn接合を突き破る個所が生じ、
接合リーク電流が急激に増加し、素子の信頼性の低下の
原因となる。
も低い値を示すものの１つで約15μΩcmであり、形成さ
れた積層膜の層抵抗は１Ω／□となる。しかし、素子の
微細化に伴い要求される層抵抗は更に低くなる傾向にあ
る。この積層構造において更に低抵抗化するためにチタ
ン膜厚を厚くした場合、形成される二硅化チタン膜は厚
くなるが、同時に硅化に要するシリコン量も増加し、基
板の侵食が進む。また、この硅化によるシリコン侵食は
通常不均一に進行する。この結果、第３図に示すよう形
成された二硅化チタンがpn接合を突き破る個所が生じ、
接合リーク電流が急激に増加し、素子の信頼性の低下の
原因となる。
（発明が解決しようとする問題点） このように、配線部等において、シリコンと高融点金
属膜が接触する状態では、高温工程を通過することによ
り、高融点金属が硅化し、配線抵抗が増大あるいは接合
リーク電流が増大あるいは膜応力の発生による膜剥離等
の電気的機械的な様々な問題が生じる。
属膜が接触する状態では、高温工程を通過することによ
り、高融点金属が硅化し、配線抵抗が増大あるいは接合
リーク電流が増大あるいは膜応力の発生による膜剥離等
の電気的機械的な様々な問題が生じる。
本発明は、上記問題点を解決すべくなされたもので、
シリコンを含む基板上に形成された高融点金属膜を含む
配線層が、高温工程においても硅化されることなく、低
抵抗のコンタクト層を自己整合的に構成することを目的
とする。
シリコンを含む基板上に形成された高融点金属膜を含む
配線層が、高温工程においても硅化されることなく、低
抵抗のコンタクト層を自己整合的に構成することを目的
とする。
（問題点を解決するための手段） 本発明の骨子は、シリコン層あるいはシリコン基板上
に高融点金属膜を形成するに際し、自己整合的に高融点
金属硅化膜、高融点金属窒化膜、高融点金属膜の集積構
造を構成することにある。
に高融点金属膜を形成するに際し、自己整合的に高融点
金属硅化膜、高融点金属窒化膜、高融点金属膜の集積構
造を構成することにある。
すなわち、シリコン上の高融点金属のみを熱処理によ
って硅化した後、未硅化部分を選択除去し、次いで高融
点金属硅化物の一部を窒化することにより硅化膜窒化膜
の２層積層構造を形成し、次いでこの積層上に選択的に
高融点金属を堆積するようにした半導体装置の製造方法
がある。
って硅化した後、未硅化部分を選択除去し、次いで高融
点金属硅化物の一部を窒化することにより硅化膜窒化膜
の２層積層構造を形成し、次いでこの積層上に選択的に
高融点金属を堆積するようにした半導体装置の製造方法
がある。
（作 用） このようにして形成された高融点金属積層膜では、高
温工程を通過しても、窒化膜が硅化膜あるいはシリコン
からのシリコン原子の拡散を抑制し、最上層の高融点金
属膜の硅化を防ぐため、高融点金属膜は純金属としての
低抵抗値を維持し、かつ硅化膜はシリコンとの良好なコ
ンタクト特性を維持することができる。しかも、この積
層膜の形成は自己整合的であり写真食刻技術を必要とせ
ず微細化に適している。
温工程を通過しても、窒化膜が硅化膜あるいはシリコン
からのシリコン原子の拡散を抑制し、最上層の高融点金
属膜の硅化を防ぐため、高融点金属膜は純金属としての
低抵抗値を維持し、かつ硅化膜はシリコンとの良好なコ
ンタクト特性を維持することができる。しかも、この積
層膜の形成は自己整合的であり写真食刻技術を必要とせ
ず微細化に適している。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。第１図は、本発明の一実施例に係わる半導体装置の
製造方法を工程順に説明するための断面図である。
る。第１図は、本発明の一実施例に係わる半導体装置の
製造方法を工程順に説明するための断面図である。
まず、第１図（ａ）に示す如く、（100）方位単結晶
シリコンからなる比抵抗８Ωcmのｐ型シリコン基板101
に素子分離用のフィールド酸化膜（絶縁膜）102を形成
し素子形成領域を形成した後、この領域内形成した薄い
ゲート酸化膜103上に、高濃度にリンドープされた多結
晶シリコン層からなるゲート電極104を形成する。そし
て、このゲート電極104およびフィールド酸化膜102をマ
スクとして、イオン注入法により加速電圧40KeV、注入
量１×1014/cm2で、リン（p+）イオンを注入し、ソース
・ドレイン領域に浅いn-拡散層105a,105bを形成する。
シリコンからなる比抵抗８Ωcmのｐ型シリコン基板101
に素子分離用のフィールド酸化膜（絶縁膜）102を形成
し素子形成領域を形成した後、この領域内形成した薄い
ゲート酸化膜103上に、高濃度にリンドープされた多結
晶シリコン層からなるゲート電極104を形成する。そし
て、このゲート電極104およびフィールド酸化膜102をマ
スクとして、イオン注入法により加速電圧40KeV、注入
量１×1014/cm2で、リン（p+）イオンを注入し、ソース
・ドレイン領域に浅いn-拡散層105a,105bを形成する。
この後、第１図（ｂ）に示す如く、750℃に加熱し水
素燃焼酸化を行ない、ゲート電極104およびソース・ド
レイン領域の浅い拡散層の表面に酸化膜（絶縁膜）106
を形成する。ここでは、750℃の低温で水素燃焼酸化を
行なうこといより、酸化速度の不純物濃度依存性を高め
ることができ、ゲート電極上にはソース・ドレイン領域
上に比べて厚い酸化膜が形成される。（酸化膜の膜厚
は、ゲート電極上で600Å、ソース・ドレイン領域上で1
00Åであった。） 続いて、第１図（ｃ）に示す如く、この表面を、フレ
オン系ガスを用いた反応性イオンエッチング、または、
弗酸の希釈液を用いたウエットエッチングにより、ソー
ス・ドレイン領域が露呈するまで酸化膜106をエッチン
グし、この後、イオン注入法により、加速電圧50KeV、
注入量１×1016/cm2で砒素（As+）イオンを注入し、ソ
ース・ドレイン領域に深いn+拡散層107a,107bを形成す
る。
素燃焼酸化を行ない、ゲート電極104およびソース・ド
レイン領域の浅い拡散層の表面に酸化膜（絶縁膜）106
を形成する。ここでは、750℃の低温で水素燃焼酸化を
行なうこといより、酸化速度の不純物濃度依存性を高め
ることができ、ゲート電極上にはソース・ドレイン領域
上に比べて厚い酸化膜が形成される。（酸化膜の膜厚
は、ゲート電極上で600Å、ソース・ドレイン領域上で1
00Åであった。） 続いて、第１図（ｃ）に示す如く、この表面を、フレ
オン系ガスを用いた反応性イオンエッチング、または、
弗酸の希釈液を用いたウエットエッチングにより、ソー
ス・ドレイン領域が露呈するまで酸化膜106をエッチン
グし、この後、イオン注入法により、加速電圧50KeV、
注入量１×1016/cm2で砒素（As+）イオンを注入し、ソ
ース・ドレイン領域に深いn+拡散層107a,107bを形成す
る。
このようにして形成された素子領域上に、コンタクト
を形成する。
を形成する。
まず、反応性イオンエッチングにより、ゲート電極上
の酸化膜を除去（ただしゲート電極側壁部分には酸化膜
を残存する。）した後、第１図（ｄ）に示す如く、スパ
ッタリング法により、600Åのチタン膜108を全面に堆積
する。
の酸化膜を除去（ただしゲート電極側壁部分には酸化膜
を残存する。）した後、第１図（ｄ）に示す如く、スパ
ッタリング法により、600Åのチタン膜108を全面に堆積
する。
続いて、625℃の純窒素雰囲気中で60秒間、該チタン
膜108に熱処理を施す。この結果、第１図（ｅ）に示す
如く、シリコン上のチタンは約800Åの一硅化チタン膜1
09と約250Åの窒化チタン膜110の積層構造となる。一
方、酸化膜上のチタンはほぼ完全に窒化チタンに変化し
た。
膜108に熱処理を施す。この結果、第１図（ｅ）に示す
如く、シリコン上のチタンは約800Åの一硅化チタン膜1
09と約250Åの窒化チタン膜110の積層構造となる。一
方、酸化膜上のチタンはほぼ完全に窒化チタンに変化し
た。
次いでプラズマエッチングあるいはアンモニア：過酸
化水素：水＝1:1:5のエッチング液によって、未反応チ
タンおよび窒化チタン110を選択除去することによりシ
リコン上のみ一硅化チタンを残した後、850℃の純窒素
あるいはアンモニア雰囲気中で30秒熱処理を施し、第１
図（ｆ）に示す如く、シリコン上の一硅化チタン膜を約
450Åの二硅化チタン膜111と約500Åの窒化チタン膜110
に変化させる。この工程により、チタンの硅化反応は完
了し、コンタクト界面の安定化と硅化膜の低抵抗化が完
了する。この時点で２層積層膜の層抵抗は約３Ω／□で
ある。
化水素：水＝1:1:5のエッチング液によって、未反応チ
タンおよび窒化チタン110を選択除去することによりシ
リコン上のみ一硅化チタンを残した後、850℃の純窒素
あるいはアンモニア雰囲気中で30秒熱処理を施し、第１
図（ｆ）に示す如く、シリコン上の一硅化チタン膜を約
450Åの二硅化チタン膜111と約500Åの窒化チタン膜110
に変化させる。この工程により、チタンの硅化反応は完
了し、コンタクト界面の安定化と硅化膜の低抵抗化が完
了する。この時点で２層積層膜の層抵抗は約３Ω／□で
ある。
次いで、第１図（ｇ）に示す如く、減圧CVD装置内に
おいて、全分圧0.2Torrで水素分圧0.03Torr,6フッ化タ
ングステン分圧0.17Torrの条件で選択CVD法により、該
窒化チタン膜110上に選択的に2000Åのタングステン膜1
12を形成する。この工程により３層積層膜の層抵抗は約
0.4Ω／□に低抵抗化される。
おいて、全分圧0.2Torrで水素分圧0.03Torr,6フッ化タ
ングステン分圧0.17Torrの条件で選択CVD法により、該
窒化チタン膜110上に選択的に2000Åのタングステン膜1
12を形成する。この工程により３層積層膜の層抵抗は約
0.4Ω／□に低抵抗化される。
二硅化チタンはショットキー障壁高さがｎ型シリコン
に対し0.6eV,p型シリコンに対し0.52eVであり、n,pいず
れの不純物導入層に対しても低コンタクト抵抗を得るこ
とができる。またチタンはシリコン酸化膜の還元能力を
有し自然酸化膜程度なら上述の工程で容易に除去され
る。更に、チタンの硅化反応はシリコン層（あるいはシ
リコン基板）を侵食して進行するため、金属と半導体コ
ンタクトは潜在的に汚染のある半導体表面から離れたシ
リコン内部に形成されるため安定したコンタクト特性が
得られる。またチタンの硅化物においては二硅化チタン
が最もシリコン過剰の硅化物相であり、一旦二硅化チタ
ンが形成されるとシリコンの侵食は停止する。
に対し0.6eV,p型シリコンに対し0.52eVであり、n,pいず
れの不純物導入層に対しても低コンタクト抵抗を得るこ
とができる。またチタンはシリコン酸化膜の還元能力を
有し自然酸化膜程度なら上述の工程で容易に除去され
る。更に、チタンの硅化反応はシリコン層（あるいはシ
リコン基板）を侵食して進行するため、金属と半導体コ
ンタクトは潜在的に汚染のある半導体表面から離れたシ
リコン内部に形成されるため安定したコンタクト特性が
得られる。またチタンの硅化物においては二硅化チタン
が最もシリコン過剰の硅化物相であり、一旦二硅化チタ
ンが形成されるとシリコンの侵食は停止する。
このようにして、ソース・ドレイン領域およびゲート
電極上に写真食刻技術を用いることなく自己整合して安
定した低抵抗のコンタクト層が形成され、かつ、この
後、通常のMOSFETの高温製造工程すなわち、PSG膜ある
いはBPSG膜のリフロー工程あるいはゲッタリング工程等
の高温（900℃程度）工程を通過しても窒化チタン膜上
のタングステン膜は硅化物化することはなく、低抵抗が
維持される。
電極上に写真食刻技術を用いることなく自己整合して安
定した低抵抗のコンタクト層が形成され、かつ、この
後、通常のMOSFETの高温製造工程すなわち、PSG膜ある
いはBPSG膜のリフロー工程あるいはゲッタリング工程等
の高温（900℃程度）工程を通過しても窒化チタン膜上
のタングステン膜は硅化物化することはなく、低抵抗が
維持される。
また、リフロー工程に耐性があったため、リフローに
よる表面の平坦化が可能となり、信頼性の高い上層配線
形成が可能となる。
よる表面の平坦化が可能となり、信頼性の高い上層配線
形成が可能となる。
従って、ゲート電極およびソース・ドレイン領域への
コンタクト抵抗は、二硅化チタンおよび窒化チタンを介
在させずに選択CVDタングステン膜のみで配線を形成す
る従来例のMOSFETに比べて1/50以下となり、またゲート
電極の層抵抗もポリシリコンゲートに比べて1/100程度
となり、MOSFETの動作速度は飛躍的に向上する。
コンタクト抵抗は、二硅化チタンおよび窒化チタンを介
在させずに選択CVDタングステン膜のみで配線を形成す
る従来例のMOSFETに比べて1/50以下となり、またゲート
電極の層抵抗もポリシリコンゲートに比べて1/100程度
となり、MOSFETの動作速度は飛躍的に向上する。
また、ゲート電極へのコンタクト抵抗の低減は回路設
計上の制約を緩和し得ると共に、微細化も可能とする。
計上の制約を緩和し得ると共に、微細化も可能とする。
実施例では、硅化膜・窒化膜としてチタンを用いた
が、ジルコニウム（Zr）ハフニウム（Hf）等他の高融点
金属を用いてもよく、またタングステン膜もタングステ
ンに限定されず、モリブデン（Mo）あるいはタングステ
ンとモリブデンの合金等他の高融点金属およびそれらの
合金を用いてもよい。
が、ジルコニウム（Zr）ハフニウム（Hf）等他の高融点
金属を用いてもよく、またタングステン膜もタングステ
ンに限定されず、モリブデン（Mo）あるいはタングステ
ンとモリブデンの合金等他の高融点金属およびそれらの
合金を用いてもよい。
本発明によれば、高融点金属を含むコンタクト層ある
いは配線層を形成する際、後続工程が高温工程を含む場
合にも高融点金属シリコン直接接続の場合に比べて高融
点金属の硅化反応速度が２桁以上抑制でき、したがって
安定かつ低抵抗のコンタクト特性および配線特性を維持
でき、積層配線構造を自己整合的に形成できる。
いは配線層を形成する際、後続工程が高温工程を含む場
合にも高融点金属シリコン直接接続の場合に比べて高融
点金属の硅化反応速度が２桁以上抑制でき、したがって
安定かつ低抵抗のコンタクト特性および配線特性を維持
でき、積層配線構造を自己整合的に形成できる。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図、第２図ないし第３図は従来例を説明す
るための断面図である。 101……シリコン基板、102……フィールド酸化膜、 103……ゲート酸化膜、104……ゲート電極、 105a,105b……浅いn-拡散層、 106……酸化膜、 107a,107b……深いn+拡散層、 108……チタン膜、109……一硅化チタン、 110……窒化チタン、111……二硅化チタン、 112……タングステン膜、201……シリコン基板、 202……タングステン膜、203……二硅化タングステン、 301……シリコン基板、302……pn接合 303……窒化チタン、304……二硅化チタン、 305……酸化膜。
程を示す断面図、第２図ないし第３図は従来例を説明す
るための断面図である。 101……シリコン基板、102……フィールド酸化膜、 103……ゲート酸化膜、104……ゲート電極、 105a,105b……浅いn-拡散層、 106……酸化膜、 107a,107b……深いn+拡散層、 108……チタン膜、109……一硅化チタン、 110……窒化チタン、111……二硅化チタン、 112……タングステン膜、201……シリコン基板、 202……タングステン膜、203……二硅化タングステン、 301……シリコン基板、302……pn接合 303……窒化チタン、304……二硅化チタン、 305……酸化膜。
Claims (3)
- 【請求項１】高融点金属の電極・配線を有する絶縁ゲー
ト電解効果型半導体装置の製造方法において、絶縁膜を
選択除去してソース・ドレイン領域およびポリシリコン
ゲート電極のシリコン表面を露出する工程と、次いで第
１の高融点金属を全面に被着する工程と、その後第１の
温度で熱処理を施し前記シリコン露出部のみに前記第１
の高融点金属の珪化物を形成する工程と、次いで前記絶
縁膜上の未反応の第１の高融点金属あるいは熱処理で形
成された第１の高融点金属の化合物を選択的に除去する
工程と、その後窒素あるいはアンモニア雰囲気中で第１
の温度より高い第２の温度で熱処理を施し安定な前記第
１の高融点金属の珪化物に相転移させかつこの珪化物の
表面に前記第１の高融点金属の窒化物を形成する工程
と、次いで前記第１の高融点金属の窒化物表面に第２の
高融点金属を選択的に堆積する工程とを具備した半導体
装置の製造方法。 - 【請求項２】前記第１の高融点金属がチタン（Ti）、ジ
ルコニウム（Zr）もしくはハフニウム（Hf）であること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項３】前記第２の高融点金属がタングステン
（Ｗ）、モリブデン（Mo）あるいはその合金であること
を特徴とする特許請求の範囲第１項乃至第２項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079608A JP2563317B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079608A JP2563317B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246872A JPS63246872A (ja) | 1988-10-13 |
| JP2563317B2 true JP2563317B2 (ja) | 1996-12-11 |
Family
ID=13694736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079608A Expired - Fee Related JP2563317B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563317B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084417A (en) * | 1989-01-06 | 1992-01-28 | International Business Machines Corporation | Method for selective deposition of refractory metals on silicon substrates and device formed thereby |
| JPH02272770A (ja) * | 1989-04-14 | 1990-11-07 | Mitsubishi Electric Corp | 半導体装置 |
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1987
- 1987-04-02 JP JP62079608A patent/JP2563317B2/ja not_active Expired - Fee Related
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| JPS63246872A (ja) | 1988-10-13 |
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