KR19980053694A - Mosfet 제조 방법 - Google Patents

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Abstract

본 발명은 MOSFET 제조 방법에 관한 것으로, 소자 분리막 형성되고, 상기 소자 분리막 사이에 게이트 산화막이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 도핑된 폴리실리콘막 및 비정질 실리콘막을 순차적으로 형성하는 단계; 상기 비정질 실리콘막, 도핑된 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 영역에 저농도 불순불 접합 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서를 이온 주입 마스크로 하는 고농도 불순물 이온 주입 공정을 통해 상기 기판 영역에 고농도 불순물 접합 영역을 형성하는 단계; 전체 상부에 Nb막 및 Co막을 적층하는 단계; 및 열처리 공정을 실시하여 선택적 Co 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

MOSFET 제조 방법
본 발명은 MOSFET 제조 방법에 관한 것으로, 보다 상세하게, MOS 트랜지스터의 소오스/드레인 전극과 게이트 전극 상에 자기 정렬된 실리사이드막을 형성하는 MOSFET 제조 방법에 관한 것이다.
일반적으로, MOSFET 소자는 집적도가 매우 높기 때문에 디지탈 회로에 거의 필수적으로 사용되고 있다. n채널 MOSFET 소자는 두개의 확산 접합, 즉, 소오스/드레인 전극 사이에 표면 반전층 또는 채널이 있는 구조로 이루어져 있으며, 이러한 소오스/드레인 전극은 표면에서 반전층과 전기적으로 연결되지 않고 도전성 채널을 통하여 연결된다.
한편, 게이트 전극 및 소오스/드레인 전극을 구비한 MOS 트랜지스터의 제조 공정에 있어서, 초고집적 회로의 성능을 향상시키기 위해서는 얕은 접합의 형성과 기생 캐패시턴스의 억제를 반드시 실현해야 하는 매우 중요한 문제이며, 이의 해결방안으로써, MOS 트랜지스터의 게이트 전극 및 소오스/드레인 전극의 상부에 실리사이드막을 형성시키는 자기 정렬된 실리사이드(self-aligned silicide ; salicide) 방법이 이용되고 있다.
상기와 같이 자기 정렬된 실리사이드막을 이용하는 종래 기술에 따른 MOSFET 소자의 제조 방법을 도 1을 참조하여 설명하면 다음과 같다.
반도체 기판(1)의 소정 영역에 소자 분리막(2)을 형성하고, 상기 소자 분리막(2) 사이의 활성 영역상에 게이트 산화막(3) 및 불순물이 도핑된 폴리실리콘막(4) 패턴을 형성한다. 상기 도핑된 폴리실리콘막(4) 패턴을 이온 주입 마스크로 하여 그에 인접된 기판(1) 영역에 N-저농도 불순물을 이온 주입하여 N-저농도 불순물 접합 영역(5)을 형성하고, 상기 도핑된 폴리실리콘막(4) 패턴 및 게이트 산화막의 측벽에 공지를 방법으로 산화막 스페이서(6)을 형성한 후, 상기 산화막 스페이서(6)를 마스크로 하는 N+고농도 불순물 이온 주입으로 N+고농도 불순물 영역(7)을 형성한다.
그리고 나서, 전체 상부에 Ti 금속의 증착 및 열처리 공정을 실시하여 노출된 폴리실리콘막(4) 패턴 및 N+고농도 불순물 영역(7) 상에 실리사이드막(8)을 형성한다.
그러나, 상기와 같은 종래 기술은, 실리사이드용 소재로써 여러 전이 금속 중에서 가장 비저항이 낮은 TiSi2등의 Ti 실리사이드막이 주로 사용되어 왔으나 MOSFET 소자의 고집적화가 가속됨에 따라 Ti와 SiO2의 높은 반응성으로 인하여 게이트 전극과 소오스/드레인 전극을 분리시키는 산화막 스페이서가 Ti와 반응되어 게이트 전극과 소오스/드레인 전극이 쉽게 단락될 수 있으며, 또한, Ti 실리사이드막의 높은 응력으로 인한 치명적인 결합의 발생으로 MOSFET 소자의 전기적 특성 및 신뢰성이 저하되는 문제점이 있다.
또한, 상기 문제점을 해결하기 위하여 Ti 실리사이드막 대신에 Co 실리사이드막을 형성시키는 방법이 연구 개발되고 있으나, Co 실리사이드막의 형성 과정에서 Si의 소모가 너무 많아서 초미세 게이트 전극의 상부에 안정한 상태의 얕은 접합을 형성하기가 어려우며, 약 1,000℃ 이상의 고온 열처리시 Co 실리사이드막이 응집되어 불안정한 반응을 하게 됨으로써 Co 실리사이드 및 Si 계면이 매우 거칠어져 접촉 저항이 증가하는 문제점이 있었다.
따라서, 본 발명은 불순물이 도핑된 폴리실리콘막 상부에 박막의 비정질 실리콘막을 증착한 후, 그 상부에 Co/Nb막을 형성함으로써, Co/Nb/비정질 실리콘막으로 이루어진 삼중막 구조의 막역전을 이용하여 소오스/드레인 전극과 게이트 전극 상부에 특성이 우수한 코발트 실리사이드막을 형성할 수 있는 MOSFET 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 종래 기술에 따른 MOSFET 제조 방법을 설명하기 위한 공정 단면도.
도 2A 내지 도 2D는 본 발명에 따른 MOSFET 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체 기판12 : 소자 분리막
13 : 게이트 산화막14 : 도핑된 폴리실리콘막
15 : 비정질 실리콘막16 : 난반사 방지막
17 : N-저농도 불순물 접합 영역18 : 산화막 스페이서
19 : N+저농도 불순물 접합 영역20 : Nb막
21 : Co막22 : Co 실리사이드막
상기와 같은 목적은, 소자 분리막 형성되고, 상기 소자 분리막 사이에 게이트 산화막이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 도핑된 폴리실리콘막 및 비정질 실리콘막을 순차적으로 형성하는 단계; 상기 비정질 실리콘막, 도핑된 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 영역에 저농도 불순불 접합 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서를 이온 주입 마스크로 하는 고농도 불순물 이온 주입 공정을 통해 상기 기판 영역에 고농도 불순물 접합 영역을 형성하는 단계; 전체 상부에 Nb막 및 Co막을 적층하는 단계; 및 열처리 공정을 실시하여 선택적 Co 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 MOSFET 제조 방법에 의하여 달성된다.
본 발명에 따르면, 실리사이드막을 형성하기 위한 열처리 공정시, 전 계면에 균일한 반응이 일어나게 함으로써, 게이트 전극 및 소오스/드레인 전극 상에 특성이 우수한 Co 실리사이드막을 형성할 수 있다.
[실시예]
이하, 도 2A 내지 도 2D를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2A를 참조하면, 반도체 기판(11)의 소정 영역에 국부적 실리콘 산화법(local oxidation of silicon)으로 소자 분리막(12)을 형성하고, 상기 소자 분리막(12) 사이에 소정 두께의 게이트 산화막(13)을 형성한다. 이어서, 전체 상부에 불순물이 도핑된 폴리실리콘막(14), 약 100 내지 500Å의 두께를 갖는 비정질 실리콘막(15) 및 난반사 방지막(16)을 순차적으로 형성하고, 상기 막들을 사진식각하여 게이트 전극을 형성한 후, 기판(11) 영역에 N-저농도 불순물을 이온 주입하여 N-저농도 불순물 영역(17)을 형성한다.
도 2B를 참조하면, 전체 상부에 약 2,000 내지 3,000Å의 CVD 산화막을 증착하고, 상기 CVD 산화막을 비등방성 전면 식각하여 상기 게이트 전극의 측벽에 산화막 스페이서(18)를 형성하면서, 상기 난반사 방지막(16)을 제거하여 비정질 실리콘막(15) 및 반도체 기판(11)을 노출시킨다.
도 2C를 참조하면, 상기 산화막 스페이서(18)를 이온 주입 저지층으로 하는 N+고농도 불순물 이온 주입 공정으로 상기 반도체 기판(11)에 N+고농도 불순물 접합 영역(19)을 형성한다. 전체 상부에 약 200 내지 500Å 두께를 갖는 Nb막(20) 및 약 100 내지 500Å 두께를 갖는 Co막(21)을 순차적으로 형성한다. 이때, 상기 Nb막(20) 및 Co막(21)은 E-빔 증발(E-beam evaporation)법으로 약 1×10-7Torr 이하를 유지하면서, 순차적으로 형성하여야만 양질의 비정질 박막을 얻을 수 있게 된다.
도 2D를 참조하면, 상기 결과물을 약 800 내지 900℃의 질소 분위기하에서 열처리하여 경정질의 Co 실리사이드막(22)을 형성한다. 이때, 상기 비정질 실리콘막(15)이 완전히 소모되도록 한 후에, 열처리 공정시 발생된 불필요한 화합물, 즉, Nb2O5, Co-Nb 및 CoxSiy을 제거한다.
상기 열처리 공정시, Co 실리사이드막의 생성 메카니즘을 설명하면 다음과 같다.
SiO2자유 에너지 ΔGf가 약 -204.7 kcal/mol 인데 비해서 Nb2O5의 자유 에너지 ΔGf가 약 -422.1kcal/mol 로 상대적으로 더 크기 때문에, 고온 열처리에 의하여 Si보다 산화 특성이 더 큰 Nb이 Co-Nb 계면과 Nb-Si 계면에서 산화되어 박막의 Nb2O5막을 형성한다.
계속해서, 이러한 Nb2O5막, Nb막 및 Nb-Co 합금막을 확산 속도가 낮은 Si 원자들이 통과하지 못하는 동안에 Nb막내에서 확산 속도가 상대적으로 빠른 Co원자들이 Nb막을 통과하여 Si쪽으로 내려와 Si 원자들과 결합함으로써, 먼저, Co 실리사이드막을 형성하게 된다. 즉, Co 실리사이드막이 형성되면, 약 550℃에서 형성되는 CoSi2보다 약 650℃에서 형성되는 NbSi2이 형성 온도가 더 높고 또한, 약 1.5 내지 2.0eV를 갖는 CoSi2의 활성 에너지보다 약 2.7eV를 갖는 NbSi2의 활성 에너지가 더 높기 때문에, Nb 실리사이드막이 형성되지 않는다.
자세하게, Si 계면에 CoSi2가 형성되기 전의 초기 반응 단계에서, 미량의 Si가 Nb막으로 확산해 들어가기 때문에 Nb-Si를 형성하지만, Nb의 산화 특성이 내화금속중에서 Ta 다음으로 크기 때문에 Nb의 산화가 우선적으로 일어나게 되고, 또한, Co와 Nb의 합금화도 급격히 일어나기 때문에 일부가 Co-Nb-Si의 화합물로 존재하다가 상부의 잔류 Co와 반응하여 표면부에 CoSi2또는 CoSi 등을 형성하게 되어 결국 NbSi2는 형성되지 않는다.
따라서, 게이트 전극의 Co/Nb/비정질 실리콘막으로 구성된 삼중막 구조의 실리사이드화 과정에서 발생하는 이러한 중간막들은 Co의 급격한 실리사이드화 반응을 중간에서 억제하는 일종의 장벽 역할을 함으로써, MOSFET 소자의 소오스/드레인 전극과 게이트 전극 상에 자기 정렬된 코발트 실리사이드막을 얕은 접합으로 형성할 수 있게 한다.
이상에서와 같이, 본 발명의 MOSFET 제조 방법은 Co-Nb-Si의 삼중막을 이용하여 Co 실리사이드를 형성하기 위한 열처리 공정시, Co 실리사이드막을 형성하기 위한 반응이 전 계면에서 균이랗게 일어나게 함으로써, MOSFET의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 소자 분리막 형성되고, 상기 소자 분리막 사이에 게이트 산화막이 형성된 반도체 기판을 제공하는 단계;
    전체 상부에 도핑된 폴리실리콘막 및 비정질 실리콘막을 순차적으로 형성하는 단계;
    상기 비정질 실리콘막, 도핑된 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 기판 영역에 저농도 불순불 접합 영역을 형성하는 단계;
    상기 게이트 전극의 측벽에 산화막 스페이서를 형성하는 단계;
    상기 산화막 스페이서를 이온 주입 마스크로 하는 고농도 불순물 이온 주입 공정을 통해 상기 기판 영역에 고농도 불순물 접합 영역을 형성하는 단계;
    전체 상부에 Nb막 및 Co막을 적층하는 단계; 및 열처리 공정을 실시하여 선택적 Co 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
  2. 제 1 항에 있어서, 상기 비정질 실리콘막은 약 100 내지 500Å 두께로 형성하는 것을 특징으로 하는 MOSFET 제조 방법.
  3. 제 1 항에 있어서, 상기 산화막 스페이서를 형성하기 위한 산화막의 두께는 약 2,000 내지 3,000Å인 것을 특징으로 하는 MOSFET 제조 방법.
  4. 제 1 항에 있어서, 상기 산화막 스페이서를 형성하기 위한 식각 공정시 난반사 방지막도 함께 제거되는 것을 특징으로 하는 MOSFET 제조 방법.
  5. 제 1 항에 있어서, 상기 Nb막은 약 200 내지 500Å 두께로 형성하는 것을 특징으로 하는 MOSFET 제조 방법.
  6. 제 1 항에 있어서, 상기 Co막은 약 100 내지 500Å 두께로 형성하는 것을 특징으로 하는 MOSFET 제조 방법.
  7. 제 1 항에 있어서, 상기 Nb막 및 Co막은 E-빔 증발법으로 약 1×10-7Torr이하를 유지하면서 순차적으로 형성하는 것을 특징으로 하는 MOSFET 제조 방법.
  8. 제 1 항에 있어서 상기 열처리 공정은 800 내지 900℃의 질소 분위기에서 실시하는 것을 특징으로 하는 MOSFET 제조 방법.
  9. 제 1 항에 있어서, 상기 Co 실리사이드막의 형성 공정 동안 비정질 실리콘막이 완전히 소모되도록 하는 것을 특징으로 하는 MOSFET 제조 방법.
  10. 제 1 항에 있어서, 상기 Co 실리사이드막의 형성후에 그 상부에 형성된 Nb2O5, Co-Nb 및 CoxSiy을 제거하는 공정을 추가로 더 실시하는 것을 특징으로 하는 MOSFET 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315451B1 (ko) * 1999-04-13 2001-11-28 황인길 반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법
KR100524874B1 (ko) * 1998-06-10 2006-02-20 엘지.필립스 엘시디 주식회사 비정질실리콘박막의결정화방법
CN110942984A (zh) * 2018-09-25 2020-03-31 长鑫存储技术有限公司 一种硅化钴膜的制备方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW320752B (en) * 1996-11-18 1997-11-21 United Microelectronics Corp Metal gate electrode process
JP2008060594A (ja) * 1997-11-17 2008-03-13 Toshiba Corp 半導体装置の製造方法
US6171959B1 (en) * 1998-01-20 2001-01-09 Motorola, Inc. Method for making a semiconductor device
TW383463B (en) 1998-06-01 2000-03-01 United Microelectronics Corp Manufacturing method for dual damascene structure
US6680248B2 (en) 1998-06-01 2004-01-20 United Microelectronics Corporation Method of forming dual damascene structure
US6326289B1 (en) * 1998-08-24 2001-12-04 Texas Instruments Incorporated Method of forming a silicide layer using a pre-amorphization implant which is blocked from source/drain regions by a layer of photoresist
US6204177B1 (en) * 1998-11-04 2001-03-20 Advanced Micro Devices, Inc. Method of forming junction leakage free metal silicide in a semiconductor wafer by alloying refractory metal
US6165902A (en) 1998-11-06 2000-12-26 Advanced Micro Devices, Inc. Low resistance metal contact technology
US6245682B1 (en) * 1999-03-11 2001-06-12 Taiwan Semiconductor Manufacturing Company Removal of SiON ARC film after poly photo and etch
US6063704A (en) * 1999-08-02 2000-05-16 National Semiconductor Corporation Process for incorporating silicon oxynitride DARC layer into formation of silicide polysilicon contact
US6635541B1 (en) * 2000-09-11 2003-10-21 Ultratech Stepper, Inc. Method for annealing using partial absorber layer exposed to radiant energy and article made with partial absorber layer
US6346477B1 (en) 2001-01-09 2002-02-12 Research Foundation Of Suny - New York Method of interlayer mediated epitaxy of cobalt silicide from low temperature chemical vapor deposition of cobalt
JP3626115B2 (ja) * 2001-06-14 2005-03-02 沖電気工業株式会社 チタン化合物を含有するｃｖｄチタン膜の形成方法
US6559018B1 (en) 2002-01-18 2003-05-06 Taiwan Semiconductor Manufacturing Company Silicon implant in a salicided cobalt layer to reduce cobalt-silicon agglomeration
US6743721B2 (en) 2002-06-10 2004-06-01 United Microelectronics Corp. Method and system for making cobalt silicide
SG141216A1 (en) * 2003-06-16 2008-04-28 Taiwan Semiconductor Mfg Method of forming cosix
KR100763898B1 (ko) 2003-08-02 2007-10-05 삼성전자주식회사 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자
US7482217B1 (en) * 2007-12-03 2009-01-27 Spansion Llc Forming metal-semiconductor films having different thicknesses within different regions of an electronic device
JP5880243B2 (ja) * 2012-04-18 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
CN113454755A (zh) * 2019-02-19 2021-09-28 应用材料公司 多晶硅衬垫

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378628A (en) * 1981-08-27 1983-04-05 Bell Telephone Laboratories, Incorporated Cobalt silicide metallization for semiconductor integrated circuits
US5047367A (en) * 1990-06-08 1991-09-10 Intel Corporation Process for formation of a self aligned titanium nitride/cobalt silicide bilayer
US5510295A (en) * 1993-10-29 1996-04-23 International Business Machines Corporation Method for lowering the phase transformation temperature of a metal silicide
US5780361A (en) * 1995-06-23 1998-07-14 Nec Corporation Salicide process for selectively forming a monocobalt disilicide film on a silicon region
US5780362A (en) * 1996-06-04 1998-07-14 Wang; Qingfeng CoSi2 salicide method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524874B1 (ko) * 1998-06-10 2006-02-20 엘지.필립스 엘시디 주식회사 비정질실리콘박막의결정화방법
KR100315451B1 (ko) * 1999-04-13 2001-11-28 황인길 반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법
CN110942984A (zh) * 2018-09-25 2020-03-31 长鑫存储技术有限公司 一种硅化钴膜的制备方法

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