JPH081957B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH081957B2
JPH081957B2 JP63249704A JP24970488A JPH081957B2 JP H081957 B2 JPH081957 B2 JP H081957B2 JP 63249704 A JP63249704 A JP 63249704A JP 24970488 A JP24970488 A JP 24970488A JP H081957 B2 JPH081957 B2 JP H081957B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の主ドープ領域の上面に沿って
形成された誘電体層上にある非単結晶質半導体材料から
なるパターン化された導電性ドープト層上に、同一にパ
ターン化された絶縁性カバー層を重ねた基板構造体を形
成する段階と、前記基板構造体の上面に絶縁性材料から
なる上部層を被着させる段階と、前記ドープト層の側壁
部に隣接する小スペーサ部分以外の、前記上部の大部分
を除去する段階と、酸化加熱処理を行うことによって前
記ドープト層の部分と前記半導体基板の上面に沿った前
記主領域の部分とを酸化し、主半導体ドーパントが前記
スペーサ部分と前記パターン化された各層の部材との下
方にある前記主領域の部分に注入されるのを実質的に阻
止するために前記スペーサ部分と前記パターン化された
各層の部材とを使用することにより、前記主領域のうち
の被選択部分に前記主ドーパントを注入する段階と、を
具備した半導体装置の製造方法に関する。
〔従来の技術及びその課題〕
半導体プロセス技術の技術的現状に応じて単結晶シリ
コン基板で作られた絶縁ゲート電界効果トランジスタ
（FET）は通常、導電性のドープト・多結晶質シリコン
（多結晶シリコン）ゲート電極と、このゲート電極下に
ある薄いゲート誘電体と、半導体基板に形成された一対
のソース／ドレイン（S/D）領域とから構成されてい
る。S/D領域はゲート誘電体下にあるチャネル領域によ
って相互に分解されている。
また、S/D領域は典型的にはイオン注入によって形成
され、この場合にはゲート電極がチャネルへの注入を防
止する遮蔽体として使用される。イオン注入の終了時、
ゲート電極の両側にはS/D領域の内部境界が実質的に垂
直に配置される。しかしながら、続く加熱段階の際に、
注入されたドーパントが横方向に拡散するので、最終的
なFETにおいてゲート電極はS/D領域と部分的に重なる。
この重なりによって有効チャネル長が短くなり、FETの
動作速度にロスが生じる。
垂直配置を制御する一手法としては、S/D領域を制限
するために、イオン注入を行う前にゲート電極の側壁部
に沿って絶縁スペーサを形成するという手法がある。こ
の側壁部スペーサは、S/D領域を形成するためのイオン
注入の際に、付加的な注入遮蔽体として機能する。これ
によってS/D領域間の初期横方向分離が増進されるの
で、S/D領域に対するゲート電極の望ましくない重なり
を実質的に低減させることができる。
米国特許第4,420,872号において、側壁部スペーサ
は、ゲート誘電体上に形成され、パターン化された多結
晶シリコン層の側面部分を熱的に酸化することによって
形成されている。この熱酸化は1050℃で行われている。
また多結晶シリコン層上にある窒化シリコン層は、ゲー
ト電極用として所定位置にある下部の多結晶シリコンが
酸化されるのを十分に防止している。
製造プロセスの後半では、S/D領域の上面に沿って形
成された二酸化シリコンを通して、接触開口部がエッチ
ング形成される。この場合、スペーサと窒化物層とがゲ
ート電極を保護する。エッチングは実際にはフォトレジ
スト・マスクを使用して行われるが、S/D用の接触開口
部は自己整合式に形成される。この自己整合式の接触開
口部では、ゲート電極に最も近いこの開口部の境界がフ
ォトレジスト・パターンよりもむしろスペーサによって
決定される。この自己整合式手法によって比較的コンパ
クトなFETを得ることができる。
前記米国特許第4,420,872号に開示されている製法の
欠点は、ゲート電極の底面を形成している多結晶シリコ
ンの側壁部に近い部分が、スペーサを形成する際に酸化
されることである。この現象は、ゲート誘電体の膜厚が
中央部よりも側面部においてわずかに大きくなることか
ら、「ゲート誘電体浸食（Gate dielecric encroachmen
t）」と呼ばれている。この浸食によりゲート電極の有
効面積は減少する。また、S/D領域はゲート誘電体に更
に下方において垂直に配置させなければならない。この
ことから、S/D領域が半導体基板中に比較的深く入るこ
とと相俟って、通常は性能低下を招く。
側壁部スペーサが酸化物被着と異方性エッチングの組
合せとで形成されるとき、ゲート誘電体浸食は実質的に
回避される。オグラ他（Ogura et al）による、文献
「低濃度にドープされたドレイン−ソース構造によるホ
ットエレクトロンゲート電流の除去（Elimination of H
ot Electron Gate Carrent by the Lightly Doped Drai
n−Source Strucfure）」、アイ・イー・イー・イー・
アイ・イー・デー・エム テクニカル ダイジェスト
（IEEE IEDM Tech.Dig.）７〜９、1981年12月、第651頁
〜第654頁は、低濃度にドープされたドレイン（LDD）構
造のFETと称されるFETの製造時に前記プロセスを使用し
ている。
材料の部分において、オグラ他は二酸化シリコンから
なるパターン化されたカバー層を同一にパターン化され
たドープト・多結晶シリコン層（ゲート電極となる）上
に設けた基板構造体を形成することから開始している。
この場合、多結晶シリコン層は、単結晶シリコン基板の
Ｐ型領域の上面に沿って設けられた誘電体層上に形成さ
れている。また、パターン化された２層を注入遮蔽体と
して使用しているので、FETのLDD部分はＮ型ドーパント
を小ドーズ量で以ってＰ型領域に注入することにより形
成される。
それから、二酸化シリコンからなる層を基板構造体の
上面に共形的に被着する。そして異方性エッチングを使
用することにより、多結晶シリコン層の側壁部に隣接す
る小スペーサ部分以外の、共形層の大部分を除去する。
このエッチングプロセスの特性により、各側壁部スペー
サは頂部よりも底部において膜厚が厚くなっている。
S/D領域の主要部分は、スペーサ部分とパターン化さ
れた各層とを注入マスクとして使用して、Ｎ型ドーパン
トをＰ型領域に注入することにより形成される。次にア
ニール用加熱処理を行うことにより、格子損傷を修復
し、注入されたイオン種を活性化する。この加熱処理の
際に、多結晶シリコン層とＰ型領域との部分がそれぞれ
の上面に沿って酸化される。残存する多結晶シリコンが
ゲート電極を構成する。
オグラ他の場合には、同一材料、即ち、二酸化シリコ
ンがゲート電極上とS/D領域上とに形成されているの
で、同時にゲート電極を露出させることなく、自己整合
式接触開口部をS/D領域にかけてエッチング形成するこ
とは極めて困難である。S/D用接触開口部を形成するた
めには、限界フォトレジスト・マスクを使用しなければ
ならない。このためFETのダイ面積が増加する。
〔課題を解決するための手段及び作用〕
本発明によれば、開口部に関して前述したこの種の製
法は、下部にあるドープト層の非単結晶質半導体材料が
加熱処理の際に前記非単結晶質半導体材料の側壁部を除
いて酸化されるのを実質的に防止する保護部材をカバー
層が備え、前記ドープト層の側壁部の部分が前記加熱処
理の際に酸化されることにより、スペーサ部分の膜厚を
増加させることを特徴とする。
即ち、本発明により製法において、単結晶質半導体基
板で作られる絶縁ゲート電界効果トランジスタ用のゲー
ト側壁部スペーサは、ゲート誘電体浸食が全く生じない
ようにして形成される。そして、FETを構成するS/D領域
用の接触開口部は、スペーサとこのスペーサ間にある部
材とをエッチング・バリアとして使用して、半導体基板
にかけて自己整合式にエッチング形成することができ
る。この結果、得られるFETは小寸法のダイ面積を占
め、極めて良好な特性を示す。このため本発明は前記米
国特許第4,420,872号とオグラ他による文献との双方の
欠点を回避しつつ、双方の長所を併せ持つ。
更に詳細に述べると、先ず、誘電体層が半導体基板の
主ドープト領域の上面に沿って設けられた基板構造体を
形成する。このとき、前記誘電体層上にある非単結晶質
半導体材料からなるパターン化されたドープト層上に、
同一にパターン化された絶縁カバー層を重ねる。前記カ
バー層は、前記ドープト・非単結晶質層に対する耐酸化
性層として機能し得る。窒化シリコンのような保護部材
を備えている。低濃度にドープされたドレイン構造を所
望する場合には、前記パターン化された各層を注入マス
クとして使用して、予備的な半導体ドーパントを小ドー
ズ量で以って前記半導体基板の前記主領域の被選択部分
に注入する。
プロセス・シーケンスは前記基板構造体の上面に絶縁
性材料からなる上部層を被着して続けられる。前記ドー
プト・被単結晶質層の側壁部に隣接する小スペーサ部分
以外、前記上部層は大部分が除去される。前記側壁部ス
ペーサ部分の膜厚は、加熱処理を行って前記ドープト層
の側壁部の部分を酸化することにより増加する。酸化温
度は700〜800℃の範囲にあることが好ましい。前記カバ
ー層は、下部の前記ドープト層の非単結晶質半導体材料
がその側壁部を除いて酸化されるのを実質的に防止す
る。そして、前記ドープト層の残存部分がゲート電極を
構成する。
次に、主半導体ドーパントを前記主領域の被選択部分
に注入して主S/D領域を形成する。この場合、前記スペ
ーサ部分と前記パターン化された各層の（残存する）部
材とが、前記スペーサと前記パターン化された各層との
下方にある前記主領域の部分に前記主ドーパントが注入
されるのを阻止する。
主要な変形例において、前記加熱処理と前記主ドーパ
ントの注入とは、前述のようにこれら２つの項目に関し
て与えられた順番と逆にして行われる。このとき、前記
主S/D領域は相互にわずかに接近する。このことは場合
によっては望ましくはないが、この変形例は本基本発明
に関する他の全ての利点を有している。
続く製品段階において、前記スペーサと少なくとも前
記カバー層の部分とをゲート電極を保護するエッチング
・バリアとして使用して、前記主領域の上面に沿って形
成された被酸化部材を通して開口部をエッチング形成す
ることにより、前記主S/D領域に対する自己整合式の接
触開口部を設ける。次に、前記基板構造体に、前記開口
部を通して前記主S/D領域に接触する導電性材料からな
るパターンを設ける。前記側壁部スペーサを形成するよ
うにしていることから、ゲート電極と前記導電性パター
ンとの間で電気的短絡が生じる確度は極めて小さい。
〔実施例〕
図面及び好ましい実施例の説明において、同一又は類
似の部分には同一符号を使用することとする。
図面を参照すると、第1a図ないし第1j図は、本発明に
よって形成された側壁部スペーサを使用しているＮチャ
ネル型絶縁ゲートFETの製造工程を示している。これら
の製造工程では通常の洗浄及びフォトレジスト・マスク
形成技術が使用されている。説明を簡単にするために、
洗浄工程と、フォトレジスト・マクス形成を含む諸工程
と、半導体技術における周知の諸工程とに関する説明は
以下の記載から除外してある。
先ず第1a図に示すように、低濃度にドープされたＰ型
領域を備えた（100）面を有する単結晶質シリコン半導
体基板10を準備する。そして下部にＰ型チャネル・スト
ップ領域が設けられた二酸化シリコンからなる埋込型絶
縁層12を、通常の酸化物絶縁技術によりＰ型領域10の上
面に沿って形成する。酸化物層12は活性半導体アイラン
ド群を領域10の上面に沿って横方向にて相互に絶縁分離
している。こういったアイランド16のうちの１つを第1a
図に示してある。
次に第1b図に示すように、薄い誘電体層18（FETのゲ
ート誘電体となる）をＰ型領域10におけるアイランド16
の上面に沿って、100〜500Åの膜厚に形成する。この誘
電体層18は熱酸化によって成長した二酸化シリコンで作
られることが好ましい。しかし、この層18は窒化シリコ
ン又は二酸化シリコンと窒化シリコンとの組合せのよう
な他の誘電体材料で形成することもできる。
そして、通常の減圧化学的気相成長（LPCVD）技術を
使用して、誘電体層18上に0.25〜0.35μｍの膜厚を有す
る多結晶シリコン層を被着させ、しかる後に、拡散又は
イオン注入の何れかを使用して、この多結晶シリコン層
にドープを行って、導電性多結晶シリコン層20（FETの
ゲート電極となる）を形成する。この層20に対するドー
パントはＰ型（ホウ素）又はＮ型（ヒ素又はリン）の何
れでもよい。第1b図ではＮ型の場合について示してあ
る。
そして、二酸化シリコンからなる薄い絶縁層22をドー
プト・多結晶シリコン層20の表面に沿って熱的に成長さ
せるか又はこの層20上に被着させる。この酸化物層22は
300〜500Åの膜厚を有している。この後、通常のLPCVD
技術を使用して、酸化物層22上に窒化シリコンからなる
比較的薄い膜24を被着させる。この窒化物層24は600〜
1,000Åの膜厚を有している。以上によって第1b図に示
す構造を得る。
次に、ゲート電極とゲート誘電体とを形成するための
窒化物層24上の所定位置にフォトレジスタ・マスク26を
形成する。そして、通常の異方性ドライエッチングを１
回以上行うことによって、層24、22、20及び18の各露出
部分を連続的に除去する。第1c図は、パターニングされ
た層18A、20A、22A及び24Aが層18ないし24のそれぞれの
残存物として得られた状態を示している。この場合、酸
化物層18をそのまま残すこともできる。
次に、マスク26を除去した後、適切なＮ型ドーパント
からなるイオン28を少ドーズ量で且つ低エネルギーで以
ってＰ型領域10に注入することにより、LDD構造用の低
濃度にドープされたＮ型S/D領域30を形成して、第1b図
に示す構造を得る。このLDD用ドーパントは、ドーズ量
１×1013ions/cm2、エネルギー50KeVの条件で注入され
るリンであることが好ましい。このドーパントとしてヒ
素を使用することもできる。また、層18Aないし24Aは、
層20Aないし24Aに整合する下部の領域10の部分にLDD用
ドーパントからなるイオンが注入されるのを実質的に阻
止する遮蔽体として機能する。
次いで、第1e図に示すように、通常のLPCVD技術を使
用して基板上面に二酸化シリコンからなる層32を共形的
に被着させる。被着温度は典型的には420℃である。こ
の酸化物層32は層18Aないし24Aの全膜厚に略等しい膜厚
を有している。例えば、この層32の膜厚は略0.3μｍで
ある。
異方性エッチングを施すことにより、層18Aないし24A
の側壁部に隣接する小スペーサ部分34を除き、全酸化物
層32の大部分を除去して第1f図に示す構造を得る。この
エッチングは典型的には、エッチングガスとしてCHF3、
CO2及びHeの混合ガスを使用した反応性イオンエッチン
グ（RIE）技術によって行われる。このエッチングの特
性と酸化物層32の原形状とによって、スペーサ34の膜
厚、即ち、図面における側部スペーサ34の寸法は頂部か
ら底部にかけて次第に増加している。このスペーサ34の
膜厚は、アイランド16の上面において典型的には0.25μ
ｍである。
次いで、ドープト層20Aの側壁部を形成している多結
晶シリコン部分を熱的に酸化することによって、酸化物
スペーサ34の膜厚を増加させる。この処理は、温度が85
0℃を上回らない酸化雰囲気中で基板に加熱処理を施す
ことによって行われる。酸化温度は少なくとも700℃に
設定する。また、この加熱処理は800℃のドライ酸素中
で２時間行うことが好ましい。
窒化物層24Aは、加熱処理の際にこの層24A上の酸素が
多結晶シリコン層20Aに達するのを阻止する耐酸化性層
として機能する。これによって層24Aは、層20Aの側壁部
に沿った多結晶シリコン以外の、下部の多結晶シリコン
20Aを実質的に保護している。第1g図はこのようにして
得られた構造を示しており、同構造では層20Aの残存部
分36がFET用のゲート電極を構成している。
ゲート電極36の下部にある酸化物層18Aの部分38はFET
用のゲート誘電体を構成する。酸化温度が比較的低く、
しかもスペーサ34の下部が耐酸化性作用をなすことか
ら、加熱処理の際には、電極36の底部に沿った極くわず
かな多結晶シリコンしか酸化されない。従って、第1g図
に示すように、ゲート誘電体38の膜厚はその形成領域に
亘って殆んど一定に保たれる。このためゲート誘電体38
は極くわずかしか浸食を受けない。
この加熱処理の際に得られるスペーサ34の追加膜厚
は、酸化のメカニズムと原スペーサ形状とによって、各
スペーサ34においてその底部よりも頂部の方が大きくな
っている。第1f図と第1g図とを比較すると、スペーサ34
の膜厚はその高さ方向において一層均一になっているこ
とがわかる。ゲート電極36の上面コーナー部でのスペー
サ34の膜厚は、後工程の際に電極36とS/D用金属層（後
述する）との間で別に生じ得る電気的短絡を回避するの
に十分に大きいので、スペーサ34のこのような構成は極
めて有益な結果をもたらす。加熱処理の終了時における
スペーサ34の最少膜厚は典型的には0.2μｍである。
加熱処理の際には、窒化シリコンからなる層24Aの上
部に沿ったわずかな膜厚部分が二酸化シリコンからなる
極めて薄い層40（膜厚は典型的には20Å）に改質され
る。窒化物層24Aの残存部分には、第1g図に示すように
符号42を付してある。ゲート電極36の上方にある酸化物
層22Aの部分には層44として符号を付してある。また、
Ｎ型領域30の上部に沿って露出したシリコンの小膜厚部
分は二酸化シリコンからなる層46に改質される。この酸
化物層46の膜厚は典型的には400Åである。
しかる後に、第1h図に示すように、適切なＮ型ドーパ
ントからなるイオン48を高注入量、高エネルギーでＰ型
領域16に注入することによって、主S/D領域50を形成す
る。この主S/Dドーパントは、ドーズ量６×1015ions/cm
2、エネルギー80KoVで注入されるヒ素であることが好ま
しい。この際、スペーサ34と層36ないし44とは、主ドー
パントが層構成要素34ないし44に整合する領域10の部分
に注入されるのを実質的に阻止する遮蔽体として機能す
る。なお、酸化物層45（酸化物層40とスペーサ34の小膜
厚部分との他に）は、主S/D注入が行われる前に除去す
ることができる。
この後、基板をアニールすることによって、格子損傷を
修復し、注入されたＮ型ドーパントを活性化する。この
アニールは10％の酸素を含む窒素中で、920℃、７時間
行うことが好ましい。これにより、注入されたＮ型ドー
パントは外方へと拡散する。このため第1i図に示すよう
に、Ｎ型領域30及び50の各対は、高濃度にドープされた
主部分と低濃度にドープされた拡張部分（破線で分離さ
れている）とを有する複合Ｎ型S/D領域52となる。多結
晶シリコン電極36は垂直方向においてN-拡張部分とわず
かに重なっているが、N+主部分とは重ならない。このLD
D構造によって望ましくないホット・キャリアの発生を
防止できる。
更に、PSG（phosphorsilicate glass）、BPSG（boron
−doped phosphosilicate glass）又はプラズマ窒化シ
リコンのような絶縁材料からなる層54を、典型的には基
板上のこの所定位置に被着形成する。なお、電極36の保
護を一層強化するために、絶縁層54を被着する前に、LP
CVD窒化シリコンからなる薄い層を基板の上面に形成す
ることができる。いずれにしても、層54上にフォトレジ
スト・マスク56を形成する。このマクス56は、S/D領域5
2のN+部分上にある酸化物層46上に設けられ、しかもこ
れよりも寸法が大きい開口部を有している。
そして、適切な酸化物エッチャントで基板構造体をエ
ッチングして酸化物層46を除去することによって、S/D
領域52のN+部分に対する自己整合式の接触開口部を設け
ると第1i図に示す構造が得られる。このエッチングの際
に、他の部分もわずかな膜厚が除去される。例えば、酸
化物層40の残存部分が層40Aとなる。またこのエッチン
グは典型的には前述のRIE技術を使用して行われる。ス
ペーサ34と窒化物層42の露出部分とは（マスク56と共
に）、このエッチングの際に電極36の如何なる部分も露
出されないようにするエッチング・バリアとして機能す
る。この後、マスク56を除去する。
絶縁物層54は場合によっては必ずしも必要ではない。
このような場合には、フォトレジスト・マスクの使用が
不要な部分を除き、自己整合式の接触開口部を前述した
方法でN+領域52までエッチング形成することができる。
更にまた、第1j図に示すように、接触開口部を通して
S/D領域52に接触する金属層パターン58を基板構造体に
設ける。この金属層58は典型的には１％のシリコンと１
％の銅とを含むアルミニウムのような適切な金属からな
る層を被着させてから、不要な部分を除去することによ
って形成される。なお、金属層58の被着に先立って、露
出したシリコンの上面にシリサイドからなる自己整合式
の薄い層、若しくは選択的に被着されたタングステンか
らなる薄い層を形成することができる。領域52と接触す
る金属層58は自己整合式であるため、FETを小領域に設
けることができる。
ここで、主S/D注入とスペーサ膜厚を増加させるため
の酸化（又は第１の）熱処理との順番は前述した場合と
逆であってもよい。この変形例を第2a図及び第2b図に示
す。この場合、第2a図に示すように、スペーサ34Aとパ
ターニング層18Aないし24Aは主ドーパント用の注入マス
クとして機能する。またスペーサ膜厚が未だ増加されて
いないことから、第2a図における主S/D領域50は第1h図
におけるよりもわずかに小さい。
酸化加熱処理を施すと、第2b図に示すように注入され
たＮ型ドーパントはわずかに拡散する。こういった相違
点を除き、第2b図における構造は第1h図におけるものと
同一である。
以上、本発明を特別な実施例について述べてきたが、
この説明は単に添付図面のためのものであって、特許請
求の範囲の欄に記載されている本発明の範囲を限定する
ように解釈されるべきではない。例えば、恐らくゲート
電極の伝導性を除き、全領域に対する伝導性を逆にする
ことによって、前述の工程をＰチャネル型絶縁ゲートFE
Tの製造に適用することができる。Ｐチャネル型FETは典
型的にはLDD拡散部分を有しない。いずれにしろ、両型
式のFETとも本発明の工程を使用することによって同一
の半導体装置に製造することができる。
ここで、ゲート電極36は最初に多結晶シリコンを使用
する代わりに、非晶質シリコンのような別の形態の非単
結晶質半導体材料を最初に被着させることによって形成
することができる。この場合、続く高温処理段階の際
に、非晶質シリコンは多結晶シリコンに改質される。こ
のように、種々の修正、変更及び適用は、添付の特許請
求の範囲の諸項で限定された本発明の真の範囲及び精神
にもとることなく、当業者によって容易に行うことがで
きる。
〔発明の効果〕
以上、説明したように、本発明によれば、主S/D領域
に対する接触開口部を自己整合式に形成することができ
るので、コンパクトなFETを実現することができる。ま
た同時に、ゲート誘電体の浸食を有効に回避することが
でき、しかも膜厚が増加したスペーサ部分の介在により
ゲート電極と接触開口部を通して主S/D領域に接触する
導電性パターンとの間の電気的短絡を有効に抑制するこ
とができる。
【図面の簡単な説明】
第1a図ないし第1j図は本発明による半導体装置の製造工
程における諸段階を示す要部の断面図、第2a図及び第2b
図は第1g図及び第1h図の段階に対する変形例を示す要部
の断面図である。 10;単結晶質シリコン半導体基板（P-型）、16;アイラン
ド、18,18A;誘電体層、20、20A;ドープト・多結晶シリ
コン層、22、22A、44;酸化物層、24、24A、42:窒化物
層、28;副ドーパント（Ｎ型）、30;S/D領域（Ｎ型）、3
2;酸化物層、34;スペーサ、36;ゲート電極、38;ゲート
誘電体、46;酸化物層、48;主ドーパント（Ｎ型）、50;
主S/D領域（N+型）、52;複合Ｎ型S/D領域、58;金属層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】（ａ） 半導体基板（10）の主ドープト領
    域（16）の上面に沿って存在する誘電体層（18A）上に
    位置する非単結晶半導体材料のパターン化された導電性
    ドープト層（20A）があり、その導電性ドープト層（20
    A）の上に同一にパターン化された電気的絶縁性カバー
    層（22A、24A）が存在する基板構造体（10、18A、20A、
    22A、24A）を形成し、 （ｂ） その基板構造体（10、18A、20A、22A、24A）の
    上面上にシリコン酸化物の層（32）を堆積させ、 （ｃ） 前記のカバー層（22A、24A）及びドープト層
    （20A）の側壁部に隣接する小スペーサ部分（34）を除
    いて前記層（32）の大部分を除去し、 （ｄ） 前記の小スペーサ部分（34）及びパターン化層
    （18A、20A、22A、24A）を用いて主半導体ドーパントを
    主ドープト領域（16）のうちの選択された部分に注入し
    て、前記小スペーサ部分（34）及びパターン化層（18
    A、20A、22A、24A）の下の主ドープト領域（16）の部分
    に主半導体ドーパントの注入を実質的に阻止する工程か
    ら成る半導体素子の製造方法において、 （ｅ） 前記の側壁に沿う非単結晶半導体材料を除い
    て、加熱処理の間前記のドープト層（20A）の非単結晶
    半導体材料の酸化を実質的に防止する保護材料の最上部
    層（24）にカバー層（22A、24A）を設け、 （ｆ） 前記の小スペーサ部分（34）を形成した後であ
    って、前記の主ドープト領域（16）のうちの選択された
    部分に主半導体ドーパントを注入する前に酸化加熱処理
    を実行し、これによって側壁部に沿って前記のドープト
    層（20A）の部分を酸化して前記の小スペーサ部分（3
    4）の厚さを増加させることを特徴とする方法。
  2. 【請求項２】700℃から850℃の範囲内の温度で前記の酸
    化加熱処理を実行することを特徴とする請求項１記載の
    方法。
  3. 【請求項３】窒化シリコンの最上部層（24）に設けられ
    たシリコン酸化物の層（22）によってカバー層（22A、2
    4A）を形成することを特徴とする請求項１又は２記載の
    方法。
  4. 【請求項４】前記の基板構造体（10、18A、20A、22A、2
    4A）の上面上にシリコン酸化物の層（32）を堆積させる
    前に、前記のパターン化層（18A、20A、22A、24A）を用
    いて前記の上面上を介して前記の主ドープト領域（16）
    のうちの選択された部分に副半導体ドーパントを実行
    し、前記のパターン化層（18A、20A、22A、24A）の下の
    前記の主ドープト領域（16）の部分への副半導体ドーパ
    ントの注入を実質的に阻止することを特徴とする請求項
    １、２又は３記載の方法。
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