JP2662230B2 - Ｃｍｏｓ構造を形成する方法 - Google Patents
Ｃｍｏｓ構造を形成する方法Info
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Description
【発明の詳細な説明】
技術分野
この発明は相補PMOS及びNMOS集積回路構造を形成する
方法に関する。 背景技術 マイクロエレクトロニクス産業における定常的な目標
の１つは小さな装置の上における実装密度を増加するよ
う成分の寸法及び間隔を小さくすることであった。しか
し、それらの技術はLSI及びVLSIを通り未来技術の方に
進んできた現在、集積回路構造及びそれに関連する間隔
及び拡散深度等を更に小さく、更に高密度にすることで
は困難性が極限まで増加してきた。すなわち、寸法を小
さくするために生ずる色々の問題の発生が多くなってき
た。言換えると、それは実装密度及び回路パフォーマン
スを上げることによって生じた貸しを相殺するような生
産高の減少となってきた。それら問題点の主なものは、
たぶん、いわゆるショート・チャンネル効果であろう。
それらはゲート酸化物及び（又は）基板へのホット・キ
ャリヤ注入、ソース−ドレイン・パンチ・スルー、チャ
ネル長及びドレイン／ソース動作電圧を伴うしきい値電
圧減、サブしきい値漏洩及び衝撃イオン化などを含む。
例えば、ホット・キャリヤの注入において、狭いチャン
ネル領域により及びドレインに隣接して発生した高い電
界によってゲート酸化物に注入され、その結果装置のし
きい値電圧を変化させることになる。このようなショー
ト・チャンネル効果に加え、ゲート電極とソース及びド
レイン拡散との間のオーバーラップは装置の動作速度を
減少するミラー（Miller）キャパシタンスとして知られ
る拡散領域とゲートとの間に生じる寄生容量を発生させ
る。 上記のホット電子キャリヤ注入、低電圧ブレークダウ
ン及び衝撃イオン化問題は軽くドープしたドレイン−ソ
ース（LDD）領域を使用して解決することができる。こ
の構造はブレークダウン電圧を上げ、ドレイン・ピンチ
オフ領域における高い電界をn-領域に広げることによっ
て衝撃イオン化及びホット電子エミッションを減少する
ことができる。 LDD構造を製造する１つの方法は異方性及びリアクテ
ィブ・イオン・エッチング（RIE）のようなエッチング
技術に関するサイドウォール・スペーサの使用を含む。
Tsangほかの“酸化物サイドウォール・スペーサ技術に
よるハイパフォーマンスLDDFETの製造”（IEEE Transac
tions on Electron Devices,Vol.ED−29,No.4,1982年４
月、590〜596頁）はLDD NMOSFETを形成する方法を開示
している。Tsangほかによると、ゲート酸化物、ポリシ
リコン・ゲート及び酸化物エッチング・マスクから成る
ポリシリコン・ゲート構造を形成した後、n-形イオンを
注入してn-LDD領域を形成する。そこで、希望する厚さ
の化学蒸着（CVD）二酸化シリコン層がコンフォーマリ
イにデポジットされ、方向性RIEを使用してCVD酸化物の
プラナ部分が除かれ、ポリシリコン・ゲート構造の上に
縦形酸化物サイドウォール・スペーサが残される。サイ
ドウォール・スペーサはn+ソース及びドレイン領域の砒
素イオン注入中のマスクとして使用される。 1982年５月25日発行の米国第4,330,931号Liu特許はn-
ソース及びドレインを拡張した自己整列シリコン・ゲー
トNMOS FETを形成する方法を開示している。この方法で
は、窒化物オーバハング・マスクを有するポリシリコン
・ゲートを形成した後、砒素イオンを注入してn+ソース
及びドレインを形成する。この注入工程中、窒化物のオ
ーバハングによるあるイオンのブロッキングのため、軽
くドープされたソース及びドレイン拡張部も形成され
る。この構造に高温酸化工程を行い、100ナノメートル
厚の酸化物をポリシリコン・ゲート及びソース、ドレイ
ン領域に対応する基板のサイズの上に成長させる。この
n+ソース、ドレイン領域の上に形成された酸化物はアル
ゴン・イオン注入で破壊される。この酸化物破壊工程
中、ゲートのサイドウォールにおけるn-ソース及びドレ
イン拡張領域上の酸化物は窒化物オーバハング・マスク
によって保護される。破損酸化物と窒化物マスクとはこ
こで除去され、露出したn+ソース及びドレイン領域とゲ
ートとの上にタングステン層が選択的にデポジットされ
る。 Liu特許4,330,931方法の酸化物破損工程は余分な処理
工程のみでなく、非常に注意深い制御が必要である。そ
の上、ポリシリコンをアンダカットする際のいかなる変
化でも、アルゴン・イオン・ボンバードメント工程中サ
イドウォール酸化物に対して損傷を与えるかもしれな
い。Liu特許方法は、そのほか、非常に薄い100ナノメー
トル厚のポリシリコン・ゲート・サイドウォール酸化物
の形成に対して限界があるように見える。 1980年４月15日に発行されたJecmenの米国特許第4,19
8,250号も多結晶シリコン・ゲート電極にオーバハング
・マスクを使用してLDD構造の注入を行うようにしてい
る。この場合のマスクは二酸化シリコンである。オーバ
ハング・マスクは支持するポリ・ゲートのウェット・ケ
ミカル・オーバエッチングによって設けられ、そしてn+
ソース、ドレイン領域が注入される。注入中、マスク・
オーバハングは全部ではないが大きな比率の付帯的注入
種を吸収する。その結果、ソース及びドレイン注入はチ
ャンネルとn+ソース及びドレイン領域との間のマスク・
オーバハングの下に浅く軽ドープされたLDD領域をも形
成する。 前述したように、ゲート電極とソース及びドレインと
の間のオーバラップは高周波応答及び動作速度を減少さ
せるミラー（Miller）キャパシタンスとして知られる注
入領域とゲートとの間に寄生容量を生じさせる。深さの
増加はパンチスルーのかかりやすさをも増加するだろ
う。Jecmen1250特許は、その後の高温処理中、そのLDD
領域が目にみえて（横にも縦にも）拡散しないと説明し
ている。その結果、LDD領域は意味を持つ程ゲートにオ
ーバラップせず、浅いジャンクションの深さを維持す
る。この初期に浅く整列したLDD領域とその後の寸法的
安定性はMillerキャパシタンスを減少する。 1985年３月12日に発行されたChiao米国特許第4,503,6
10号はこの出願の出願人に譲渡され、LDD構造及びサイ
ドウォール酸化物スペーサの両方を含むNMOS装置を形成
するための再生可能な製造方法に向けられている。最
初、ゲート酸化物を形成した後、ドープド・ポリシリコ
ン層、酸化シリコン層及び窒化シリコン層を形成し、ゲ
ート電極の構造にポリ−酸化物−窒化物をパターン化
し、イオン注入によりn-LDD領域がゲートと自己整列し
て形成される。そこで低温セレクティブ酸化方法によ
り、軽くドープされた露出基板の上より高くドープされ
たポリシリコン・ゲートの縦サイドウォールに厚い酸化
物層を形成する。そこで、n+ソース及びドレイン注入を
LDD領域と自己整列し、基板の金属化中、ソース／ドレ
イン拡散に対するゲートの短絡を防止するようにした厚
いサイドウォール酸化物スペーサを残して薄いソース／
ドレイン酸化物を容易に除去することができる。 IBM Technical Disclosure BulletinのCordellaの論
文（Vol.26、No.12、1980年５月、6584〜6586頁）“Sub
micron IGFET Device with Double Implanted Lightly
Doped Drain/Source Structure"はn+ソース及びドレイ
ン領域間の狭い自己整列n-領域の下にp-ポケットを介在
させる装置を明示している。CMOS装置に対する適用は述
べているが、そのCMOS構造を形成する方法は開示してい
ない。 発明の開示 この発明の目的は、簡単、再生可能且つ高い歩止りを
提供するにも拘わらずより微小な高密度構造を生産する
に適した相補形POMS及びNMOS集積回路構造を形成する方
法を提供することである。 故に、この発明によると、各装置がその上にオーバー
ハング・マスク（17N,18N:17P,18P）を有するゲート構
造（16N,16P）を形成し、ソース及びドレイン領域とし
て前記ゲート構造（16N）に隣り合うその下の領域を画
成し、前記オーバーハング・マスクと対応してサイドウ
ォール酸化層（21N,21P）を優先的に形成し、前記NMOS
オーバーハング・マスク（17N,18N）の存在下で前記NMO
Sソース及びドレイン領域をｎ−形ドーパントでドープ
し前記NMOSオーハーハング・マスク（17N,18N）と自己
整列して重くドープしたｎ−形ソース及ドレイン領域
（27N,28N）を形成し、前記NMOSサイドウォール層の厚
さを選択的に減少させ、前記NMOSオーバーハング・マス
ク（17,18N）を除去し、前記ゲート構造に隣り合うNMOS
アクティブ領域をｎ−形ドーパントで比較的軽くドープ
して、ソース及びドレイン領域（27N,28N）との間にお
いて前記NMOSゲート（16N）と自己整列してLDD領域（31
N,32N）を形成し、PMOSオーバーハング・マスク（17P,1
8P）の存在下でPMOSソース及びドレイン領域をｐ−形ド
ーパントで選択的にドープして、前記PMOSオーバーハン
グ・マスク（17P,18P）と自己整列して重くドープした
ｐ−形ソース及びドレイン領域（27P,28P）を形成し、
前記PMOSサイドウォール層の厚さを選択的に減少させ、
前記PMOSオーバーハング・マスク（17P,18P）を除去
し、前記ゲート構造（16P）に隣り合うPMOSアクティブ
領域をｐ−形ドーパントで比較的軽くドープして、前記
ゲートと前記軽くドープしたソース及びドレイン領域
（27P,28P）との間において前記PMOSゲート（16P）と自
己整列してLDD構造（31P,32P）を形成し、前記ソース及
びドレイン領域（27N,28N:27P,28P）と露出したゲート
構造（16N,16P）の上にそれぞれ導電部材（41N,42N,41
P,42P,46N,46P）をデポジットする各工程を有する、軽
くドープされたドレイン及びソースのLDD構造を組み込
んでいる相補形PMOS及びNMOS集積回路構造の形成方法が
提供される。 この発明による方法はホット・キャリヤ効果を制御す
るためのショート・チャンネル、グレーデッド・ソース
及びドレイン・ドーピング断面を形成する再生可能な方
法を提供することに適用されることがわかる。 この発明の好ましい特徴によると、CMOS LDD構造のた
めにカッド・バンド拡散が提供される。このカッド・バ
ンド拡散は最少数の処理工程で注入することができる。 他の好ましい特徴によると、ゲート構造のサイドウォ
ールにサイドウォール酸化物が形成される。これはゲー
トとソース／ドレイン金属デポジット層との間を短絡す
る危険性が少い、ソース及びドレイン基板領域上及びポ
リシリコン・ゲート電極の上にダングステンのような金
属層を選択的にデポジットすることができるという有益
性を有する。 この発明の好ましい実施例を要約すると、以下で開示
されるようなLDDカッド・バンド及び酸化物サイドウォ
ール構造を使用したPMOS及びNMOS集積回路装置の相補セ
ットを形成する方法であって、工程（１）ソース及びド
レイン領域としてゲート構造に隣接するその下の領域を
規定する上部のオーバハング・マスクを有するPMOS及び
NMOS装置用のゲート構造を形成する。工程（２）におい
て、その構造は比較的低温の酸化環境におかれて高くド
ープされたNMOS及びPMOSゲート構造に比較的厚いサイド
ウォール酸化物を優先的に形成する。次の工程（３）に
おいて、ハングオーバ・マスク又はサイドウォール酸化
物との自己整列においてNMOS n+ソース及びドレインが
注入される。工程（４）において、NMOSサイドウォール
酸化物はその厚さの半ばまで選択的にエッチされ、ゲー
ト及びソース／ドレイン接続間の絶縁を提供するための
残り厚さを残す。次の工程（５）では、オーバハング・
マスクを除去し、工程（６）では、比較的低いエネルギ
及びドーズによりNMOSアクティブ領域にｎ形イオンが選
択的に注入されゲートとn+領域間でNMOSゲートとの自己
整列してLDD領域を形成する。工程（７）は比較的高い
エネルギ及びドーズにより、PMOSオーバハング・マスク
と自己整列して、相当深いジャンクション深さまで選択
的にｐ形種を注入する工程を含む。工程（８）はサイド
ウォールに残りの絶縁深さだけを残してPMOSサイドウォ
ール酸化物の厚さを半ばまで選択的にエッチングする工
程を含み、それに続く工程（９）でPMOSオーバハング・
マスクを除去する。工程（10）において、PMOSカッド・
バンド拡散は、ｎ形種を（PMOSアクティブ領域に）選択
的に注入することにより、PMOSゲートとp+ソース及びド
レイン領域との間と、PMOSゲートとに自己整列して比較
的浅いジャンクション深さまで該当するLDD領域に対し
て形成される。最後の工程（11）において、CMOS構造は
ｐ形種で全面注入され、NMOS LDD領域についてカッド・
バンド拡散を同時に供給し及び該当する拡散領域にPMOS
LDD拡散を形成する。 従って、CMOS製造シーケンスにおいて組合わされたLD
D、サイドウォール酸化物及びカッドバンド構造が与え
られるが、それは上記のChiao NMOS処理方法、すなわち
従来のCMOS集積回路のために必要とする数と同一の追加
数より単に２つ多い処理マスクを必要とするだけであ
る。２つの追加マスクの第１はNMOSソース／ドレイン処
理中におけるPMOSアクティブ領域のためのものであり、
第２はPMOSソース／ドレイン処理中におけるNMOSアクテ
ィブ領域のためのものである。 その上、今説明した方法は、特定回路の必要に応じて
上説の個々の特徴を削除するよう容易に仕立てることが
できる。これは回路の密度及び動作の要求に従って複雑
性が最も少い可能性を追要するために処理工程を仕立て
ることを可能にするものである。すなわち、１又はそれ
以上の特徴が必要であるか、又は必要でない場合、この
処理製造シーケンスからそれらを容易に削除したり増加
したりすることができる。 例えば、工程（２）、（４）及び（８）を削除してサ
イドウォール酸化物を省略することができる。カッド・
バンドは工程（10）を削除し工程（11）を使用してLDD
拡散のみを与えることにより省略される。 又、PMOS（NMOS）シーケンスは省略してNMOSのみ（PM
OSのみ）の方法とすることができる。 図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の一実施例を説明する。 第１図乃至第11図は、相補集積回路のカッド・バンド
構造、サイドウォール・スペーサ及びLDD構造を形成す
るシーケンスを例示して、主な処理工程中に順次とった
CMOS FETの簡略断面図である。 発明を実施するための最良の形態 第１図は、典型的にはパターン化されていないバルク
＜100＞シリコン基板か、又は好ましくは、約８〜20Ωc
mの抵抗性を有する基板上に形成されたp-形エピタキシ
ャル層10であるこの発明の開始構造を表わす。このエピ
タキシャル層はn-井戸領域13を形成するよう処理され
る。 第１図の製造段階まで達するために、約１〜２マイク
ロメートルの典型的な厚さ及び１〜５マイクロメートル
の典型的な深さまでトレンチ誘電体分離構造14を形成し
て、CMOSp-チャンネル及びn-チャンネル装置を規定し及
び電気的に分離する。このトレンチ構造14は米国特許第
4,104,086号に開示されている技術に従って形成するこ
とができる。 次に、n-井戸13がエピタキシャル層に形成される。注
入マスク（図に示していない）が形成され、従来の紫外
線ホトリソグラフ技術を使用してＮ井戸を規定し露出す
る。そこで、マスクの存在下で、露出した基板エピタキ
シャル層に不純物をドープすることによりn-井戸13が形
成される。好ましくは、これは炉拡散を使用することが
できるが、イオン注入を使用して行われる。p-層10にn-
燐井戸13を形成する典型的なイオン注入シーケンスは約
50keV及び約2.5E12cm-2のドーズにおける燐のイオン注
入を含む。砒素又はアンチモンのような他のn-形不純物
を使用することもできる。この処理の結果、電気的に分
離されたp-領域10及びn-井戸13は夫々NMOS及びPMOSトラ
ンジスタのために画成される。 次に、CMOSトランジスタのゲート絶縁物として作用さ
せるために質が高い二酸化シリコン層15が基板の上に形
成される。典型的に、ゲート酸化物層15は約20〜50ナノ
メートル厚に形成される。１つの適切な処理方法は900
〜1100℃の酸化環境における熱酸化がある。成長は遅い
が、約900〜1000℃の温度におけるHCl/O2を使用した基
板の酸化により、質の優れた酸化物を提供することがで
きる。 第１図において、次に、高くドープされた多結晶シリ
コン（ポリ）層16がゲート酸化物15の上に約200〜500ナ
ノメートル厚に形成される。約1020〜1021atoms/ccのド
ーピング・レベルは１電極及び層16から形成される他の
導体のために必要な高い導電性を与え、又そのような工
程を使用した場合における優先的酸化によるゲート電極
上の厚い酸化物サイドウォールの形成を助ける。低圧化
学的蒸着法（LPCVD）はSiH4環境を使用してポリ・ゲー
ト層16を形成するために適した処理方法の１つである。
ポリはガス環境システムに対し、又はその後、不純物種
を加えることによって元の位置にドープすることができ
る。別のドープ工程の１つの例は上記の不純物濃度を得
るためと、１時間の間、約温度925〜975℃において燐オ
キシライド（POCl3）ドーピングを使用する。 次の工程は酸化物17及び窒化物18、すなわち複合オー
バハング・マスク層を形成することである。950〜1150
℃のスチームのような酸化環境の熱酸化を使用し、ポリ
層16の上面を二酸化シリコンに変換して約10〜30ナノメ
ートル厚のPAD酸化物層17を形成する。他の適当な方法
としては化学的蒸着法がある。酸化シリコン層17はポリ
シリコン層16とその後に形成される窒化シリコン層18と
の間のストレスを減少する。酸化物層17は、又後の製造
サイクル段において窒化物層18の除去を容易にする。酸
化物はシリコン窒化物18に関する酸化／ドーパント・マ
スクとしても使用される。窒化シリコン層は典型的に約
800℃の反応温度で、シラン及びアンモニア・ガス環境
（SIH4/NH3）を使用したLPCVDのような従来の処理方法
によって厚さ約100〜300ナノメートルまで酸化物の上に
形成される。上記のように、窒化シリコン層18はその後
の処理中、その下の構造のドーピング及び酸化に対する
障壁となる。窒化シリコンの初期マスクの使用はLDDソ
ース及びドレイン領域の形成におけるものである。 第１図及び第２図において、窒化シリコン18及び二酸
化シリコン17の層がオーバハング・マスク構造の下にパ
ターン化され、ポリシリコン層16が酸化物−窒化物マス
クの下にあるゲート電極に形成される。酸化物17及び窒
化物18は従来のホトリソグラフ及びエッチング技術を使
用してパターン化することができる。それらは約500〜1
000ナノメートル厚のホトレジスト層19（第１図）の供
給に続き、マスクの存在下でその層に紫外線を当て、選
ばれた領域を現像し溶解して、第２図に示すゲート・オ
ーバハング・マスク19N,19P（Ｎ及びＰは夫々n-チャン
ネルFETに対するものか、p-チャンネルFETに対するもの
かどうかを示す）を残す。そこで、RIE方式のような従
来のエッチング技術を使用し、エッチング・マスクとし
てホトレジスト・マスク19N,19Pを使用して窒化物層18
をエッチング・マスク18N,18Pにエッチングする。同様
に、エッチング・マスクとしてホトレジスト窒化物デュ
アル層を使用した、例えばリアクティブ・イオン・エン
チングによって、酸化物マスク部分17N,17Pが形成され
る。そこで等方性エッチングを使用してポリシリコン層
16をパターン化し、複合酸化物窒化物マスクの端から約
100ナノメートル入ったNMOS及びPMOSゲート電極16N,16P
を形成する。ホトレジスト・マスク19N,19Pはポリシリ
コン・ゲート電極のエッチング前又は後のどちらかで除
去することができる。希望する横方向エッチング成分を
有する１つの適当なポリシリコン・エッチング方式はSF
6エッチング・ガスを使用したプラズマ・エッチングで
ある。 第３図に示す次の工程はポリシリコン・ゲート16N,16
Pの縦サイドウォール22N,22Pに厚い酸化物サイドウォー
ル層21N,21Pを形成することである。サイドウォール酸
化物21N,21PはLDD集積回路構造のゲート及びソース／ド
レイン金属の短絡を防止することに使用される。加え
て、サイドウォール酸化物はLDDソース／ドレイン領域
の形成中、マスクとして使用することができる。サイド
ウォール酸化物は現在の集積回路構造の優先的全面スチ
ーム酸化によって形成される。サイドウォール酸化物の
成長はその成長率（速度）において優先的であり、それ
故、その結果生じた酸化物厚は基板のソース及びドレイ
ン領域又は他の多結晶又は単結晶シリコンの軽くドープ
された又はドープされていない領域の上より、サイドウ
ォール22N,22Pにおいて相当厚い。ソース／ドレイン基
板領域の酸化物成長に対するサイドウォール酸化物の成
長及び厚さレシオはシリコン基板の結晶方向のような因
子の関数であり（＜111＞シリコンの成長速度＜100＞の
ものより約10〜20％高い）、又多結晶シリコン・ゲート
及びシリコン基板の相対ドーピング濃度（1020〜1021at
oms/ccポリシリコンは酸化物厚さがドープされていない
＜100＞シリコンの約６〜10倍である）と、酸化温度
（高くドープされたもの及び軽くドープされたものの成
長速度のレシオは酸化温度が低くなると減少する）と、
酸化圧力（酸化速度は温度上昇と共に増加し、一般に高
くドープされたシリコンは軽くドープされたもの又はド
ープされないシリコンより速く増加する）との関数であ
る。このポリシリコン・サイドウォール酸化技術の１つ
の好ましい実施例では、低い成長速度レシオのエッチン
グ効果と上記の因子の故に（＜100＞シリコン基板p-領
域10、n-井戸13の使用、約1020〜1021atoms/ccのポリシ
リコン・ゲート燐ドーパント濃度、及び約1016〜1018at
oms/ccのp-領域10及びn-井戸13砒素面濃度）、ポリシリ
コン・サイドウォール酸化物21N,21P及び薄い酸化物層1
5上に形成された酸化物層の厚さは、基板が温度約750
℃、３時間大気圧で酸化工程で受けたときに、夫々約44
0ナノメートル及び70ナノメートルである。ポリシリコ
ン・サイドウォール酸化物領域21N,21Pの厚さは基板酸
化物の約６倍である。熱基板酸化物及び現在ゲート酸化
物15の合計厚は120ナノメートルである。その結果生じ
た構造は第３図に示す。 次に、第４図のマスク26は従来のホトレジスト及びホ
トリソグラフ形成技術を使用してPMOSアクティブ領域の
上に形成され、NMOS装置のため重くドープされたn+ソー
ス及びドレイン領域27N,28Nが注入される。砒素は、そ
の比較的重い質量及び比較的少さな拡散係数がそれを比
較的不動にし、浅いジャンクションを形成するので、好
ましいドーパントである。濃度1020atoms/ccの砒素ドー
プド・ソース及びドレイン領域27N,28Nを形成する１つ
の典型的なこの工程の例はエネルギ80keVにおける5E15
〜5E16cm-2の注入を含む。注入中、酸化約17N−窒化物1
8N複合マスク構造は重くドープされたn+領域27,28がLDD
領域に近いチャンネル領域から離れて形成されるよう
に、その下のチャンネル30N及びLDD領域をマスクする。 次に、第５図のサイドウォール酸化物領域21Nはその
厚さを一部薄くするために等方性エッチングを受ける。
その典型的な処理は30秒間30゜1HFにつけることを含
む。その目的はサイドウォール酸化物21Nの元の厚さを
約440ナノメートルから約150ナノメートルに縮めること
であり、後に形成されるゲート及びソース／ドレイン金
属のために適当な電気的分離を行い、それにも拘わらず
軽いドーピングを可能にするLDD領域のためのドーピン
グ・マスクを提供することである。その結果厚さを薄く
したサイドウォール酸化物領域29Nは第５図に示す。 それに続き、第６図はプラズマ・エッチング、又は約
160℃における濃縮したホット燐酸を使用した窒化物エ
ッチングに続くバッファード弗化水素酸による酸化物の
除去のような従来の技術を使用して窒化物キャップ18N
及び酸化物パッド17Nを除去する。この除去シーケンス
中、NMOSサイドウォール酸化物29Nもエッチングされ
る。しかし、残留サイドウォール酸化物の厚さは相当厚
いので、上記のような相当小さな追加の厚さ除去は電気
的分離及びドーパント・マスクの上記のような特性に変
化を与えない。エッチング処理はPMOSマスク26外の基板
表面酸化物15をも除去する。 第６図に示すように複合酸化物−窒化物マスクが除去
されて後、その構造は砒素のようなn-形イオンを使用し
て軽いドーピング工程を受け、夫々浅く軽くドープされ
たn-ソース及びドレイン領域31N及び32Nをデポジットす
る。 n-領域を形成するための典型的な砒素イオン・ドーズ
及びエネルギは夫々1E13〜1E14cm-2及び16keVである。
その結果生じた軽くドープされたソース及びドレイン領
域31N,32Nは約100〜150ナノメートルの非常に浅いジャ
ンクション深さを持ち、ゲート電極16Nと自己整列さ
れ、深いn+ソース及びドレイン・コンタクト領域27N,28
Nと電気コンタクトを有する。 その後、マスク26は除去される。CMOSのために選択的
な次の工程は窒素又はアルゴンのような不活性環境にお
いてn+ソースドレイン領域27N,28Nにドライブする熱ア
ニールを受けることを含む。900℃の１時間アニールは
約200〜400ナノメートルのn+ジャンクション深さを生ず
ることになる。軽くドープされた砒素領域31N,32Nは優
れた寸法の熱安定性を有し、そのジャンクション深さ及
び横寸法はn+アニールによって意味ある程変化しない。 上記のシーケンスはp-形カッド・バンド33N,34N（第1
0図）の形成を除き、きびしいNMOS処理工程を完成す
る。PMOS装置が形成されない場合、この時点において軽
いp-形ボロン・カッド・バンド注入を行うことができ、
きびしいNMOSのみの製造工程を完成する。好ましくは、
CMOS処理のためにこれらカッド・バンドはドーパント工
程を節約するためPMOS LDDの形成中（後で）に形成され
る。 前述したように、窒化物−酸化物複合マスク構造はn+
ソース−ドレイン・ドーピング工程（及び後のp+ソース
−ドレイン・ドーピング工程）のために十分なマスクで
ある。故に、サイドウォール酸化物スペーサはゲートと
ソース／ドレイン導体との間の分離のために要求されな
い場合には、NMOS及び（又は）PMOS装置のために省略す
ることができる。しかし、サイドウォール酸化物スペー
サがあるときには、それらは酸化物17−窒化物18マスク
又は窒化物のみのマスクの厚さを減少するために使用す
ることができる。 別のPMOS処理は第７図から開始され、NMOS処理に類似
する。最初、マスク36はNMOSアクティブ領域の上に形成
される。これを達成するために、ホトレジスト層を形成
し、従来のホトリソグラフ方式を使用してマスクをパタ
ーン化する。そこで、深いp+ソース及びドレイン領域27
P及び28Pはボロン又は他のp-形ドーパント種を使用して
形成される。典型的なボロン注入シーケンスは2E15〜1E
16cm-2のドーズ及び20keVのエネルギを使用して2E1020a
toms/ccの濃度を形成することを含む。 第８図において、PMOSゲート・サイドウォール酸化物
スペーサ21Pの横厚はNMOS装置について説明し（第５
図）、大体同一結果が得られるものと同じエッチング処
理を使用して減少することができる。そこで、酸化物17
P−窒化物18P複合マスクはNMOS装置について説明した方
法（第５図）と同様に除去される（第９図）。 第９図において、更にPMOSアクティブ領域にゲート16
Pと自己整列して浅く比較的重いドープドn+カッド・バ
ンド領域33P,34Pが形成される。このサイドウォール酸
化物スペーサ29Pはある偶発イオンを吸収するが、ドー
ズ／エネルギ及び注入角度はそれを保証するために容易
に調節することができるということに注目しよう。この
吸収及び補償は同様にして他のLDD及びカッド・バンド
・ドーピング工程に適用することができる。好ましく
は、燐のような比較的重く不動のn-形ドーパント種を使
用して、浅いジャンクション、カッド・バンド33P,34P
とゲートとの最少のオーバラップ、及びその後の熱処理
中における最少の横及び縦拡散を与えることができる。
典型的な燐カッド・バンド注入シーケンスは8E12cm-2の
ドーズ及び120keVのエネルギを含む。 第10図において、PMOSカッド・バンドの形成後、NMOS
6マスク36が除去され、この集積回路構造に浅い全域p-
形注入が行われ、同時にNMOSカッド・バンド領域33N,34
Nと共にPMOS LDD領域31P,32Pを形成する。この工程のた
めに適切なボロン注入処理は5E1Bcm-2のボロン・ドーズ
及び20keVの注入エネギを含む。この注入（及び比較的
不動のn-形原子に比べて移動しやすいボロン原子のその
後の拡散）は該当するLDD領域31N及び32Nの150ナノメー
トル・ジャンクション深さよりわずかに深い約200ナノ
メートルのジャンクション深さにおいてNMOSカッド・バ
ンド33N,34Nを形成する。この注入は該当するカッド・
バンド領域33P,34Pの250ナノメートル・ジャンクション
深さよりわずか浅い約200ナノメートルのジャンクショ
ン深さまでPMOS LDD領域31P,32Pを同時に形成する。図
面に表わすLDDカッド・バンド領域の表現は構造的効果
を強調するために誇大に表わしてある。 CMOS構造は窒素又はアルゴンのような不活性環境内で
前述したようにアニールされ、NMOSソース及びドレイン
については約200ナノメートル、及びPMOSソース及びド
レインについて約350ナノメートルの最終ジャンクショ
ン深さまで重くドープされたp+及びn+領域にドライブさ
れる。LDDショート・チャンネル領域及びカッド・バン
ド領域はこれら軽くドープされた領域はそこで使用した
アニール温度でほとんど拡散しないため、このアニール
によってほとんど影響を受けない。 次に、第11図において、シリコン基板及びポリシリコ
ン・ゲート16N,16Pの露出した領域すべての上に、化学
的蒸着及びガス状タングステン・ヘクサフローライド
（WF6）を使用して、例えば約100〜200ナノメートル厚
まで、タングステンのような金属が選択的にデポジット
される。この選択的デポジット工程中、サイドウォール
29N,29Pのような酸化物領域の上にタングステンが形成
されない。この方法によって形成されたタングステン導
電部材41N,41P,42N,42P,46N及び46Pは夫々ソース及びド
レイン領域27N,27P,28N及び28Pとポリシリコン・ゲート
電極16N,16Pと電気的接触を行う。タングステンに代り
うる他の金属の中には、ケイ化タングステンのような耐
火性金属ケイ化物を含む。 この発明で開示した方法はポリシリコン・ゲートと、
幅が１〜５マイクロメートル以下である相互接続とを有
し、一方の側が１〜３マイクロメートル以下であるソー
ス及びドレイン領域を持つNMOS及びCMOS装置を提供す
る。ゲート・サイドウォール酸化物スペーサの使用はゲ
ート電極及びソース／ドレイン領域に形成されたものの
ような隣り合う導体間の短絡回路を防止する。そのよう
な導体の間の最小のスペースはホトリソグラフの限界に
よって決定される。従来の光学リソグラフと共にここに
開示した方法を使用すると、１マイクロメートルの導体
スペースを使用することになる。Ｘ光線リソグラフ又は
他の更に精密なリソグラフを使用すると、接続導体及び
接続スペースを１マイクロメートルよりも更に減少する
ことができる。 この処理は更にわずかドープするが、ソース／ドレイ
ン拡散と同じ形の浅い拡散を生ぜしめることができる。
浅いLDD拡散はアニールのときに再分散を受けることが
少く、それ故、ポリシリコン・ゲートの端に非常に接近
して整列され、その結果MiIIerキャパシタンスを減少
し、従来のCMOS方法に比べてより速い装置動作を可能に
する。より深く高くドープされたソース／ドレイン領域
27,28はゲートから十分に離れた距離における処理によ
って提供され、浅い拡散LDD領域31N,32N,32P,33Pが重要
な装置特性を決定することができるが、それでも低い抵
抗接続を提供することができる。その上、この処理はLD
D拡散領域のジャンクション端においてドープされたシ
リコンの浅いカッド・バンド33N,34N,33P及び34Pを提供
する。これらカッド・バンドはソース／ドレイン拡散と
反対導電形のものである。カッド・バンドは対応するバ
ルク基板、エピタキシャル層又は井戸領域と同一導電形
のものである。カッド・バンドはバルク領域より更に高
くドープされるが、バック−ゲート効果又はジャンクシ
ョン・キャパシタンスを増加することなく、更に高くド
ープされたバルク領域を使用する有益性を発生する。 その上、以上の特徴のどれもが特定の集積回路に対し
てクリチカルでないようにすべての処理を設計してあ
り、それは削除することができる。通常、小さな装置に
関する劣化の影響に対してとられる制御のために、及び
従来のCMOS処理のそれに類似するような処理の簡素化の
故に、この処理方法は高質のショート・チャンネル集積
回路装置の高い歩止り製造を可能にする。
方法に関する。 背景技術 マイクロエレクトロニクス産業における定常的な目標
の１つは小さな装置の上における実装密度を増加するよ
う成分の寸法及び間隔を小さくすることであった。しか
し、それらの技術はLSI及びVLSIを通り未来技術の方に
進んできた現在、集積回路構造及びそれに関連する間隔
及び拡散深度等を更に小さく、更に高密度にすることで
は困難性が極限まで増加してきた。すなわち、寸法を小
さくするために生ずる色々の問題の発生が多くなってき
た。言換えると、それは実装密度及び回路パフォーマン
スを上げることによって生じた貸しを相殺するような生
産高の減少となってきた。それら問題点の主なものは、
たぶん、いわゆるショート・チャンネル効果であろう。
それらはゲート酸化物及び（又は）基板へのホット・キ
ャリヤ注入、ソース−ドレイン・パンチ・スルー、チャ
ネル長及びドレイン／ソース動作電圧を伴うしきい値電
圧減、サブしきい値漏洩及び衝撃イオン化などを含む。
例えば、ホット・キャリヤの注入において、狭いチャン
ネル領域により及びドレインに隣接して発生した高い電
界によってゲート酸化物に注入され、その結果装置のし
きい値電圧を変化させることになる。このようなショー
ト・チャンネル効果に加え、ゲート電極とソース及びド
レイン拡散との間のオーバーラップは装置の動作速度を
減少するミラー（Miller）キャパシタンスとして知られ
る拡散領域とゲートとの間に生じる寄生容量を発生させ
る。 上記のホット電子キャリヤ注入、低電圧ブレークダウ
ン及び衝撃イオン化問題は軽くドープしたドレイン−ソ
ース（LDD）領域を使用して解決することができる。こ
の構造はブレークダウン電圧を上げ、ドレイン・ピンチ
オフ領域における高い電界をn-領域に広げることによっ
て衝撃イオン化及びホット電子エミッションを減少する
ことができる。 LDD構造を製造する１つの方法は異方性及びリアクテ
ィブ・イオン・エッチング（RIE）のようなエッチング
技術に関するサイドウォール・スペーサの使用を含む。
Tsangほかの“酸化物サイドウォール・スペーサ技術に
よるハイパフォーマンスLDDFETの製造”（IEEE Transac
tions on Electron Devices,Vol.ED−29,No.4,1982年４
月、590〜596頁）はLDD NMOSFETを形成する方法を開示
している。Tsangほかによると、ゲート酸化物、ポリシ
リコン・ゲート及び酸化物エッチング・マスクから成る
ポリシリコン・ゲート構造を形成した後、n-形イオンを
注入してn-LDD領域を形成する。そこで、希望する厚さ
の化学蒸着（CVD）二酸化シリコン層がコンフォーマリ
イにデポジットされ、方向性RIEを使用してCVD酸化物の
プラナ部分が除かれ、ポリシリコン・ゲート構造の上に
縦形酸化物サイドウォール・スペーサが残される。サイ
ドウォール・スペーサはn+ソース及びドレイン領域の砒
素イオン注入中のマスクとして使用される。 1982年５月25日発行の米国第4,330,931号Liu特許はn-
ソース及びドレインを拡張した自己整列シリコン・ゲー
トNMOS FETを形成する方法を開示している。この方法で
は、窒化物オーバハング・マスクを有するポリシリコン
・ゲートを形成した後、砒素イオンを注入してn+ソース
及びドレインを形成する。この注入工程中、窒化物のオ
ーバハングによるあるイオンのブロッキングのため、軽
くドープされたソース及びドレイン拡張部も形成され
る。この構造に高温酸化工程を行い、100ナノメートル
厚の酸化物をポリシリコン・ゲート及びソース、ドレイ
ン領域に対応する基板のサイズの上に成長させる。この
n+ソース、ドレイン領域の上に形成された酸化物はアル
ゴン・イオン注入で破壊される。この酸化物破壊工程
中、ゲートのサイドウォールにおけるn-ソース及びドレ
イン拡張領域上の酸化物は窒化物オーバハング・マスク
によって保護される。破損酸化物と窒化物マスクとはこ
こで除去され、露出したn+ソース及びドレイン領域とゲ
ートとの上にタングステン層が選択的にデポジットされ
る。 Liu特許4,330,931方法の酸化物破損工程は余分な処理
工程のみでなく、非常に注意深い制御が必要である。そ
の上、ポリシリコンをアンダカットする際のいかなる変
化でも、アルゴン・イオン・ボンバードメント工程中サ
イドウォール酸化物に対して損傷を与えるかもしれな
い。Liu特許方法は、そのほか、非常に薄い100ナノメー
トル厚のポリシリコン・ゲート・サイドウォール酸化物
の形成に対して限界があるように見える。 1980年４月15日に発行されたJecmenの米国特許第4,19
8,250号も多結晶シリコン・ゲート電極にオーバハング
・マスクを使用してLDD構造の注入を行うようにしてい
る。この場合のマスクは二酸化シリコンである。オーバ
ハング・マスクは支持するポリ・ゲートのウェット・ケ
ミカル・オーバエッチングによって設けられ、そしてn+
ソース、ドレイン領域が注入される。注入中、マスク・
オーバハングは全部ではないが大きな比率の付帯的注入
種を吸収する。その結果、ソース及びドレイン注入はチ
ャンネルとn+ソース及びドレイン領域との間のマスク・
オーバハングの下に浅く軽ドープされたLDD領域をも形
成する。 前述したように、ゲート電極とソース及びドレインと
の間のオーバラップは高周波応答及び動作速度を減少さ
せるミラー（Miller）キャパシタンスとして知られる注
入領域とゲートとの間に寄生容量を生じさせる。深さの
増加はパンチスルーのかかりやすさをも増加するだろ
う。Jecmen1250特許は、その後の高温処理中、そのLDD
領域が目にみえて（横にも縦にも）拡散しないと説明し
ている。その結果、LDD領域は意味を持つ程ゲートにオ
ーバラップせず、浅いジャンクションの深さを維持す
る。この初期に浅く整列したLDD領域とその後の寸法的
安定性はMillerキャパシタンスを減少する。 1985年３月12日に発行されたChiao米国特許第4,503,6
10号はこの出願の出願人に譲渡され、LDD構造及びサイ
ドウォール酸化物スペーサの両方を含むNMOS装置を形成
するための再生可能な製造方法に向けられている。最
初、ゲート酸化物を形成した後、ドープド・ポリシリコ
ン層、酸化シリコン層及び窒化シリコン層を形成し、ゲ
ート電極の構造にポリ−酸化物−窒化物をパターン化
し、イオン注入によりn-LDD領域がゲートと自己整列し
て形成される。そこで低温セレクティブ酸化方法によ
り、軽くドープされた露出基板の上より高くドープされ
たポリシリコン・ゲートの縦サイドウォールに厚い酸化
物層を形成する。そこで、n+ソース及びドレイン注入を
LDD領域と自己整列し、基板の金属化中、ソース／ドレ
イン拡散に対するゲートの短絡を防止するようにした厚
いサイドウォール酸化物スペーサを残して薄いソース／
ドレイン酸化物を容易に除去することができる。 IBM Technical Disclosure BulletinのCordellaの論
文（Vol.26、No.12、1980年５月、6584〜6586頁）“Sub
micron IGFET Device with Double Implanted Lightly
Doped Drain/Source Structure"はn+ソース及びドレイ
ン領域間の狭い自己整列n-領域の下にp-ポケットを介在
させる装置を明示している。CMOS装置に対する適用は述
べているが、そのCMOS構造を形成する方法は開示してい
ない。 発明の開示 この発明の目的は、簡単、再生可能且つ高い歩止りを
提供するにも拘わらずより微小な高密度構造を生産する
に適した相補形POMS及びNMOS集積回路構造を形成する方
法を提供することである。 故に、この発明によると、各装置がその上にオーバー
ハング・マスク（17N,18N:17P,18P）を有するゲート構
造（16N,16P）を形成し、ソース及びドレイン領域とし
て前記ゲート構造（16N）に隣り合うその下の領域を画
成し、前記オーバーハング・マスクと対応してサイドウ
ォール酸化層（21N,21P）を優先的に形成し、前記NMOS
オーバーハング・マスク（17N,18N）の存在下で前記NMO
Sソース及びドレイン領域をｎ−形ドーパントでドープ
し前記NMOSオーハーハング・マスク（17N,18N）と自己
整列して重くドープしたｎ−形ソース及ドレイン領域
（27N,28N）を形成し、前記NMOSサイドウォール層の厚
さを選択的に減少させ、前記NMOSオーバーハング・マス
ク（17,18N）を除去し、前記ゲート構造に隣り合うNMOS
アクティブ領域をｎ−形ドーパントで比較的軽くドープ
して、ソース及びドレイン領域（27N,28N）との間にお
いて前記NMOSゲート（16N）と自己整列してLDD領域（31
N,32N）を形成し、PMOSオーバーハング・マスク（17P,1
8P）の存在下でPMOSソース及びドレイン領域をｐ−形ド
ーパントで選択的にドープして、前記PMOSオーバーハン
グ・マスク（17P,18P）と自己整列して重くドープした
ｐ−形ソース及びドレイン領域（27P,28P）を形成し、
前記PMOSサイドウォール層の厚さを選択的に減少させ、
前記PMOSオーバーハング・マスク（17P,18P）を除去
し、前記ゲート構造（16P）に隣り合うPMOSアクティブ
領域をｐ−形ドーパントで比較的軽くドープして、前記
ゲートと前記軽くドープしたソース及びドレイン領域
（27P,28P）との間において前記PMOSゲート（16P）と自
己整列してLDD構造（31P,32P）を形成し、前記ソース及
びドレイン領域（27N,28N:27P,28P）と露出したゲート
構造（16N,16P）の上にそれぞれ導電部材（41N,42N,41
P,42P,46N,46P）をデポジットする各工程を有する、軽
くドープされたドレイン及びソースのLDD構造を組み込
んでいる相補形PMOS及びNMOS集積回路構造の形成方法が
提供される。 この発明による方法はホット・キャリヤ効果を制御す
るためのショート・チャンネル、グレーデッド・ソース
及びドレイン・ドーピング断面を形成する再生可能な方
法を提供することに適用されることがわかる。 この発明の好ましい特徴によると、CMOS LDD構造のた
めにカッド・バンド拡散が提供される。このカッド・バ
ンド拡散は最少数の処理工程で注入することができる。 他の好ましい特徴によると、ゲート構造のサイドウォ
ールにサイドウォール酸化物が形成される。これはゲー
トとソース／ドレイン金属デポジット層との間を短絡す
る危険性が少い、ソース及びドレイン基板領域上及びポ
リシリコン・ゲート電極の上にダングステンのような金
属層を選択的にデポジットすることができるという有益
性を有する。 この発明の好ましい実施例を要約すると、以下で開示
されるようなLDDカッド・バンド及び酸化物サイドウォ
ール構造を使用したPMOS及びNMOS集積回路装置の相補セ
ットを形成する方法であって、工程（１）ソース及びド
レイン領域としてゲート構造に隣接するその下の領域を
規定する上部のオーバハング・マスクを有するPMOS及び
NMOS装置用のゲート構造を形成する。工程（２）におい
て、その構造は比較的低温の酸化環境におかれて高くド
ープされたNMOS及びPMOSゲート構造に比較的厚いサイド
ウォール酸化物を優先的に形成する。次の工程（３）に
おいて、ハングオーバ・マスク又はサイドウォール酸化
物との自己整列においてNMOS n+ソース及びドレインが
注入される。工程（４）において、NMOSサイドウォール
酸化物はその厚さの半ばまで選択的にエッチされ、ゲー
ト及びソース／ドレイン接続間の絶縁を提供するための
残り厚さを残す。次の工程（５）では、オーバハング・
マスクを除去し、工程（６）では、比較的低いエネルギ
及びドーズによりNMOSアクティブ領域にｎ形イオンが選
択的に注入されゲートとn+領域間でNMOSゲートとの自己
整列してLDD領域を形成する。工程（７）は比較的高い
エネルギ及びドーズにより、PMOSオーバハング・マスク
と自己整列して、相当深いジャンクション深さまで選択
的にｐ形種を注入する工程を含む。工程（８）はサイド
ウォールに残りの絶縁深さだけを残してPMOSサイドウォ
ール酸化物の厚さを半ばまで選択的にエッチングする工
程を含み、それに続く工程（９）でPMOSオーバハング・
マスクを除去する。工程（10）において、PMOSカッド・
バンド拡散は、ｎ形種を（PMOSアクティブ領域に）選択
的に注入することにより、PMOSゲートとp+ソース及びド
レイン領域との間と、PMOSゲートとに自己整列して比較
的浅いジャンクション深さまで該当するLDD領域に対し
て形成される。最後の工程（11）において、CMOS構造は
ｐ形種で全面注入され、NMOS LDD領域についてカッド・
バンド拡散を同時に供給し及び該当する拡散領域にPMOS
LDD拡散を形成する。 従って、CMOS製造シーケンスにおいて組合わされたLD
D、サイドウォール酸化物及びカッドバンド構造が与え
られるが、それは上記のChiao NMOS処理方法、すなわち
従来のCMOS集積回路のために必要とする数と同一の追加
数より単に２つ多い処理マスクを必要とするだけであ
る。２つの追加マスクの第１はNMOSソース／ドレイン処
理中におけるPMOSアクティブ領域のためのものであり、
第２はPMOSソース／ドレイン処理中におけるNMOSアクテ
ィブ領域のためのものである。 その上、今説明した方法は、特定回路の必要に応じて
上説の個々の特徴を削除するよう容易に仕立てることが
できる。これは回路の密度及び動作の要求に従って複雑
性が最も少い可能性を追要するために処理工程を仕立て
ることを可能にするものである。すなわち、１又はそれ
以上の特徴が必要であるか、又は必要でない場合、この
処理製造シーケンスからそれらを容易に削除したり増加
したりすることができる。 例えば、工程（２）、（４）及び（８）を削除してサ
イドウォール酸化物を省略することができる。カッド・
バンドは工程（10）を削除し工程（11）を使用してLDD
拡散のみを与えることにより省略される。 又、PMOS（NMOS）シーケンスは省略してNMOSのみ（PM
OSのみ）の方法とすることができる。 図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の一実施例を説明する。 第１図乃至第11図は、相補集積回路のカッド・バンド
構造、サイドウォール・スペーサ及びLDD構造を形成す
るシーケンスを例示して、主な処理工程中に順次とった
CMOS FETの簡略断面図である。 発明を実施するための最良の形態 第１図は、典型的にはパターン化されていないバルク
＜100＞シリコン基板か、又は好ましくは、約８〜20Ωc
mの抵抗性を有する基板上に形成されたp-形エピタキシ
ャル層10であるこの発明の開始構造を表わす。このエピ
タキシャル層はn-井戸領域13を形成するよう処理され
る。 第１図の製造段階まで達するために、約１〜２マイク
ロメートルの典型的な厚さ及び１〜５マイクロメートル
の典型的な深さまでトレンチ誘電体分離構造14を形成し
て、CMOSp-チャンネル及びn-チャンネル装置を規定し及
び電気的に分離する。このトレンチ構造14は米国特許第
4,104,086号に開示されている技術に従って形成するこ
とができる。 次に、n-井戸13がエピタキシャル層に形成される。注
入マスク（図に示していない）が形成され、従来の紫外
線ホトリソグラフ技術を使用してＮ井戸を規定し露出す
る。そこで、マスクの存在下で、露出した基板エピタキ
シャル層に不純物をドープすることによりn-井戸13が形
成される。好ましくは、これは炉拡散を使用することが
できるが、イオン注入を使用して行われる。p-層10にn-
燐井戸13を形成する典型的なイオン注入シーケンスは約
50keV及び約2.5E12cm-2のドーズにおける燐のイオン注
入を含む。砒素又はアンチモンのような他のn-形不純物
を使用することもできる。この処理の結果、電気的に分
離されたp-領域10及びn-井戸13は夫々NMOS及びPMOSトラ
ンジスタのために画成される。 次に、CMOSトランジスタのゲート絶縁物として作用さ
せるために質が高い二酸化シリコン層15が基板の上に形
成される。典型的に、ゲート酸化物層15は約20〜50ナノ
メートル厚に形成される。１つの適切な処理方法は900
〜1100℃の酸化環境における熱酸化がある。成長は遅い
が、約900〜1000℃の温度におけるHCl/O2を使用した基
板の酸化により、質の優れた酸化物を提供することがで
きる。 第１図において、次に、高くドープされた多結晶シリ
コン（ポリ）層16がゲート酸化物15の上に約200〜500ナ
ノメートル厚に形成される。約1020〜1021atoms/ccのド
ーピング・レベルは１電極及び層16から形成される他の
導体のために必要な高い導電性を与え、又そのような工
程を使用した場合における優先的酸化によるゲート電極
上の厚い酸化物サイドウォールの形成を助ける。低圧化
学的蒸着法（LPCVD）はSiH4環境を使用してポリ・ゲー
ト層16を形成するために適した処理方法の１つである。
ポリはガス環境システムに対し、又はその後、不純物種
を加えることによって元の位置にドープすることができ
る。別のドープ工程の１つの例は上記の不純物濃度を得
るためと、１時間の間、約温度925〜975℃において燐オ
キシライド（POCl3）ドーピングを使用する。 次の工程は酸化物17及び窒化物18、すなわち複合オー
バハング・マスク層を形成することである。950〜1150
℃のスチームのような酸化環境の熱酸化を使用し、ポリ
層16の上面を二酸化シリコンに変換して約10〜30ナノメ
ートル厚のPAD酸化物層17を形成する。他の適当な方法
としては化学的蒸着法がある。酸化シリコン層17はポリ
シリコン層16とその後に形成される窒化シリコン層18と
の間のストレスを減少する。酸化物層17は、又後の製造
サイクル段において窒化物層18の除去を容易にする。酸
化物はシリコン窒化物18に関する酸化／ドーパント・マ
スクとしても使用される。窒化シリコン層は典型的に約
800℃の反応温度で、シラン及びアンモニア・ガス環境
（SIH4/NH3）を使用したLPCVDのような従来の処理方法
によって厚さ約100〜300ナノメートルまで酸化物の上に
形成される。上記のように、窒化シリコン層18はその後
の処理中、その下の構造のドーピング及び酸化に対する
障壁となる。窒化シリコンの初期マスクの使用はLDDソ
ース及びドレイン領域の形成におけるものである。 第１図及び第２図において、窒化シリコン18及び二酸
化シリコン17の層がオーバハング・マスク構造の下にパ
ターン化され、ポリシリコン層16が酸化物−窒化物マス
クの下にあるゲート電極に形成される。酸化物17及び窒
化物18は従来のホトリソグラフ及びエッチング技術を使
用してパターン化することができる。それらは約500〜1
000ナノメートル厚のホトレジスト層19（第１図）の供
給に続き、マスクの存在下でその層に紫外線を当て、選
ばれた領域を現像し溶解して、第２図に示すゲート・オ
ーバハング・マスク19N,19P（Ｎ及びＰは夫々n-チャン
ネルFETに対するものか、p-チャンネルFETに対するもの
かどうかを示す）を残す。そこで、RIE方式のような従
来のエッチング技術を使用し、エッチング・マスクとし
てホトレジスト・マスク19N,19Pを使用して窒化物層18
をエッチング・マスク18N,18Pにエッチングする。同様
に、エッチング・マスクとしてホトレジスト窒化物デュ
アル層を使用した、例えばリアクティブ・イオン・エン
チングによって、酸化物マスク部分17N,17Pが形成され
る。そこで等方性エッチングを使用してポリシリコン層
16をパターン化し、複合酸化物窒化物マスクの端から約
100ナノメートル入ったNMOS及びPMOSゲート電極16N,16P
を形成する。ホトレジスト・マスク19N,19Pはポリシリ
コン・ゲート電極のエッチング前又は後のどちらかで除
去することができる。希望する横方向エッチング成分を
有する１つの適当なポリシリコン・エッチング方式はSF
6エッチング・ガスを使用したプラズマ・エッチングで
ある。 第３図に示す次の工程はポリシリコン・ゲート16N,16
Pの縦サイドウォール22N,22Pに厚い酸化物サイドウォー
ル層21N,21Pを形成することである。サイドウォール酸
化物21N,21PはLDD集積回路構造のゲート及びソース／ド
レイン金属の短絡を防止することに使用される。加え
て、サイドウォール酸化物はLDDソース／ドレイン領域
の形成中、マスクとして使用することができる。サイド
ウォール酸化物は現在の集積回路構造の優先的全面スチ
ーム酸化によって形成される。サイドウォール酸化物の
成長はその成長率（速度）において優先的であり、それ
故、その結果生じた酸化物厚は基板のソース及びドレイ
ン領域又は他の多結晶又は単結晶シリコンの軽くドープ
された又はドープされていない領域の上より、サイドウ
ォール22N,22Pにおいて相当厚い。ソース／ドレイン基
板領域の酸化物成長に対するサイドウォール酸化物の成
長及び厚さレシオはシリコン基板の結晶方向のような因
子の関数であり（＜111＞シリコンの成長速度＜100＞の
ものより約10〜20％高い）、又多結晶シリコン・ゲート
及びシリコン基板の相対ドーピング濃度（1020〜1021at
oms/ccポリシリコンは酸化物厚さがドープされていない
＜100＞シリコンの約６〜10倍である）と、酸化温度
（高くドープされたもの及び軽くドープされたものの成
長速度のレシオは酸化温度が低くなると減少する）と、
酸化圧力（酸化速度は温度上昇と共に増加し、一般に高
くドープされたシリコンは軽くドープされたもの又はド
ープされないシリコンより速く増加する）との関数であ
る。このポリシリコン・サイドウォール酸化技術の１つ
の好ましい実施例では、低い成長速度レシオのエッチン
グ効果と上記の因子の故に（＜100＞シリコン基板p-領
域10、n-井戸13の使用、約1020〜1021atoms/ccのポリシ
リコン・ゲート燐ドーパント濃度、及び約1016〜1018at
oms/ccのp-領域10及びn-井戸13砒素面濃度）、ポリシリ
コン・サイドウォール酸化物21N,21P及び薄い酸化物層1
5上に形成された酸化物層の厚さは、基板が温度約750
℃、３時間大気圧で酸化工程で受けたときに、夫々約44
0ナノメートル及び70ナノメートルである。ポリシリコ
ン・サイドウォール酸化物領域21N,21Pの厚さは基板酸
化物の約６倍である。熱基板酸化物及び現在ゲート酸化
物15の合計厚は120ナノメートルである。その結果生じ
た構造は第３図に示す。 次に、第４図のマスク26は従来のホトレジスト及びホ
トリソグラフ形成技術を使用してPMOSアクティブ領域の
上に形成され、NMOS装置のため重くドープされたn+ソー
ス及びドレイン領域27N,28Nが注入される。砒素は、そ
の比較的重い質量及び比較的少さな拡散係数がそれを比
較的不動にし、浅いジャンクションを形成するので、好
ましいドーパントである。濃度1020atoms/ccの砒素ドー
プド・ソース及びドレイン領域27N,28Nを形成する１つ
の典型的なこの工程の例はエネルギ80keVにおける5E15
〜5E16cm-2の注入を含む。注入中、酸化約17N−窒化物1
8N複合マスク構造は重くドープされたn+領域27,28がLDD
領域に近いチャンネル領域から離れて形成されるよう
に、その下のチャンネル30N及びLDD領域をマスクする。 次に、第５図のサイドウォール酸化物領域21Nはその
厚さを一部薄くするために等方性エッチングを受ける。
その典型的な処理は30秒間30゜1HFにつけることを含
む。その目的はサイドウォール酸化物21Nの元の厚さを
約440ナノメートルから約150ナノメートルに縮めること
であり、後に形成されるゲート及びソース／ドレイン金
属のために適当な電気的分離を行い、それにも拘わらず
軽いドーピングを可能にするLDD領域のためのドーピン
グ・マスクを提供することである。その結果厚さを薄く
したサイドウォール酸化物領域29Nは第５図に示す。 それに続き、第６図はプラズマ・エッチング、又は約
160℃における濃縮したホット燐酸を使用した窒化物エ
ッチングに続くバッファード弗化水素酸による酸化物の
除去のような従来の技術を使用して窒化物キャップ18N
及び酸化物パッド17Nを除去する。この除去シーケンス
中、NMOSサイドウォール酸化物29Nもエッチングされ
る。しかし、残留サイドウォール酸化物の厚さは相当厚
いので、上記のような相当小さな追加の厚さ除去は電気
的分離及びドーパント・マスクの上記のような特性に変
化を与えない。エッチング処理はPMOSマスク26外の基板
表面酸化物15をも除去する。 第６図に示すように複合酸化物−窒化物マスクが除去
されて後、その構造は砒素のようなn-形イオンを使用し
て軽いドーピング工程を受け、夫々浅く軽くドープされ
たn-ソース及びドレイン領域31N及び32Nをデポジットす
る。 n-領域を形成するための典型的な砒素イオン・ドーズ
及びエネルギは夫々1E13〜1E14cm-2及び16keVである。
その結果生じた軽くドープされたソース及びドレイン領
域31N,32Nは約100〜150ナノメートルの非常に浅いジャ
ンクション深さを持ち、ゲート電極16Nと自己整列さ
れ、深いn+ソース及びドレイン・コンタクト領域27N,28
Nと電気コンタクトを有する。 その後、マスク26は除去される。CMOSのために選択的
な次の工程は窒素又はアルゴンのような不活性環境にお
いてn+ソースドレイン領域27N,28Nにドライブする熱ア
ニールを受けることを含む。900℃の１時間アニールは
約200〜400ナノメートルのn+ジャンクション深さを生ず
ることになる。軽くドープされた砒素領域31N,32Nは優
れた寸法の熱安定性を有し、そのジャンクション深さ及
び横寸法はn+アニールによって意味ある程変化しない。 上記のシーケンスはp-形カッド・バンド33N,34N（第1
0図）の形成を除き、きびしいNMOS処理工程を完成す
る。PMOS装置が形成されない場合、この時点において軽
いp-形ボロン・カッド・バンド注入を行うことができ、
きびしいNMOSのみの製造工程を完成する。好ましくは、
CMOS処理のためにこれらカッド・バンドはドーパント工
程を節約するためPMOS LDDの形成中（後で）に形成され
る。 前述したように、窒化物−酸化物複合マスク構造はn+
ソース−ドレイン・ドーピング工程（及び後のp+ソース
−ドレイン・ドーピング工程）のために十分なマスクで
ある。故に、サイドウォール酸化物スペーサはゲートと
ソース／ドレイン導体との間の分離のために要求されな
い場合には、NMOS及び（又は）PMOS装置のために省略す
ることができる。しかし、サイドウォール酸化物スペー
サがあるときには、それらは酸化物17−窒化物18マスク
又は窒化物のみのマスクの厚さを減少するために使用す
ることができる。 別のPMOS処理は第７図から開始され、NMOS処理に類似
する。最初、マスク36はNMOSアクティブ領域の上に形成
される。これを達成するために、ホトレジスト層を形成
し、従来のホトリソグラフ方式を使用してマスクをパタ
ーン化する。そこで、深いp+ソース及びドレイン領域27
P及び28Pはボロン又は他のp-形ドーパント種を使用して
形成される。典型的なボロン注入シーケンスは2E15〜1E
16cm-2のドーズ及び20keVのエネルギを使用して2E1020a
toms/ccの濃度を形成することを含む。 第８図において、PMOSゲート・サイドウォール酸化物
スペーサ21Pの横厚はNMOS装置について説明し（第５
図）、大体同一結果が得られるものと同じエッチング処
理を使用して減少することができる。そこで、酸化物17
P−窒化物18P複合マスクはNMOS装置について説明した方
法（第５図）と同様に除去される（第９図）。 第９図において、更にPMOSアクティブ領域にゲート16
Pと自己整列して浅く比較的重いドープドn+カッド・バ
ンド領域33P,34Pが形成される。このサイドウォール酸
化物スペーサ29Pはある偶発イオンを吸収するが、ドー
ズ／エネルギ及び注入角度はそれを保証するために容易
に調節することができるということに注目しよう。この
吸収及び補償は同様にして他のLDD及びカッド・バンド
・ドーピング工程に適用することができる。好ましく
は、燐のような比較的重く不動のn-形ドーパント種を使
用して、浅いジャンクション、カッド・バンド33P,34P
とゲートとの最少のオーバラップ、及びその後の熱処理
中における最少の横及び縦拡散を与えることができる。
典型的な燐カッド・バンド注入シーケンスは8E12cm-2の
ドーズ及び120keVのエネルギを含む。 第10図において、PMOSカッド・バンドの形成後、NMOS
6マスク36が除去され、この集積回路構造に浅い全域p-
形注入が行われ、同時にNMOSカッド・バンド領域33N,34
Nと共にPMOS LDD領域31P,32Pを形成する。この工程のた
めに適切なボロン注入処理は5E1Bcm-2のボロン・ドーズ
及び20keVの注入エネギを含む。この注入（及び比較的
不動のn-形原子に比べて移動しやすいボロン原子のその
後の拡散）は該当するLDD領域31N及び32Nの150ナノメー
トル・ジャンクション深さよりわずかに深い約200ナノ
メートルのジャンクション深さにおいてNMOSカッド・バ
ンド33N,34Nを形成する。この注入は該当するカッド・
バンド領域33P,34Pの250ナノメートル・ジャンクション
深さよりわずか浅い約200ナノメートルのジャンクショ
ン深さまでPMOS LDD領域31P,32Pを同時に形成する。図
面に表わすLDDカッド・バンド領域の表現は構造的効果
を強調するために誇大に表わしてある。 CMOS構造は窒素又はアルゴンのような不活性環境内で
前述したようにアニールされ、NMOSソース及びドレイン
については約200ナノメートル、及びPMOSソース及びド
レインについて約350ナノメートルの最終ジャンクショ
ン深さまで重くドープされたp+及びn+領域にドライブさ
れる。LDDショート・チャンネル領域及びカッド・バン
ド領域はこれら軽くドープされた領域はそこで使用した
アニール温度でほとんど拡散しないため、このアニール
によってほとんど影響を受けない。 次に、第11図において、シリコン基板及びポリシリコ
ン・ゲート16N,16Pの露出した領域すべての上に、化学
的蒸着及びガス状タングステン・ヘクサフローライド
（WF6）を使用して、例えば約100〜200ナノメートル厚
まで、タングステンのような金属が選択的にデポジット
される。この選択的デポジット工程中、サイドウォール
29N,29Pのような酸化物領域の上にタングステンが形成
されない。この方法によって形成されたタングステン導
電部材41N,41P,42N,42P,46N及び46Pは夫々ソース及びド
レイン領域27N,27P,28N及び28Pとポリシリコン・ゲート
電極16N,16Pと電気的接触を行う。タングステンに代り
うる他の金属の中には、ケイ化タングステンのような耐
火性金属ケイ化物を含む。 この発明で開示した方法はポリシリコン・ゲートと、
幅が１〜５マイクロメートル以下である相互接続とを有
し、一方の側が１〜３マイクロメートル以下であるソー
ス及びドレイン領域を持つNMOS及びCMOS装置を提供す
る。ゲート・サイドウォール酸化物スペーサの使用はゲ
ート電極及びソース／ドレイン領域に形成されたものの
ような隣り合う導体間の短絡回路を防止する。そのよう
な導体の間の最小のスペースはホトリソグラフの限界に
よって決定される。従来の光学リソグラフと共にここに
開示した方法を使用すると、１マイクロメートルの導体
スペースを使用することになる。Ｘ光線リソグラフ又は
他の更に精密なリソグラフを使用すると、接続導体及び
接続スペースを１マイクロメートルよりも更に減少する
ことができる。 この処理は更にわずかドープするが、ソース／ドレイ
ン拡散と同じ形の浅い拡散を生ぜしめることができる。
浅いLDD拡散はアニールのときに再分散を受けることが
少く、それ故、ポリシリコン・ゲートの端に非常に接近
して整列され、その結果MiIIerキャパシタンスを減少
し、従来のCMOS方法に比べてより速い装置動作を可能に
する。より深く高くドープされたソース／ドレイン領域
27,28はゲートから十分に離れた距離における処理によ
って提供され、浅い拡散LDD領域31N,32N,32P,33Pが重要
な装置特性を決定することができるが、それでも低い抵
抗接続を提供することができる。その上、この処理はLD
D拡散領域のジャンクション端においてドープされたシ
リコンの浅いカッド・バンド33N,34N,33P及び34Pを提供
する。これらカッド・バンドはソース／ドレイン拡散と
反対導電形のものである。カッド・バンドは対応するバ
ルク基板、エピタキシャル層又は井戸領域と同一導電形
のものである。カッド・バンドはバルク領域より更に高
くドープされるが、バック−ゲート効果又はジャンクシ
ョン・キャパシタンスを増加することなく、更に高くド
ープされたバルク領域を使用する有益性を発生する。 その上、以上の特徴のどれもが特定の集積回路に対し
てクリチカルでないようにすべての処理を設計してあ
り、それは削除することができる。通常、小さな装置に
関する劣化の影響に対してとられる制御のために、及び
従来のCMOS処理のそれに類似するような処理の簡素化の
故に、この処理方法は高質のショート・チャンネル集積
回路装置の高い歩止り製造を可能にする。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭56−21370（ＪＰ，Ａ)
特開 昭61−295652（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．各装置がその上にオーバーハング・マスク（17N,18
N:17P,18P）を有するゲート構造（16N,16P）を形成し、
ソース及びドレイン領域として前記ゲート構造（16N）
に隣り合うその下の領域を画成し、前記オーバーハング
・マスクと対応してサイドウォール酸化層（21N,21P）
を優先的に形成し、前記NMOSオーバーハング・マスク
（17N,18N）の存在下で前記NMOSソース及びドレイン領
域をｎ−形ドーパントでドープし前記NMOSオーバーハン
グ・マスク（17N,18N）と自己整列して重くドープした
ｎ−形ソース及びドレイン領域（27N,28N）を形成し、
前記NMOSサイドウォール層の厚さを選択的に減少させ、
前記NMOSオーバーハング・マスク（17N,18N）を除去
し、前記ゲート構造に隣り合うNMOSアクティブ領域をｎ
−形ドーパントで比較的軽くドープして、ソース及びド
レイン領域（27N,28N）との間において前記NMOSゲート
（16N）と自己整列してLDD領域（31N,32N）を形成し、P
MOSオーバーハング・マスク（17P,18P）の存在下でPMOS
ソース及びドレイン領域をｐ−形ドーパントで選択的に
ドープして、前記PMOSオーバーハング・マスク（17P,18
P）と自己整列して重くドープしたｐ−形ソース及びド
レイン領域（27P,28P）を形成し、前記PMOSサイドウォ
ール層の厚さを選択的に減少させ、前記PMOSオーバーハ
ング・マスク（17P,18P）を除去し、前記ゲート構造（1
6P）に隣り合うPMOSアクティブ領域をｐ−形ドーパント
で比較的軽くドープして、前記ゲートと前記軽くドープ
したソース及びドレイン領域（27P,28P）との間におい
て前記PMOSゲート（16P）と自己整列してLDD構造（31P,
32P）を形成し、前記ソース及びドレイン領域（27N,28
N:27P,28P）と露出したゲート構造（16N,16P）の上にそ
れぞれ導電部材（41N,42N,41P,42P,46N,46P）をデポジ
ットする各工程を有する、軽くドープされたドレイン及
びソースのLDD構造を組み込んでいる相補形PMOS及びNMO
S集積回路構造の形成方法。 ２．前記PMOSオーバーハング・マスクの除去の後、前記
構造は選択的にｎ−形不純物でドープされ前記PMOS LDD
構造のためのカッド・バンド領域（33P,34P）を形成す
る請求の範囲１項記載の方法。 ３．前記PMOS LDDドーピング工程は（ａ）NMOS LDD構造
のためのｐ−形カッド・バンド（33N,34N）と（ｂ）PMO
S構造のためのｐ−形LDD構造（31P,32P）とを同時に形
成する全域ドーピング工程である請求の範囲２項記載の
方法。 ４．前記ゲート構造及び前記その上にあるオーバーハン
グ・マスクを形成した後、その結果の構造が比較的低温
の酸化環境におかれ前記高くドープしたNMOS及びPMOSの
サイドウォールに優先的に酸化物質（21N,21P）を形成
する請求の範囲１項記載の方法。 ５．前記NMOSの重くドープしたｎ−形ソース及びドレイ
ンのためのドーピング工程の後前記NMOSサイドウォール
酸化物（21N）をエッチングしてその厚さを減少し、前
記PMOSの重くドープしたｐ−形ソース及びドレイン領域
のためのドーピング工程の後前記PMOSサイドウォール酸
化物（21N）をエッチングしてその厚さを減少する工程
を含む請求の範囲４項記載の方法。
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