KR100253372B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본발명은 입력 패드 주변부의 회로에 있어서, 입력보호 트랜지스터 Q1와 상기 입력보호 트랜지스터 Q1 주변에 형성되어 있는 제1 n-웰(20) 사이에 가드링(40)을 형성함으로써, 상기 제1 n-웰(20)에 의해 발생하는 입력보호 트랜지스터 주변의 기생 바이폴라 트랜지스터의 베이스 전류의 상승을 억제하여, 반도체 소자의 오픈/쇼트 검사시 입력 패드 주변회로의 전류-전압 특성을 안정화시키도록 한 반도체 소자 및 그 제조방법에 관한 것이다. 상기 가드링(40)으로서, 상기 제1 n-웰(20)과 반도체 기판(10)의 계면에 산화막(40)을 형성하거나, 상기 입력보호 트랜지스터Q1과 제1 n-웰(2) 사이에 제2전원전압(Vcc)에 연결된 제3 n-웰을 형성한다.

Description

반도체 소자 및 그 제조방법
본 발명은, 입력 보호 트랜지스터와, 상기 입력보호 트랜지스터 근방의 반도체 소자의 주변회로부를 제작하기 위해 형성한 n-웰 사이에 가드링을 형성하여, 입력 패드의 전류-전압 동작 특성을 안정되도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 중, 디램은 주로 하나의 선택 트랜지스터와 하나의 커패시터를 기본셀로 하는 메모리 소자로서, 상기 선택 트랜지스터의 게이트는 워드라인에 연결되고, 드레인은 비트라인에 연결되며, 소스는 커패시터의 일측 전극 즉 접지된 전극에 연결되어 있다. 상기한 바와 같이 구성되는 디램은 커패시터에 축적된 전하의 유무에 의해 정보의 기억이 이루어지며, 1970년대 개발되어 고집적화에 대한 연구가 활발히 이루어 지고 있다.
제1도는 종래의 디램의 입력 패드 주변회로부의 디램 소자의 단면도이다. 상기 도면에서 알 수 있듯이, 일반적으로 디램의 입력 패드 주변회로부는, p형 반도체 기판(10) 표면에 복수의 소자격리영역(a,b,c)이 형성되어 있고, 상기 소자격리영역(a)를 사이에 두고 그 우측 반도체 기판(10)내에 제1 n-웰(20) 및 제2 n-웰(30)이 형성되어 있고, 상기 제1n-웰(20)과 제2n-웰(30)은 소자격리영역(b)에 의해 격리되어 있다. 상기 제1n-웰(20)내에는 제1 전원전압(Vdd)에 접속되어 있는 n+ 확산층(21)이 형성되어 있다. 또한 상기 제2n-웰(30)에는 Vdd에 접속된 p+ 확산층(31)과 제2 전원전압(Vcc)에 접속된 p+확산층(32)이 각각 형성되어 있다. 상기 제2 n-웰(30)에는 상기 p+확산층(31, 32)을 소스 및 드레인으로 하고, 게이트전극(G2)을 갖는 p-채널 트랜지스터 Q2가 형성되어 있다. 상기 Vdd는 외부에서 인가된 전원전압인 Vcc로부터 발생된 내부전원전압이며 통상 Vcc보다 낮은 전압을 갖는다. 또한, 상기 제1 n-웰(2)의 좌측에 소자격리영역(a)를 사이에 두고 수평방향으로 이격하여 입력 보호 트랜지스터Q1이 형성되어 있다. 상기 입력보호 트랜지스터 Q1은 n-채널 트랜지스터이다. 상기 n-채널 트랜지스터 Q1은 반도체 기판(10) 상부에 형성된 게이트전극(G1)과 상기 게이트전극(G1)의 좌우측 반도체 기판내에 형성된 n+확산층(11, 12)을 각각 소스 및 드레인으로 하여 형성되어 있다. 상기 입력보호트랜지스터Q1의 게이트전극 및 n+확산층(12)은 제3 전원전압 즉 그라운드전압(Vss)에 접속되어 있고, 상기 n+확산층(11)에는 입력패드(미도시)로부터의 입력전압(이하 Vin이라 한다)이 접속되어 있다. 상기 입력보호트랜지스터Q1의 좌측에 소자격리영역(c)를 사이에 두고 수평방향으로 이격하여 제3전원전압에 접속되어 있는 n+확산층(13)이 형성되어 있으며, 상기 입력보호트랜지스터Q1의 입력전압(Vin)에 접속된 n+확산층(11)과 상기 제3전원전압(Vss)에 접속되어 있는 n+확산층(13)에 의해 수평방향의 npn 기생 바이폴라 트랜지스터 Q3 가 형성된다.
상기 p-채널 트랜지스터Q2의 게이트전극(G2)에 접속된 VGD는 p채널 트랜지스터Q2의 게이트에 인가되는 전압을 나타내며 0V가 인가된다. VBB는 백 바이어스 전압을 나타낸다.
도1과 같이 구성되어 있는 입력 패드 주변회로에서, 입력전압(Vin)이 입력 보호 트랜지스터Q1의 문턱전압(Vth)보다 작을 경우, 입력 보호 트랜지스터Q1이 턴-온(turn-on)되어 입력 보호 트랜지스터Q1의 입력 전원전압단( Vin)에 전류가 흐르게 된다.
이 상태에서 온도가 증가하게 되면, 제1 n-웰(20)과 p형 반도체 기판(10) 간의 공핍영역(depletion region)에서 전자와 정공의 쌍(pair)이 발생하여 정공(hole; h+)은 p형 반도체 기판(10) 쪽으로, 전자(electron; e-)는 제1 n-웰(20)쪽으로 각각 흘러들어간다.
이때, 상기 제1 n-웰(20)은 플로팅(floating) 상태이므로 유입된 전자(e-)에 의해 전압이 낮아져, 제1 n-웰(20)과 p형 반도체 기판(10)간에는 순방향 전압이 걸리게 되고, 따라서, p형 반도체 기판(10)쪽으로 전자가 주사(injection)되는 현상이 발생된다.
이와 같이 p형 반도체 기판(10)으로 전자가 주사되면, 주사된 전자는 기생 바이폴라 트랜지스터Q3의 베이스(base) 전류가 되어, 트랜지스터의 이득(gain) 만큼 증폭된 전류가 Vin이 인가되는 n+영역(11)과 Vss에 연결된 N+영역(13)사이에 흐르게 된다.
그 결과, 상기 제1 n-웰(20) 및 제2 n-웰(30)을 Vdd로 바이어싱하여 오픈/쇼트 검사를 실시할 때 입력 패드 주변회로의 안정된 전류-전압 특성을 실현할 수 없게 된다.
즉, 종래 디램 소자의 입력 패드 주변회로는 첫째, 입력 보호 트랜지스터Q1이 고온에서 발생하는 열 전자(thermal carrier)에 의해 동작되기 때문에 디램 소자의 동작 불량이 야기될 가능성이 높고, 둘째, 입력 패드 주변회로의 n-웰 영역(20,30)을 내부 제1 전원전압인 Vdd로 바이어싱하여 오픈/쇼트 검사시, n-웰(20,30)이 플로팅 상태이므로 소자의 불량이 발생될 가능성이 높다는 단점을 갖는다.
따라서 본 발명은, 상기와 같은 단점을 해결하기 위해 창안된 것으로, 입력 보호 트랜지스터Q1과 그 주변의 제1 n-웰(20) 사이에 가드링을 형성하여, 오픈/쇼트 검사시 입력 패드 주변회로의 안정된 전류-전압 특성을 구현할 수 있도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 소자 격리영역을 사이에 두고 반도체 기판의 일측 상부는 입력 보호 트랜직스터가 형성되고, 반도체 기판의 다른 측 내부에는 제1 도전형 불순물 영역을 갖는 제1 n-웰과 제2 도전형 불순물 영역들을 갖는 제2 n-웰이 소정 간격을 두고 형성되어 있고, 입력 보호 트랜지스터와 제1 n-웰 사이의 반도체 기판내에 가드링이 형성되어 있는 것을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조방법은, 반도체 기판에 복수의 소자격리영역을 형성하는 공정과; 상기 소자격리영역을 마스크로하여 상기 반도체 기판의 소정영역에 제1 및 제2 n-웰을 형성하는 공정과; 웰이 형성되어 있지 않은 반도체 기판의 상면에 제1 게이트전극을 그리고 상기 제2 n-웰 상부에 제2 게이트전극을 형성하는 공정과; 상기 제1 게이트전극의 좌우 양측의 반도체 기판내부와, 제1 n-웰 내부에 제1 도전형 불순물 영역을 형성하는 공정과; 상기 제2 게이트전극의 좌우 양측의 제2 n-웰 내부에 제2 도전형 불순물 영역을 형성하는 공정과; 상기 제1 n-웰과 반도체 기판의 경계면에 가드링을 형성하는 공정을 순차수행하는 반도체 소자의 제조방법을 제공한다.
상기 가드링을 형성하는 방법은 먼저, 상기 제1 n-웰과 반도체 기판 경계면 부근에 산소 이온을 주입하는 공정과; 반도체 기판을 열처리하여 상기 산소이온과 반도체 기판의 실리콘을 결합시켜 산화막을 형성하는 공정을 순차진행한다.
상기 가드링은 상기 제1 n-웰과 반도체 기판의 경계면 부근에 트렌치를 형성하고, 상기 트렌치에 산화막을 채움으로써 형성할 수도 있다.
또다른 가드링 형성방법은 상기 제1n-웰과 상기 입력 보호 트랜지스터 사이에 또다른 n-웰을 형성하고 상기 n-웰을 제2 전원전압에 접속시키는 방법으로서, 상기 제1 및 제2 n-웰 형성시에 동시에 제3n-웰을 형성하고, 상기 제1 n-웰에 제1도전형 불순물 주입시에 제3 n-웰의 표면에도 동시에 제1 도전형의 불순물을 주입한다.
제1도는 종래 디램의 입력 패드 주변회로부를 구성하는 반도체 소자의 단면도.
제2도는 본발명의 제1실시례에 따른 입력 패드 주변회로를 구성하고 있는 반도체 소자의 단면도.
제3도는 본발명의 제2실시례에 따른 입력 패드 주변회로를 구성하고 있는 반도체 소자의 단면도.
제4도는 본발명의 제3 실시례에 따른 입력 패드 주변회로를 구성하고 있는 반도체 소자의 단면도.
***** 도면의 주요부분에 대한 부호설명*****
10 : p형 반도체 기판
11, 12, 13 : 반도체 기판에 형성된 n+확산층
20 : 제1 n-웰
21 : n+확산층
30 : 제2 n-웰
31,32 : p+ 확산층
G1, G2 : 제1 및 제2 게이트전극
40 : 산화막 또는 가드링
50 : 트렌치
51 : 산화막
60 : 제3 n-웰
61 : n+확산층
Q1 : 입력보호 트랜지스터, n채널 트랜지스터
Q2 : p채널 트랜지스터
Q3 : 기생 바이폴라 트랜지스터
이하 첨부된 도면을 참조하여 본발명의 실시예에 대해 상세히 설명한다.
제2도는 본발명의 제1 실시례에 따른 입력 패드 주변회로부를 나타내는 디램 소자의 단면도 이다. 본 발명의 제1 실시례에 의한 디램 소자의 입력 패드 주변부의 구조는 상기 도면에서 알 수 있듯이, 제1 n-웰(20)과 반도체 기판(10)의 일측 경계면에 가드링(40)인 산화막이 형성된 것을 제외하고는 그 기본적인 구조는 종래와 동일하다.
즉, 제2도의 디램 소자의 주변회로부는, p형 반도체 기판(10) 표면에 복수의 소자격리영역(a,b,c)이 형성되어 있고, 상기 소자격리영역(a)를 사이에 두고 그 우측 반도체 기판(10)내에 제1 n-웰(20) 및 제2 n-웰(30)이 형성되어 있고, 상기 제1n-웰(20)과 제2n-웰(30)은 소자격리영역(b)에 의해 격리되어 있다. 상기 제1n-웰(20)내에는 제1 전원전압(Vdd)에 접속되어 있는 n+ 확산층(21)이 형성되어 있다. 또한 상기 제2n-웰(30)에는 Vdd에 접속된 p+ 확산층(31)과 제2 전원전압(Vcc)에 접속된 p+확산층(32)이 각각 형성되어 있다. 상기 제2 n-웰(30)에는 상기 p+확산층(31, 32)을 소스 및 드레인으로 하고, 게이트전극(G2)을 갖는 p-채널 트랜지스터 Q2가 형성되어 있다. 상기 Vdd는 외부에서 인가된 전원전압인 Vcc로부터 발생된 내부전원전압이며 통상 Vcc보다 낮은 전압을 갖는다. 상기 제1 n-웰(20)의 적어도 측면과 반도체 기판(10)의 경계면에 가드링(40)으로서 산화막(40)이 형성되어 있다. 또한, 상기 제1 n-웰(2)의 좌측에 소자격리영역(a)를 사이에 두고 수평방향으로 이격하여 입력 보호 트랜지스터Q1이 형성되어 있다. 상기 입력보호 트랜지스터 Q1은 n-채널 트랜지스터이다. 상기 n-채널 트랜지스터 Q1은 반도체 기판(10) 상부에 형성된 게이트전극(G1)과 상기 게이트전극(G1)의 좌우측 반도체 기판내에 형성된 n+확산층(11, 12)을 각각 소스 및 드레인으로 하여 형성되어 있다. 상기 입력보호트랜지스터Q1의 게이트전극(G1) 및 n+확산층(12)은 제3 전원전압 즉 그라운드전압(Vss)에 접속되어 있고, 상기 n+확산층(11)에는 입력패드(미도시)로부터의 입력전압(이하 Vin이라 한다)이 접속되어 있다. 상기 입력보호트랜지스터Q1의 좌측에 소자격리영역(c)를 사이에 두고 수평방향으로 이격하여 제3전원전압에 접속되어 있는 n+확산층(13)이 형성되어 있으며, 상기 입력보호트랜지스터Q1의 입력전압(Vin)에 접속된 n+확산층(11)과 상기 제3전원전압(Vss)에 접속되어 있는 n+확산층(13)에 의해 수평방향의 npn 기생 바이폴라 트랜지스터 Q3 가 형성된다.
상기 p-채널 트랜지스터Q2의 게이트전극(G2)에 접속된 VGD는 p채널 트랜지스터Q2의 게이트에 인가되는 전압을 나타내며 0V가 인가된다. VBB는 백 바이어스 전압을 나타낸다.
상기와 같은 본 발명의 제1실시례에 따른 반도체 소자의 제조방법은 다음과 같다.
먼저, p형 반도체 기판(10)에 복수의 소자격리영역(a,b,c)들을 형성한다.
다음으로, 제1 및 제2 n-웰(20, 30)을 형성하기 위한 영역 이외의 반도체 기판 상면에 제1 마스크 패턴을 형성하고, n형 불순물을 상기 반도체 기판내에 주입하여 제1 및 제2 n-웰(20, 30)을 형성한다.
이어서, 상기 제1 마스크 패턴을 제거한다.
다음으로, 소자격리영역(a)의 좌측 반도체 기판(10) 상부 및 제2 n-웰(30)의 상부에 제1 및 제2 게이트전극(G1, G2)을 각각 형성한다.
다음으로, 상기 제2 n-웰(30)의 상면에 제2 마스크 패턴을 형성하고, 상기 제1 게이트전극(G1)의 양측 반도체 기판(10) 내부 및 제1 n-웰(20)에 n+ 불순물을 주입하여 n+확산층(11, 12, 13, 21)을 형성한다.
이어서 상기 제2 마스크 패턴을 제거한다.
다음으로 상기 제2 n-웰(30) 이외의 반도체 기판상의 전체 구조를 덮도록 제3 마스크 패턴을 형성한 후, 상기 제2 n-웰(30) 상부의 제2 게이트전극(G2)의 양측의 웰(30)내에 p형 불순물 이온을 주입하여 p+확산층(31, 32)을 형성한다.
결과적으로, 상기 제1 n-웰(20) 좌측의 반도체 기판에는 기생 바이폴라 트랜지스터Q3 및 n-채널 트랜지스터인 입력 보호 트랜지스터 Q1이 형성되고, 상기 제1 n-웰(20)의 우측에는 제2 n-웰(30)내에 p-채널 트랜지스터 Q2가 형성된다.
다음으로, 제1 n-웰(20)과 반도체 기판(10)의 경계면에 산소이온을 이온주입법에 의해 주입하고, 열처리를 실시하여 상기 경계면에 산화막을 형성함으로써 가드링(40)을 형성하여 본 공정을 완료한다.
상기의 공정을 통하여 제조된 반도체 소자의 구체적인 동작특성을 살펴보면 다음과 같다.
즉 Vin이 입력 보호 트랜지스터Q1의 문턱전압(Vth) 보다 작을 경우 Q1이 턴온( turn-on )되어 Q1의 전원전압 즉 Vin에 전류가 흐르게 된다. 이 상태에서 온도가 증가하면, 제1 n-웰(20)과 p형 반도체 기판(10) 간의 공핍영역에서 전자와 정공 쌍이 형성되어 정공은 p형 반도체 기판(10)쪽으로 전자는 제1 n-웰(20) 쪽으로 흘러 들어가게 된다.
이때, 상기 제1 n-웰(20)는 플로팅 상태이기 때문에 생성된 전자에 의해 제1 n-웰(20)의 전압이 낮아지고, 따라서 제1 n-웰(20)과 p형 반도체 기판(10)간에 순방향 전압이 걸리게 될 경우, p형 반도체 기판(10)쪽으로 전자가 주사되는 현상이 발생하게 되는데, 상기 가드링(40)은 이와 같이 전자가 p형 반도체 기판(10)으로 주사되어 전자가 상기 기생 바이폴라 트랜지스터 Q3의 베이스쪽으로 이동하지 못하도록 방지하는 역할을 담당한다.
그 결과, 종래 가드링(40)이 형성되어 있지 않은 경우 주사된 전자가 기생 바이폴라 트랜지스터Q3의 베이스 전류가 되어 전원입력단(Vin)과 접지전압(Vss)간의 증폭전류를 발생시키던 현상을 방지할 수 있게 된다.
본발명의 제2실시례에 따른 반도체 소자의 입력 패드 주변회로부의 구조는 도3에 도시된 바와 같다. 제1 n-웰(20)과 반도체 기판(10)의 경계면에 산소이온주입에 의해 형성된 가드링(40) 대신에, 트렌치(50)가 형성되고, 상기 트렌치(50)내부에 산화막(51)을 형성함으로써 가드링을 제조하는 것을 제외하고는 다른 모든 구조는 본발명의 제1실시례에서와 같다.
또한 본발명의 제2 실시례에 따른 반도체 소자의 제조공정은 다음과 같다.
상기 제1실시례에서의 공정에 따라, 반도체 기판(10)에 입력보호 트랜지스터 Q1, 제1 n-웰(20), 제2 n-웰(30), p-채널 트랜지스터 Q2를 형성한다.
다음으로, 상기 제1 n-웰(20)과 반도체 기판의 경계면 부근에 산소이온을 주입하는 대신에, 상기 경계면 부근에 트렌치(50)를 형성한다. 상기 트렌치(50)를 형성하기 위한 방법으로는 이방성 식각 공정을 이용한다.
이어서 상기 트렌치(50)를 고온저압화학기상증착법(HLD) 등을 이용하여 산화막(51)으로 채운다.
제4도는 본발명의 제3 실시례에 따른 입력 패드 주변회로부를 나타내는 디램 소자의 단면도 이다. 본 발명의 제3 실시례에 의한 디램 소자의 입력 패드 주변부의 구조는 상기 도면에서 알 수 있듯이 제1 n-웰(2)과 입력보호트랜지스터Q1 사이에 제3 n-웰(60)이 형성되어 있고, 상기 제3 n-웰(60)의 표면에 형성되어 있는 n+확산층(61)영역은 제2전원전압(Vcc)에 연결되어 있는 것을 제외하고는 그 기본적인 구조는 종래와 동일하다.
본발명의 제3실시례에 따른, 동작원리는 다음과 같다. 고온에서 제1 n-웰(20)과 반도체 기판(10)의 공핍층에서 전자-정공쌍이 발생하여, 상기 정공은 p형 기판(10)으로 이동하고 상기 전자는 제1 n-웰(20)로 이동함에 따라, 상기 반도체 기판(10)과 제1 n-웰(20)사이에 순방향 바이어스가 형성되고, 따라서 상기 전자는 다시 p형 반도체 기판(10)쪽으로 이동하게 된다. 이때, 상기 제3n-웰(60)은 제2전원전압(Vcc)에 연결되어 있으며, 상기 제2전원전압(Vcc)는 제1전원전압(Vdd) 보다 높은 전압이다. 따라서 상기 제1 n-웰(20)로부터 p형 반도체 기판(10)으로 주사되는 전자가 고전압을 갖는 제3 n-웰(60)쪽으로 이동하도록 유도함으로써 p형 반도체 기판(10) 즉 기생 바이폴라 트랜지스터 Q3의 베이스 전류가 되어 입력전원단(Vin)과 Vss전원이 인가되는 n+확산층(13)사이에 전류가 흘러 증폭되는 현상을 억제하여 입력 패드 주변의 전원-전압 특성을 안정화시킨다.
상기와 같은 본 발명의 제3실시례에 따른 반도체 소자의 제조방법은 다음과 같다.
먼저, p형 반도체 기판(10) 표면에 복수의 소자격리영역(a,b,c,d,e)들을 형성한다.
다음으로, 제1, 제2, 제3 n-웰(20, 30, 60)이 형성될 영역 이외의 반도체 기판 상면에 제3 마스크 패턴(미도시)을 형성한다.
다음으로 상기 마스크 패턴(미도시)으로 덮여 있지 않은 상기 반도체 기판(10)의 표면에 n형 불순물을 주입하여 제1, 제2, 제3 n-웰(20, 30, 60)을 형성한다.
이어서, 제3 상기 마스크 패턴을 제거한다.
다음으로, n-웰이 형성되어 있지 않은 반도체 기판(10)의 상부 및 상기 제2 n-웰의 상부에 제1 및 제2 게이트전극(G1, G2)을 형성한다.
다음으로, 제2n-웰(30)을 제4 마스크 패턴으로 덮는다.
다음으로, 상기 제1 게이트전극(G1)의 양측 반도체 기판내부 및 제1 n-웰(20), 제3 n-웰(60)의 표면에 n+형 불순물을 주입하여 n+확산층(11, 12, 13, 21, 61)을 형성한 후 상기 제4 마스크 패턴을 제거한다.
다음으로, 상기 제2 n-웰(30)의 상부만 노출되도록 새로운 마스크 패턴을 형성한다. 상기 제2 게이트전극(G2)의 양측 제2 n-웰(30) 표면에 p+형 불순물을 주입하여 p+확산층(31, 32)을 형성한다.
결과적으로 상기 제1 n-웰(20)과 n-채널 입력 보호 트랜지스터 Q1 사이에 제3 n-웰(60)이 형성되어, 가드링의 역할을 한다.
이상에서 설명한 바와 같이 , 입력 보호 트랜지스터 Q1과 그 주변의 n-웰사이에 가드링을 형성함으로써 전원입력단(Vin)과 접지전압(Vss)간의 증폭전류를 억제할 수 있게 되어, 입력 패드 주변회로의 제1 및 제2 n-웰을 내부전원으로 바이어싱하여 디램소자의 오픈/쇼트 검사시, 입력 패드의 전류-전압 특성을 안정화시킬 수 있게 된다.

Claims (9)

  1. 복수의 소자격리영역을 갖는 반도체 기판과,
    상기 소자격리영역을 사이에 두고 수평으로 이격하여 형성되어 있는 제1 및 제2 n-웰과, 상기 제2 n-웰에 형성되어 있는 p-채널 트랜지스터와,
    상기 제1 n-웰을 중심으로 상기 제2 n-웰의 반대측에, 상기 제1 n-웰과 소자격리영역을 사이에 두고 수평으로 이격하여 형성되어 있는 입력보호 트랜지스터와,
    상기 제1 n-웰과 상기 입력보호 트랜지스터 사이에 가드링이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  2. 복수의 소자격리영역을 갖는 반도체 기판과,
    상기 소자격리영역을 사이에 두고 수평으로 이격하여 형성되어 있는 제1 및 제2 n-웰과, 상기 제2 n-웰에 형성되어 있는 p-채널 트랜지스터와,
    상기 제1 n-웰을 중심으로 상기 제2 n-웰의 반대측에, 상기 제1 n-웰과 소자격리영역을 사이에 두고 수평으로 이격하여 형성되어 있는 입력보호 트랜지스터와,
    상기 제1 n-웰과 상기 반도체 기판의 경계면을 따라 산화막으로 된 가드링을 갖는 반도체 소자.
  3. 제1항 또는 2항에 있어서, 상기 가드링은 산소이온을 상기 제1 n-웰과 반도체 기판의 경계면에 주입한 후 열처리하여 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제1항 또는 제2항에 있어서, 상기 가드링은 반도체 기판에 트렌치를 형성한 후, 상기 트렌치에 산화막을 증착하여 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1항 또는 제2항에 있어서, 상기 가드링은 표면에 n+확산층을 갖는 n-웰이며, 상기 n+확산층은 제1 n-웰에 인가되는 전압보다 높은 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  6. 소자격리영역을 갖는 반도체 기판을 준비하는 단계와,
    제1, 제2 n-웰이 형성되지 않을 영역의 반도체 기판 상면에 제1 마스크 패턴을 형성하는 단계와,
    n형 불순물을 상기 반도체 기판에 주입하여 제1 및 제2 n-웰을 형성하는 단계와,
    상기 제1 마스크 패턴을 제거하는 단계와,
    상기 n-웰이 형성되어 있지 않는 반도체 기판의 상부에 제1 게이트전극을, 제2 n-웰의 상부에 제2 게이트전극을 형성하는 단계와,
    상기 제2 n-웰 및 제2 게이트전극 상부에 제2 마스크 패턴을 형성하는 단계와,
    상기 제2 마스크패턴이 형성되어 있지 않은 제1 게이트전극의 양측 반도체 기판 및 제1n-웰에 n+형 불순물을 주입하여 n+형 확산층을 형성하는 단계와,
    상기 제2 마스크 패턴을 제거하는 단계와,
    상기 제2 게이트전극의 양측 제2 n-웰에 p+ 확산층을 형성하는 단계와,
    상기 반도체 기판과 상기 제1 n-웰의 경계면에 가드링을 형성하는 단계를 순차실시하는 반도체 소자 제조방법.
  7. 제6항에 있어서, 상기 가드링을 형성하는 방법은 상기 제1 n-웰과 반도체 기판의 경계면에 산소이온을 주입하는 단계와,
    상기 반도체 기판을 열처리하여 상기 경계면에 산화막을 형성하는 단계를 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제6항에 있어서, 상기 가드링을 형성하는 방법은, 상기 제1 n-웰과 반도체 기판 경계면에 트렌치를 형성하는 단계와,
    상기 트렌치에 산화막을 형성하는 단계를 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 소자격리영역을 갖는 반도체 기판을 준비하는 단계와,
    제1, 제2, 제3 n-웰이 형성되지 않을 영역의 반도체 기판 상면에 제3 마스크 패턴을 형성하는 단계와,
    n형 불순물을 상기 반도체 기판에 주입하여 제1, 제2, 제3 n-웰을 형성하는 단계와,
    상기 제3 마스크 패턴을 제거하는 단계와,
    상기 n-웰이 형성되어 있지 않는 반도체 기판의 상부에 제1 게이트전극을, 제2 n-웰의 상부에 제2 게이트전극을 형성하는 단계와,
    상기 제2 n-웰 및 제2 게이트전극 상부에 제4 마스크 패턴을 형성하는 단계와,
    상기 마스크패턴이 형성되어 있지 않은 제1 게이트전극의 양측 반도체 기판 및 제1n-웰, 제3 n-웰에 n+형 불순물을 주입하여 n+형 확산층을 형성하는 단계와,
    상기 제4 마스크 패턴을 제거하는 단계와,
    상기 제2 게이트전극의 양측 제2 n-웰에 p+ 확산층을 형성하는 단계를 포함하여 형성된 가드링을 갖는 반도체 소자의 제조방법.
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