JPS58219765A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS58219765A JPS58219765A JP10134982A JP10134982A JPS58219765A JP S58219765 A JPS58219765 A JP S58219765A JP 10134982 A JP10134982 A JP 10134982A JP 10134982 A JP10134982 A JP 10134982A JP S58219765 A JPS58219765 A JP S58219765A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路およびその製造方法に関し
、とくにシリコン（Ｓｔ） ’ｙ’ −） Ｍ ＯＳ
型集積回路およびその製造方法に関するものである。
、とくにシリコン（Ｓｔ） ’ｙ’ −） Ｍ ＯＳ
型集積回路およびその製造方法に関するものである。
従来のＳｉ ｌ＝ −） Ｍ ＯＳ型集積回路およびそ
の製造方法につき、第１図を参照して説明する。第１図
において、１はシリコン基板基板、３はＳｔ基板１上に
ダート酸化膜２を介して形成されたケ゛Ｓｉ 基板ｌに
形成したソースおよびドレイン拡散層である。
の製造方法につき、第１図を参照して説明する。第１図
において、１はシリコン基板基板、３はＳｔ基板１上に
ダート酸化膜２を介して形成されたケ゛Ｓｉ 基板ｌに
形成したソースおよびドレイン拡散層である。
前述のよりなＳｉｆ−）ＭＯ８型集積回路は、ｆ−１−
−リシリコンを拡散に対するマスクとしたセル７アライ
ン方式で、ソース・ドレイン拡散層４．５をＳｉ基板１
に形成している。
−リシリコンを拡散に対するマスクとしたセル７アライ
ン方式で、ソース・ドレイン拡散層４．５をＳｉ基板１
に形成している。
しかし、ＷＥ１図に示すＳｉグー）ＭＯ８型集積回路は
、ソース・ドレイン拡散層４，５が？−）部下の外端部
に前記拡散層の深さと同程度に横方向に拡がり、重なｐ
部分６，７ができるため、いわゆるショートチャンネル
効果を惹起し、Ｐ−）とドレインまたはソース間の寄生
容量によって動作速度を遅くシ、トランジスタ特性を不
安定にする要因となっている。
、ソース・ドレイン拡散層４，５が？−）部下の外端部
に前記拡散層の深さと同程度に横方向に拡がり、重なｐ
部分６，７ができるため、いわゆるショートチャンネル
効果を惹起し、Ｐ−）とドレインまたはソース間の寄生
容量によって動作速度を遅くシ、トランジスタ特性を不
安定にする要因となっている。
この発明は、前述した事情にかんがみてなされたもので
、Ｐ−）ポリシリコンの側面に絶縁膜を形成し、ゲート
部下へのソース・ドレイン拡散層の拡がりを抑制するこ
とによシ、動作速度が速く、トランジスタ特性がよいＳ
ＩＰ−）ＭＯ８型集積回路を提供することおよびその製
造方法を提供することを目的としている。
、Ｐ−）ポリシリコンの側面に絶縁膜を形成し、ゲート
部下へのソース・ドレイン拡散層の拡がりを抑制するこ
とによシ、動作速度が速く、トランジスタ特性がよいＳ
ＩＰ−）ＭＯ８型集積回路を提供することおよびその製
造方法を提供することを目的としている。
以下、この発明の一実施例につき第２図ないし第４図を
参照して説明する。
参照して説明する。
まず、第２図に示すように、Ｓｔ′ｊＳｌｆｉ１１であ
るウェハ上にゲート酸化後、表面全体に不純物ドープポ
リシリコンを堆積させ、その後にホトリソグラフィを行
ない、パターニング【２て、Ｓｔ基板ｌｌ上にｆ−）酸
化膜１２とｒ−）ポリシリコン１３を有するＰ−）部形
成する。次に、減圧ＣＶＤ法でリンシリケートガラス（
ＰＳＧ）膜１８を８１基板１の全表面に形成する。この
ＰＳＧ膜１膜上８成は、反応圧力１気圧以下、好ましく
は約１〜１０−２Ｔｏｒｒ 、反応温度約４００℃でＳ
ｉＨ４と０２ガスを反応させて形成する。次に、これを
１％ＨＦ液などの１％ＨＦ液に浸漬して、第３図に示す
ように、ケ゛−トボリシリコン１３の側面のみが露出し
、その他の部分がエツチングされずに残る程度のライト
エツチングを行なう。前述した成長温度４００℃程度の
５ｉＨ４Ｃｈ系の減圧ＣＶＤ法で形成したＰＳＧ膜１膜
上８下地に段差部がある時には、その側面の膜質が他の
部分に比べて悪く、ＨＦ液によるエツチング速度が他の
部分よりも格段に速くなるため、第３図に示す構造のも
のが得られる。次に、熱酸化を行なって、ｒ ）ポリ
シリコン１３の側面のみ１ｃＳｉＱ１膜からなる絶縁膜
１９を形成し、その後、ＨＦ系液で前記ＰＳＧ膜１８に
一除去する。この場合Ｋ、ＰＳＧ膜１膜上８も前記絶縁
膜１９は、格段にエツチング速度が遅いので、エツチン
グされずに残シ、第４ｒＩ！Ｊに示す構造となる。さら
にその後、ｒ−トポリシリコン１３を拡散マスクと；−
する通常のセルファライン法で、ソース・ドレイン拡散
層１４．１５を形成する。この場合に、第′４図に示す
ように、絶縁膜１９の外端のＳ、Ｄ点から横方向拡散が
始まるので、ゲート部下のポリシリコン１３とソース・
ドレイン拡散１１１４，１５との重なシ部分１６．１７
を小さくすることができる。
るウェハ上にゲート酸化後、表面全体に不純物ドープポ
リシリコンを堆積させ、その後にホトリソグラフィを行
ない、パターニング【２て、Ｓｔ基板ｌｌ上にｆ−）酸
化膜１２とｒ−）ポリシリコン１３を有するＰ−）部形
成する。次に、減圧ＣＶＤ法でリンシリケートガラス（
ＰＳＧ）膜１８を８１基板１の全表面に形成する。この
ＰＳＧ膜１膜上８成は、反応圧力１気圧以下、好ましく
は約１〜１０−２Ｔｏｒｒ 、反応温度約４００℃でＳ
ｉＨ４と０２ガスを反応させて形成する。次に、これを
１％ＨＦ液などの１％ＨＦ液に浸漬して、第３図に示す
ように、ケ゛−トボリシリコン１３の側面のみが露出し
、その他の部分がエツチングされずに残る程度のライト
エツチングを行なう。前述した成長温度４００℃程度の
５ｉＨ４Ｃｈ系の減圧ＣＶＤ法で形成したＰＳＧ膜１膜
上８下地に段差部がある時には、その側面の膜質が他の
部分に比べて悪く、ＨＦ液によるエツチング速度が他の
部分よりも格段に速くなるため、第３図に示す構造のも
のが得られる。次に、熱酸化を行なって、ｒ ）ポリ
シリコン１３の側面のみ１ｃＳｉＱ１膜からなる絶縁膜
１９を形成し、その後、ＨＦ系液で前記ＰＳＧ膜１８に
一除去する。この場合Ｋ、ＰＳＧ膜１膜上８も前記絶縁
膜１９は、格段にエツチング速度が遅いので、エツチン
グされずに残シ、第４ｒＩ！Ｊに示す構造となる。さら
にその後、ｒ−トポリシリコン１３を拡散マスクと；−
する通常のセルファライン法で、ソース・ドレイン拡散
層１４．１５を形成する。この場合に、第′４図に示す
ように、絶縁膜１９の外端のＳ、Ｄ点から横方向拡散が
始まるので、ゲート部下のポリシリコン１３とソース・
ドレイン拡散１１１４，１５との重なシ部分１６．１７
を小さくすることができる。
なお、前述した実施例の減圧ＣＶＤ法によるＰＳＧ膜１
膜上８りに、この発明は、１〜１Ｏ−２Ｔｏｒｒ の
圧力下でＳ ｉ Ｈ４−Ｎｘ Ｏがスに５０ＫＨ３〜１
３．５６ ＭＨｚの高周波電圧を印加して形成されるプ
ラズマＣＶＤ法忙よる８１０ｇ膜を用いても、同様に実
施できる。また、前述した実施例のポリシリコンの熱酸
化による絶縁膜１９０代りに、この発明は、ケ°−トポ
リシリコンの側面に５ｉｓＮ４膜などＰＳＧ膜、ＳｉＯ
！膜とエツチング特性が異なる絶縁膜を用いても、同様
に実施できる。
膜上８りに、この発明は、１〜１Ｏ−２Ｔｏｒｒ の
圧力下でＳ ｉ Ｈ４−Ｎｘ Ｏがスに５０ＫＨ３〜１
３．５６ ＭＨｚの高周波電圧を印加して形成されるプ
ラズマＣＶＤ法忙よる８１０ｇ膜を用いても、同様に実
施できる。また、前述した実施例のポリシリコンの熱酸
化による絶縁膜１９０代りに、この発明は、ケ°−トポ
リシリコンの側面に５ｉｓＮ４膜などＰＳＧ膜、ＳｉＯ
！膜とエツチング特性が異なる絶縁膜を用いても、同様
に実施できる。
以上説明したように、この発明による半導体集積回路は
、Ｓｉｆ−）ＭＯ８型集積回路のＰ−）ポリシリコンの
側面にゲート部下への拡散層の拡ｄ！−シ抑制用の絶縁
膜を形成したので、前記ケ゛−ト部下のポリシリコンと
ソース・ドレイン拡散層との重なり部分を、従来のもの
に比べて小さくでき、いわゆるショートチャンネル効果
が小さく；ｔｐ。
、Ｓｉｆ−）ＭＯ８型集積回路のＰ−）ポリシリコンの
側面にゲート部下への拡散層の拡ｄ！−シ抑制用の絶縁
膜を形成したので、前記ケ゛−ト部下のポリシリコンと
ソース・ドレイン拡散層との重なり部分を、従来のもの
に比べて小さくでき、いわゆるショートチャンネル効果
が小さく；ｔｐ。
トランジスタ特性が安定し、寄生容量が減り動作速度が
向上し、さらにｒ−ト部の端部でのｆ−）酸化膜の絶縁
劣化を防止できるという効果がある。
向上し、さらにｒ−ト部の端部でのｆ−）酸化膜の絶縁
劣化を防止できるという効果がある。
また、この発明による半導体集積回路の製造方法は、リ
ンシリケースガラス膜またはシリコン酸化膜でｃ−トｆ
＋）シリコンが形成されているＳｉ基板の表面を覆い、
前記ゲートポリシリコンの側面を露出させる選択エツチ
ングを行ない、これをマスクとして絶縁膜を形成し、こ
の工程の後に前記鼾−トポリシリコンをマスクとしてソ
ース・ドレイン拡散層を前記絶縁膜両側のシリコン基板
に形成することにより、絶縁膜でＰ−）部下への拡散層
の拡がシを抑制することができ、前述したこの発明によ
るＳｉＰ−）ＭＯ８型集積回路を得るのに好適するとい
う効果がある。
ンシリケースガラス膜またはシリコン酸化膜でｃ−トｆ
＋）シリコンが形成されているＳｉ基板の表面を覆い、
前記ゲートポリシリコンの側面を露出させる選択エツチ
ングを行ない、これをマスクとして絶縁膜を形成し、こ
の工程の後に前記鼾−トポリシリコンをマスクとしてソ
ース・ドレイン拡散層を前記絶縁膜両側のシリコン基板
に形成することにより、絶縁膜でＰ−）部下への拡散層
の拡がシを抑制することができ、前述したこの発明によ
るＳｉＰ−）ＭＯ８型集積回路を得るのに好適するとい
う効果がある。
第１図は従来のＳｉｆ−）ＭＯ８型集積回路のケ゛−ト
部およびその付近の断面図、第２図、第３図、第４図は
この発明の一実施例にょるＳｉグー）ＭＯ８型集積回路
の製造方法を工程順に示すゲート部およびその付近の断
面図である。 １ 、１１・＝ Ｓｔ基板、２．１２・ｌ”−ト酸化膜
、３．１３・・・ゲートｆリシリコン、４，１４吻５゜
１５・・・ソース・ドレイン拡散１．６，７，１６゜１
７・・・賞な多部分、１８・・・ＰＳＧＩ［，１９・・
・絶縁膜。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月２０日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５７年 特 許 願第 １０１３４９ 号２、発
明の名称 半導体集積回路およびその製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄
部およびその付近の断面図、第２図、第３図、第４図は
この発明の一実施例にょるＳｉグー）ＭＯ８型集積回路
の製造方法を工程順に示すゲート部およびその付近の断
面図である。 １ 、１１・＝ Ｓｔ基板、２．１２・ｌ”−ト酸化膜
、３．１３・・・ゲートｆリシリコン、４，１４吻５゜
１５・・・ソース・ドレイン拡散１．６，７，１６゜１
７・・・賞な多部分、１８・・・ＰＳＧＩ［，１９・・
・絶縁膜。 特許出願人 沖電気工業株式会社 手続補正書 昭和５８年５月２０日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５７年 特 許 願第 １０１３４９ 号２、発
明の名称 半導体集積回路およびその製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄
Claims (1)
- 【特許請求の範囲】 （１１シリコンＰ−ｈＭＯ８型Ｏ８回路のシリコン基板
上に設けたケ゛−トボリシリコンと、このｒ−トポリシ
リコンの側面に形成した、ケ゛−ト部下への拡散層の拡
がり抑制用絶縁膜と、この絶縁膜両側の前記シリコン基
板に形成したソース・ドレイン拡散層とを備えたことを
特徴とする半導体集積回路。 （２）シリコンｒ−）ＭＯ８型集積回路の製造に当ｐ、
シリコン基板上にＰ−）ポリシリコンを形成する工程と
、この工程を終ったものの表面をリンシリケートガラス
膜またはシリコン酸化膜で覆い、前記ｒ−４ポリシリコ
ン側面を無比させる選択エツチングを行ない、これをマ
スクとしてｒ−トポリシリコンの側面に絶縁膜を形成す
る工程と、この工程の後Ｋｒ−トＩリシリコンをマスク
としてソース拳ドレイン拡散層を前記絶縁膜両側のシリ
コン基板に形成する工程とを含むことを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134982A JPS58219765A (ja) | 1982-06-15 | 1982-06-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134982A JPS58219765A (ja) | 1982-06-15 | 1982-06-15 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219765A true JPS58219765A (ja) | 1983-12-21 |
| JPH05868B2 JPH05868B2 (ja) | 1993-01-06 |
Family
ID=14298353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10134982A Granted JPS58219765A (ja) | 1982-06-15 | 1982-06-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
| US6475861B1 (en) * | 1997-12-08 | 2002-11-05 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and fabrication method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693370A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Manufacture of mos-type semiconductor device |
| JPS56162874A (en) * | 1980-05-20 | 1981-12-15 | Seiko Instr & Electronics Ltd | Manufacture of mos semiconductor device |
-
1982
- 1982-06-15 JP JP10134982A patent/JPS58219765A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693370A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Manufacture of mos-type semiconductor device |
| JPS56162874A (en) * | 1980-05-20 | 1981-12-15 | Seiko Instr & Electronics Ltd | Manufacture of mos semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416033A (en) * | 1992-11-13 | 1995-05-16 | At&T Corp. | Integrated circuit and manufacture |
| US6475861B1 (en) * | 1997-12-08 | 2002-11-05 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6756270B2 (en) | 1997-12-08 | 2004-06-29 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and fabrication method thereof |
| US7095087B2 (en) | 1997-12-08 | 2006-08-22 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and fabrication method thereof |
| US7233046B2 (en) | 1997-12-08 | 2007-06-19 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05868B2 (ja) | 1993-01-06 |
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