JPS6381832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6381832A JPS6381832A JP22583786A JP22583786A JPS6381832A JP S6381832 A JPS6381832 A JP S6381832A JP 22583786 A JP22583786 A JP 22583786A JP 22583786 A JP22583786 A JP 22583786A JP S6381832 A JPS6381832 A JP S6381832A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に微細化が
進んだ集積回路の素子分離技術に関する。
進んだ集積回路の素子分離技術に関する。
（従来の技術）
最近、半導体装置の微細化が一段と進んでいる。
素子分離も微細化が進んでいるが、従来の選択酸化法（
ＣＯＣＯ８）では、高耐圧化が困難となっている。Ｂ
Ｐ ＲＯＭやＥＥＰＲＯＭ等での電子の書き込み等に用
いている電圧は１５Ｖ〜２０Ｖと特に高いため、素子分
離の微細化が困難である。
ＣＯＣＯ８）では、高耐圧化が困難となっている。Ｂ
Ｐ ＲＯＭやＥＥＰＲＯＭ等での電子の書き込み等に用
いている電圧は１５Ｖ〜２０Ｖと特に高いため、素子分
離の微細化が困難である。
第３図を用いて説明する。
まず、シリコン基板２１上に酸化膜２２とＳｉＮ膜（２
３）を全面に形成し、その後選択的にマスク材２４を形
成し、このマスク材（２４）をマスクに５ｉＮｉ（２３
）をエツチング除去する。その後マスク材（２４）とＳ
ｉ Ｎ Ｍ （２３）をマスクにイオン注入法により
、チャネルストッパー層（２５）を形成する（第３図ａ
）。その後８ｉＮ膜（２３）をマスクに選択酸化法によ
りフィールド酸化膜（２６）を形成する。その後、Ｓｉ
Ｎ膜を除去する。（第３図ｂ）その後１周知の技術によ
り拡散層（２７）を形成する（第３図Ｃ）。この方法に
よると拡散層（２７）とチャネルストッパー層（２５）
が交差する部分ではどちらも濃度が高く、空令層が短か
くなるため逆方向電圧に対するリーク電流が多く流れ、
拡散層のブレークダウン電圧も低下し、１５Ｖ以下とな
り、高耐圧化が出来ない。
３）を全面に形成し、その後選択的にマスク材２４を形
成し、このマスク材（２４）をマスクに５ｉＮｉ（２３
）をエツチング除去する。その後マスク材（２４）とＳ
ｉ Ｎ Ｍ （２３）をマスクにイオン注入法により
、チャネルストッパー層（２５）を形成する（第３図ａ
）。その後８ｉＮ膜（２３）をマスクに選択酸化法によ
りフィールド酸化膜（２６）を形成する。その後、Ｓｉ
Ｎ膜を除去する。（第３図ｂ）その後１周知の技術によ
り拡散層（２７）を形成する（第３図Ｃ）。この方法に
よると拡散層（２７）とチャネルストッパー層（２５）
が交差する部分ではどちらも濃度が高く、空令層が短か
くなるため逆方向電圧に対するリーク電流が多く流れ、
拡散層のブレークダウン電圧も低下し、１５Ｖ以下とな
り、高耐圧化が出来ない。
このため、フィールド酸化膜厚（２６）を厚くしてチャ
ネルストッパー層（２７）の濃度を薄くする方法がある
が、この方法では、フィールド酸化膜が厚くなるために
表面の凹凸が大きくなったり、／（−ズビークが増大し
たり、さらにシリコン基板２１を高温（１０００℃以上
）に長時間さらす事になり、シリコン基板の変形（月・
膨張したり１反ったりする）および、チャネルストッパ
ー層の横方向によるしみ出しによるＴｒ％性の変化（ナ
ローチャネル効果）等が起こり、微細化が困難となって
いる。
ネルストッパー層（２７）の濃度を薄くする方法がある
が、この方法では、フィールド酸化膜が厚くなるために
表面の凹凸が大きくなったり、／（−ズビークが増大し
たり、さらにシリコン基板２１を高温（１０００℃以上
）に長時間さらす事になり、シリコン基板の変形（月・
膨張したり１反ったりする）および、チャネルストッパ
ー層の横方向によるしみ出しによるＴｒ％性の変化（ナ
ローチャネル効果）等が起こり、微細化が困難となって
いる。
（発明が解決しようとする問題点）
前項で記載した問題点を解決できるすなわち微細化が可
能な高耐圧の素子分離を提供する事を目的とする。
能な高耐圧の素子分離を提供する事を目的とする。
（問題点を解決するための手段）
′フィールド酸化膜形成領域の中央に凹部を形成し、そ
の後フィールド酸化する事により、実質的に垂直方向の
フィールド酸化膜の膜厚を厚くするとともに、チャネル
ストッパー層を拡散層の近くは濃度の薄く形成し、凹部
の下部は濃度を濃く形成した事により、微細化が出来、
高耐圧の素子分離を形成する。
の後フィールド酸化する事により、実質的に垂直方向の
フィールド酸化膜の膜厚を厚くするとともに、チャネル
ストッパー層を拡散層の近くは濃度の薄く形成し、凹部
の下部は濃度を濃く形成した事により、微細化が出来、
高耐圧の素子分離を形成する。
（作用）
フィールド酸化膜の中央に凹部を形成し、この凹部の下
に濃度の濃い第２チャネルストッパー層と第２チャネル
ストッパー層より濃度が簿い第１チヤネルス）７バ一層
を形成する。この事により拡散層と接する所は、第１チ
ャネルストッパー層が形成されており充分な空乏層が伸
びて形成されるため、ここでのリーク電流が抑えられる
。又。
に濃度の濃い第２チャネルストッパー層と第２チャネル
ストッパー層より濃度が簿い第１チヤネルス）７バ一層
を形成する。この事により拡散層と接する所は、第１チ
ャネルストッパー層が形成されており充分な空乏層が伸
びて形成されるため、ここでのリーク電流が抑えられる
。又。
凹部でのフィールド酸化膜は、平面部での膜厚分と凹部
の断差分の膜厚が形成されるので、この部分のみ凹部の
断差分の膜厚が厚く形成されているのと、濃度が、９い
チャネルストッパー層が形成されているため、ここのフ
ィールド反転電圧が非常に高く形成する事ができ、この
フィールド分離領域をはさんだ拡散層−拡散層の耐圧が
大幅に高く（１５Ｖ以上）形成する事が出来る。
の断差分の膜厚が形成されるので、この部分のみ凹部の
断差分の膜厚が厚く形成されているのと、濃度が、９い
チャネルストッパー層が形成されているため、ここのフ
ィールド反転電圧が非常に高く形成する事ができ、この
フィールド分離領域をはさんだ拡散層−拡散層の耐圧が
大幅に高く（１５Ｖ以上）形成する事が出来る。
また凹部のコーナ角が急になる程、ｉ子に対するポテン
シャルが高くなるため、さらに耐圧が向上する。
シャルが高くなるため、さらに耐圧が向上する。
（実施例）
本発明の一実施例を第１図を用いて説明する。
まず、例えばｐ形Ｓｉ基板（１）を用いて、その全面に
例えば熱酸化膜（２１を１００ＯＡ程度、およびＳｉＮ
Ｍ（３）を２５００Ａ程度形成する。その後選択的１こ
フォトレジスト（４）を形成し、フォトレジスト（４）
をマスクに、例えばＲＩＥ （リアクティブ イオン
エツチング）を用いて８ｉＮ膜（３）をエツチングする
。その後、第１のチャネルストッパー層（６）として、
例えばＢ−）−ｔ ＋を加速電圧Ｖ ＝ ８Ｑ ＫｅＶ
、 ドーズｔＱ＝ＩＸＩ Ｏ”程度をイオン注入法
により形成する（第１図（ａ）参照）。
例えば熱酸化膜（２１を１００ＯＡ程度、およびＳｉＮ
Ｍ（３）を２５００Ａ程度形成する。その後選択的１こ
フォトレジスト（４）を形成し、フォトレジスト（４）
をマスクに、例えばＲＩＥ （リアクティブ イオン
エツチング）を用いて８ｉＮ膜（３）をエツチングする
。その後、第１のチャネルストッパー層（６）として、
例えばＢ−）−ｔ ＋を加速電圧Ｖ ＝ ８Ｑ ＫｅＶ
、 ドーズｔＱ＝ＩＸＩ Ｏ”程度をイオン注入法
により形成する（第１図（ａ）参照）。
次に、０．ラフシャー法によりフォトレジスト（４）を
除去した後、ＳｉＮ膜（３）の外側に例えばフォトレジ
スト（５）を選択的に形成し、フォトレジスト（５）を
マスクに先ず１例えばＮＨ，Ｆ液により熱酸化膜（２１
をエツチングし、さらに例えばＣＦ、ガスを用いたＲＩ
Ｅ法により、Ｓｉ基板（１）を約０．５μｍ程度の深さ
で、幅は１μｍ程度エツチング（凹部を形成）する。そ
の後フォトレジスト（５）をマスクに、第２の＋１１ チャネルストッパー層（７）を、例えばＢ 、Ｖ−
４０ＫｅＶ、Ｑ＝ｘｘ１０”／７程度を形成ｔ６゜（ｇ
１図（ｂ））その後、０．ラフシャー法によりフォト
レジスト（５）を除去し、その後８ｉＮ膜（３）をマス
クに、熱酸化法により、フィールド酸化膜（８）を約０
．７μｍ程度形成する。この時、凹部は左右からも酸化
が進むためこの部分のみ約１．２μｍ程度形成される（
第１図（Ｃ））。その後、 ８ｉＮ膜（３）をＣＤＥ（
ケミカルドライエツチング）を用いて除去する（第１図
（ｄ） ） 。
除去した後、ＳｉＮ膜（３）の外側に例えばフォトレジ
スト（５）を選択的に形成し、フォトレジスト（５）を
マスクに先ず１例えばＮＨ，Ｆ液により熱酸化膜（２１
をエツチングし、さらに例えばＣＦ、ガスを用いたＲＩ
Ｅ法により、Ｓｉ基板（１）を約０．５μｍ程度の深さ
で、幅は１μｍ程度エツチング（凹部を形成）する。そ
の後フォトレジスト（５）をマスクに、第２の＋１１ チャネルストッパー層（７）を、例えばＢ 、Ｖ−
４０ＫｅＶ、Ｑ＝ｘｘ１０”／７程度を形成ｔ６゜（ｇ
１図（ｂ））その後、０．ラフシャー法によりフォト
レジスト（５）を除去し、その後８ｉＮ膜（３）をマス
クに、熱酸化法により、フィールド酸化膜（８）を約０
．７μｍ程度形成する。この時、凹部は左右からも酸化
が進むためこの部分のみ約１．２μｍ程度形成される（
第１図（Ｃ））。その後、 ８ｉＮ膜（３）をＣＤＥ（
ケミカルドライエツチング）を用いて除去する（第１図
（ｄ） ） 。
その後周知の技術により半導体装置を形成する。
この方法によれば、フォトレジスタ（５）に°より自由
Ｉこ第１チャネルストッパー層の幅が形成出来る。
Ｉこ第１チャネルストッパー層の幅が形成出来る。
才だ凹部の輻をフィールド酸化膜厚のイ以下にする事で
、凹部を埋め込む事が出来、表面を平担に出来るので、
後の工程がやりやすく、微細化や配線形成が容易となる
。また、必要な耐圧によっては第２チャネルストッパー
層を形成しなくても良好な耐圧が得られる。
、凹部を埋め込む事が出来、表面を平担に出来るので、
後の工程がやりやすく、微細化や配線形成が容易となる
。また、必要な耐圧によっては第２チャネルストッパー
層を形成しなくても良好な耐圧が得られる。
また、第２チヤネル°ストツパー層は高圧回路の所のみ
にフォトレジスト（５）によって形成出来るので、他の
５Ｖ屯源の動作回路には何ら影響を与える事はない。
にフォトレジスト（５）によって形成出来るので、他の
５Ｖ屯源の動作回路には何ら影響を与える事はない。
他の実施例を第２図を用いて説明する。
まず、ｐ型Ｓｉ基板ａυを用いてその全面に例えばＳｉ
ｎ、膜αりを約１０００Ａ程度およびＣＶＤ法により、
ＳｉＮ膜０を約３０００Ａ程度積層する。その後１選択
的にフォトレジストα心を形成して、フォトレジストα
祷をマスクに例えばＲＩＥにより５ｉＮＪｊＱ（１：ｌ
をエツチングし、さらにフォトレジストＧ４をマスクに
第１のチャネルストッパーノー四を例えばＢ＋１１゜ｖ
＝ｇＯＫｖ、Ｑ＝１．５Ｘ１０”／Ｃｊｄｉ度をイｔ７
注入り。
ｎ、膜αりを約１０００Ａ程度およびＣＶＤ法により、
ＳｉＮ膜０を約３０００Ａ程度積層する。その後１選択
的にフォトレジストα心を形成して、フォトレジストα
祷をマスクに例えばＲＩＥにより５ｉＮＪｊＱ（１：ｌ
をエツチングし、さらにフォトレジストＧ４をマスクに
第１のチャネルストッパーノー四を例えばＢ＋１１゜ｖ
＝ｇＯＫｖ、Ｑ＝１．５Ｘ１０”／Ｃｊｄｉ度をイｔ７
注入り。
て形成する（第２図（ａ））。
その後、０．ラッシャーを用いてフォトレジストα４を
除去し、全面に例えばＣＶＤ法による８ｉ０．膜ＱＢを
約１．Ｑμｍ形成する（第２図（ｂ））。ソノ後ＣＦ４
ガスとＨ，ガスを含む几ＩＥにより、ＳｉＯ，ｉαｅを
エツチングする事により、ＳｉＮ膜α３の側壁のみにＳ
ｉ Ｏ，膜Ｑｅを残置させる。この時、Ｓｉｎ、膜α
ｅの長さくＬ）はＳｉｎ、膜αＱのデポ膜厚とほぼ同じ
寸法になり、この場合は約１．０μｍとなる。その後、
５ｉｎｔ膜ａＳとＳｉＮ膜α３をマスクに５ｉｎ２膜α
３をＮＨ，Ｆ液でエツチングして、Ｓｉ基板に露出させ
、例えばＣＦ、ガスを用いたＲＩＥにより、８ｉ基板α
υを約０．５μｍの深さで幅１．０μｍ程度の凹部を形
成する。その後、 ８ｉＮ膜αＪと８ｉ０．膜ａ０をマ
スクに第２のチャネ十１１ ルストッパー層αつを例えばＢ 、Ｖ＝４０ＫＶ、Ｑ
＝８Ｘ１０１３／ｍの条件で形成する（Ｍ２図（Ｃ））
。
除去し、全面に例えばＣＶＤ法による８ｉ０．膜ＱＢを
約１．Ｑμｍ形成する（第２図（ｂ））。ソノ後ＣＦ４
ガスとＨ，ガスを含む几ＩＥにより、ＳｉＯ，ｉαｅを
エツチングする事により、ＳｉＮ膜α３の側壁のみにＳ
ｉ Ｏ，膜Ｑｅを残置させる。この時、Ｓｉｎ、膜α
ｅの長さくＬ）はＳｉｎ、膜αＱのデポ膜厚とほぼ同じ
寸法になり、この場合は約１．０μｍとなる。その後、
５ｉｎｔ膜ａＳとＳｉＮ膜α３をマスクに５ｉｎ２膜α
３をＮＨ，Ｆ液でエツチングして、Ｓｉ基板に露出させ
、例えばＣＦ、ガスを用いたＲＩＥにより、８ｉ基板α
υを約０．５μｍの深さで幅１．０μｍ程度の凹部を形
成する。その後、 ８ｉＮ膜αＪと８ｉ０．膜ａ０をマ
スクに第２のチャネ十１１ ルストッパー層αつを例えばＢ 、Ｖ＝４０ＫＶ、Ｑ
＝８Ｘ１０１３／ｍの条件で形成する（Ｍ２図（Ｃ））
。
その後、ＳｉＯ，ｌ［αｅをＮＨ４Ｆでエツチング除去
し。
し。
８ｉＮ膜α３をマスクに熱酸化法によりフィールド酸化
膜を形成する。（ここから以下の工程は第１図（Ｃ）の
工程からと同じであり、説明は省略する。）この方法を
用いる事により、第１のチャネルストッパー層と第２の
チャネルストッパー層とＳｉＮ膜は互いに自己整合で形
成出来るので、合せずれに対する寸法の余裕を取る必要
がなく、微細化が計れるとともに、写真蝕刻の工程も省
略出来、コスト低下が計れる。
膜を形成する。（ここから以下の工程は第１図（Ｃ）の
工程からと同じであり、説明は省略する。）この方法を
用いる事により、第１のチャネルストッパー層と第２の
チャネルストッパー層とＳｉＮ膜は互いに自己整合で形
成出来るので、合せずれに対する寸法の余裕を取る必要
がなく、微細化が計れるとともに、写真蝕刻の工程も省
略出来、コスト低下が計れる。
またトランジスタ特性のバラツキ（耐圧のバラツキ、Ｉ
′ＳＤ（ソース・ドレイン間）電流のバラツキ等）がな
くなるため、歩留りが高くなるとともに高信頼性が得ら
れる。
′ＳＤ（ソース・ドレイン間）電流のバラツキ等）がな
くなるため、歩留りが高くなるとともに高信頼性が得ら
れる。
他の実施例として、さらにプロセスマージンを上る太め
（Ｌの寸法をコントロールする）ＳｉＮｉ上にＰｏ １
ｙ−８ｉ 、 Ｓ−ｉ ０．を積層して断差を高くし
ても良い。また、ＣＶＤによるＳｉｎ、膜αｅの代わり
に。
（Ｌの寸法をコントロールする）ＳｉＮｉ上にＰｏ １
ｙ−８ｉ 、 Ｓ−ｉ ０．を積層して断差を高くし
ても良い。また、ＣＶＤによるＳｉｎ、膜αｅの代わり
に。
Ｓ ｉ Ｏ，膜の他に不純物を含むＳｉｎ、膜（ＢＰ８
Ｇ、Ｂ８ＧＰＳＧ等）を用いる事により、ＳｉＯ，Ｈの
ストレスを少なくする事が出来、ストレスによるＳｉｎ
、膜のクラック発生や結晶欠陥の発生が防止できるので
、デボ膜厚を１．５μｍ以上に厚くする事が出来る。
Ｇ、Ｂ８ＧＰＳＧ等）を用いる事により、ＳｉＯ，Ｈの
ストレスを少なくする事が出来、ストレスによるＳｉｎ
、膜のクラック発生や結晶欠陥の発生が防止できるので
、デボ膜厚を１．５μｍ以上に厚くする事が出来る。
また、 ＮＭＯ８で説明したがＰＭＯ８，ＣＭＯ８ある
いはバイポーラ型にも応用する事も可能である。
いはバイポーラ型にも応用する事も可能である。
フィールド酸化膜厚を厚くする事が必要としないため、
Ｓｉ基板表面の凹凸が大きくならず、後の工程が形成し
やすい（Ｍ等の断切れ、断差の拡大によるＲＩＥによる
断差部での側壁残りによるシッ−ト等の不良がなくなる
。）また、Ｓｉ基板の変形（膨張したり２反ったりする
）もなく１合せずれが大きくなったりしないため、大き
なチップおよび大口径のウェハーの合せが出来る。、さ
らに、チャネルストッパー層の横方向のしみ出しも少な
くなり、ナローチャネル効果が防止出来る。
Ｓｉ基板表面の凹凸が大きくならず、後の工程が形成し
やすい（Ｍ等の断切れ、断差の拡大によるＲＩＥによる
断差部での側壁残りによるシッ−ト等の不良がなくなる
。）また、Ｓｉ基板の変形（膨張したり２反ったりする
）もなく１合せずれが大きくなったりしないため、大き
なチップおよび大口径のウェハーの合せが出来る。、さ
らに、チャネルストッパー層の横方向のしみ出しも少な
くなり、ナローチャネル効果が防止出来る。
又、凹部の下の第２チャネルストッパー層により、フィ
ールド反転電圧（耐圧）が独自に他のパラメータを気に
せずに任意の値に設定出来るので設計しやすい。このた
め、拡散層と接するｍｌのチャネルストッパー層の濃度
を薄く出来るので、ここでの耐圧が向上させる事が出来
る。
ールド反転電圧（耐圧）が独自に他のパラメータを気に
せずに任意の値に設定出来るので設計しやすい。このた
め、拡散層と接するｍｌのチャネルストッパー層の濃度
を薄く出来るので、ここでの耐圧が向上させる事が出来
る。
また、凹部でのフィールド酸化膜が股部分だけ厚くなる
ので、これだけでも耐圧が向上する。
ので、これだけでも耐圧が向上する。
また、凹部と第２チャネルストッパー層は８ｉＮ膜に対
して自己整合的に形成出来るので、工程が複雑にならず
、微細化が容易となる。
して自己整合的に形成出来るので、工程が複雑にならず
、微細化が容易となる。
第１図は本発明の一実施例である製造工程を説明する断
面図％第２図は本発明の他の実施例を説明するための断
面図、第３図は従来法を説明するための断面図である。 １．１１，２１・・・Ｓｉ基板、２，１２，１６．２２
・・・Ｓｉｎ、膜、３，１３．２３・・・ＳｉＮ膜％４
，１４，２４．５・・・フォトレジスト、６，７，９，
１７．２５・・・チャネルストッパー層、８．２６・・
・フィールド酸化膜、２７・・・拡散層。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ａ） （ｃ） （ｄ） 第１図 （ｂ） （Ｃ） 第２図
面図％第２図は本発明の他の実施例を説明するための断
面図、第３図は従来法を説明するための断面図である。 １．１１，２１・・・Ｓｉ基板、２，１２，１６．２２
・・・Ｓｉｎ、膜、３，１３．２３・・・ＳｉＮ膜％４
，１４，２４．５・・・フォトレジスト、６，７，９，
１７．２５・・・チャネルストッパー層、８．２６・・
・フィールド酸化膜、２７・・・拡散層。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ａ） （ｃ） （ｄ） 第１図 （ｂ） （Ｃ） 第２図
Claims (4)
- （１）半導体基板上に少なくとも一層以上の耐酸化性マ
スク材を選択的に形成した後、少なくとも前記耐酸化性
マスク材をマスクに半導体基板と同種の第１のチャネル
ストッパー層を形成し、その後少なくとも一部に前記耐
酸化性マスク材の外側に第２のマスクを形成し、この第
２のマスク材をマスクに前記半導体基板の一部をエッチ
ングして凹部を形成し、前記第２のマスク材をマスクに
少なくとも前記第１のチャネルストッパー層より濃度の
濃い第２のチャネルストッパー層を形成し、その後少な
くとも前記耐酸化性マスク材をマスクに半導体基板を選
択酸化し上記凹部両側面からの酸化膜の成長により閉そ
くさせる事を特徴とする半導体装置の製造方法。 - （２）前記凹部の幅を選択酸化膜層の２倍以下にする事
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）前記第２のマスク材として、耐酸化性マスク材上
に第２のマスク材を全面に形成した後、異方性エッチン
グを用いて全面をエッチングする事により、前記耐酸化
性マスク材側壁部のみに残置する事を特徴とする特許請
求の範囲第１もしくは第２項記載の半導体装置の製造方
法。 - （４）前記第２のマスク材として少なくとも２層以上の
膜より形成され、かつ２層目以上の膜には少なくとも１
×１０＾１＾９／ｃｍ＾３以上の不純物を含む事を特徴
とする特許請求の範囲第３項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22583786A JPS6381832A (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22583786A JPS6381832A (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381832A true JPS6381832A (ja) | 1988-04-12 |
Family
ID=16835595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22583786A Pending JPS6381832A (ja) | 1986-09-26 | 1986-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686347A (en) * | 1994-12-27 | 1997-11-11 | United Microelectronics Corporation | Self isolation manufacturing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247051A (ja) * | 1985-04-24 | 1986-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-09-26 JP JP22583786A patent/JPS6381832A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247051A (ja) * | 1985-04-24 | 1986-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686347A (en) * | 1994-12-27 | 1997-11-11 | United Microelectronics Corporation | Self isolation manufacturing method |
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