JPH11238881A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11238881A JPH11238881A JP10040458A JP4045898A JPH11238881A JP H11238881 A JPH11238881 A JP H11238881A JP 10040458 A JP10040458 A JP 10040458A JP 4045898 A JP4045898 A JP 4045898A JP H11238881 A JPH11238881 A JP H11238881A
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Abstract
(57)【要約】
【課題】 微細化に適し、かつ信頼性を向上させること
が可能な素子分離構造を有する半導体装置及びその製造
方法を提供することにある。 【解決手段】 半導体装置において、半導体基板３５上
にＣＶＤ法で形成された第１の絶縁層４５により素子分
離が行われ、ゲート電極はゲート酸化膜３９を介して半
導体基板３５上に形成された第１の多結晶シリコン層３
７ａと、第１の多結晶シリコン層３７ａの上部及び第１
の絶縁層４５の少なくとも一部の上部に形成された第２
の多結晶シリコン層からなる２層構造となっている。ま
た、第１の絶縁層４５及び素子分離不純物領域４７は素
子領域に対して自己整合的に形成される。
が可能な素子分離構造を有する半導体装置及びその製造
方法を提供することにある。 【解決手段】 半導体装置において、半導体基板３５上
にＣＶＤ法で形成された第１の絶縁層４５により素子分
離が行われ、ゲート電極はゲート酸化膜３９を介して半
導体基板３５上に形成された第１の多結晶シリコン層３
７ａと、第１の多結晶シリコン層３７ａの上部及び第１
の絶縁層４５の少なくとも一部の上部に形成された第２
の多結晶シリコン層からなる２層構造となっている。ま
た、第１の絶縁層４５及び素子分離不純物領域４７は素
子領域に対して自己整合的に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
に関し、特に、半導体装置の素子分離構造に関する。
に関し、特に、半導体装置の素子分離構造に関する。
【０００２】
【従来の技術】ＭＯＳ ＶＬＳＩを構成する上で非常に
重要な技術の一つとして、素子分離技術がある。素子分
離技術は、素子領域とその他の領域（以下、フィールド
領域と呼ぶ）を分離して素子形成領域を形成するもので
ある。
重要な技術の一つとして、素子分離技術がある。素子分
離技術は、素子領域とその他の領域（以下、フィールド
領域と呼ぶ）を分離して素子形成領域を形成するもので
ある。
【０００３】種々の素子分離構造の中で今日もっともよ
く知られているものとして、ＬＯＣＯＳ（local oxidat
ion of silicon）構造がある。ＬＯＣＯＳ構造は、通
常、図６に示すような製造方法で形成される。まず、図
６（ａ）に示すように、シリコン基板１上に熱酸化法で
熱酸化膜３、ＣＶＤ（chemical vapor deposition）法
によりＣＶＤＳｉ3Ｎ4膜５を堆積する。次に、図６
（ｂ）に示すように、後に素子領域となる部分にフォト
レジスト７をＳｉ3Ｎ4膜５のエッチングマスク材料とし
て残す。そして、Ｓｉ3Ｎ4膜５のエッチング後、今度は
フォトレジスト７及びＳｉ3Ｎ4膜５をマスクとしてチャ
ネルストッパ用のイオン９を注入し、チャネルストップ
領域１１を形成する。例えばｎチャネルＭＯＳトランジ
スタを形成する場合にはボロン（Ｂ）イオンを注入す
る。次に、図６（ｃ）に示すように、フォトレジスト７
を除去した後、パターン化されたＳｉ3Ｎ4膜５を酸化マ
スクとして例えばＯ2／Ｈ2Ｏ雰囲気中１０００℃で酸化
する。この酸化の際、Ｓｉ3Ｎ4膜５は耐酸化性が強いた
めにほとんど酸化されない。その結果、Ｓｉ3Ｎ4膜５の
ない部分、すなわちフィールド領域のみが酸化され、厚
いフィールド酸化膜１３が形成される。そして、図６
（ｄ）に示すように、Ｓｉ3Ｎ4膜５を除去した後、残っ
ている熱酸化膜３をエッチングすれば、素子領域１５に
のみシリコン基板表面が露出することになる。
く知られているものとして、ＬＯＣＯＳ（local oxidat
ion of silicon）構造がある。ＬＯＣＯＳ構造は、通
常、図６に示すような製造方法で形成される。まず、図
６（ａ）に示すように、シリコン基板１上に熱酸化法で
熱酸化膜３、ＣＶＤ（chemical vapor deposition）法
によりＣＶＤＳｉ3Ｎ4膜５を堆積する。次に、図６
（ｂ）に示すように、後に素子領域となる部分にフォト
レジスト７をＳｉ3Ｎ4膜５のエッチングマスク材料とし
て残す。そして、Ｓｉ3Ｎ4膜５のエッチング後、今度は
フォトレジスト７及びＳｉ3Ｎ4膜５をマスクとしてチャ
ネルストッパ用のイオン９を注入し、チャネルストップ
領域１１を形成する。例えばｎチャネルＭＯＳトランジ
スタを形成する場合にはボロン（Ｂ）イオンを注入す
る。次に、図６（ｃ）に示すように、フォトレジスト７
を除去した後、パターン化されたＳｉ3Ｎ4膜５を酸化マ
スクとして例えばＯ2／Ｈ2Ｏ雰囲気中１０００℃で酸化
する。この酸化の際、Ｓｉ3Ｎ4膜５は耐酸化性が強いた
めにほとんど酸化されない。その結果、Ｓｉ3Ｎ4膜５の
ない部分、すなわちフィールド領域のみが酸化され、厚
いフィールド酸化膜１３が形成される。そして、図６
（ｄ）に示すように、Ｓｉ3Ｎ4膜５を除去した後、残っ
ている熱酸化膜３をエッチングすれば、素子領域１５に
のみシリコン基板表面が露出することになる。
【０００４】ＭＯＳ ＶＬＳＩ等の半導体装置の微細化
を進める上で、平面方向の寸法精度の向上及び不純物注
入領域の深さ（ｘj）の縮小がさらに必要である。とこ
ろが、上記ＬＯＣＯＳ構造では、図７に示すように、フ
ィールド酸化膜１３形成時にＳｉ3Ｎ4膜５の端部からも
横方向に酸化が進行し、Ｓｉ3Ｎ4膜５下にフィールド酸
化膜１３が入り込む、いわゆるバーズビーク（bird's b
eak）現象が起こる。バーズビークの長さは、フィール
ド酸化膜１３形成時の酸素供給量、シリコン基板１とＳ
ｉ3Ｎ4膜５の界面状態などの要因により決まるので、素
子設計上の不確定要素となる。従って、バーズビークは
平面方向の寸法精度の向上を妨げるものである。一方、
フィールド酸化膜１３形成の酸化は、厚い酸化膜を得る
ために非常に長い酸化時間が必要となる。そのため、図
７に示すように、その酸化時にチャネルストップ領域１
１を構成するボロンイオンがシリコン基板１内を拡散し
てしまう。従って、チャネルストップ領域の深さｘjは
増大してしまう。
を進める上で、平面方向の寸法精度の向上及び不純物注
入領域の深さ（ｘj）の縮小がさらに必要である。とこ
ろが、上記ＬＯＣＯＳ構造では、図７に示すように、フ
ィールド酸化膜１３形成時にＳｉ3Ｎ4膜５の端部からも
横方向に酸化が進行し、Ｓｉ3Ｎ4膜５下にフィールド酸
化膜１３が入り込む、いわゆるバーズビーク（bird's b
eak）現象が起こる。バーズビークの長さは、フィール
ド酸化膜１３形成時の酸素供給量、シリコン基板１とＳ
ｉ3Ｎ4膜５の界面状態などの要因により決まるので、素
子設計上の不確定要素となる。従って、バーズビークは
平面方向の寸法精度の向上を妨げるものである。一方、
フィールド酸化膜１３形成の酸化は、厚い酸化膜を得る
ために非常に長い酸化時間が必要となる。そのため、図
７に示すように、その酸化時にチャネルストップ領域１
１を構成するボロンイオンがシリコン基板１内を拡散し
てしまう。従って、チャネルストップ領域の深さｘjは
増大してしまう。
【０００５】このため、上記ＬＯＣＯＳ構造の問題点を
回避する種々の素子分離構造が提案されている。その代
表的なものとしてＣＶＤで堆積した酸化膜により素子分
離を行う構造がある。この素子分離構造は図８に示すよ
うな製造方法で形成される。まず、図８（ａ）に示すよ
うに、シリコン基板１上に熱酸化法で薄い熱酸化膜１
７、ＣＶＤ法によりＰＳＧ（phosho-silicate glass）
等の厚いＣＶＤ酸化膜１９を堆積する。次に、図８
（ｂ）に示すように、後に素子領域となる部分にフォト
レジスト２１をＣＶＤ酸化膜１９及び熱酸化膜１７のエ
ッチングマスク材料として残す。次に、図８（ｃ）に示
すように、ＣＶＤ酸化膜１９及び熱酸化膜１７のエッチ
ングし、再度薄い熱酸化膜を形成した後、今度はチャネ
ルストッパ用のイオン９のイオン注入マスク材料として
フォトレジスト２３を残す。そして、チャネルストップ
領域２５を形成する。最後に、図８（ｄ）に示すよう
に、フォトレジスト２３を除去した後、残っている熱酸
化膜をエッチングすれば、素子領域１５にのみシリコン
基板が露出する。
回避する種々の素子分離構造が提案されている。その代
表的なものとしてＣＶＤで堆積した酸化膜により素子分
離を行う構造がある。この素子分離構造は図８に示すよ
うな製造方法で形成される。まず、図８（ａ）に示すよ
うに、シリコン基板１上に熱酸化法で薄い熱酸化膜１
７、ＣＶＤ法によりＰＳＧ（phosho-silicate glass）
等の厚いＣＶＤ酸化膜１９を堆積する。次に、図８
（ｂ）に示すように、後に素子領域となる部分にフォト
レジスト２１をＣＶＤ酸化膜１９及び熱酸化膜１７のエ
ッチングマスク材料として残す。次に、図８（ｃ）に示
すように、ＣＶＤ酸化膜１９及び熱酸化膜１７のエッチ
ングし、再度薄い熱酸化膜を形成した後、今度はチャネ
ルストッパ用のイオン９のイオン注入マスク材料として
フォトレジスト２３を残す。そして、チャネルストップ
領域２５を形成する。最後に、図８（ｄ）に示すよう
に、フォトレジスト２３を除去した後、残っている熱酸
化膜をエッチングすれば、素子領域１５にのみシリコン
基板が露出する。
【０００６】この素子分離構造では、上記ＬＯＣＯＳ構
造のような高温、長時間の熱酸化工程がないため、バー
ズビーク現象は起こらず、チャネルストップ領域２５の
深さの増大も生じることはない。しかしながら、上記図
８（ｃ）に示した通り、チャネルストッパ用のイオン注
入は自己整合的に行われない。従って、例えば図９に示
すように、フォトレジスト２３に図中Ａで示す方向の目
合わせのずれが生じた場合、そのずれの大きさによって
は、図中Ｂで示すように素子領域１５にもチャネルスト
ッパ用のイオンが打ち込まれてしまう。そのため、この
ようなリソグラフィの合わせのバラツキを考慮してＣＶ
Ｄ酸化膜１９の寸法を拡大する必要があるが、このこと
は半導体装置の微細化を阻害するものである。
造のような高温、長時間の熱酸化工程がないため、バー
ズビーク現象は起こらず、チャネルストップ領域２５の
深さの増大も生じることはない。しかしながら、上記図
８（ｃ）に示した通り、チャネルストッパ用のイオン注
入は自己整合的に行われない。従って、例えば図９に示
すように、フォトレジスト２３に図中Ａで示す方向の目
合わせのずれが生じた場合、そのずれの大きさによって
は、図中Ｂで示すように素子領域１５にもチャネルスト
ッパ用のイオンが打ち込まれてしまう。そのため、この
ようなリソグラフィの合わせのバラツキを考慮してＣＶ
Ｄ酸化膜１９の寸法を拡大する必要があるが、このこと
は半導体装置の微細化を阻害するものである。
【０００７】一方、上記図８（ｄ）に示した通り、素子
領域１５にシリコン基板１の表面が露出した後は、ゲー
ト電極の形成が行われる。その形成は図１０に示すよう
な製造方法で行われる。まず、図１０（ａ）に示すよう
に、ゲート酸化２７の形成及びチャネルイオン注入（図
示省略）を行い、ポリシリコン膜２９をＣＶＤ法により
堆積する。通常、アンドープのポリシリコンでは配線抵
抗が高いのでリン（Ｐ）をポリシリコン中に拡散し、低
抵抗化する。そして、ゲート電極となる部分にフォトレ
ジスト３１を残し、ポリシリコン膜２９をエッチングす
る。エッチング終了後、フォトレジスト３１を除去すれ
ば、図１０（ｂ）に示すように、ゲート電極２９が形成
される。ここで、図１１（ａ）に示すように、ポリシリ
コン膜２９の膜厚をｈ１とすると、ＣＶＤ酸化膜１９に
よって形成される段差部でのポリシリコン膜２９の膜厚
はｈ２となる。従って、ポリシリコン膜２９のエッチン
グの際、段差部にポリシリコン膜２９の残渣３３が発生
する可能性がある。また、この残渣３３を完全に取り除
くためには、過剰なエッチング（オーバーエッチング）
が必要となるが、この際、図１１（ｃ）に示すように既
に露出しているゲート酸化膜２７が部分的に除去され、
最悪の場合シリコン基板１にトレンチが発生してしまう
場合がある。
領域１５にシリコン基板１の表面が露出した後は、ゲー
ト電極の形成が行われる。その形成は図１０に示すよう
な製造方法で行われる。まず、図１０（ａ）に示すよう
に、ゲート酸化２７の形成及びチャネルイオン注入（図
示省略）を行い、ポリシリコン膜２９をＣＶＤ法により
堆積する。通常、アンドープのポリシリコンでは配線抵
抗が高いのでリン（Ｐ）をポリシリコン中に拡散し、低
抵抗化する。そして、ゲート電極となる部分にフォトレ
ジスト３１を残し、ポリシリコン膜２９をエッチングす
る。エッチング終了後、フォトレジスト３１を除去すれ
ば、図１０（ｂ）に示すように、ゲート電極２９が形成
される。ここで、図１１（ａ）に示すように、ポリシリ
コン膜２９の膜厚をｈ１とすると、ＣＶＤ酸化膜１９に
よって形成される段差部でのポリシリコン膜２９の膜厚
はｈ２となる。従って、ポリシリコン膜２９のエッチン
グの際、段差部にポリシリコン膜２９の残渣３３が発生
する可能性がある。また、この残渣３３を完全に取り除
くためには、過剰なエッチング（オーバーエッチング）
が必要となるが、この際、図１１（ｃ）に示すように既
に露出しているゲート酸化膜２７が部分的に除去され、
最悪の場合シリコン基板１にトレンチが発生してしまう
場合がある。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のＬＯＣＯＳ構造には、バーズビーク現象の発生、チャ
ネルストップ領域の深さ増大といった問題があった。ま
た、近年、ＭＯＳトランジスタを用いたＭＯＳ型固体撮
像装置が注目されているが、フォトダイオードの近傍に
上記バーズビークが存在すると、バーズビークを介して
熱励起によるリーク電流がフォトダイオードに流れ、白
傷や暗電流が増加するといった固体撮像装置固有の問題
も生じていた。
のＬＯＣＯＳ構造には、バーズビーク現象の発生、チャ
ネルストップ領域の深さ増大といった問題があった。ま
た、近年、ＭＯＳトランジスタを用いたＭＯＳ型固体撮
像装置が注目されているが、フォトダイオードの近傍に
上記バーズビークが存在すると、バーズビークを介して
熱励起によるリーク電流がフォトダイオードに流れ、白
傷や暗電流が増加するといった固体撮像装置固有の問題
も生じていた。
【０００９】一方、ＣＶＤ酸化膜を用いた素子分離構造
では、チャネルストッパ用イオン注入マスクの目合わせ
ずれ、オーバーエッチングによるゲート酸化膜の部分的
除去及びシリコン基板にトレンチが発生するといった問
題があった。
では、チャネルストッパ用イオン注入マスクの目合わせ
ずれ、オーバーエッチングによるゲート酸化膜の部分的
除去及びシリコン基板にトレンチが発生するといった問
題があった。
【００１０】本発明は、上記事情に鑑みて成されたもの
であり、その目的は、膜厚の厚い熱酸化膜を不要とする
ことにより微細化に適し、かつ信頼性を向上させること
が可能な素子分離構造を有する半導体装置及びその製造
方法を提供することにある。
であり、その目的は、膜厚の厚い熱酸化膜を不要とする
ことにより微細化に適し、かつ信頼性を向上させること
が可能な素子分離構造を有する半導体装置及びその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。図１に示すように、本発明に係る半導体
装置では、半導体基板３５の少なくとも一部の上部に形
成された第１の絶縁層４５と、半導体基板３５の少なく
とも一部の上部に薄い第２の絶縁層３９を介して形成さ
れた第１の多結晶シリコン層３７ａ、第１の多結晶シリ
コン層３７ａの上部及び第１の絶縁層４５の少なくとも
一部の上部に形成された第２の多結晶シリコン層３７
ｂ、からなるゲート電極３７と具備している。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。図１に示すように、本発明に係る半導体
装置では、半導体基板３５の少なくとも一部の上部に形
成された第１の絶縁層４５と、半導体基板３５の少なく
とも一部の上部に薄い第２の絶縁層３９を介して形成さ
れた第１の多結晶シリコン層３７ａ、第１の多結晶シリ
コン層３７ａの上部及び第１の絶縁層４５の少なくとも
一部の上部に形成された第２の多結晶シリコン層３７
ｂ、からなるゲート電極３７と具備している。
【００１２】すなわち、本発明では、最初、半導体基板
３５上の素子領域に第１の多結晶シリコン層を形成し、
それに対して自己整合的に第１の絶縁層４５（必要であ
れば、素子分離不純物領域４７）を形成する。従って、
微細化を進める際に重要な事柄となる寸法精度の向上を
実現することが可能となる。
３５上の素子領域に第１の多結晶シリコン層を形成し、
それに対して自己整合的に第１の絶縁層４５（必要であ
れば、素子分離不純物領域４７）を形成する。従って、
微細化を進める際に重要な事柄となる寸法精度の向上を
実現することが可能となる。
【００１３】また、本発明では、素子分離をＣＶＤ法に
より形成された第１の絶縁層４５を用いている。従っ
て、従来のような熱酸化膜で素子分離を行うＬＯＣＯＳ
構造特有のバーズビーク現象が回避され、上記同様寸法
精度が向上する。
より形成された第１の絶縁層４５を用いている。従っ
て、従来のような熱酸化膜で素子分離を行うＬＯＣＯＳ
構造特有のバーズビーク現象が回避され、上記同様寸法
精度が向上する。
【００１４】さらに、本発明では、ゲート電極形成のた
めの多結晶シリコンエッチングの際、素子領域全域にわ
たって第１の多結晶シリコンが残っていることになる。
従って、従来のようなオーバーエッチングを行う必要は
なくなり、半導体基板３５のトレンチ発生を招いたり、
第２の絶縁層（ゲート絶縁膜）を部分的に除去してしま
うといった問題がなくなる。それにより、半導体装置の
信頼性が向上することになる。
めの多結晶シリコンエッチングの際、素子領域全域にわ
たって第１の多結晶シリコンが残っていることになる。
従って、従来のようなオーバーエッチングを行う必要は
なくなり、半導体基板３５のトレンチ発生を招いたり、
第２の絶縁層（ゲート絶縁膜）を部分的に除去してしま
うといった問題がなくなる。それにより、半導体装置の
信頼性が向上することになる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１６】第１の実施の形態 図１は、本発明の第１の実施の形態に係る半導体装置の
構造を示す図であり、（ａ）がその断面図、（ｂ）がそ
の平面図である。図１に示す実施の形態は、この発明を
ｎ型ＭＯＳトランジスタに適用したものである。
構造を示す図であり、（ａ）がその断面図、（ｂ）がそ
の平面図である。図１に示す実施の形態は、この発明を
ｎ型ＭＯＳトランジスタに適用したものである。
【００１７】図１において、このｎ型ＭＯＳトランジス
タは、ｐ型のシリコン基板３５上に形成されており、そ
のゲート電極３７はゲート絶縁膜３９を介してシリコン
基板３５上に形成され、ソース領域４１及びドレイン領
域４３がゲート電極３７をはさみ込むようにシリコン基
板３５中に対向するように形成されている。
タは、ｐ型のシリコン基板３５上に形成されており、そ
のゲート電極３７はゲート絶縁膜３９を介してシリコン
基板３５上に形成され、ソース領域４１及びドレイン領
域４３がゲート電極３７をはさみ込むようにシリコン基
板３５中に対向するように形成されている。
【００１８】ゲート電極３７は、ゲート絶縁膜３９上に
形成される第１のポリシリコンゲート３７ａと、第１の
ポリシリコンゲート３７ａ上に形成される第２のポリシ
リコンゲート３７ｂとから構成されている。
形成される第１のポリシリコンゲート３７ａと、第１の
ポリシリコンゲート３７ａ上に形成される第２のポリシ
リコンゲート３７ｂとから構成されている。
【００１９】そして、このように形成されたトランジス
タは、ＣＶＤ酸化膜４５と、ＣＶＤ酸化膜４５下のシリ
コン基板３５中に形成されたチャネルストップ領域４７
とからなるフィールド領域により他のトランジスタ、素
子等から分離されている。
タは、ＣＶＤ酸化膜４５と、ＣＶＤ酸化膜４５下のシリ
コン基板３５中に形成されたチャネルストップ領域４７
とからなるフィールド領域により他のトランジスタ、素
子等から分離されている。
【００２０】ここで、通常、コンタクトホール（図示省
略）を介してアルミ配線（図示省略）と電気的に接続す
るためにＣＶＤ酸化膜４５上にもゲート電極３７が形成
される。本発明は、ＣＶＤ酸化膜４５上にはゲート電極
を構成する２つのポリシリコンゲートのうち第２のポリ
シリコンゲート３７ｂのみが形成される点に特徴がある
ものである。
略）を介してアルミ配線（図示省略）と電気的に接続す
るためにＣＶＤ酸化膜４５上にもゲート電極３７が形成
される。本発明は、ＣＶＤ酸化膜４５上にはゲート電極
を構成する２つのポリシリコンゲートのうち第２のポリ
シリコンゲート３７ｂのみが形成される点に特徴がある
ものである。
【００２１】なお、図示はしないが、上記ｎ型ＭＯＳト
ランジスタが形成されたシリコン基板３５上には、さら
に層間膜としての酸化膜が形成され、その酸化膜に開口
されたコンタクトホールを介してソース領域４１及びド
レイン領域４３にアルミ配線が接続される。
ランジスタが形成されたシリコン基板３５上には、さら
に層間膜としての酸化膜が形成され、その酸化膜に開口
されたコンタクトホールを介してソース領域４１及びド
レイン領域４３にアルミ配線が接続される。
【００２２】図１に示す構造は、図２及び図３に示すよ
うな製造方法で製造すればよい。図２（ａ）に示すよう
に、まず最初に、シリコン基板３５上にゲート絶縁膜と
しての薄い熱酸化膜３９を形成する。ゲート絶縁膜３９
の品質はＭＯＳトランジスタの閾値電圧に大きな影響を
与えるので、ゲート絶縁膜３９の形成前にシリコン基板
３５表面の清浄度を高くしなければならない。なお、図
示はしないが、ゲート絶縁膜３９の形成前には、所望の
閾値電圧が得られるようチャネルイオン注入が行われ
る。ゲート絶縁膜３９の形成後、第１のポリシリコン層
３７ａを堆積する。第１のポリシリコン層３７ａの堆積
は、通常ＣＶＤ法が用いられる。また、第１のポリシリ
コン層３７ａの低抵抗化のため、リン（Ｐ）がドープさ
れる。
うな製造方法で製造すればよい。図２（ａ）に示すよう
に、まず最初に、シリコン基板３５上にゲート絶縁膜と
しての薄い熱酸化膜３９を形成する。ゲート絶縁膜３９
の品質はＭＯＳトランジスタの閾値電圧に大きな影響を
与えるので、ゲート絶縁膜３９の形成前にシリコン基板
３５表面の清浄度を高くしなければならない。なお、図
示はしないが、ゲート絶縁膜３９の形成前には、所望の
閾値電圧が得られるようチャネルイオン注入が行われ
る。ゲート絶縁膜３９の形成後、第１のポリシリコン層
３７ａを堆積する。第１のポリシリコン層３７ａの堆積
は、通常ＣＶＤ法が用いられる。また、第１のポリシリ
コン層３７ａの低抵抗化のため、リン（Ｐ）がドープさ
れる。
【００２３】次に、図２（ｂ）に示すように、第１のポ
リシリコン層３７ａ上にレジスト材を塗布した後、パタ
ーニングして素子領域となる部分以外を除去したレジス
トパターン４９を形成する。そして、このレジストパタ
ーン４９をエッチングマスクとして第１のポリシリコン
層３７ａを反応性イオンエッチング（ＲＩＥ：Reactive
Ion Etching）法によりエッチングする。第１のポリシ
リコン層３７ａのエッチング終了後、今度はレジストパ
ターン４９及び第１のポリシリコン層３７ａをマスクと
してチャネルストッパ用のイオン（ここではボロン）５
１を注入し、チャネルストップ領域４７を形成する。こ
こで、このイオン注入は、素子領域に対して自己整合的
に行われることになる。なお、注入されたイオンの活性
化はこの段階で所定の熱処理を行っても良いし、またそ
の後の工程で行われる熱処理で代用することも可能であ
る。
リシリコン層３７ａ上にレジスト材を塗布した後、パタ
ーニングして素子領域となる部分以外を除去したレジス
トパターン４９を形成する。そして、このレジストパタ
ーン４９をエッチングマスクとして第１のポリシリコン
層３７ａを反応性イオンエッチング（ＲＩＥ：Reactive
Ion Etching）法によりエッチングする。第１のポリシ
リコン層３７ａのエッチング終了後、今度はレジストパ
ターン４９及び第１のポリシリコン層３７ａをマスクと
してチャネルストッパ用のイオン（ここではボロン）５
１を注入し、チャネルストップ領域４７を形成する。こ
こで、このイオン注入は、素子領域に対して自己整合的
に行われることになる。なお、注入されたイオンの活性
化はこの段階で所定の熱処理を行っても良いし、またそ
の後の工程で行われる熱処理で代用することも可能であ
る。
【００２４】次に、図２（ｃ）に示すように、シリコン
基板３５全面に減圧ＣＶＤ法によりアンドープ、若しく
はボロン、リンなどを添加したＣＶＤ酸化膜４５を堆積
する。ここで、このＣＶＤ酸化膜４５の膜厚は、第１の
ポリシリコン層３７ａの膜厚よりも十分厚くする必要が
ある。
基板３５全面に減圧ＣＶＤ法によりアンドープ、若しく
はボロン、リンなどを添加したＣＶＤ酸化膜４５を堆積
する。ここで、このＣＶＤ酸化膜４５の膜厚は、第１の
ポリシリコン層３７ａの膜厚よりも十分厚くする必要が
ある。
【００２５】次に、図２（ｄ）に示すように、第１のポ
リシリコン層３７ａの上面が露出するまでＣＶＤ酸化膜
４５を例えばＣＭＰ（Chemical Mechanical Polishin
g）装置により全面エッチングする。また、この全面エ
ッチングは、ＲＩＥで行ってもよい。ここで、フィール
ド酸化膜となるＣＶＤ酸化膜４５は、素子領域に対して
自己整合的に形成されることになる。
リシリコン層３７ａの上面が露出するまでＣＶＤ酸化膜
４５を例えばＣＭＰ（Chemical Mechanical Polishin
g）装置により全面エッチングする。また、この全面エ
ッチングは、ＲＩＥで行ってもよい。ここで、フィール
ド酸化膜となるＣＶＤ酸化膜４５は、素子領域に対して
自己整合的に形成されることになる。
【００２６】次に、図３（ｅ）に示すように、シリコン
基板３５全面に第２のポリシリコン層３７ｂを堆積す
る。第２のポリシリコン層３７ｂの堆積は、通常ＣＶＤ
法が用いられる。また、第２のポリシリコン層３７ｂの
低抵抗化のため、リン（Ｐ）がドープされる。ここで、
上述したように、ゲート電極３７は第１のポリシリコン
ゲート３７ａと第２のポリシリコンゲート３７ｂとから
構成される。そのため、２つのポリシリコンがその接触
部分において電気的に接続されるように、第２のポリシ
リコン層３７ｂの堆積前には洗浄等を行う必要がある。
基板３５全面に第２のポリシリコン層３７ｂを堆積す
る。第２のポリシリコン層３７ｂの堆積は、通常ＣＶＤ
法が用いられる。また、第２のポリシリコン層３７ｂの
低抵抗化のため、リン（Ｐ）がドープされる。ここで、
上述したように、ゲート電極３７は第１のポリシリコン
ゲート３７ａと第２のポリシリコンゲート３７ｂとから
構成される。そのため、２つのポリシリコンがその接触
部分において電気的に接続されるように、第２のポリシ
リコン層３７ｂの堆積前には洗浄等を行う必要がある。
【００２７】次に、図３（ｆ）に示すように、第２のポ
リシリコン層３７ｂ上にレジスト材を塗布した後、パタ
ーニングしてゲート電極となる部分以外を除去したレジ
ストパターン５３を形成する。
リシリコン層３７ｂ上にレジスト材を塗布した後、パタ
ーニングしてゲート電極となる部分以外を除去したレジ
ストパターン５３を形成する。
【００２８】そして、図３（ｇ）に示すように、このレ
ジストパターン５３をエッチングマスクとして第１のポ
リシリコン層３７ａ及び第２のポリシリコン層３７ｂを
ＲＩＥ法により同時にエッチングする。ここで、このポ
リシリコンエッチング時には、全素子領域にわたって第
１のポリシリコン層３７ａと第２のポリシリコン層３７
ｂが堆積されていることになる。すなわち、従来のよう
にＣＶＤ酸化膜４５によって形成される段差部付近のみ
ポリシリコンの膜厚が厚くなることはなく、全素子領域
において等しい膜厚となる。従って、従来のように段差
部のポリシリコン残渣を除去するためにオーバーエッチ
ングする必要はなくなり、それにより、ゲート絶縁膜の
部分的除去、シリコン基板のトレンチの発生を抑制する
ことが可能となる。
ジストパターン５３をエッチングマスクとして第１のポ
リシリコン層３７ａ及び第２のポリシリコン層３７ｂを
ＲＩＥ法により同時にエッチングする。ここで、このポ
リシリコンエッチング時には、全素子領域にわたって第
１のポリシリコン層３７ａと第２のポリシリコン層３７
ｂが堆積されていることになる。すなわち、従来のよう
にＣＶＤ酸化膜４５によって形成される段差部付近のみ
ポリシリコンの膜厚が厚くなることはなく、全素子領域
において等しい膜厚となる。従って、従来のように段差
部のポリシリコン残渣を除去するためにオーバーエッチ
ングする必要はなくなり、それにより、ゲート絶縁膜の
部分的除去、シリコン基板のトレンチの発生を抑制する
ことが可能となる。
【００２９】最後に、イオン注入法によりソース領域及
びドレイン領域を形成すれば、図１に示すｎ型ＭＯＳト
ランジスタが形成されることになる。
びドレイン領域を形成すれば、図１に示すｎ型ＭＯＳト
ランジスタが形成されることになる。
【００３０】このように、上記第１の実施の形態によれ
ば、素子領域に対して、フィールド領域を形成するＣＶ
Ｄ酸化膜及びチャネルストップ領域を素子領域に対して
自己整合的に形成するので、寸法精度を大幅に向上させ
ることが可能となる。また、ゲート電極形成時のポリシ
リコンエッチングの際、素子領域に第１のポリシリコン
層を残存させ、段差部付近のみポリシリコンの膜厚が厚
くなることを防止することで、素子領域のオーバーエッ
チングを回避することが可能となる。
ば、素子領域に対して、フィールド領域を形成するＣＶ
Ｄ酸化膜及びチャネルストップ領域を素子領域に対して
自己整合的に形成するので、寸法精度を大幅に向上させ
ることが可能となる。また、ゲート電極形成時のポリシ
リコンエッチングの際、素子領域に第１のポリシリコン
層を残存させ、段差部付近のみポリシリコンの膜厚が厚
くなることを防止することで、素子領域のオーバーエッ
チングを回避することが可能となる。
【００３１】なお、上記実施の形態では、図２（ａ）〜
（ｄ）に示すように、最初に第１のポリシリコン層３７
ａのパターニングした後、そのパターニングされた第１
のポリシリコン層３７ａに対して自己整合的にＣＶＤ酸
化膜４５を形成している。そのため、第１のポリシリコ
ン層３７ａの堆積、延いてはゲート絶縁膜３９の形成が
製造工程の非常に早い段階で行われることになる。この
ことは、通常、ゲート絶縁膜３９の形成前に行われるチ
ャネルイオン注入が非常に早い段階で行われることを意
味するが、チャネルイオン注入はＭＯＳトランジスタの
特性を決定する非常に重要なものであり、注入後あまり
多くの熱処理を受けることは濃度分布の変動等を招き望
ましくない。従って、用いる製造プロセスによっては、
上記のような問題を回避するため、最初にＣＶＤ酸化膜
４５をパターニングした後、そのパターニングされたＣ
ＶＤ酸化膜４５に対して自己整合的に第１のポリシリコ
ン層３７ａを形成するようにしても良い。このようにす
ることで、第１のポリシリコン層３７ａの形成（及びゲ
ート絶縁膜３９の形成）が上記の場合よりも遅らすこと
が可能となり、注入されたイオンの受ける熱処理はその
分だけ減ることになる。
（ｄ）に示すように、最初に第１のポリシリコン層３７
ａのパターニングした後、そのパターニングされた第１
のポリシリコン層３７ａに対して自己整合的にＣＶＤ酸
化膜４５を形成している。そのため、第１のポリシリコ
ン層３７ａの堆積、延いてはゲート絶縁膜３９の形成が
製造工程の非常に早い段階で行われることになる。この
ことは、通常、ゲート絶縁膜３９の形成前に行われるチ
ャネルイオン注入が非常に早い段階で行われることを意
味するが、チャネルイオン注入はＭＯＳトランジスタの
特性を決定する非常に重要なものであり、注入後あまり
多くの熱処理を受けることは濃度分布の変動等を招き望
ましくない。従って、用いる製造プロセスによっては、
上記のような問題を回避するため、最初にＣＶＤ酸化膜
４５をパターニングした後、そのパターニングされたＣ
ＶＤ酸化膜４５に対して自己整合的に第１のポリシリコ
ン層３７ａを形成するようにしても良い。このようにす
ることで、第１のポリシリコン層３７ａの形成（及びゲ
ート絶縁膜３９の形成）が上記の場合よりも遅らすこと
が可能となり、注入されたイオンの受ける熱処理はその
分だけ減ることになる。
【００３２】第２の実施の形態 図４は、本発明の第２の実施の形態に係る半導体装置の
断面構造を示す図である。図４に示す実施の形態は、こ
の発明を同一基板上に形成されたｎ型ＭＯＳトランジス
タ及びキャパシタに適用したものである。
断面構造を示す図である。図４に示す実施の形態は、こ
の発明を同一基板上に形成されたｎ型ＭＯＳトランジス
タ及びキャパシタに適用したものである。
【００３３】図４において、このｎ型ＭＯＳトランジス
タ及びキャパシタは、共に同一のｐ型シリコン基板３５
上に形成されている。まず、ｎ型ＭＯＳトランジスタ
は、上記第１の実施の形態同様、そのゲート電極３７は
ゲート絶縁膜３９を介してシリコン基板３５上に形成さ
れ、ソース領域４１及びドレイン領域４３がゲート電極
３７をはさみ込むようにシリコン基板３５中に対向する
ように形成されている。
タ及びキャパシタは、共に同一のｐ型シリコン基板３５
上に形成されている。まず、ｎ型ＭＯＳトランジスタ
は、上記第１の実施の形態同様、そのゲート電極３７は
ゲート絶縁膜３９を介してシリコン基板３５上に形成さ
れ、ソース領域４１及びドレイン領域４３がゲート電極
３７をはさみ込むようにシリコン基板３５中に対向する
ように形成されている。
【００３４】ゲート電極３７は、ゲート絶縁膜３９上に
形成される第１のポリシリコンゲート３７ａと、第１の
ポリシリコンゲート３７ａ上に形成される第２のポリシ
リコンゲート３７ｂとから構成されている。
形成される第１のポリシリコンゲート３７ａと、第１の
ポリシリコンゲート３７ａ上に形成される第２のポリシ
リコンゲート３７ｂとから構成されている。
【００３５】一方、キャパシタは、上記ｎ型ＭＯＳトラ
ンジスタのゲート電極３７を構成する第１のポリシリコ
ンゲート３７ａを下部電極に、第２のポリシリコンゲー
ト３７ｂを上部電極にそれぞれ用いている。
ンジスタのゲート電極３７を構成する第１のポリシリコ
ンゲート３７ａを下部電極に、第２のポリシリコンゲー
ト３７ｂを上部電極にそれぞれ用いている。
【００３６】そして、このように形成されたトランジス
タとキャパシタは、上記第１の実施の形態同様、ＣＶＤ
酸化膜４５と、ＣＶＤ酸化膜４５下のシリコン基板３５
中に形成されたチャネルストップ領域４７とからなるフ
ィールド領域により他のトランジスタ、素子等から分離
されている。
タとキャパシタは、上記第１の実施の形態同様、ＣＶＤ
酸化膜４５と、ＣＶＤ酸化膜４５下のシリコン基板３５
中に形成されたチャネルストップ領域４７とからなるフ
ィールド領域により他のトランジスタ、素子等から分離
されている。
【００３７】図４に示す構造は、図５に示すような製造
方法で製造すればよい。なお、図４に示す構造の製造方
法は、上記図１に示す構造の製造方法である図２（ａ）
〜（ｄ）までは同様であるので、ここでは、それ以降の
製造方法について説明する。図５（ａ）に示すように、
第１のポリシリコン層３７ａが露出したシリコン基板３
５全面に例えば熱酸化法による薄い酸化膜５５、ＣＶＤ
法によるＳｉ3Ｎ4膜５７を順次形成する。この酸化膜５
５とＳｉ3Ｎ4膜５７（以下、ＯＮ膜と呼ぶ）は上記キャ
パシタ絶縁膜として用いられるものである。また、この
ＯＮ膜以外にもＴａ2Ｏ5等の高誘電率絶縁膜も用いられ
る。
方法で製造すればよい。なお、図４に示す構造の製造方
法は、上記図１に示す構造の製造方法である図２（ａ）
〜（ｄ）までは同様であるので、ここでは、それ以降の
製造方法について説明する。図５（ａ）に示すように、
第１のポリシリコン層３７ａが露出したシリコン基板３
５全面に例えば熱酸化法による薄い酸化膜５５、ＣＶＤ
法によるＳｉ3Ｎ4膜５７を順次形成する。この酸化膜５
５とＳｉ3Ｎ4膜５７（以下、ＯＮ膜と呼ぶ）は上記キャ
パシタ絶縁膜として用いられるものである。また、この
ＯＮ膜以外にもＴａ2Ｏ5等の高誘電率絶縁膜も用いられ
る。
【００３８】次に、図５（ｂ）に示すように、Ｓｉ3Ｎ4
膜５７上にレジスト材を塗布した後、パターニングして
ｎ型ＭＯＳトランジスタが形成される領域を除去したレ
ジストパターン５９を形成する。そして、このレジスト
パターン５９をエッチングマスクとして上記ＯＮ膜をＲ
ＩＥ法によりエッチングする。
膜５７上にレジスト材を塗布した後、パターニングして
ｎ型ＭＯＳトランジスタが形成される領域を除去したレ
ジストパターン５９を形成する。そして、このレジスト
パターン５９をエッチングマスクとして上記ＯＮ膜をＲ
ＩＥ法によりエッチングする。
【００３９】次に、図５（ｃ）に示すように、上記第１
の実施の形態同様、シリコン基板３５全面に第２のポリ
シリコン層３７ｂを堆積する。そして、第２のポリシリ
コン層３７ｂ上にレジスト材を塗布した後、パターニン
グしてゲート電極となる部分以外を除去したレジストパ
ターン６１を形成する。
の実施の形態同様、シリコン基板３５全面に第２のポリ
シリコン層３７ｂを堆積する。そして、第２のポリシリ
コン層３７ｂ上にレジスト材を塗布した後、パターニン
グしてゲート電極となる部分以外を除去したレジストパ
ターン６１を形成する。
【００４０】そして、図５（ｄ）に示すように、このレ
ジストパターン６１をエッチングマスクとして第１のポ
リシリコン層３７ａ及び第２のポリシリコン層３７ｂを
ＲＩＥ法により同時にエッチングする。
ジストパターン６１をエッチングマスクとして第１のポ
リシリコン層３７ａ及び第２のポリシリコン層３７ｂを
ＲＩＥ法により同時にエッチングする。
【００４１】最後に、イオン注入法によりソース領域及
びドレイン領域を形成すれば、図４に示すｎ型ＭＯＳト
ランジスタ及びキャパシタが同一シリコン基板上に形成
されることになる。
びドレイン領域を形成すれば、図４に示すｎ型ＭＯＳト
ランジスタ及びキャパシタが同一シリコン基板上に形成
されることになる。
【００４２】このように、上記第２の実施の形態によれ
ば、従来と比べて大幅な製造工程の増加を招くことな
く、同一基板上にＭＯＳトランジスタとキャパシタを形
成することができる。また、キャパシタに関して言え
ば、上部電極と下部電極の間のキャパシタ絶縁膜を平坦
に形成しているので、電極間の耐圧を増大させ、信頼性
の向上を図ることができる。
ば、従来と比べて大幅な製造工程の増加を招くことな
く、同一基板上にＭＯＳトランジスタとキャパシタを形
成することができる。また、キャパシタに関して言え
ば、上部電極と下部電極の間のキャパシタ絶縁膜を平坦
に形成しているので、電極間の耐圧を増大させ、信頼性
の向上を図ることができる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
微細化に対応する高い寸法精度と不純物領域の深さの縮
小を実現することができる。
微細化に対応する高い寸法精度と不純物領域の深さの縮
小を実現することができる。
【００４４】また、ゲート電極形成時のオーバーエッチ
ングが抑制され、信頼性の高い半導体装置を提供するこ
とができる。
ングが抑制され、信頼性の高い半導体装置を提供するこ
とができる。
【００４５】さらに、２層の電極層によりキャパシタを
形成する場合であっても、工程の増加を招くことなく、
耐圧及び高信頼性のキャパシタを提供することが可能と
なる。
形成する場合であっても、工程の増加を招くことなく、
耐圧及び高信頼性のキャパシタを提供することが可能と
なる。
【００４６】そして、本発明をＭＯＳ型固体撮像装置に
適用すれば、従来のＬＯＣＯＳ構造のような熱酸化膜に
よる素子分離を行わないので、受光部のリーク電流を抑
制することができる。それにより、高信頼性の固体撮像
装置を提供することが可能となる。
適用すれば、従来のＬＯＣＯＳ構造のような熱酸化膜に
よる素子分離を行わないので、受光部のリーク電流を抑
制することができる。それにより、高信頼性の固体撮像
装置を提供することが可能となる。
【図１】本発明の第１の実施の形態に係る半導体装置の
構造を示す図である。
構造を示す図である。
【図２】図１の半導体装置の製造方法を示す図である
（その１）。
（その１）。
【図３】図１の半導体装置の製造方法を示す図である
（その２）。
（その２）。
【図４】本発明の第２の実施の形態に係る半導体装置の
構造を示す図である。
構造を示す図である。
【図５】図４の半導体装置の製造方法を示す図である。
【図６】従来の素子分離構造の製造方法を示す図であ
る。
る。
【図７】従来の素子分離構造の問題点を説明するための
図である。
図である。
【図８】従来の他の素子分離構造の製造方法を示す図で
ある。
ある。
【図９】従来の他の素子分離構造の問題点を説明するた
めの図である。
めの図である。
【図１０】従来の他の素子分離構造にゲート電極を形成
する製造方法を示す図である。
する製造方法を示す図である。
【図１１】従来の他の素子分離構造の問題点を説明する
ための図である。
ための図である。
１、３５ シリコン基板 ３、１７、５５ 熱酸化膜 ５、５７ ＣＶＤＳｉ3Ｎ4膜 ７、２１、２３、３１、４９、５３ フォトレジスト
（レジストパターン） ９、５１ チャネルストッパ用のイオン １１、２５、４７ チャネルストップ領域 １３ フィールド酸化膜 １５ 素子領域 １９、４５ ＣＶＤ酸化膜 ２７、３９ ゲート酸化膜（ゲート絶縁膜） ２９ ポリシリコン膜 ３３ ポリシリコン残渣 ３７ ゲート電極 ４１ ソース領域 ４３ ドレイン領域
（レジストパターン） ９、５１ チャネルストッパ用のイオン １１、２５、４７ チャネルストップ領域 １３ フィールド酸化膜 １５ 素子領域 １９、４５ ＣＶＤ酸化膜 ２７、３９ ゲート酸化膜（ゲート絶縁膜） ２９ ポリシリコン膜 ３３ ポリシリコン残渣 ３７ ゲート電極 ４１ ソース領域 ４３ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/146
Claims (6)
- 【請求項１】 半導体基板の少なくとも一部の上部に形
成された第１の絶縁層と、 前記半導体基板の少なくとも一部の上部に薄い第２の絶
縁層を介して形成された第１の多結晶シリコン層、前記
第１の多結晶シリコン層の上部及び前記第１の絶縁層の
少なくとも一部の上部に形成された第２の多結晶シリコ
ン層、からなるゲート電極とを少なくとも具備すること
を特徴とする半導体装置。 - 【請求項２】 半導体基板の少なくとも一部の上部に形
成された第１の絶縁層と、 前記半導体基板の少なくとも一部の上部に薄い第２の絶
縁層を介して形成された第１の多結晶シリコン層、前記
第１の多結晶シリコン層の上部及び前記第１の絶縁層の
少なくとも一部の上部に形成された第２の多結晶シリコ
ン層、からなるゲート電極と、 前記第１の多結晶シリコン層、前記第１の多結晶シリコ
ン層の上部に形成された薄い第３の絶縁層、前記第１の
多結晶シリコン層の少なくとも一部の上部に前記第３の
絶縁層を介して形成された前記第２の多結晶シリコン
層、からなるキャパシタとを少なくとも具備することを
特徴とする半導体装置。 - 【請求項３】 半導体基板上に所定の形状を有する第１
の多結晶シリコン層を薄い絶縁層を介して形成する工程
と、 前記所定の形状を有する第１の多結晶シリコン層に対し
て自己整合的に素子分離用不純物領域を形成する工程
と、 厚い絶縁層を全面に堆積する工程と、 前記厚い絶縁層を前記第１の多結晶シリコン層の上面が
表出するまで前記厚い絶縁層に対して垂直に除去する工
程と、 第２の多結晶シリコン層を全面に堆積する工程と、 前記第１の多結晶シリコン層と前記第２の多結晶シリコ
ン層を加工し、前記半導体基板の少なくとも一部の上部
に前記薄い絶縁膜を介して形成された第１の多結晶シリ
コン層及び前記第１の多結晶シリコン層の上部及び前記
厚い絶縁膜の少なくとも一部の上部に形成された第２の
多結晶シリコン層からなるゲート電極を形成する工程と
を少なくとも具備することを特徴とする半導体装置の製
造方法。 - 【請求項４】 半導体基板上に所定の形状を有する第１
の多結晶シリコン層を薄い第１の絶縁層を介して形成す
る工程と、 前記所定の形状を有する第１の多結晶シリコン層に対し
て自己整合的に素子分離用不純物領域を形成する工程
と、 厚い絶縁層を全面に堆積する工程と、 前記厚い絶縁層を前記第１の多結晶シリコン層の上面が
表出するまで前記厚い絶縁層に対して垂直に除去する工
程と、 薄い第２の絶縁層を全面に形成する工程と、 前記第２の絶縁膜を前記第１の多結晶シリコン層の上部
に選択的に残す工程と、 前記第１の多結晶シリコン層と前記第２の多結晶シリコ
ン層を加工し、前記半導体基板の少なくとも一部の上部
に前記薄い絶縁膜を介して形成された第１の多結晶シリ
コン層と前記第１の多結晶シリコン層の上部及び前記厚
い絶縁膜の少なくとも一部の上部に形成された第２の多
結晶シリコン層とからなるゲート電極と、前記第１の多
結晶シリコン層と前記第１の多結晶シリコン層の上部に
形成された前記第２の絶縁層と前記第１の多結晶シリコ
ン層の少なくとも一部の上部に前記第２の絶縁層を介し
て形成された前記第２の多結晶シリコン層とからなるキ
ャパシタを形成する工程とを少なくとも具備することを
特徴とする半導体装置の製造方法。 - 【請求項５】 前記厚い絶縁層の除去は、全面異方性エ
ッチングにより行うことを特徴とする請求項３又は４記
載の半導体装置の製造方法。 - 【請求項６】 前記厚い絶縁層の除去は、化学的機械研
磨により行うことを特徴とする請求項３又は４記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040458A JPH11238881A (ja) | 1998-02-23 | 1998-02-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040458A JPH11238881A (ja) | 1998-02-23 | 1998-02-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238881A true JPH11238881A (ja) | 1999-08-31 |
Family
ID=12581212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10040458A Pending JPH11238881A (ja) | 1998-02-23 | 1998-02-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250934A (ja) * | 1999-12-28 | 2001-09-14 | Hynix Semiconductor Inc | キャパシタ構造を有するイメージセンサ及びその製造方法 |
| JP2004111488A (ja) * | 2002-09-13 | 2004-04-08 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型撮像装置およびこれを組み込んだカメラ |
| US7205593B2 (en) | 2002-09-13 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | MOS image pick-up device and camera incorporating the same |
-
1998
- 1998-02-23 JP JP10040458A patent/JPH11238881A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250934A (ja) * | 1999-12-28 | 2001-09-14 | Hynix Semiconductor Inc | キャパシタ構造を有するイメージセンサ及びその製造方法 |
| JP2004111488A (ja) * | 2002-09-13 | 2004-04-08 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型撮像装置およびこれを組み込んだカメラ |
| US7205593B2 (en) | 2002-09-13 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | MOS image pick-up device and camera incorporating the same |
| USRE41867E1 (en) | 2002-09-13 | 2010-10-26 | Panasonic Corporation | MOS image pick-up device and camera incorporating the same |
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