JP3746907B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フォトリソグラフィ工程における加工精度を向上させるために反射防止膜を形成する工程を有する半導体装置の製造方法に関し、特に半導体基板に容量素子及びトランジスタを集積化した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図１１〜図１３は、容量素子及びＭＯＳ（Metal Oxide Semiconductor ）トランジスタを有する半導体装置の従来の製造方法を工程順に示す断面図である。
【０００３】
まず、図１１（ａ）に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、半導体基板６１の素子分離領域にフィールド酸化膜６２を形成する。また、熱酸化法により、半導体基板６１のトランジスタ形成領域の表面にゲート酸化膜６３を形成する。
【０００４】
その後、半導体基板６１の上側全面に、容量素子の下部電極（以下、容量下部電極という）及びトランジスタのゲート電極となる多結晶シリコン膜６４を形成し、この多結晶シリコン膜６４に高濃度に不純物を導入して導電性を付与する。
【０００５】
次に、多結晶シリコン膜６４の上に、容量素子の誘電体膜（以下、容量誘電体膜という）となるシリコン酸化膜６５を形成し、その上に容量素子の上部電極（以下、容量上部電極という）となる多結晶シリコン膜６６を形成する。そして、この多結晶シリコン膜６６に不純物を高濃度に導入して導電性を付与する。
【０００６】
次に、図１１（ｂ）に示すように、多結晶シリコン膜６６の上に、容量上部電極の形状を画定するためのレジストパターン６７を形成する。そして、このレジストパターン６７をマスクとして多結晶シリコン膜６６及びシリコン酸化膜６５をエッチングすることにより、容量誘電体膜６５ａ及び容量上部電極６６ａを形成する。その後、レジストパターン６７を除去する。
【０００７】
次に、図１２（ａ）に示すように、半導体基板６１の上側全面に反射防止膜６８を形成し、この反射防止膜６８により多結晶シリコン膜６４及び容量上部電極６６ａを覆う。そして、この反射防止膜６１の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、容量下部電極及びＭＯＳトランジスタのゲート電極の形状を画定するためのレジストパターン６９を形成する。
【０００８】
次に、レジストパターン６９をマスクとして反射防止膜６８及び多結晶シリコン膜６４をエッチングすることにより、図１２（ｂ）に示すように、容量下部電極６４ａ及びゲート電極６４ｂを形成する。その後、レジストパターン６９を除去した後、半導体基板６１のゲート電極６４ｂの両側部分に不純物を浅くかつ低濃度にイオン注入して、ＬＤＤ（Lightly Dopes Drain)拡散層７０を自己整合的に形成する。
【０００９】
次に、半導体基板６１の上側全面にシリコン酸化膜を厚く形成し、このシリコン酸化膜を異方性エッチングする。これにより、図１３（ａ）に示すように、容量下部電極６４ａの側方、容量上部電極６６ａの側方及びゲート電極６４ｂの側方のみにシリコン酸化膜が残存して、スペーサ７１が形成される。その後、半導体基板６１のゲート電極６４ｂの両側部分に不純物を比較的高濃度にイオン注入して、ＭＯＳトランジスタのソース及びドレインとなる不純物拡散領域７２を自己整合的に形成する。
【００１０】
次いで、図１３（ｂ）に示すように、容量上部電極６６ａ、容量下部電極６４ａ及びゲート電極６４ｂの上の反射防止膜６８を除去する。その後、層間絶縁膜及び配線（いずれも図示せず）を形成して、容量素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
近年、半導体装置のより一層の高集積化が要望されており、それに伴ってＭＯＳトランジスタのゲート電極等も微細化される傾向にある。そのために、フォトリソグラフィ工程で使用される光源として、ＫｒＦ光源やＡｒＦ光源が用いられるようになった。また、これらの光源を使用したときに有効な反射防止膜として、シリコンリッチなシリコン窒化膜又はシリコン酸窒化膜が使用される。
【００１２】
しかしながら、シリコンリッチなシリコン窒化膜やシリコン酸窒化膜は、絶縁性が十分とはいえない。半導体基板にトランジスタしか形成しないときはスペーサを形成した後に全ての反射防止膜を除去してしまうため問題となることはないが、前述したように容量素子を形成する場合は、図１３（ｂ）に示すように容量上部電極６６ａの側方に反射防止膜６８が必然的に残存する。このため、この反射防止膜６８がシリコンリッチなシリコン酸化膜又はシリコン窒化膜からなる場合、反射防止膜６８を介して容量素子の上部電極６６ａと下部電極６４ａとの間で電流リークが発生したり、耐圧不良の原因となる。
【００１３】
スペーサ７１を形成する前に反射防止膜６８を除去してしまうことも考えられる。シリコン窒化膜又はシリコン酸窒化膜の除去は、一般的に熱リン酸を用いたウェットエッチングにより行われる。しかし、スペーサ７１を形成する前にシリコン窒化膜又はシリコン酸窒化膜からなる反射防止膜６８を除去しようとすると、エッチング時に、ポリシリコンからなる容量上部電極６６ａ、容量下部電極６４ａ及びゲート電極６４ｂ等にダメージを与えたり、半導体基板６１のＭＯＳ界面を汚染して、トランジスタの特性や容量素子の特性が低下するおそれが有り、好ましくない。また、反射防止膜６８をスペーサ形成時まで残しておくことは、スペーサ形成時の異方性エッチングにおいてトランジスタ及び容量へのダメージを軽減する効果も期待できて都合がよい。従って、反射防止膜はスペーサ形成後に除去することが好ましい。
【００１４】
以上から本発明の目的は、反射防止膜による絶縁不良を防止するとともに、スペーサ形成時まで反射防止膜を残し、スペーサ形成時のエッチング工程においてＭＯＳトランジスタ及び容量素子にダメージを与えることが回避できる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
【００１６】
上記した課題は、図１〜図４に例示するように、容量素子とトランジスタとを備えた半導体装置の製造方法において、半導体基板１１の上に第１の絶縁膜（１２，１３）を形成する工程と、前記第１の絶縁膜（１２，１３）の上に第１の導電膜（１４）を形成する工程と、前記第１の導電膜（１４）の上に第２の絶縁膜（１５）を形成する工程と、前記第２の絶縁膜（１５）の上に第２の導電膜（１６）を形成する工程と、前記第２の導電膜（１６）をパターニングして容量素子の上部電極（１６ａ）を形成する工程と、前記第２の絶縁膜（１５）をパターニングして前記上部電極（１６ａ）の下に前記容量素子の誘電体膜（１５ａ）を、前記上部電極（１６ａ）よりも大きい形状に形成する工程と、前記容量素子の誘電体膜（１５ａ）を前記上部電極（１６ａ）よりも大きい形状に形成した後、前記半導体基板（１１）の上側全面に反射防止膜（１９）を形成する工程と、前記反射防止膜（１９）の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、前記容量素子の下部電極及び前記トランジスタのゲート電極の形状を画定するレジストパターン（２０）を形成する工程と、前記レジストパターン（２０）をマスクとして前記反射防止膜（１９）及び前記第１の導電膜（１４）をパターニングし、前記容量素子の下部電極（１４ａ）及び前記トランジスタのゲート電極（１４ｂ）を形成する工程と、前記レジストパターン（２０）を除去した後、前記容量素子の上部電極（１６ａ）及び前記トランジスタのゲート電極（１４ｂ）の上に残存する前記反射防止膜（１９）を除去する工程と、前記半導体基板（１１）の前記ゲート電極（１４ｂ）の両側部分に不純物を導入して、前記トランジスタのソース及びドレイン（２３）を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１７】
上記した課題は、図８〜図１０に例示するように、容量素子とトランジスタとを備えた半導体装置の製造方法において、半導体基板（４１）の上に絶縁膜（４２，４３）を形成する工程と、前記絶縁膜（４２，４３）の上に非晶質シリコン又は多結晶シリコンからなるシリコン膜（４４）を形成する工程と、前記シリコン膜（４４）の容量素子誘電体膜形成領域に不純物を選択的に導入する工程と、 前記シリコン膜（４４）の表面を熱酸化させて、前記不純物を導入した部分に他の部分よりも厚い酸化膜（４６ａ）を形成する工程と、前記酸化膜（４６ａ）を形成した後、前記半導体基板（４１）の上側全面に導電膜（４７）を形成する工程と、前記導電膜（４７）をパターニングして前記容量素子の上部電極（４７ａ）を形成するとともに、前記熱酸化で形成した酸化膜（４６，４６ａ）のうち前記不純物が導入された部分（４６ａ）を前記容量素子の誘電体膜として残し、他の部分（４６）の酸化膜を除去する工程と、前記不純物が導入された部分（４６ａ）を前記容量素子の誘電体膜として残し、他の部分（４６）の酸化膜を除去した後、前記半導体基板（４１）の上側全面に反射防止膜（４９）を形成する工程と、前記反射防止膜（４９）の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、前記容量素子の下部電極及びトランジスタのゲート電極の形状を画定するレジストパターン（５０）を形成する工程と、前記レジストパターン（５０）をマスクとして前記シリコン膜（４４）及び前記反射防止膜（４９）をパターニングし、前記容量素子の下部電極（４４ａ）及び前記トランジスタのゲート電極（４４ｂ）を形成する工程と、前記上部電極（４７ａ）及び前記ゲート電極（４４ｂ）の上に残存する前記反射防止膜（４９）を除去する工程と、前記半導体基板（４１）の前記ゲート電極（４４ｂ）の両側部分に不純物を導入して、前記トランジスタのソース及びドレイン（５２）を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１８】
以下、本発明の作用について説明する。
【００１９】
本発明においては、容量素子の誘電体膜となる第２の絶縁膜の上に第２の導電膜を形成し、この第２の導電膜をパターニングして、容量素子の上部電極を形成する。その後、前記第２の絶縁膜をパターニングして、上部電極の下に該上部電極よりも大きい形状の誘電体膜を形成する。次いで、誘電体膜の下方の導電膜をパターニングして、容量素子の下部電極を形成する。
【００２０】
このように、誘電体膜をその上の上部電極よりも大きい形状に形成するので、下部電極の上方に絶縁性が低い反射防止膜が残存しても、誘電体膜により上部電極と下部電極との間の絶縁性が確保される。
【００２１】
ＬＤＤ構造のＭＯＳトランジスタの場合、ゲート電極の側方に絶縁性のスペーサが形成される。この場合、容量素子の上部電極及び下部電極の側方にも必然的にスペーサが形成される。前記誘電体膜の大きさは、このスペーサの幅と露光時の位置合わせ精度とを考慮して決めることが好ましい。
【００２２】
容量素子の下部電極及びトランジスタのゲートとなる第１の導電膜、並びに容量素子の上部電極となる第２の導電膜は、例えばノンドープの非晶質シリコン又は多結晶シリコンからなるシリコン膜を形成した後に、このシリコン膜に不純物を導入することにより導電性を付与することにより形成する。また、第１の導電膜及び第２の導電膜は、不純物が導入されたシリコンを堆積させて形成してもよい。
【００２３】
容量素子の誘電体膜となる第２の絶縁膜としては、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層体、及びタンタル酸化膜等の高誘電体膜を用いることができる。
【００２４】
また、フォトレジストを露光する光源としてＫｒＦ光源又はＡｒＦ光源を使用する場合、反射防止膜として、シリコン膜、シリコンリッチなシリコン窒化膜、シリコンリッチなシリコン酸窒化膜などを使用することができる。反射防止膜として機能するためには、屈折率が２．３以上であることが必要になる。通常のシリコン窒化膜（絶縁性良好な膜）は屈折率が約２．０（±０．１）であるのに対し、屈折率が２．３以上のシリコン窒化膜又はシリコン酸窒化膜ならばＫｒＦやＡｒＦ光源に対する反射防止膜として十分に機能する。また、シリコンのみからなる膜を反射防止膜として使用することも可能である。シリコンのみからなる膜の場合、屈折率は３．８となる。
【００２５】
反射防止膜として、シリコン膜、シリコンリッチなシリコン窒化膜、又はシリコンリッチなシリコン酸窒化膜を用いた場合、反射防止膜はリン酸又はリン酸混合液を使用してウェットエッチングにより除去することができる。
【００２６】
本発明の他の半導体装置の製造方法においては、絶縁膜の上に非晶質シリコン又は多結晶シリコンからなるシリコン膜を形成し、このシリコン膜に不純物を選択的に導入した後、シリコン膜の表面を熱酸化させる。不純物が導入された部分は他の部分よりも酸化レートが高くなり、その結果不純物が導入された部分に他の部分よりも厚い酸化膜が形成される。
【００２７】
その後、厚く形成された酸化膜の上に容量素子の上部電極を形成するとともに、不純物が導入されたなかった部分の酸化膜を除去する。これにより、上部電極の下側に残った酸化膜が容量素子の誘電体膜となる。次いで、前記シリコン膜をパターニングして、容量素子の下部電極を形成する。
【００２８】
この場合も、上部電極の下側に上部電極よりも大きい形状の誘電体膜が存在するので、上部電極の側方に反射防止膜が残っても、上部電極と下部電極との間の絶縁性を確保することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３０】
（第１の実施の形態）
図１〜図４は本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００３１】
まず、図１（ａ）に示すように、ＬＯＣＯＳ法により、半導体基板１１の素子分離領域に、厚さが約３００ｎｍのフィールド酸化膜１２を形成する。また、熱酸化法により、半導体基板１１のトランジスタ形成領域上に、厚さが約５０ｎｍのゲート酸化膜１３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板１１の上側全面にノンドープ多結晶シリコンを堆積させて、厚さが約１５０ｎｍの多結晶シリコン膜１４を形成する。そして、この多結晶シリコン膜１４にＮ型不純物であるリンを例えば気相拡散によって導入し、多結晶シリコン膜１４に導電性を付与する。
【００３２】
その後、多結晶シリコン膜１４の上に、容量素子の誘電体膜となるシリコン酸化膜１５を約３０ｎｍの厚さに形成する。このシリコン酸化膜１５は、例えば約７５０〜８００℃の温度条件でＣＶＤ法により形成することができる。また、容量素子の誘電体膜は、上記のシリコン酸化膜１５に替えて、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造としてもよい。また、容量素子の誘電体膜として、タンタル酸化膜等の高誘電体膜を使用することもできる。
【００３３】
次に、ＣＶＤ法により、シリコン酸化膜１５の上にノンドープ多結晶シリコンを堆積させ、厚さが約１５０ｎｍの多結晶シリコン膜１６を形成する。そして、この多結晶シリコン膜１６にリンを導入して導電性を付与する。なお、本実施の形態においては、上述の如くシリコン膜１４，１６を多結晶シリコンにより形成するが、シリコン膜１４，１６を非晶質シリコンにより形成してもよい。また、ＣＶＤ法により、基板１１の上側に不純物が導入された多結晶又は非晶質シリコン膜を成長させることにより、導電性シリコン膜を形成してもよい。更に、これらの多結晶シリコン又は非晶質シリコンの膜と他の導電膜（金属膜等）との積層構造としてもよい。
【００３４】
次に、図１（ｂ）に示すように、シリコン膜１６の上に、容量上部電極の形状を画定するためのレジストパターン１７を形成する。そして、このレジストパターン１７をマスクとして、シリコン膜１６をドライエッチングし、容量上部電極１６ａを形成する。シリコン膜１６のドライエッチングには、例えば塩素系ガス（Ｃｌ2 ／Ｏ2 ）又はＨＢｒガスを使用する。その後、レジストパターン１７を除去する。
【００３５】
次に、図２（ａ）に示すように、容量上部電極１６ａを覆うレジストパターン１８を形成する。この場合、容量上部電極１６ａのエッジとレジストパターン１８のエッジとの間隔（水平方向の間隔）は、後述するスペーサ２２の幅とフォトリソグラフィ工程のマスク位置合わせ精度とを合わせた値以上の値とする。例えば、容量上部電極１６ａのエッジとレジストパターン１８のエッジとの間隔は１μｍ程度とする。
【００３６】
その後、レジストパターン１８をマスクとして、シリコン酸化膜１５を、例えばフッ酸系のウェットエッチングによって除去する。これにより、レジストパターン１８の下方に残存したシリコン酸化膜１５が容量誘電体膜１５ａとなる。その後、レジストパターン１８を除去する。
【００３７】
次に、図２（ｂ）に示すように、半導体基板１１の上側全面に、反射防止膜として、シリコンリッチなシリコン窒化膜１９をプラズマＣＶＤ法によって約３０ｎｍの厚さに形成する。そして、このシリコン窒化膜１９の上にフォトレジストを塗布し、該フォトレジストをＫｒＦ光源又はＡｒＦ光源を用いた露光機で選択露光した後、現像処理して、容量下部電極及びトランジスタのゲート電極の形状を画定するためのレジストパターン２０を形成する。
【００３８】
なお、反射防止膜としては、上記したシリコンリッチなシリコン窒化膜に替えて、シリコン膜又はシリコンリッチなシリコン酸窒化膜を使用することができる。シリコン窒化膜及びシリコン酸窒化膜は、いずれもシリコン含有量が多くなると屈折率が大きくなる。シリコンリッチなシリコン窒化膜とは、屈折率が２．３〜３．８のシリコン窒化膜をいう。また、シリコンリッチなシリコン酸窒化膜とは屈折率が２．３〜３．８のシリコン酸窒化膜をいう。
【００３９】
次に、レジストパターン２０をマスクとして異方性ドライエッチングを施し、図３（ａ）に示すように、シリコン窒化膜１９及び多結晶シリコン膜１４をパターニングする。このとき、シリコン酸化物からなる容量誘電体膜１５ａをハードマスクとして、自己整合的に容量下部電極１４ａが形成される。その後、レジストパターン２０を除去する。そして、半導体基板１１のゲート電極１４ｂの両側部分に不純物を浅くかつ低濃度に導入して、ＬＤＤ拡散層２１を形成する。
【００４０】
次に、図３（ｂ）に示すように、半導体基板１１の上側全面に厚さが約１５０ｎｍのシリコン酸化膜を形成し、リアクティブイオンエッチングによる異方性エッチングを施すことによって、シリコン酸化物からなるスペーサ２２をトランジスタのゲート電極１４ｂの側方、容量上部電極１６ａの側方、及び容量下部電極１４ａの側方にそれぞれ形成する。
【００４１】
次いで、図４に示すように、熱リン酸（又は、リン酸混合液）によるウェットエッチングを施して、半導体基板１１の上側に露出しているシリコン窒化膜１９を除去する。その後、半導体基板１１のゲート電極１４ｂの両側部分に不純物を導入して、ＭＯＳトランジスタのソース及びドレインとなる不純物拡散領域２３を自己整合的に形成する。
【００４２】
そして、公知の方法により層間絶縁膜及び配線（いずれも図示せず）等を形成する。これにより、容量素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００４３】
本実施の形態においては、容量上部電極１６ａの側方に、容量上部電極１６ａと接触するシリコンリッチなシリコン窒化膜１９が残るが、このシリコン窒化膜１９と容量下部電極１４ａとの間には容量誘電体膜１５ａが介在する。このため、容量上部電極１６ａと容量下部電極１４ａとの間の絶縁性が確実に確保され、耐圧不良や電流リークの発生を防止することができる。また、スペーサ２２を形成するときには多結晶シリコンからなる上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがシリコン窒化膜（反射防止膜）１９で覆われているので、リン酸を用いたウェットエッチング時にこれらの上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがダメージを受けることが回避される。
【００４４】
（第２の実施の形態）
図５〜図７は本発明の第２の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００４５】
第１の実施の形態の図１（ａ），（ｂ）で説明したのと同様の工程を経て、図５（ａ）に示すように、半導体基板１１の上にフィールド酸化膜１２、ゲート酸化膜１３、多結晶シリコン膜１４、シリコン酸化膜及び容量上部電極１６ａを形成し、前記シリコン酸化膜の上にレジストパターン１８を形成する。そして、このレジストパターンをマスクとして前記シリコン酸化膜をパターニングし、容量誘電体膜１５ａを形成する。
【００４６】
その後、レジスト膜１８を除去した後、図５（ｂ）に示すように、半導体基板１１の上側全面に反射防止膜としてシリコンリッチなシリコン窒化膜３１を形成する。そして、このシリコン窒化膜３１の上にフォトレジストを塗布し、該フォトレジストをＫｒＦ又はＡｒＦ光源を用いた露光機で選択露光し、その後現像処理して、容量下部電極及びゲート電極の形状を画定するためのレジストパターン３２を形成する。この場合、レジストパターン３２は、そのエッジが容量誘電体膜１５ａのエッジよりも若干外側に位置するように設定する。
【００４７】
次に、レジストパターン３２をマスクとしてシリコン窒化膜３１及び多結晶シリコン膜１４をエッチングして、図６（ａ）に示すように、容量下部電極１４ａ及びゲート電極１４ｂを形成する。その後、レジストパターン３２を除去する。そして、半導体基板１１のデート電極１４ｂの両側部分に不純物を浅くかつ低濃度に導入して、ＬＤＤ拡散領域３３を形成する。
【００４８】
第１の実施の形態では、容量誘電体膜１５ａをハードマスクに容量下部電極１４ａを形成したのに対し、本実施の形態では、上述の如く、レジストパターン３２をマスクとして容量下部電極１４ａ及びゲート電極１４ｂを形成する。
【００４９】
次に、図６（ｂ）に示すように、半導体基板１１の上側全面に、ＣＶＤ法により厚さが約１５０ｎｍのシリコン酸化膜を形成し、そのシリコン酸化膜をリアクティブイオンエッチングにより異方性エッチングして、シリコン酸化物からなるスペーサ３４を、ゲート電極１４ｂの側方と、容量上部電極１６ａの側方と、容量下部電極１４ａの側方とにそれぞれ形成する。
【００５０】
次いで、図７に示すように、熱リン酸によるウェットエッチングにより、半導体基板１１の上側に露出しているシリコン窒化膜３１を除去する。そして、半導体基板１１のゲート電極１４ｂの両側部分に不純物を導入して、トランジスタのソース及びドレインとなる不純物拡散領域３５を自己整合的に形成する。その後、公知の方法により層間絶縁膜及び配線（図示せず）を形成する。これにより、容量素子とＭＯＳトランジスタとを有する半導体装置が完成する。
【００５１】
本実施の形態においても、容量上部電極１６ａの側部に容量上部電極１６ａと接触したシリコンリッチなシリコン窒化膜３１（反射防止膜）が残存する。しかし、このシリコン窒化膜３１と容量下部電極１４ａとの間には容量誘電体膜１５ａ（シリコン酸化膜）が介在するするため、第１の実施の形態と同様に、容量上部電極１６ａと容量下部電極１４ａとの間の絶縁性が確保され、耐圧不良や電流リークの発生を防止するという効果が得られる。また、スペーサ３４を形成するときには多結晶シリコンからなる上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがシリコン窒化膜（反射防止膜）３１で覆われているので、リン酸を用いたウェットエッチング時にこれらの上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがダメージを受けることを回避できる。
【００５２】
（第３の実施の形態）
図８〜１０は本発明の第３の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００５３】
まず、図８（ａ）に示すように、半導体基板４１の上に素子分離のためのフィールド酸化膜４２を約３００ｎｍの厚さに形成する。また、フィールド酸化膜４２に囲まれた半導体基板４１の表面を熱酸化法により酸化させて、厚さが約５０ｎｍのゲート酸化膜４３を形成する。
【００５４】
その後、半導体基板４１の上側全面に、ノンドープ多結晶シリコン膜４４を約１５０ｎｍの厚さに形成させる。そして、多結晶シリコン膜４４の上に、容量下部電極を形成すべき部分が開口されたレジストパターン４５を形成する。
【００５５】
そして、このレジストパターン４５の開口部を介して、多結晶シリコン膜４４に、例えばＮ型不純物であるリンを約１０15〜１０16個ｃｍ-2の濃度でイオン注入する。その後、レジストパターン４５を除去する。このとき、トランジスタを形成する際のゲート電極となる部分にもレジストパターン４５の開口部を設けておき、その部分の多結晶シリコン膜４４にもＮ型不純物を導入する。なお、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタでゲート電極部分に導入する不純物のタイプを変えるデュアルゲートトランジスタを形成する場合には、Ｎ型ＭＯＳトランジスタのゲート電極となる部分のみにレジストパターン４５の開口部を設けることで、その部分の多結晶シリコン膜４４にＮ型不純物を導入し、Ｐ型ＭＯＳトランジスタのゲート電極となる領域には別途レジスト等をマスクとしてＰ型不純物をその部分の多結晶シリコン膜４４に選択的に導入すればよい。
【００５６】
次に、温度が８００℃のウェット雰囲気で多結晶シリコン膜４４の表面を熱酸化させて、シリコン酸化膜４３を形成する。このとき、図８（ｂ）に示すように、多結晶シリコン膜４４のうちリンがイオン注入された領域では、不純物を導入した部分の酸化レートが高くなるいわゆる増速酸化現象により、他の領域よりもシリコン酸化膜が厚く形成される。例えば、不純物が導入されたところには厚さが約５０ｎｍのシリコン酸化膜４６ａが形成され、その他の部分では厚さが約５ｎｍのシリコン酸化膜４６が形成される。なお、熱処理時の温度が高温であると増速酸化現象が現われにくくなるため、熱処理時の温度は９００℃以下とすることが好ましい。
【００５７】
その後、シリコン酸化膜４６, ４６ａの上にノンドープ多結晶シリコン膜４７を形成する。このときの成膜条件は、多結晶シリコン膜４４のときと同様である。そして、この多結晶シリコン膜４７の全体に、例えばＮ型不純物であるリンを約１０15〜１０16個ｃｍ-2の濃度でイオン注入して導電性を付与する。
【００５８】
そして、多結晶シリコン膜４７の上に、容量上部電極の形状を画定するためのレジストパターン４８を形成する。このレジストパターン４８は、シリコン酸化膜４６ａの上方にシリコン酸化膜４６ａよりも若干小さなサイズで形成する。
【００５９】
次に、レジストパターン４８をマスクとして多結晶シリコン膜４７をエッチングすることにより、図９（ａ）に示すように、容量上部電極４７ａを形成する。その後、希釈フッ酸を使用して、増速酸化現象により厚く形成された部分のシリコン酸化膜４６ａが残り、他の部分のシリコン酸化膜４６が除去される条件でシリコン酸化膜４６をエッチングする。これにより残存したシリコン酸化膜４６ａが容量誘電体膜（以下、容量誘電体膜４６ａという）となる。
【００６０】
次に、半導体基板４１の上側全面に、反射防止膜として、プラズマＣＶＤ法により、厚さが約３０ｎｍのシリコンリッチなシリコン窒化膜４９を形成する。そして、このシリコン窒化膜４９の上にフォトレジストを塗布し、該フォトレジストをＫｒＦ光源又はＡｒＦ光源を用いた露光機で選択露光した後、現像処理して、容量下部電極及びトランジスタのゲート電極の形状を画定するためのレジストパターン５０を形成する。
【００６１】
次に、レジストパターン５０をマスクとしてシリコン窒化膜４９及び多結晶シリコン膜４４を異方性ドライエッチングし、図９（ｂ）に示すように、容量下部電極４４ａ及びゲート電極４４ｂを形成する。その後、レジストパターン５０を除去する。
【００６２】
その後、ゲート電極４４ｂの両側の半導体基板４１に不純物を浅くかつ低濃度に導入してＬＤＤ拡散層を形成する。そして、半導体基板４１の上側全面に、ＣＶＤ法によって厚さが約１５０ｎｍのシリコン酸化膜を形成し、このシリコン酸化膜に対しリアクティブイオンエッチングによる異方性エッチングを施すことにより、ゲート電極４４ｂの側方、容量上部電極４７ａの側方及び容量下部電極４４ａの側部にそれぞれスペーサ５１を形成する。
【００６３】
次いで、図１０に示すように、熱リン酸によるウェットエッチングを施して、半導体基板４１の上側に露出しているシリコン窒化膜４９を除去する。その後、ゲート電極４４ｂ及びその両側のスペーサ５１をマスクとしてゲート電極４４ｂの両側部分の半導体基板４１に不純物を高濃度にイオン注入してトランジスタのソース及びドレインとなる不純物拡散領域５２を形成する。そして、公知の方法により層間絶縁膜及び配線等を形成する。これにより、容量素子及びＭＯＳトランジスタを有する半導体装置が完成する。
【００６４】
本実施の形態においても、スペーサ５１の下には反射防止膜（シリコン窒化膜４９）が残存することになるが、容量誘電体膜４６ａがスペーサ５１の外側まで延在するために、容量上部電極４７ａと容量下部電極４４ａとの間の絶縁性が確保される。このため、本実施の形態においても、第１及び第２の実施の形態と同様の効果が得られる。
【００６５】
近年、トランジスタを例えば２．５Ｖ〜１．３Ｖ程度の低電圧で駆動するようになってきた。このように低電圧で駆動するトランジスタの場合、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの特性をよくするために、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型不純物を導入し、Ｎ型ＭＯＳトランジスタのゲート電極にはＮ型不純物を導入することが一般的である。このようなトランジスタを作製する場合、まず、ノンドープのシリコン膜を形成し、Ｎ型不純物及びＰ型不純物をそれぞれシリコン膜に選択的に導入する工程が必要になる。本実施の形態においては、トランジスタのゲート電極となる部分にＮ型不純物又はＰ型不純物を導入する際に、同時に容量誘電体膜を形成する部分にも不純物を導入する。これにより、製造工程数の増加が回避される。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、容量素子の誘電体膜をその上の上部電極よりも大きい形状に形成するので、容量素子の下部電極の上方に絶縁性が低い反射防止膜が残存しても、誘電体膜により上部電極と下部電極との間の絶縁性が確保される。これにより、絶縁不良を回避することができる。また、反射防止膜をスペーサ形成時まで残すことができるので、スペーサ形成時のエッチング工程において、ＭＯＳトランジスタ及び容量素子にダメージを与えることを回避できる。
【００６７】
また、本発明の他の製造方法によれば、シリコン膜を形成し、このシリコン膜の容量素子の誘電体膜形成領域に不純物を選択的に導入した後、シリコン膜の表面を熱酸化させ、前記不純物を導入した部分に他の部分よりも厚いシリコン酸化膜を形成する。そして、このシリコン酸化膜を、容量素子の誘電体膜とする。シリコン膜に不純物を導入する工程は、例えばＭＯＳトランジスタのゲート電極となる部分に不純物を導入する工程と同時に行うことができる。これにより、製造工程の増加が回避される。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図６】図６は本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図７】図７は本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図８】図８は本発明の第３の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図９】図９は本発明の第３の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図１０】図１０は本発明の第３の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図１１】図１１は従来の半導体装置の製造方法を示す断面図（その１）である。
【図１２】図１２は従来の半導体装置の製造方法を示す断面図（その２）である。
【図１３】図１３は従来の半導体装置の製造方法を示す断面図（その３）である。
【符号の説明】
１１，４１，６１ 半導体基板、
１２，４２，６２ フィールド酸化膜、
１３，４３，６３ ゲート酸化膜、
１４，１６，４４，４７，６４，６６ 多結晶シリコン膜、
１４ａ，４４ａ，６４ａ 容量下部電極、
１４ｂ，４４ｂ ゲート電極、
１５，６５ シリコン酸化膜、
１５ａ，６５ａ 容量誘電体膜、
１６ａ，４７ａ，６６ａ 容量上部電極、
１９，３１，６８ シリコン窒化膜（反射防止膜）、
２２，３４，５１，７１ スペーサ、
４６ａ シリコン酸化膜（容量下部電極）。
【発明の属する技術分野】
本発明は、フォトリソグラフィ工程における加工精度を向上させるために反射防止膜を形成する工程を有する半導体装置の製造方法に関し、特に半導体基板に容量素子及びトランジスタを集積化した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図１１〜図１３は、容量素子及びＭＯＳ（Metal Oxide Semiconductor ）トランジスタを有する半導体装置の従来の製造方法を工程順に示す断面図である。
【０００３】
まず、図１１（ａ）に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、半導体基板６１の素子分離領域にフィールド酸化膜６２を形成する。また、熱酸化法により、半導体基板６１のトランジスタ形成領域の表面にゲート酸化膜６３を形成する。
【０００４】
その後、半導体基板６１の上側全面に、容量素子の下部電極（以下、容量下部電極という）及びトランジスタのゲート電極となる多結晶シリコン膜６４を形成し、この多結晶シリコン膜６４に高濃度に不純物を導入して導電性を付与する。
【０００５】
次に、多結晶シリコン膜６４の上に、容量素子の誘電体膜（以下、容量誘電体膜という）となるシリコン酸化膜６５を形成し、その上に容量素子の上部電極（以下、容量上部電極という）となる多結晶シリコン膜６６を形成する。そして、この多結晶シリコン膜６６に不純物を高濃度に導入して導電性を付与する。
【０００６】
次に、図１１（ｂ）に示すように、多結晶シリコン膜６６の上に、容量上部電極の形状を画定するためのレジストパターン６７を形成する。そして、このレジストパターン６７をマスクとして多結晶シリコン膜６６及びシリコン酸化膜６５をエッチングすることにより、容量誘電体膜６５ａ及び容量上部電極６６ａを形成する。その後、レジストパターン６７を除去する。
【０００７】
次に、図１２（ａ）に示すように、半導体基板６１の上側全面に反射防止膜６８を形成し、この反射防止膜６８により多結晶シリコン膜６４及び容量上部電極６６ａを覆う。そして、この反射防止膜６１の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、容量下部電極及びＭＯＳトランジスタのゲート電極の形状を画定するためのレジストパターン６９を形成する。
【０００８】
次に、レジストパターン６９をマスクとして反射防止膜６８及び多結晶シリコン膜６４をエッチングすることにより、図１２（ｂ）に示すように、容量下部電極６４ａ及びゲート電極６４ｂを形成する。その後、レジストパターン６９を除去した後、半導体基板６１のゲート電極６４ｂの両側部分に不純物を浅くかつ低濃度にイオン注入して、ＬＤＤ（Lightly Dopes Drain)拡散層７０を自己整合的に形成する。
【０００９】
次に、半導体基板６１の上側全面にシリコン酸化膜を厚く形成し、このシリコン酸化膜を異方性エッチングする。これにより、図１３（ａ）に示すように、容量下部電極６４ａの側方、容量上部電極６６ａの側方及びゲート電極６４ｂの側方のみにシリコン酸化膜が残存して、スペーサ７１が形成される。その後、半導体基板６１のゲート電極６４ｂの両側部分に不純物を比較的高濃度にイオン注入して、ＭＯＳトランジスタのソース及びドレインとなる不純物拡散領域７２を自己整合的に形成する。
【００１０】
次いで、図１３（ｂ）に示すように、容量上部電極６６ａ、容量下部電極６４ａ及びゲート電極６４ｂの上の反射防止膜６８を除去する。その後、層間絶縁膜及び配線（いずれも図示せず）を形成して、容量素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
近年、半導体装置のより一層の高集積化が要望されており、それに伴ってＭＯＳトランジスタのゲート電極等も微細化される傾向にある。そのために、フォトリソグラフィ工程で使用される光源として、ＫｒＦ光源やＡｒＦ光源が用いられるようになった。また、これらの光源を使用したときに有効な反射防止膜として、シリコンリッチなシリコン窒化膜又はシリコン酸窒化膜が使用される。
【００１２】
しかしながら、シリコンリッチなシリコン窒化膜やシリコン酸窒化膜は、絶縁性が十分とはいえない。半導体基板にトランジスタしか形成しないときはスペーサを形成した後に全ての反射防止膜を除去してしまうため問題となることはないが、前述したように容量素子を形成する場合は、図１３（ｂ）に示すように容量上部電極６６ａの側方に反射防止膜６８が必然的に残存する。このため、この反射防止膜６８がシリコンリッチなシリコン酸化膜又はシリコン窒化膜からなる場合、反射防止膜６８を介して容量素子の上部電極６６ａと下部電極６４ａとの間で電流リークが発生したり、耐圧不良の原因となる。
【００１３】
スペーサ７１を形成する前に反射防止膜６８を除去してしまうことも考えられる。シリコン窒化膜又はシリコン酸窒化膜の除去は、一般的に熱リン酸を用いたウェットエッチングにより行われる。しかし、スペーサ７１を形成する前にシリコン窒化膜又はシリコン酸窒化膜からなる反射防止膜６８を除去しようとすると、エッチング時に、ポリシリコンからなる容量上部電極６６ａ、容量下部電極６４ａ及びゲート電極６４ｂ等にダメージを与えたり、半導体基板６１のＭＯＳ界面を汚染して、トランジスタの特性や容量素子の特性が低下するおそれが有り、好ましくない。また、反射防止膜６８をスペーサ形成時まで残しておくことは、スペーサ形成時の異方性エッチングにおいてトランジスタ及び容量へのダメージを軽減する効果も期待できて都合がよい。従って、反射防止膜はスペーサ形成後に除去することが好ましい。
【００１４】
以上から本発明の目的は、反射防止膜による絶縁不良を防止するとともに、スペーサ形成時まで反射防止膜を残し、スペーサ形成時のエッチング工程においてＭＯＳトランジスタ及び容量素子にダメージを与えることが回避できる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
【００１６】
上記した課題は、図１〜図４に例示するように、容量素子とトランジスタとを備えた半導体装置の製造方法において、半導体基板１１の上に第１の絶縁膜（１２，１３）を形成する工程と、前記第１の絶縁膜（１２，１３）の上に第１の導電膜（１４）を形成する工程と、前記第１の導電膜（１４）の上に第２の絶縁膜（１５）を形成する工程と、前記第２の絶縁膜（１５）の上に第２の導電膜（１６）を形成する工程と、前記第２の導電膜（１６）をパターニングして容量素子の上部電極（１６ａ）を形成する工程と、前記第２の絶縁膜（１５）をパターニングして前記上部電極（１６ａ）の下に前記容量素子の誘電体膜（１５ａ）を、前記上部電極（１６ａ）よりも大きい形状に形成する工程と、前記容量素子の誘電体膜（１５ａ）を前記上部電極（１６ａ）よりも大きい形状に形成した後、前記半導体基板（１１）の上側全面に反射防止膜（１９）を形成する工程と、前記反射防止膜（１９）の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、前記容量素子の下部電極及び前記トランジスタのゲート電極の形状を画定するレジストパターン（２０）を形成する工程と、前記レジストパターン（２０）をマスクとして前記反射防止膜（１９）及び前記第１の導電膜（１４）をパターニングし、前記容量素子の下部電極（１４ａ）及び前記トランジスタのゲート電極（１４ｂ）を形成する工程と、前記レジストパターン（２０）を除去した後、前記容量素子の上部電極（１６ａ）及び前記トランジスタのゲート電極（１４ｂ）の上に残存する前記反射防止膜（１９）を除去する工程と、前記半導体基板（１１）の前記ゲート電極（１４ｂ）の両側部分に不純物を導入して、前記トランジスタのソース及びドレイン（２３）を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１７】
上記した課題は、図８〜図１０に例示するように、容量素子とトランジスタとを備えた半導体装置の製造方法において、半導体基板（４１）の上に絶縁膜（４２，４３）を形成する工程と、前記絶縁膜（４２，４３）の上に非晶質シリコン又は多結晶シリコンからなるシリコン膜（４４）を形成する工程と、前記シリコン膜（４４）の容量素子誘電体膜形成領域に不純物を選択的に導入する工程と、 前記シリコン膜（４４）の表面を熱酸化させて、前記不純物を導入した部分に他の部分よりも厚い酸化膜（４６ａ）を形成する工程と、前記酸化膜（４６ａ）を形成した後、前記半導体基板（４１）の上側全面に導電膜（４７）を形成する工程と、前記導電膜（４７）をパターニングして前記容量素子の上部電極（４７ａ）を形成するとともに、前記熱酸化で形成した酸化膜（４６，４６ａ）のうち前記不純物が導入された部分（４６ａ）を前記容量素子の誘電体膜として残し、他の部分（４６）の酸化膜を除去する工程と、前記不純物が導入された部分（４６ａ）を前記容量素子の誘電体膜として残し、他の部分（４６）の酸化膜を除去した後、前記半導体基板（４１）の上側全面に反射防止膜（４９）を形成する工程と、前記反射防止膜（４９）の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、前記容量素子の下部電極及びトランジスタのゲート電極の形状を画定するレジストパターン（５０）を形成する工程と、前記レジストパターン（５０）をマスクとして前記シリコン膜（４４）及び前記反射防止膜（４９）をパターニングし、前記容量素子の下部電極（４４ａ）及び前記トランジスタのゲート電極（４４ｂ）を形成する工程と、前記上部電極（４７ａ）及び前記ゲート電極（４４ｂ）の上に残存する前記反射防止膜（４９）を除去する工程と、前記半導体基板（４１）の前記ゲート電極（４４ｂ）の両側部分に不純物を導入して、前記トランジスタのソース及びドレイン（５２）を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１８】
以下、本発明の作用について説明する。
【００１９】
本発明においては、容量素子の誘電体膜となる第２の絶縁膜の上に第２の導電膜を形成し、この第２の導電膜をパターニングして、容量素子の上部電極を形成する。その後、前記第２の絶縁膜をパターニングして、上部電極の下に該上部電極よりも大きい形状の誘電体膜を形成する。次いで、誘電体膜の下方の導電膜をパターニングして、容量素子の下部電極を形成する。
【００２０】
このように、誘電体膜をその上の上部電極よりも大きい形状に形成するので、下部電極の上方に絶縁性が低い反射防止膜が残存しても、誘電体膜により上部電極と下部電極との間の絶縁性が確保される。
【００２１】
ＬＤＤ構造のＭＯＳトランジスタの場合、ゲート電極の側方に絶縁性のスペーサが形成される。この場合、容量素子の上部電極及び下部電極の側方にも必然的にスペーサが形成される。前記誘電体膜の大きさは、このスペーサの幅と露光時の位置合わせ精度とを考慮して決めることが好ましい。
【００２２】
容量素子の下部電極及びトランジスタのゲートとなる第１の導電膜、並びに容量素子の上部電極となる第２の導電膜は、例えばノンドープの非晶質シリコン又は多結晶シリコンからなるシリコン膜を形成した後に、このシリコン膜に不純物を導入することにより導電性を付与することにより形成する。また、第１の導電膜及び第２の導電膜は、不純物が導入されたシリコンを堆積させて形成してもよい。
【００２３】
容量素子の誘電体膜となる第２の絶縁膜としては、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層体、及びタンタル酸化膜等の高誘電体膜を用いることができる。
【００２４】
また、フォトレジストを露光する光源としてＫｒＦ光源又はＡｒＦ光源を使用する場合、反射防止膜として、シリコン膜、シリコンリッチなシリコン窒化膜、シリコンリッチなシリコン酸窒化膜などを使用することができる。反射防止膜として機能するためには、屈折率が２．３以上であることが必要になる。通常のシリコン窒化膜（絶縁性良好な膜）は屈折率が約２．０（±０．１）であるのに対し、屈折率が２．３以上のシリコン窒化膜又はシリコン酸窒化膜ならばＫｒＦやＡｒＦ光源に対する反射防止膜として十分に機能する。また、シリコンのみからなる膜を反射防止膜として使用することも可能である。シリコンのみからなる膜の場合、屈折率は３．８となる。
【００２５】
反射防止膜として、シリコン膜、シリコンリッチなシリコン窒化膜、又はシリコンリッチなシリコン酸窒化膜を用いた場合、反射防止膜はリン酸又はリン酸混合液を使用してウェットエッチングにより除去することができる。
【００２６】
本発明の他の半導体装置の製造方法においては、絶縁膜の上に非晶質シリコン又は多結晶シリコンからなるシリコン膜を形成し、このシリコン膜に不純物を選択的に導入した後、シリコン膜の表面を熱酸化させる。不純物が導入された部分は他の部分よりも酸化レートが高くなり、その結果不純物が導入された部分に他の部分よりも厚い酸化膜が形成される。
【００２７】
その後、厚く形成された酸化膜の上に容量素子の上部電極を形成するとともに、不純物が導入されたなかった部分の酸化膜を除去する。これにより、上部電極の下側に残った酸化膜が容量素子の誘電体膜となる。次いで、前記シリコン膜をパターニングして、容量素子の下部電極を形成する。
【００２８】
この場合も、上部電極の下側に上部電極よりも大きい形状の誘電体膜が存在するので、上部電極の側方に反射防止膜が残っても、上部電極と下部電極との間の絶縁性を確保することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３０】
（第１の実施の形態）
図１〜図４は本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００３１】
まず、図１（ａ）に示すように、ＬＯＣＯＳ法により、半導体基板１１の素子分離領域に、厚さが約３００ｎｍのフィールド酸化膜１２を形成する。また、熱酸化法により、半導体基板１１のトランジスタ形成領域上に、厚さが約５０ｎｍのゲート酸化膜１３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板１１の上側全面にノンドープ多結晶シリコンを堆積させて、厚さが約１５０ｎｍの多結晶シリコン膜１４を形成する。そして、この多結晶シリコン膜１４にＮ型不純物であるリンを例えば気相拡散によって導入し、多結晶シリコン膜１４に導電性を付与する。
【００３２】
その後、多結晶シリコン膜１４の上に、容量素子の誘電体膜となるシリコン酸化膜１５を約３０ｎｍの厚さに形成する。このシリコン酸化膜１５は、例えば約７５０〜８００℃の温度条件でＣＶＤ法により形成することができる。また、容量素子の誘電体膜は、上記のシリコン酸化膜１５に替えて、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造としてもよい。また、容量素子の誘電体膜として、タンタル酸化膜等の高誘電体膜を使用することもできる。
【００３３】
次に、ＣＶＤ法により、シリコン酸化膜１５の上にノンドープ多結晶シリコンを堆積させ、厚さが約１５０ｎｍの多結晶シリコン膜１６を形成する。そして、この多結晶シリコン膜１６にリンを導入して導電性を付与する。なお、本実施の形態においては、上述の如くシリコン膜１４，１６を多結晶シリコンにより形成するが、シリコン膜１４，１６を非晶質シリコンにより形成してもよい。また、ＣＶＤ法により、基板１１の上側に不純物が導入された多結晶又は非晶質シリコン膜を成長させることにより、導電性シリコン膜を形成してもよい。更に、これらの多結晶シリコン又は非晶質シリコンの膜と他の導電膜（金属膜等）との積層構造としてもよい。
【００３４】
次に、図１（ｂ）に示すように、シリコン膜１６の上に、容量上部電極の形状を画定するためのレジストパターン１７を形成する。そして、このレジストパターン１７をマスクとして、シリコン膜１６をドライエッチングし、容量上部電極１６ａを形成する。シリコン膜１６のドライエッチングには、例えば塩素系ガス（Ｃｌ2 ／Ｏ2 ）又はＨＢｒガスを使用する。その後、レジストパターン１７を除去する。
【００３５】
次に、図２（ａ）に示すように、容量上部電極１６ａを覆うレジストパターン１８を形成する。この場合、容量上部電極１６ａのエッジとレジストパターン１８のエッジとの間隔（水平方向の間隔）は、後述するスペーサ２２の幅とフォトリソグラフィ工程のマスク位置合わせ精度とを合わせた値以上の値とする。例えば、容量上部電極１６ａのエッジとレジストパターン１８のエッジとの間隔は１μｍ程度とする。
【００３６】
その後、レジストパターン１８をマスクとして、シリコン酸化膜１５を、例えばフッ酸系のウェットエッチングによって除去する。これにより、レジストパターン１８の下方に残存したシリコン酸化膜１５が容量誘電体膜１５ａとなる。その後、レジストパターン１８を除去する。
【００３７】
次に、図２（ｂ）に示すように、半導体基板１１の上側全面に、反射防止膜として、シリコンリッチなシリコン窒化膜１９をプラズマＣＶＤ法によって約３０ｎｍの厚さに形成する。そして、このシリコン窒化膜１９の上にフォトレジストを塗布し、該フォトレジストをＫｒＦ光源又はＡｒＦ光源を用いた露光機で選択露光した後、現像処理して、容量下部電極及びトランジスタのゲート電極の形状を画定するためのレジストパターン２０を形成する。
【００３８】
なお、反射防止膜としては、上記したシリコンリッチなシリコン窒化膜に替えて、シリコン膜又はシリコンリッチなシリコン酸窒化膜を使用することができる。シリコン窒化膜及びシリコン酸窒化膜は、いずれもシリコン含有量が多くなると屈折率が大きくなる。シリコンリッチなシリコン窒化膜とは、屈折率が２．３〜３．８のシリコン窒化膜をいう。また、シリコンリッチなシリコン酸窒化膜とは屈折率が２．３〜３．８のシリコン酸窒化膜をいう。
【００３９】
次に、レジストパターン２０をマスクとして異方性ドライエッチングを施し、図３（ａ）に示すように、シリコン窒化膜１９及び多結晶シリコン膜１４をパターニングする。このとき、シリコン酸化物からなる容量誘電体膜１５ａをハードマスクとして、自己整合的に容量下部電極１４ａが形成される。その後、レジストパターン２０を除去する。そして、半導体基板１１のゲート電極１４ｂの両側部分に不純物を浅くかつ低濃度に導入して、ＬＤＤ拡散層２１を形成する。
【００４０】
次に、図３（ｂ）に示すように、半導体基板１１の上側全面に厚さが約１５０ｎｍのシリコン酸化膜を形成し、リアクティブイオンエッチングによる異方性エッチングを施すことによって、シリコン酸化物からなるスペーサ２２をトランジスタのゲート電極１４ｂの側方、容量上部電極１６ａの側方、及び容量下部電極１４ａの側方にそれぞれ形成する。
【００４１】
次いで、図４に示すように、熱リン酸（又は、リン酸混合液）によるウェットエッチングを施して、半導体基板１１の上側に露出しているシリコン窒化膜１９を除去する。その後、半導体基板１１のゲート電極１４ｂの両側部分に不純物を導入して、ＭＯＳトランジスタのソース及びドレインとなる不純物拡散領域２３を自己整合的に形成する。
【００４２】
そして、公知の方法により層間絶縁膜及び配線（いずれも図示せず）等を形成する。これにより、容量素子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体装置が完成する。
【００４３】
本実施の形態においては、容量上部電極１６ａの側方に、容量上部電極１６ａと接触するシリコンリッチなシリコン窒化膜１９が残るが、このシリコン窒化膜１９と容量下部電極１４ａとの間には容量誘電体膜１５ａが介在する。このため、容量上部電極１６ａと容量下部電極１４ａとの間の絶縁性が確実に確保され、耐圧不良や電流リークの発生を防止することができる。また、スペーサ２２を形成するときには多結晶シリコンからなる上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがシリコン窒化膜（反射防止膜）１９で覆われているので、リン酸を用いたウェットエッチング時にこれらの上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがダメージを受けることが回避される。
【００４４】
（第２の実施の形態）
図５〜図７は本発明の第２の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００４５】
第１の実施の形態の図１（ａ），（ｂ）で説明したのと同様の工程を経て、図５（ａ）に示すように、半導体基板１１の上にフィールド酸化膜１２、ゲート酸化膜１３、多結晶シリコン膜１４、シリコン酸化膜及び容量上部電極１６ａを形成し、前記シリコン酸化膜の上にレジストパターン１８を形成する。そして、このレジストパターンをマスクとして前記シリコン酸化膜をパターニングし、容量誘電体膜１５ａを形成する。
【００４６】
その後、レジスト膜１８を除去した後、図５（ｂ）に示すように、半導体基板１１の上側全面に反射防止膜としてシリコンリッチなシリコン窒化膜３１を形成する。そして、このシリコン窒化膜３１の上にフォトレジストを塗布し、該フォトレジストをＫｒＦ又はＡｒＦ光源を用いた露光機で選択露光し、その後現像処理して、容量下部電極及びゲート電極の形状を画定するためのレジストパターン３２を形成する。この場合、レジストパターン３２は、そのエッジが容量誘電体膜１５ａのエッジよりも若干外側に位置するように設定する。
【００４７】
次に、レジストパターン３２をマスクとしてシリコン窒化膜３１及び多結晶シリコン膜１４をエッチングして、図６（ａ）に示すように、容量下部電極１４ａ及びゲート電極１４ｂを形成する。その後、レジストパターン３２を除去する。そして、半導体基板１１のデート電極１４ｂの両側部分に不純物を浅くかつ低濃度に導入して、ＬＤＤ拡散領域３３を形成する。
【００４８】
第１の実施の形態では、容量誘電体膜１５ａをハードマスクに容量下部電極１４ａを形成したのに対し、本実施の形態では、上述の如く、レジストパターン３２をマスクとして容量下部電極１４ａ及びゲート電極１４ｂを形成する。
【００４９】
次に、図６（ｂ）に示すように、半導体基板１１の上側全面に、ＣＶＤ法により厚さが約１５０ｎｍのシリコン酸化膜を形成し、そのシリコン酸化膜をリアクティブイオンエッチングにより異方性エッチングして、シリコン酸化物からなるスペーサ３４を、ゲート電極１４ｂの側方と、容量上部電極１６ａの側方と、容量下部電極１４ａの側方とにそれぞれ形成する。
【００５０】
次いで、図７に示すように、熱リン酸によるウェットエッチングにより、半導体基板１１の上側に露出しているシリコン窒化膜３１を除去する。そして、半導体基板１１のゲート電極１４ｂの両側部分に不純物を導入して、トランジスタのソース及びドレインとなる不純物拡散領域３５を自己整合的に形成する。その後、公知の方法により層間絶縁膜及び配線（図示せず）を形成する。これにより、容量素子とＭＯＳトランジスタとを有する半導体装置が完成する。
【００５１】
本実施の形態においても、容量上部電極１６ａの側部に容量上部電極１６ａと接触したシリコンリッチなシリコン窒化膜３１（反射防止膜）が残存する。しかし、このシリコン窒化膜３１と容量下部電極１４ａとの間には容量誘電体膜１５ａ（シリコン酸化膜）が介在するするため、第１の実施の形態と同様に、容量上部電極１６ａと容量下部電極１４ａとの間の絶縁性が確保され、耐圧不良や電流リークの発生を防止するという効果が得られる。また、スペーサ３４を形成するときには多結晶シリコンからなる上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがシリコン窒化膜（反射防止膜）３１で覆われているので、リン酸を用いたウェットエッチング時にこれらの上部電極１６ａ、下部電極１４ａ及びゲート電極１４ｂがダメージを受けることを回避できる。
【００５２】
（第３の実施の形態）
図８〜１０は本発明の第３の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００５３】
まず、図８（ａ）に示すように、半導体基板４１の上に素子分離のためのフィールド酸化膜４２を約３００ｎｍの厚さに形成する。また、フィールド酸化膜４２に囲まれた半導体基板４１の表面を熱酸化法により酸化させて、厚さが約５０ｎｍのゲート酸化膜４３を形成する。
【００５４】
その後、半導体基板４１の上側全面に、ノンドープ多結晶シリコン膜４４を約１５０ｎｍの厚さに形成させる。そして、多結晶シリコン膜４４の上に、容量下部電極を形成すべき部分が開口されたレジストパターン４５を形成する。
【００５５】
そして、このレジストパターン４５の開口部を介して、多結晶シリコン膜４４に、例えばＮ型不純物であるリンを約１０15〜１０16個ｃｍ-2の濃度でイオン注入する。その後、レジストパターン４５を除去する。このとき、トランジスタを形成する際のゲート電極となる部分にもレジストパターン４５の開口部を設けておき、その部分の多結晶シリコン膜４４にもＮ型不純物を導入する。なお、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタでゲート電極部分に導入する不純物のタイプを変えるデュアルゲートトランジスタを形成する場合には、Ｎ型ＭＯＳトランジスタのゲート電極となる部分のみにレジストパターン４５の開口部を設けることで、その部分の多結晶シリコン膜４４にＮ型不純物を導入し、Ｐ型ＭＯＳトランジスタのゲート電極となる領域には別途レジスト等をマスクとしてＰ型不純物をその部分の多結晶シリコン膜４４に選択的に導入すればよい。
【００５６】
次に、温度が８００℃のウェット雰囲気で多結晶シリコン膜４４の表面を熱酸化させて、シリコン酸化膜４３を形成する。このとき、図８（ｂ）に示すように、多結晶シリコン膜４４のうちリンがイオン注入された領域では、不純物を導入した部分の酸化レートが高くなるいわゆる増速酸化現象により、他の領域よりもシリコン酸化膜が厚く形成される。例えば、不純物が導入されたところには厚さが約５０ｎｍのシリコン酸化膜４６ａが形成され、その他の部分では厚さが約５ｎｍのシリコン酸化膜４６が形成される。なお、熱処理時の温度が高温であると増速酸化現象が現われにくくなるため、熱処理時の温度は９００℃以下とすることが好ましい。
【００５７】
その後、シリコン酸化膜４６, ４６ａの上にノンドープ多結晶シリコン膜４７を形成する。このときの成膜条件は、多結晶シリコン膜４４のときと同様である。そして、この多結晶シリコン膜４７の全体に、例えばＮ型不純物であるリンを約１０15〜１０16個ｃｍ-2の濃度でイオン注入して導電性を付与する。
【００５８】
そして、多結晶シリコン膜４７の上に、容量上部電極の形状を画定するためのレジストパターン４８を形成する。このレジストパターン４８は、シリコン酸化膜４６ａの上方にシリコン酸化膜４６ａよりも若干小さなサイズで形成する。
【００５９】
次に、レジストパターン４８をマスクとして多結晶シリコン膜４７をエッチングすることにより、図９（ａ）に示すように、容量上部電極４７ａを形成する。その後、希釈フッ酸を使用して、増速酸化現象により厚く形成された部分のシリコン酸化膜４６ａが残り、他の部分のシリコン酸化膜４６が除去される条件でシリコン酸化膜４６をエッチングする。これにより残存したシリコン酸化膜４６ａが容量誘電体膜（以下、容量誘電体膜４６ａという）となる。
【００６０】
次に、半導体基板４１の上側全面に、反射防止膜として、プラズマＣＶＤ法により、厚さが約３０ｎｍのシリコンリッチなシリコン窒化膜４９を形成する。そして、このシリコン窒化膜４９の上にフォトレジストを塗布し、該フォトレジストをＫｒＦ光源又はＡｒＦ光源を用いた露光機で選択露光した後、現像処理して、容量下部電極及びトランジスタのゲート電極の形状を画定するためのレジストパターン５０を形成する。
【００６１】
次に、レジストパターン５０をマスクとしてシリコン窒化膜４９及び多結晶シリコン膜４４を異方性ドライエッチングし、図９（ｂ）に示すように、容量下部電極４４ａ及びゲート電極４４ｂを形成する。その後、レジストパターン５０を除去する。
【００６２】
その後、ゲート電極４４ｂの両側の半導体基板４１に不純物を浅くかつ低濃度に導入してＬＤＤ拡散層を形成する。そして、半導体基板４１の上側全面に、ＣＶＤ法によって厚さが約１５０ｎｍのシリコン酸化膜を形成し、このシリコン酸化膜に対しリアクティブイオンエッチングによる異方性エッチングを施すことにより、ゲート電極４４ｂの側方、容量上部電極４７ａの側方及び容量下部電極４４ａの側部にそれぞれスペーサ５１を形成する。
【００６３】
次いで、図１０に示すように、熱リン酸によるウェットエッチングを施して、半導体基板４１の上側に露出しているシリコン窒化膜４９を除去する。その後、ゲート電極４４ｂ及びその両側のスペーサ５１をマスクとしてゲート電極４４ｂの両側部分の半導体基板４１に不純物を高濃度にイオン注入してトランジスタのソース及びドレインとなる不純物拡散領域５２を形成する。そして、公知の方法により層間絶縁膜及び配線等を形成する。これにより、容量素子及びＭＯＳトランジスタを有する半導体装置が完成する。
【００６４】
本実施の形態においても、スペーサ５１の下には反射防止膜（シリコン窒化膜４９）が残存することになるが、容量誘電体膜４６ａがスペーサ５１の外側まで延在するために、容量上部電極４７ａと容量下部電極４４ａとの間の絶縁性が確保される。このため、本実施の形態においても、第１及び第２の実施の形態と同様の効果が得られる。
【００６５】
近年、トランジスタを例えば２．５Ｖ〜１．３Ｖ程度の低電圧で駆動するようになってきた。このように低電圧で駆動するトランジスタの場合、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの特性をよくするために、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型不純物を導入し、Ｎ型ＭＯＳトランジスタのゲート電極にはＮ型不純物を導入することが一般的である。このようなトランジスタを作製する場合、まず、ノンドープのシリコン膜を形成し、Ｎ型不純物及びＰ型不純物をそれぞれシリコン膜に選択的に導入する工程が必要になる。本実施の形態においては、トランジスタのゲート電極となる部分にＮ型不純物又はＰ型不純物を導入する際に、同時に容量誘電体膜を形成する部分にも不純物を導入する。これにより、製造工程数の増加が回避される。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、容量素子の誘電体膜をその上の上部電極よりも大きい形状に形成するので、容量素子の下部電極の上方に絶縁性が低い反射防止膜が残存しても、誘電体膜により上部電極と下部電極との間の絶縁性が確保される。これにより、絶縁不良を回避することができる。また、反射防止膜をスペーサ形成時まで残すことができるので、スペーサ形成時のエッチング工程において、ＭＯＳトランジスタ及び容量素子にダメージを与えることを回避できる。
【００６７】
また、本発明の他の製造方法によれば、シリコン膜を形成し、このシリコン膜の容量素子の誘電体膜形成領域に不純物を選択的に導入した後、シリコン膜の表面を熱酸化させ、前記不純物を導入した部分に他の部分よりも厚いシリコン酸化膜を形成する。そして、このシリコン酸化膜を、容量素子の誘電体膜とする。シリコン膜に不純物を導入する工程は、例えばＭＯＳトランジスタのゲート電極となる部分に不純物を導入する工程と同時に行うことができる。これにより、製造工程の増加が回避される。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１の実施の形態の半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図６】図６は本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図７】図７は本発明の第２の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図８】図８は本発明の第３の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図９】図９は本発明の第３の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図１０】図１０は本発明の第３の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図１１】図１１は従来の半導体装置の製造方法を示す断面図（その１）である。
【図１２】図１２は従来の半導体装置の製造方法を示す断面図（その２）である。
【図１３】図１３は従来の半導体装置の製造方法を示す断面図（その３）である。
【符号の説明】
１１，４１，６１ 半導体基板、
１２，４２，６２ フィールド酸化膜、
１３，４３，６３ ゲート酸化膜、
１４，１６，４４，４７，６４，６６ 多結晶シリコン膜、
１４ａ，４４ａ，６４ａ 容量下部電極、
１４ｂ，４４ｂ ゲート電極、
１５，６５ シリコン酸化膜、
１５ａ，６５ａ 容量誘電体膜、
１６ａ，４７ａ，６６ａ 容量上部電極、
１９，３１，６８ シリコン窒化膜（反射防止膜）、
２２，３４，５１，７１ スペーサ、
４６ａ シリコン酸化膜（容量下部電極）。
Claims (9)
- 半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングして容量素子の上部電極を形成する工程と、
前記第２の絶縁膜をパターニングして前記上部電極の下に前記容量素子の誘電体膜を、前記上部電極よりも大きい形状に形成する工程と、
前記容量素子の誘電体膜を前記上部電極よりも大きい形状に形成した後、前記半導体基板の上側全面に反射防止膜を形成する工程と、
前記反射防止膜の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、前記容量素子の下部電極及びトランジスタのゲート電極の形状を画定するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記反射防止膜及び前記第１の導電膜をパターニングし、前記容量素子の下部電極及び前記トランジスタのゲート電極を形成する工程と、
前記レジストパターンを除去した後、前記容量素子の上部電極及び前記トランジスタのゲート電極の上に残存する前記反射防止膜を除去する工程と、
前記半導体基板の前記ゲート電極の両側部分に不純物を導入して、前記トランジスタのソース及びドレインを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記容量素子の下部電極及び前記トランジスタのゲート電極を形成する工程と、前記反射防止膜を除去する工程との間に、前記上部電極及び前記下部電極の側方、並びに前記ゲート電極の側方に、それぞれ絶縁性のスペーサを形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の導電膜及び前記第２の導電膜は、非晶質シリコン又は多結晶シリコンからなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記フォトレジストの露光に、ＫｒＦ光源又はＡｒＦ光源を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記反射防止膜として、屈折率が２．３以上のシリコン膜、シリコン窒化膜及びシリコン酸窒化膜のいずれか１種を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上に非晶質シリコン又は多結晶シリコンからなるシリコン膜を形成する工程と、
前記シリコン膜の容量素子誘電体膜形成領域に不純物を選択的に導入する工程と、
前記シリコン膜の表面を熱酸化させて、前記不純物を導入した部分に他の部分よりも厚い酸化膜を形成する工程と、
前記酸化膜を形成した後、前記半導体基板の上側全面に導電膜を形成する工程と、
前記導電膜をパターニングして前記容量素子の上部電極を形成するとともに、前記熱酸化で形成した酸化膜のうち前記不純物が導入された部分を前記容量素子の誘電体膜として残し、他の部分の酸化膜を除去する工程と、
前記不純物が導入された部分を前記容量素子の誘電体膜として残し、他の部分の酸化膜を除去した後、前記半導体基板の上側全面に反射防止膜を形成する工程と、
前記反射防止膜の上にフォトレジストを塗布し、該フォトレジストを露光及び現像処理して、前記容量素子の下部電極及びトランジスタのゲート電極の形状を画定するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記シリコン膜及び前記反射防止膜をパターニングし、前記容量素子の下部電極及び前記トランジスタのゲート電極を形成する工程と、
前記上部電極及び前記ゲート電極の上に残存する前記反射防止膜を除去する工程と、
前記半導体基板の前記ゲート電極の両側部分に不純物を導入して、前記トランジスタのソース及びドレインを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記容量素子の下部電極及び前記トランジスタのゲート電極を形成する工程と、前記反射防止膜を除去する工程との間に、前記上部電極及び下部電極の側方、並びに前記ゲート電極の側方に、それぞれ絶縁性のスペーサを形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記フォトレジストの露光に、ＫｒＦ光源又はＡｒＦ光源を使用することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記反射防止膜として、屈折率が２．３以上のシリコン膜、シリコン窒化膜及びシリコン酸窒化膜のいずれか１種を用いることを特徴とする請求項６に記載の半導体装置の製造方法。
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