JP2013168492A

JP2013168492A - 半導体装置及びその製造方法

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Publication number: JP2013168492A
Application number: JP2012030635A
Authority: JP
Inventors: Kotaro Nagakura; 浩太郎長倉
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2012-02-15
Filing date: 2012-02-15
Publication date: 2013-08-29

Abstract

【課題】工程数の増加を抑えつつ、誘電体の初期欠陥を低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】リンイオンが導入されたポリシリコン膜３からなる下部電極３ａと、下部電極３ａ上に配置された熱酸化膜５からなる誘電体５ａと、誘電体５ａ上に配置されたポリシリコン膜６からなる上部電極６ａと、を含む半導体装置であって、ポリシリコン膜３におけるリンイオン濃度は、１．０Ｅ＋２０個／ｃｍ^３以上であり、且つ２．４Ｅ＋２０個／ｃｍ^３以下である。誘電体の初期欠陥密度を、シリコン基板上に形成されるゲート酸化膜の初期欠陥密度（１個／ｃｍ^２以下）と同等レベルまで抑えることができる。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、特に、工程数の増加を抑えつつ、誘電体の初期欠陥を低減できるようにした技術に関する。

半導体集積回路の容量素子の一つに、２層のポリシリコンからなる容量素子（以下、２層ポリシリコン容量素子と記す）がある。２層ポリシリコン容量素子は、ポリシリコンからなる上部電極と、ポリシリコンからなる下部電極と、上部電極と下部電極とによって挟まれた誘電体と、を備えた構成を有している。２層ポリシリコン容量素子の上部電極、下部電極には、リン等の不純物のドーピングによって低抵抗化されたポリシリコン膜が用いられることが多い。上部電極と下部電極との間のシリコン酸化膜は、一般的に、下部電極となるポリシリコン膜の一部を酸化して形成される。

ただし、リン等の不純物を含むポリシリコン膜を直接熱酸化して形成されたシリコン酸化膜には、その内部に不純物が残留してしまい、２層ポリシリコン容量素子の耐圧低下や初期欠陥が発生し易いという欠点がある。
このような欠点を克服するための従来技術としては、例えば特許文献１に記載された「半導体装置とその製造方法」がある。特許文献１に記載された半導体容量装置では、誘電体としてＣＶＤ（Chemical Vapor Deposition）法によって堆積されたシリコン窒化膜と、熱酸化により形成されたシリコン酸化膜とが用いられている。

特開平５−２９１４９９号公報

特許文献１の発明では、誘電体の下層部分として、ポリシリコン電極との電位障壁が小さいシリコン窒化膜を用いているため、リーク電流が大きくなる。
加えて、特許文献１の発明では、誘電体の上層部分として、シリコン酸化膜を用いている。このシリコン酸化膜は、シリコン窒化膜の上に堆積したリンドープポリシリコンの全てを熱酸化することによって得られるシリコン酸化膜である。このため、リンドープポリシリコンに含まれるリンが全て誘電体中に残留し、欠陥を引き起こし易いという課題があった。さらに、誘電体を熱酸化法のみで形成する方法と比較して、工程数が多くなり、製造コストが増加してしまうという課題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、工程数の増加を抑えつつ、誘電体の初期欠陥を低減できるようにした半導体装置及びその製造方法を提供することを目的とする。

本発明者は、上記課題を解決するために鋭意研究を重ねた結果、イオン注入法によりポリシリコン膜に導入されるリンイオン濃度を抑制することで、ポリシリコン膜を熱酸化して得られるシリコン酸化膜に残留するリンイオン濃度が低減され、初期欠陥密度が低減されることを見出した。この点について、図４を参照しながら説明する。
図４は、本発明者による調査結果を示す表である。図４の横軸はポリシリコンからなる下部電極（即ち、下部ポリシリコン電極）中の不純物濃度（／ｃｍ^３）を示し、誘電体の初期欠陥密度（／ｃｍ^２）を示す。不純物濃度はリンイオン濃度であり、誘電体はシリコン酸化膜である。

図４に示すように、下部ポリシリコン電極中の不純物濃度と、誘電体の初期欠陥密度との間には正の相関（指数関数的な相関）が成り立つ。そして、下部ポリシリコン電極中の不純物濃度が２．４Ｅ＋２０個／ｃｍ^３以下であれば、下部ポリシリコン上に形成される誘電体膜においても、シリコン基板上に形成されるゲート酸化膜と同等の初期欠陥密度（１個／ｃｍ^２以下）を実現することができる、ということがわかった。つまり、２層ポリシリコン容量素子において、誘電体膜の初期欠陥密度をゲート酸化膜と同等レベルにするためには、下部ポリシリコン電極中の不純物濃度の上限値（即ち、上限濃度）を２．４Ｅ＋２０個／ｃｍ^３に規定する必要がある、ということがわかった。また、下部ポリシリコン電極中の不純物濃度の下限値（即ち、下限濃度）は、１．０Ｅ＋２０個／ｃｍ^３に規定する必要がある。これは、下部ポリシリコン電極に、電極として機能するための導電性を獲得させるためである。本発明は、このような知見に基づくものである。

即ち、本発明の一態様に係る半導体装置は、不純物が導入された第１ポリシリコン膜からなる下部電極と、前記下部電極上に配置されたシリコン酸化膜からなる誘電体と、前記誘電体上に配置された第２ポリシリコン膜からなる上部電極と、を含む半導体装置であって、前記第１ポリシリコン膜における前記不純物の濃度は、１．０Ｅ＋２０個／ｃｍ^３以上であり、且つ２．４Ｅ＋２０個／ｃｍ^３以下であることを特徴とする。

このような構成であれば、誘電体はシリコン酸化膜からなり、シリコン窒化膜を含まない。このため、特許文献１の発明と比較して、工程数の増加を抑制することができる。また、第１ポリシリコン膜における不純物濃度は１．０Ｅ＋２０個／ｃｍ^３〜２．４Ｅ＋２０個／ｃｍ^３の範囲内に設定されている。これにより、誘電体の初期欠陥を低減することができる。即ち、後述する図３に示すように、誘電体の初期欠陥密度を、シリコン基板上に形成されるゲート酸化膜の初期欠陥密度（１個／ｃｍ^２以下）と同等レベルまで抑えることができる。なお、本発明の「第１ポリシリコン膜」としては、例えば、後述するポリシリコン膜３が該当する。「第２ポリシリコン膜」としては、例えば、後述するポリシリコン膜６が該当する。

本発明の別の態様に係る半導体装置の製造方法は、絶縁層上に第１ポリシリコン膜を成膜する工程と、前記第１ポリシリコン膜に不純物を注入して、前記第１ポリシリコン膜を低抵抗化する工程と、低抵抗化された前記第１ポリシリコン膜に熱酸化を施して、前記第１ポリシリコン膜上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に第２ポリシリコン膜を形成する工程と、前記第２ポリシリコン膜に前記不純物を注入して、前記第２ポリシリコン膜を低抵抗化する工程と、低抵抗化された前記第２ポリシリコン膜、前記シリコン酸化膜、低抵抗化された前記第１ポリシリコン膜を順次パターニングして、前記第２ポリシリコン膜からなる上部電極と、前記シリコン酸化膜からなる誘電体と、前記第１ポリシリコン膜からなる下部電極とを形成する工程と、を含み、前記第１ポリシリコン膜を低抵抗化する工程では、前記第１ポリシリコン膜における前記不純物の濃度が、１．０Ｅ＋２０個／ｃｍ^３以上であり、且つ２．４Ｅ＋２０個／ｃｍ^３以下となるように、前記不純物の注入条件を設定することを特徴とする。

このような製造方法であれば、工程数の増加を抑えつつ、誘電体の初期欠陥を低減できるようにした半導体装置を製造することが可能となる。なお、本発明の「絶縁層」としては、例えば、後述するフィールド酸化膜２が該当する。

本発明によれば、誘電体はシリコン酸化膜からなり、シリコン窒化膜を含まないため、工程数の増加を抑制することができる。また、誘電体の初期欠陥を、シリコン基板上に形成されるゲート酸化膜と同等レベルまで低減することができる。

実施形態に係る半導体装置の構成例を示す断面図。実施形態に係る半導体装置の製造方法を示す断面図（その１）。実施形態に係る半導体装置の製造方法を示す断面図（その２）。本発明者による調査結果を示す表。

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）半導体装置
図１は、本発明の実施形態に係る半導体装置の構成例を示す図である。図１に示すように、この半導体装置は、例えば、シリコン基板１と、シリコン基板１に形成されたフィールド酸化膜２と、フィールド酸化膜２上に形成された２層ポリシリコン容量素子１０と、を備える。図示しないが、この半導体装置は、シリコン基板１に、ＭＯＳトランジスタやバイポーラトランジスタ等の能動素子を備えていてもよい。また、フィールド酸化膜２上には、例えばポリシリコンからなる抵抗体等の受動素子を備えていてもよい。

また、２層ポリシリコン容量素子１０は、下部電極３ａと、下部電極３ａ上に配置された誘電体５ａと、誘電体５ａ上に配置された上部電極６ａ、とを有する。
下部電極３ａは、Ｎ型不純物として、リンイオン（Ｐ＋）が注入されたポリシリコン膜からなる。下部電極３ａの厚さは、例えば１４０〜３５０ｎｍである。下部電極３ａにおけるリンイオン濃度は、１．０Ｅ＋２０個／ｃｍ^３〜２．４Ｅ＋２０個／ｃｍ^３である。誘電体５ａはシリコン酸化膜からなる。シリコン酸化膜の厚さは、例えば、１５〜４５ｎｍである。さらに、上部電極は、Ｎ型不純物として、例えばリンイオン（Ｐ＋）及びヒ素イオン（Ａｓ＋）が注入されたポリシリコン膜からなる。

（２）半導体装置の製造方法
次に、図１に示した半導体装置の製造方法について説明する。
図２（ａ）〜図３（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図２（ａ）に示すように、本実施形態では、先ず、シリコン基板１に素子分離用のフィールド酸化膜２を形成する。フィールド酸化膜２の形成方法は、例えば、ＬＯＣＯＳ(local oxidation of silicon)法である。次に、フィールド酸化膜２上に、図示しないノンドープポリシリコン膜を例えば３５０ｎｍの厚さに成膜する。そして、ノンドープポリシリコン膜上に不純物注入（ドーピング）用の保護酸化膜４を形成する。保護酸化膜４の厚さは例えば１０ｎｍであり、その形成方法は例えば減圧ＣＶＤ法である。なお、減圧ＣＶＤ法とは、常圧よりも低い圧力の環境下において行われるＣＶＤ法全般をいい、特に圧力の範囲を規定するものではない。

次に、フィールド酸化膜２上のノンドープポリシリコン膜に、保護酸化膜４を介してリンイオンを不純物としてドーピングする。リンイオンのドーピングにより、ノンドープポリシリコン膜は高濃度のリンイオンを含むポリシリコン膜３となる。このポリシリコン膜３が、後に下部電極３ａとなる。なお、このときのリンイオンの注入条件は、例えば、注入エネルギーが２０ｋｅＶ、ドーズ量が４．０×Ｅ１５個／ｃｍ^２である。このようなイオン注入条件により、ポリシリコン膜３におけるリンイオン濃度は、１．０Ｅ＋２０個／ｃｍ^３〜２．４Ｅ＋２０個／ｃｍ^３となる。

次に、図２（ａ）において、保護酸化膜４を除去する。保護酸化膜４の除去は、例えば、ＨＦ：Ｈ_２Ｏ＝１：１９のフッ化水素水溶液による４０秒間の洗浄、８０℃のＮＨ_３：Ｈ_２Ｏ：Ｈ_２Ｏ_２＝１：１０：２のアンモニア過水による６００秒間の洗浄、２３℃のＨＦ：Ｈ_２Ｏ＝１：９９のフッ化水素水溶液による５０秒間の洗浄を連続して行うことによって達成する。

次に、ポリシリコン膜３の表面が露出しているシリコン基板１に、１０５０℃の酸素雰囲気中で９０秒間の熱処理を行う。これにより、図２（ｂ）に示すように、ポリシリコン膜３上に１５ｎｍの熱酸化膜（シリコン酸化膜）５を形成する。
次に、熱酸化膜５上に図示しないノンドープポリシリコン膜を３５０ｎｍ成膜する。そして、成膜されたノンドープポリシリコン膜にリンイオンを不純物としてドーピングする。図２（ｃ）に示すように、リンイオンのドーピングによりノンドープポリシリコン膜は、リンイオンを高濃度に含む、低抵抗化されたポリシリコン膜６となる。なお、このときのリンイオンの注入条件は、例えば、注入エネルギーが５０ｋｅＶ、ドーズ量が７．０×Ｅ１５個／ｃｍ^２である。

次に、図３（ａ）に示すように、フォトリソグラフィー技術を用いて、ポリシリコン膜６上にレジストパターン７を形成する。このレジストパターン７は、上部電極が形成される領域を覆う形状に形成する。そして、このレジストパターン７をマスクに、ポリシリコン膜６、熱酸化膜５をエッチングする（即ち、パターニングする）。これにより、図３（ｂ）に示すように、上部電極６ａと誘電体５ａとを形成する。その後、レジストパターンを除去する。

続いて、図３（ｃ）に示すように、フォトリソグラフィー技術を用いて、ポリシリコン膜３上にレジストパターン８を形成する。このレジストパターン８は、下部電極が形成される領域を覆う形状に形成する。この実施形態では、このレジストパターン８によって、上部電極６ａの上面と、上部電極６ａの側面及び誘電体５ａの側面とが全て覆われる。
そして、このレジストパターン８をマスクに、ポリシリコン膜３をエッチングする（即ち、パターニングする）。これにより、図１に示した下部電極３ａを形成する。その後、レジストパターン８を除去する。その後、シリコン基板１に熱処理を施して、上部電極６ａにドーピングされたリンイオンを活性化させる。このようにして、図１に示した２層ポリシリコン容量素子１０が完成する。

なお、上記の半導体装置は、ディスクリートでもよいし、集積回路(IC:Integrated Circuit)であってもよい。上記の半導体装置として、集積回路を形成する場合（例えば、シリコン基板１上に図示しないＭＯＳトランジスタ等を形成する場合）は、ＭＯＳトランジスタのゲート電極と下部電極３ａとを同時に形成してもよい。また、ＭＯＳトランジスタのソース／ドレインを活性化させるための熱処理工程を利用して、上部電極６ａにドーピングされたリンイオンを同時に活性化させてもよい。

（３）実施形態の効果
以上説明したように、本発明の実施形態によれば、誘電体５ａは熱酸化膜（シリコン酸化膜）からなり、シリコン窒化膜を含まない。このため、特許文献１の発明と比較して、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
また、下部電極３ａにおけるリンイオンの濃度は、１．０Ｅ＋２０個／ｃｍ^３〜２．４Ｅ＋２０個／ｃｍ^３の範囲内に設定されている。これにより、誘電体５ａの初期欠陥を低減することができる。例えば図４に示したように、誘電体５ａの初期欠陥密度を、シリコン基板１上に形成されるゲート酸化膜の初期欠陥密度（１個／ｃｍ^２以下）と同等レベルまで抑えることができる。

また、下部電極３ａと上部電極６ａとを形成する過程では、ポリシリコン膜３に対するリンイオンのドーズ量（４．０×Ｅ１５個／ｃｍ^２）よりも、ポリシリコン膜６に対するリンイオンのドーズ量（７．０×Ｅ１５個／ｃｍ^２）の方を大きい値に設定している。これにより、ポリシリコン膜３に導入されるリンイオン濃度を、ポリシリコン膜６に導入されるリンイオン濃度よりも低く抑えることができる。即ち、下部電極６ｂにおけるリンイオン濃度を低く抑えつつ、上部電極６ａにおけるリンイオン濃度を高くすることができる。従って、上部電極６ａの低抵抗化を損なうことなく、誘電体５ａの初期欠陥を低減することが可能である。また、ポリシリコン膜６のドーズ量を高く保つことで、容量値の印加電圧に対する変動性（＝電圧依存性）の悪化を抑制できるという効果も奏する。

１シリコン基板
２フィールド酸化膜
３、６ポリシリコン膜
３ａ下部電極
４保護酸化膜
５熱酸化膜（シリコン酸化膜）
５ａ誘電体
６ポリシリコン膜
６ａ上部電極
７、８レジストパターン
１０２層ポリシリコン容量素子

Claims

不純物が導入された第１ポリシリコン膜からなる下部電極と、
前記下部電極上に配置されたシリコン酸化膜からなる誘電体と、
前記誘電体上に配置された第２ポリシリコン膜からなる上部電極と、を含む半導体装置であって、
前記第１ポリシリコン膜における前記不純物の濃度は、１．０Ｅ＋２０個／ｃｍ^３以上であり、且つ２．４Ｅ＋２０個／ｃｍ^３以下であることを特徴とする半導体装置。
絶縁層上に第１ポリシリコン膜を成膜する工程と、
前記第１ポリシリコン膜に不純物を注入して、前記第１ポリシリコン膜を低抵抗化する工程と、
低抵抗化された前記第１ポリシリコン膜に熱酸化を施して、前記第１ポリシリコン膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜に前記不純物を注入して、前記第２ポリシリコン膜を低抵抗化する工程と、
低抵抗化された前記第２ポリシリコン膜、前記シリコン酸化膜、低抵抗化された前記第１ポリシリコン膜を順次パターニングして、前記第２ポリシリコン膜からなる上部電極と、前記シリコン酸化膜からなる誘電体と、前記第１ポリシリコン膜からなる下部電極とを形成する工程と、を含み、
前記第１ポリシリコン膜を低抵抗化する工程では、前記第１ポリシリコン膜における前記不純物の濃度が、１．０Ｅ＋２０個／ｃｍ^３以上であり、且つ２．４Ｅ＋２０個／ｃｍ^３以下となるように、前記不純物の注入条件を設定することを特徴とする半導体装置の製造方法。