JP2003224272A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 不純物をドープする際に、絶縁層にダメージ
層か形成されることを防止して絶縁層の信頼性を高め
る。 【解決手段】 ドープ工程を行った後に、不純物がドー
プした絶縁層６、２３、３２、４３、５３の部分、およ
び／または不純物が通過した絶縁層６、２３、３２、４
３、５３の部分のうちの少なくとも一部を除去する、も
しくはドープ工程を行う前に、不純物がドープすると予
測される絶縁層６、２３、３２、４３、５３の部分、お
よび／または不純物が通過すると予測される絶縁層６、
２３、３２、４３、５３の部分のうちの少なくとも一部
を予め除去することで、物理的ダメージの生成を防止し
て絶縁層６、２３、３２、４３、５３の信頼性を高め
る。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は半導体基板上に、絶
縁層を介して導電層または導電層となる層を形成する工
程と、前記工程の後、前記半導体基板に不純物をドープ
する工程とを含む半導体装置の製造方法、および半導体
装置に関する。

【０００２】

【従来の技術】―般に、ＭＯＳトランジスタやＭＯＳコ
ンデンサといったような半導体装置の製造においては、
半導体基板上に絶縁層を介して導電層または導電層とな
る層を形成したのち、半導体基板表面に不純物をドープ
している。半導体基板表面に不純物をドープするのは、
半導体基板上に、ソースドレイン領域やＬＤＤ（Lightl
y Doped Drain-source）領域を形或したり（ＭＯＳトラ
ンジスタの場合）、前記導電層となる層に導電性を持た
せたり（ＭＯＳコンデンサの場合）するためである。

【０００３】このような半導体装置の製造方法の従来例
について、図面を参照しながら説明する。図２０の各図
は従来のＭＯＳトランジスタの製造工程をそれぞれ示す
断面図であって、ここでは、Ｐウエル領域７１、ＬＤＤ
領域７２、およびソース・ドレイン領域７３を有するＰ
型シリコン基板７０の表面に、ゲート絶縁膜７４と、ゲ
ート電極７５と、サイドウォール７６とが形成されたＭ
ＯＳトランジスタを例にして説明する。

【０００４】まず、図２０（ａ）に示すにように、Ｐウ
エル領域７１とゲート絶縁膜７４とを形成したＰ型シリ
コン基板７０上に、ポリシリコン等からなるゲート電極
７５をパターン形成する。次に、図２０（ｂ）に示すよ
うに、Ａｓイオンを加速エネルギー３ＯｋｅＶ、ドーズ
量３×１０¹³原子数／Ｃｍ²の条件で１回目のイオン注
入を行い、ＬＤＤ領域７２を形成する。そして、図２０
（ｃ）に示すように、ＨＴＯ（High Temperature Oxida
tion）層を１００ｎｍ堆積してエッチバックすることに
より、サイドウォール７６を形成する。さらに、図２０
（ｄ）に示すように、Ａｓイオンを加速エネルギー３０
ｋｅＶ、ドーズ量３×１０¹⁵原子数／Ｃｍ²の条件で２
回目のイオン注入を行い、ソース・ドレイン領域７３を
形成する。このとき、ＬＤＤ領域７２はサイドウォール
７６によって覆われているので、不純物濃度が増加して
ソース・ドレイン領域７３に同化することは起きない。

【０００５】このような工程を経ることにより、ＬＤＤ
領域７２を備えた半導体装置（ＭＯＳトランジスタ）が
製造される。なお、ＬＤＤ領域７２は、ドレイン電界の
緩和によるホットキャリアの発生防止、さらには、後に
行う熱拡散工程等により、ソース・ドレイン領域７３が
ゲート電極７５の下方まで拡散して延びることを防止す
るために設けられている。

【０００６】

【発明が解決しようとする課題】従来の半導体装置の製
造方法では、半導体装置の微細化と特性の向上が今後さ
らに進むと、イオン注入工程におけるゲート絶縁膜７４
にダメージ層が形成されて装置特性が劣化するという課
題があった。

【０００７】以下、その理由を説明する。

【０００８】ゲート絶縁膜７４はイオン注入工程におい
て注入イオンが直接突入もしくは通過すると、物理的ダ
メージを受けて特性劣化を引き起こすばかりか、最終的
には絶縁破壊を招いてしまう。このような特性劣化は、
ゲート絶縁膜７４に突入した注入イオンによりシリコン
と酸素のボンドが切られてしまったり、ゲート絶縁膜７
４内に準位が形成され、形成された準位のところにホー
ルやエレクトロンがトラップされるために起こると考え
られる。

【０００９】このような絶縁性や信頼性の低下は、半導
体基板上に容量（ＭＯＳコンデンサ）を形成した場合に
おいても同様に発生していた。すなわち、一般に、半導
体基板に形成したウエル領域等の導電層を下側容量電極
とし、この下側容量電極上に選択的に形成した絶縁膜を
容量絶縁膜とし、さらに、容量絶縁膜上に上側容量電極
を形成することで、半導体基板上に容量を形成すること
が行われている。このような構造の容量においては、上
側容量電極を、不純物を高濃度のイオンを注入したポリ
シリコンで構成することが行われている。

【００１０】しかしながら、ポリシリコンを上側容量電
極とするためには、不純物をポリシリコンに対して１０
¹⁴原子数／Ｃｍ²より多量の不純物を注入する必要があ
る。そのため、このような多量の不純物を注入する際
に、上述したのと同様の原因によって容量絶縁膜にダメ
ージ層が形成されてしまうことが指摘されていた。

【００１１】なお、ゲート絶縁膜や容量絶縁膜にこのよ
うなダメージ層が形成されることは、イオン注入量の増
加だけではなく、これら絶縁膜の厚みとも密接に関係す
ることが指摘されている。すなわち、半導体装置の高集
積化要求に応じてゲート絶縁膜や容量絶縁膜の厚みも薄
くなってきており、最近では、膜厚５ｎｍ以下の絶縁膜
も製造されつつある。このような極簿の絶縁膜では、当
然ながら、イオン注入時の影響が大きく、たとえ、１０
¹⁴原子数／ｃｍ²以下といった比較的少ないイオン注入
量でもって不純物イオンを注入したとしても、絶縁膜に
ダメージ層が形成される可能性がある。

【００１２】本発明は上記課題に鑑み、半導体基板上に
形成した絶縁膜にイオン注入によってダメージ層が形成
されることを防止し、またホットキャリアの発生を防止
することにより、半導体装置の信頼性を高めることを目
的としている。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置およびその製造方法は次のような
特徴を備えている。

【００１４】本発明のある実施形態による半導体装置の
製造方法は次の工程を含む。

【００１５】半導体基板上に絶縁層を形成する前記絶縁
層上に導体層を形成する前記導体層をパターニングする
前記半導体基板または前記導体層の少なくともいずれか
に不純物をドープする前記導体層の下に位置する前記絶
縁層であって、前記不純物がドープされまたは通過した
部分の少なくとも一部を除去するこの構成により、物理
的ダメージを受けた絶縁層を除去する事ができ、絶縁層
の信頼性が増すことになる。

【００１６】本発明の別の実施形態による半導体装置の
製造方法は次の工程を含む。

【００１７】半導体基板上に絶縁層を形成する前記絶縁
層上に導体層を形成する前記導体層をパターニングする
前記導体層の下に位置する前記絶縁層であって、後の工
程で不純物がドープされまたは通過する部分の少なくと
も一部を除去する前記半導体基板または前記導体層の少
なくともいずれかに不純物をドープするこの構成によ
り、不純物のドープで物理的ダメージが生じると予想さ
れる部位の絶縁層をあらかじめ除去する事で、絶縁層に
物理的ダメージが残らなくなり、絶縁層の信頼性が増す
ことになる。

【００１８】本発明のさらに別の実施形態による半導体
装置の製造方法は次の工程を含む。半導体基板内または
上に第―の導体層を形成する前記第―の導体層上に絶縁
層を形成する前記絶縁層上に第二の導体層を形成する前
記第二の導体層をパターニングする前記半導体基板また
は前記第―および第二の導体層の少なくともいずれかに
不純物をドープする前記第―の導体層の下に位置する前
記絶録層であって、前記不純物がドープされまたは通過
した部分の少なくとも一部を除去する本発明の別の実施
形態による半導体装置の製造方法は次の工程を含む。

【００１９】半導体基板内または上に第―の導体層を形
成する前記第―の導体層上に絶縁層を形成する前記絶縁
層上に第二の導体層を形成する前記第二の導体層をパタ
ーニングする前記第―の導体層の下に位置する前記絶縁
層であって、後の工程で不純物がドープされまたは通過
する部分の少なくとも一部を除去する前記半導体基板ま
たは前記第―および第二の導体層の少なくともいずれか
に不純物をドープする本発明のある実施形態による半導
体装置は次の構成を含む。

【００２０】半導体基板と前記半導体基板上に熱的に形
成された第―の絶縁膜と前記第―の絶縁膜上に形成され
たゲート電極と前記半導体基板内に、互いに離間して形
成されたソース・ドレイン領域とを有し、前記第―の絶
縁膜の側端は前記ゲート電極の前記ソース・ドレイン領
域を臨む側端よりも内側にある。

【００２１】本発明の別の実施形態による半導体装置は
さらに次の構成を含む。

【００２２】前記ゲート電極の側面および前記第―の絶
縁膜の側端に接して形成された第二の絶縁膜本発明のさ
らに別の実施形態による半導体装置はさらに次の特徴を
有する。

【００２３】前記第二の絶縁膜は前記第―の絶縁膜より
高誘電率の材料でなる。

【００２４】本発明のさらに別の実施形態による半導体
装置はさらに次の構成を含む。

【００２５】前記第二の絶縁膜上に形成された第三の絶
縁膜本発明のさらに別の実施形態による半導体装置はさ
らに次の特徴を有する。

【００２６】前記第三の絶縁膜の誘電率は前記第―の絶
縁膜と実質的に同―である。

【００２７】本発明のさらに別の実施形態による半導体
装置はさらに次の構成を含む。

【００２８】前記ゲート電極の側端近傍下方に形成され
た第二の絶縁膜本発明のさらに別の実施形態による半導
体装置はさらに次の特徴を有する。

【００２９】前記第二の絶縁膜は前記第―の絶縁膜より
高誘電率の材料でなる。

【００３０】本発明のさらに別の実施形態による半導体
装置はさらに次の特徴を有する。

【００３１】前記第―の絶縁膜は熱的に成長させたもの
であり、前記第二の絶縁膜は化学的に成長させたもので
ある。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００３３】第１の実施の形態 図１は本発明の、第１の実施の形態である半導体装置の
製造方法の工程断面図であって、ここでは、ソース・ド
レイン・エクステンション構造のＭＯＳトランジスタを
例にして説明する。このＭＯＳトランジスタは、Ｐウエ
ル領域３、エクステンション領域４、ソース・ドレイン
領域５を形成したＰ型シリコン基板２上に、ゲート絶縁
膜６、ゲート電極７、サイドウォール８を形成して構成
されている。

【００３４】次に、このＭＯＳトランジスタの製造工程
を説明する。

【００３５】まず、図１（ａ）に示すように、Ｐウエル
領域３、およびゲート絶縁膜（熱的に成長させたシリコ
ン酸化膜等）６を形成したＰ型シリコン基板２上に、ゲ
ート電極（ポリシリコン等）７をパターン形成する。ゲ
ート絶縁膜の厚みは２〜８ｎｍ、ゲート電極７の厚みは
２００〜４００ｎｍである。同図におけるトランジスタ
のゲート長は５００ｎｍ以下である。次に、図１（ｂ）
に示すように、Ｐ型シリコン基板２に対して不純物とし
て、例えばＡｓイオンを加速エネルギー１０kev、ドー
ズ量１×１０¹⁴原子数／ｃｍ²の条件で１回目のイオン
注入を行い、これによって、Ｐ型シリコン基板２にエク
ステンション領域４を形成する。エクステンション領域
４は、１０kevという比較的小さな加速エネルギーでも
って行われるｌ回目のイオン注入工程により形成される
ためにＰ型シリコン基板２の比較的浅い領域に形成され
る。

【００３６】また、このようなイオン注入を行うときに
おいては、イオンのビームはＰ型シリコン基板２の表面
に対してすべて垂直とはならず、ある程度のビーム成分
は斜め方向に沿って打ち込まれる。さらには、ｌ回目の
イオン注入の際には、ゲート絶縁膜６やゲート電極７の
側端を保護する構造も存在しない。このような条件で、
しかも１×１０¹⁴原子数／ｃｍ²という高いドーズ量で
イオン注入を行うと、斜めに打ち込まれたイオンビーム
が、ゲート電極７の側端下方に位置するゲート絶縁膜６
の部分に直接突入するか、もしくはゲート電極７の側端
に対して斜めに打ち込まれたイオンビームが、ゲート電
極７を突き抜けてゲート絶縁膜６に達してしまうことか
起きる。そのため、ゲート電極７の側端下方に位置する
ゲート絶縁膜６には、図２に示すように、突入したり通
過した不純物（Ａｓ）イオンにより物理的ダメージが生
じ、そこにダメージ層９が形成される。なお、図２では
図示の都合上、ダメージ層９とゲート絶縁膜６との間に
はっきりとした境界があるように描いたが、実際にはゲ
ート絶縁膜６の露出面近傍が最も物理的ダメージが高
く、内側に行くにしたがって物理的ダメージか段階的に
減少することで、ダメージ層９が形成されており、ダメ
ージ層９とゲート絶縁膜６との間にはっきりした境界は
存在しない。このように形成されたダメージ層９は、Ｍ
ＯＳトランジスタの特性を劣化させるばかりか、絶縁破
壊の原因ともなる。

【００３７】そこで、図１（ｃ）に示すように、Ｐ型シ
リコン基板２をウエットエッチング溶液、例えば、フッ
化水素３％水溶液に１分間浸水させることで、ウエット
エッチングを行い、ゲート絶縁膜６に形成されたダメー
ジ層９を選択的に除去する。ダメージ層９の除去は、最
も物理的ダメージを受けている部分、すなわち、ゲート
電極７の側端下方で露出している部位近傍のダメージ層
９を除去すれば、十分、特性悪化を防止できる。また、
ウエットエッチングにより、ダメージ層９を湾曲した形
状１０（図２参照）に除去しても十分特性劣化を防止で
きるが、異方的にエッチングを行って矩形状にダメージ
層９を除去してもよい。

【００３８】ゲート絶縁膜の厚みが２〜８ｎｍの場合、
ゲート電極７の側端から５〜２０ｎｍ程度の内側まで、
ゲート絶縁膜を除去するのが望ましい。

【００３９】このように、ウエットエッチングにより、
ゲート絶縁膜６に形成されたダメージ層９の除去を行え
ば、ポリシリコン等からなるゲート電極７に対してダメ
ージを与えることなく、ゲート絶縁膜６を選択的にエッ
チングすることができる。ゲート絶縁膜６のダメージを
受けた部分は他の部分に比べてエッチレートが高いの
で、ダメージを受けた部分が除去されるとエッチレート
か下がり、いわば「自己停止」的にエッチングが行われ
る。

【００４０】ウエットエッチングによリダメージ層９の
除去を行ったのち、Ｐ型シリコン基板２を水洗して、乾
燥させる。

【００４１】このようにして、ダメージ層９の除去を行
ったのち、図１（ｄ）に示すように、Ｐ型シリコン基板
２上にシリコン酸化膜を化学気相成長法で１２０ｎｍ程
度堆積し、さらにシリコン酸化膜をエッチバックするこ
とで、サイドウォール８を形成する。

【００４２】サイドウォール８を形成したのち、Ｐ型シ
リコン基板２に対してＡｓイオンを加速エネルギー３０
keV、ドーズ量３×１０¹⁵原子数／ｃｍ²の条件で２回目
のイオン注入を行い、Ｐ型シリコン基板２上にソース・
ドレイン領域５を形成する。このとき、３０keVという
比較的大きい加速エネルギーでもって行うイオン注入で
ソース・ドレイン領域５を形成するため、ソース・ドレ
イン領域５は、エクステンション領域４より深い位置ま
で形成される。

【００４３】なお、このとき、ゲート電極７の側端およ
びゲート電極７側端下方に位置するエクステンション領
域４はサイドウォール８によって保護されており、２回
目のイオン注入によってゲート絶縁膜６に物理的ダメー
ジが生じることはない。さらには、２回目のイオン注入
に際して、ゲート絶縁膜６近傍のエクステンション領域
４は、サイドウォール８によって保護されるためにその
不純物濃度が過度に上昇することもない。

【００４４】以上の工程を経ることでソース・ドレイン
・エクステンション構造を備えたＭＯＳトランジスクが
作製される。このＭＯＳトランジスタにおいては、エク
ステンション領域４を形成するために行う１回目のイオ
ン注入工程でゲート絶縁膜６に形成されるダメージ層９
を、Ｐ型シリコン基板２に対してウエットエッチングを
行うことで除去しており、ゲート絶縁膜６が物理的ダメ
ージで特性劣化したり絶縁破壊することが無い。

【００４５】次に、本発明による効果を確認するために
行った実験について説明する。サンプルは上記プロセス
に基づいて作成された。

【００４６】＜実験条件＞ 注入装置：大電流注入装置：PI-9500（AMJ製） ゲート酸化膜ダメージ評価方法：定電圧ＴＤＤＢ試験。

【００４７】注入条件：ＢＦ₂ ⁺，４０(kev)，１０¹⁵原
子数／ｃｍ² ゲート絶縁膜厚：８ｎｍ ゲート電極膜圧：３３０ｎｍ 印加電圧：１０Ｖ コンデンサー面積（サイズ）：０．８平方ミクロン ＜実験結果＞図３は、イオン注入を行わない場合の定電
圧ＴＤＤＢ試験結果であり、横軸に時間、縦軸にゲート
と半導体基板との間に流れる電流値を示す。次に、イオ
ン注入を行い、かつウエットエッチングを０秒、３０
秒、９０秒、１２０秒間行った場合の定電圧ＴＤＤＢ試
験結果をそれぞれ、図４、図５、図６、図７に示す。

【００４８】ウエットエッチングを行わない場合には時
間の経過と共にリーク電流が増加し、５００秒経過した
付近で絶縁破壊している。それに対して、ウエットエッ
チングを３０秒行った場合には、殆ど効果が見られない
が、ウエットエッチング時間を９０秒、１２０秒と増加
させると、リーク電流か低下し、イオン注入を行わない
状態に近くなっている。エッチング時間が３０秒の場
合、ゲート絶縁膜はゲート電極の側端から５ｎｍ程度の
内側まで除去されている。エッチング時間が９０秒の場
合、ゲート絶縁膜はゲート電極の側端から８ｎｍ程度の
内側まで除去されている。エッチング時間が１２０秒の
場合、ゲート絶縁膜はゲート電極の側端から１０ｎｍ程
度の内側まで除去されている。

【００４９】イオン注入の後ウエットエッチングを行わ
ない場合には、ゲート電極７側端下方に位置するゲート
絶縁膜６に不純物がドープまたは通過するとそこにダメ
ージ層９が生成されるため、リーク電流が増加し、早期
に絶縁破壊を起こす。しかしながら、ウエットエッチン
グを―定時間以上行うとダメージ層９が除去され、イオ
ン注入を行う前のゲート絶縁膜６の状態に戻っている。
したがって、本発明による半導体装置の製造工程によれ
ば、ＭＯＳトランジスタの特性劣化を防止するとともゲ
ート絶縁膜６の絶縁破壊を防ぐことが可能である。

【００５０】第２の実施の形態 図８は本発明の第２の実施の形態における半導体装置の
製造方法の工程断面図であって、ここでは、第１の実施
の形態と同様、ソース・ドレイン・エクステンション構
造のＭＯＳトランジスタを例にして説明する。このＭＯ
Ｓトランジスタの基本的な構造は図１に示した第１の実
施の形態と同―であり、同―ないし同様の部分には同―
の符号を付している。特に定めない場合、寸法も同―で
ある。

【００５１】次に、このＭＯＳトランジスの製造工程を
説明する。まず、図８（ａ）に示すように、Ｐウエル領
域３、およびゲート絶縁膜６を形成したＰ型シリコン基
板２上に、ゲート電極７をパターン形成する。次に、図
８（ｂ）に示すように、Ｐ型シリコン基板１をウエット
エッチング溶液、例えばフッ化水素３％水溶液に１分回
浸水させることでウエットエッチングを行う。これによ
り、次に行う１回目のイオン注入により、不純物（Ａ
ｓ）が突入、もしくは通過することで物理的ダメージを
受けると予測されるゲート絶縁膜７の部位、具体的には
ゲート電極７の側端下方に位置するゲート絶縁膜６を除
去する。物理的ダメージを受けると予測される部位の除
去は、最も物理的ダメージを受けると予測される部分、
すなわち、ゲート電極７の側端下方で露出している部位
近傍のゲート絶縁膜６を除去すれば、十分、特性悪化を
防止できる。ゲート絶縁膜の厚みか２〜８ｎｍの場合、
ゲート電極７の側端から５〜２０ｎｍ程度の内側まで、
ゲート絶縁膜６を除去するのが望ましい。また、ウエッ
トエッチングにより、ゲート絶縁膜６を図２に示すよう
に湾曲した形状１０に除会しても十分特性劣化を防止で
きるが、異方的にエッチングを行って矩形状にゲート絶
縁膜６を除去してもよい。ウエットエッチングを行った
のち、Ｐ型シリコン基板２を水洗し、乾燥させる。

【００５２】ウエットエッチングが終了したのち、図８
（ｃ）に示すように、Ｐ型シリコン基板２に対して、Ａ
ｓイオンを加速エネルギー１０kev、ドーズ量１×１０
¹⁴原子数／ｃｍ²の条件で１回目のイオン注入を行い、
エクステンション領域４を形成する。このとき、ｌ回目
のイオン注入工程により、物理的ダメ−ジを受けること
が予測されるゲート絶縁膜６の部位は、ウエットエッチ
ングにより予め除去されているので、ゲート絶縁膜６に
ダメージ層が形成されることはない。

【００５３】エクステンション領域４を形成したのち、
Ｐ型シリコン基板２上にシリコン酸化膜を１２０ｎｍ堆
積する。そして、堆積したシリコン酸化膜をエッチバッ
クすることで、サイドウォール８を形成する。

【００５４】サイドウォール８を形成したのち、Ａｓイ
オンを加速エネルギー３Ｏkev、ドーズ量３×１０¹⁵原
子数／ｃｍ²の条件で２回目のイオン注入を行い、Ｐ型
シリコン基板２内にソース・ドレイン領域５を形成す
る。このとき、ゲート電極７の側端およびゲート電極７
側端下方に位置するエクステンション領域４はサイドウ
ォール８によって保護されており、２回目のイオン注入
によってゲート絶縁膜６に物理的ダメージが生じること
はない。

【００５５】以上の工程を経ることにより、エクステン
ション構造を備えたＭＯＳトランジスタが作製される。
このＭＯＳトランジスタにおいては、エクステンション
領域４を形成するために行う１回目のイオン注入工程で
物理的ダメージを受けると予測されるゲート絶縁膜６の
部位を、１回目のイオン注入を行う前に、予め、Ｐ型シ
リコン基板２に対してウエットエッチングを行うことで
除去しており、ゲート絶縁膜６が物理的ダメージで特性
劣化したり絶縁破壊することは無い。

【００５６】第３の実施の形態 図９は本発明の第３の実施の形態である半導体装置の製
造方法の工程断面図であって、ここでは、シングル・ソ
ース・ドレイン構造のＭＯＳトランジスタを例にして説
明する。このＭＯＳトランジスタはＰウエル領域２１、
シングル・ソース・ドレイン２２を形成したＰ型シリコ
ン基板２０中に、ゲート絶縁膜２３、ゲート電極２４を
形成して構成されている。寸法は特に定めない限り、前
の実施例と同―である。

【００５７】次に、このＭＯＳトランジスタの製造工程
を説明する。まず、図９（ａ）に示すように、Ｐウエル
領域２１、およびゲート絶縁膜（シリコン酸化膜等）２
３を形成したＰ型シリコン基板２０上に、ゲート電極
（ポリシリコン等）２４をパターン形成する。

【００５８】次に、図９（ｂ）に示すように、Ｐ型シリ
コン基板２０に対して不純物として、例えばＡｓイオン
を加速エネルギー１０kev、ドーズ量３×１０¹⁵原子数
／ｃｍ²の条件でイオン注入を行い、これによって、Ｐ
型シリコン基板２０にシングル・ソース・ドレイン領域
２２を形成する。シングル・ソース・ドレイン領域２２
は、１０kevという比較的小さな加速エネルギーでもっ
て行われるイオン注入工程により形成れさるためにＰ型
シリコン基板２の比較的浅い領域に形成される。

【００５９】この工程では、前に述べたメカニズムによ
り、ゲート電極２４の側端下方に位置するゲート絶縁膜
２３には、物理的ダメージが生じてダメージ層２５が形
成される。

【００６０】そこで、図９（ｃ）に示すように、Ｐ型ン
リコン基板２０をウエットエッチング液、例えばフッ化
水素３％水溶液に１分間浸水させることで、ウエットエ
ッチングを行い、ゲート絶縁膜２３に形成されたダメー
ジ層２５を選択的に除去したのち、Ｐ型シリコン基板２
０を水洗して、乾燥させる。

【００６１】以上の工程を経ることでシングル・ソース
・ドレイン構造２２を備えたＭＯＳトランジスタが作製
される。このＭＯＳトランジスタにおいては、シングル
・ソース・ドレイン領域２２を形成するために行うイオ
ン注入工程でゲート絶縁膜２３に形成されるダメージ層
２５を、Ｐ型シリコン基板２０に対してウエットエッチ
ングを行うことで除去しており、ゲート絶縁膜２３が物
理的ダメージで特性劣化したり絶縁破壊することが無
い。

【００６２】第４の実施の形態 図１０は本発明の第４の実施の形態である半導体装置の
製造方法の工程断面図であって、ここでは、第３の実施
の形態と同様、シングル・ソース・ドレイン構造のＭＯ
Ｓトランジスタを例にして説明する。このＭＯＳトラン
ジスタの基本的な構造は図９に示した第３の実施の形態
と同―であり、同―ないし同様の部分には、同一の符号
を付している。

【００６３】次に、このＭＯＳトランジスタの製造工程
を説明する。まず、図１０（ａ）に示すように、Ｐウエ
ル領域２１、およびゲート絶縁膜２３を形成したＰ型シ
リコン基板２０上に、ゲート電極２４をパターン形成す
る。寸法は特に定めない限り、前の実施例と同―であ
る。

【００６４】次に、図１０（ｂ）に示すように、Ｐ型シ
リコン基板２０をウエットエッチング液、例えばフッ化
水素３％水溶液に１分間浸水させることでウエットエッ
チングを行う。これにより、次に行うイオン注入によ
り、不純物（Ａｓ）が突入、もしくは通過することで物
理的ダメージを受けると予測されるゲート絶縁膜２３の
部位、具体的にはゲート電極２４の側端下方に位置する
ゲート絶縁膜２３を除去する。物理的ダメージを受ける
と予測される部位の除去は、最も物理的ダメージを受け
ると予測される部分、すなわち、ゲート電極２４の側端
下方で露出している部位近傍のゲート絶縁膜６を除去す
れば、十分、特性悪化を防止できる。ゲート絶縁膜２３
の厚みが２〜８ｎｍの場合、ゲート電極２４の側端から
５〜２０ｎｍ程度の内側まで、ゲート絶縁膜２３を除去
するのが望ましい。ウエットエッチングを行ったのち、
Ｐ型シリコン基板２０を水洗し、乾燥させる。

【００６５】ウエットエッチングが終了したのち、図１
０（ｃ）に示すように、Ｐ型シリコン基板２０に対し
て、Ａｓイオンを加速エネルギー１０kev、ドーズ量３
×１０^{1 5}原子数／ｃｍ²の条件でイオン注入を行い、シ
ングル・ソース・ドレイン領域２２を形成する。シング
ル・ソース・ドレイン領域２２は、１０kevという比較
的小さな加速エネルギーでもって行われるイオン注入工
程により形成されるためにＰ型シリコン基板２の比較的
浅い領域に形成される。このとき、イオン注入工程によ
り物理的ダメージを受けることが予測されるゲート絶縁
膜２３の部位は、ウエットエッチングにより予め除去さ
れているので、ゲート絶縁膜２３にダメージ層が形成さ
れることはない。

【００６６】以上の工程を経ることにより、シングル・
ソース・ドレイン構造を備えたＭＯＳトランジスタが作
製される。このＭＯＳトランジスタにおいては、シング
ル・ソース・ドレイン領域２２を形成するために行うイ
オン注入工程で物理的ダメージを受けると予測されるゲ
ート絶縁膜２３の部位を、イオン注入を行う前に、予
め、Ｐ型シリコン基板２０に対してウエットエッチング
を行うことで除去しており、物理的ダメージでゲート絶
縁膜２３の特性が劣化したり絶縁破壊することは無い。

【００６７】第５の実施の形態 図１１は本発明の第５の実施の形態である半導体装置の
製造方法の工程断面図であって、ここでは、ＭＯＳコン
デンサを例にして説明する。このＭＯＳコンデンサは、
Ｐウエル領域３１を形成したＰ型シリコン基板３０上に
容量絶縁膜３２と容量電極３３とを順次形成して構成さ
れている。なお、このＭＯＳコンデンサでは、容量電極
３３と対向するもう一方の容量電極はＰウエル領域３１
から構成されている。容量絶縁膜３２の厚みは約６ｎ
ｍ、容量電極３３の厚みは約２００ｎｍである。電極面
積は所望の容量にもとづいて決定される。

【００６８】次に、このＭＯＳコンデンサの製造工程を
説明する。まず、図１１（ａ）に示すように、Ｐウエル
領域３１および容量絶縁膜３２を形成したＰ型シリコン
基板３０上に、ポリシリコンパターン３３０をパターン
形成する。次に、図１１（ｂ）に示すように、ポリシリ
コンパターン３３０に導電性を持たせるために、Ｐ型シ
リコン基板３０の表面にＡｓイオンを加速エネルギー１
０kev、ドーズ量３×１０¹⁵原子数／ｃｍ²の条件でイオ
ン注入する。これにより、ポリシリコンパターン３３０
は導電性を有するようになり、容量電極３３として機能
する。

【００６９】このとき、前の実施例で述べたと同じ理由
で、容量電極３３の側端下方に位置する容量絶縁膜３２
には、物理的ダメージが生じることでダメージ層３４が
形成される。

【００７０】そこで、図１１（ｃ）に示すように、Ｐ型
シリコン基板３０をウエットエッチング液、例えばフッ
化水素３％水溶液に１分間浸水させることで、ウエット
エッチングを行い、容量絶縁膜３２に形成されたダメー
ジ層３４を選択的に除去したのち、Ｐ型シリコン基板３
０を水洗して乾燥させる。

【００７１】以上の工程を経ることでＭＯＳコンデンサ
が作製される。このＭＯＳコンデンサにおいては、ポリ
シリコンパターン３３０に導電性を持たせるために行う
イオン注入工程で容量絶縁膜３２に形成されるダメージ
層３４を、Ｐ型シリコン基板３０に対してウエットエッ
チングを行うことで除去しており、容量絶縁膜３２が物
理的ダメージで特性劣化したり絶縁破壊することが無
い。容量絶縁膜３２の厚みが２〜８ｎｍの場合、容量電
極３３の側端から５〜２０ｎｍ程度の内側まで、容量絶
縁膜３２を除去するのか望ましい。

【００７２】第６の実施の形態 図１２は本発明の第６の実施の形態である半導体装置の
製造方法の工程断面図であって、ここでは、第５の実施
の形態と同様のＭＯＳコンデンサを例にして説明する。
このＭＯＳコンデンサの基本的な構造は図１１に示した
第５の実施の形態と同様であり、同―ないし同様の部分
には同―の符号を付している。

【００７３】次に、このＭＯＳコンデンサの製造工程を
説明する。まず、図１２（ａ）に示すように、Ｐウエル
領城３１および容量絶縁膜３２を形成したＰ型シリコン
基板３０上に、ポリシリコンパターン３３０をパターン
形成する。寸法は特に定めない限り、前の実施例と同一
である。

【００７４】次に、図ｌ２（ｂ）に示すように、Ｐ型シ
リコン基板３０をウエットエッチング液、例えばフッ化
水素３％水溶液に１分間浸水させることでウエットエッ
チングを行う。これにより、次に行うイオン注入によ
り、不純物（Ａｓ）が突入、もしくは通過することで物
理的ダメージを受けると予測される容量絶縁膜３２の部
位、具体的にはポリシリコンパターン３３０の側端下方
に位置する容量絶縁膜３２を除去する。物理的ダメージ
を受けると予測される部位の除去は、最も物理的ダメー
ジを受けると予測される部分、すなわち、ポリシリコン
パターン３３０の側端下方で露出している部位近傍の容
量絶縁膜３２を除去すれば、十分、特性悪化を防止でき
る。ウエットエッチングを行ったのち、Ｐ型シリコン基
板３０を水洗し、乾燥させる。

【００７５】ウエットエッチングが終了したのち、図１
２（ｃ）に示すように、Ｐ型シリコン基板３０に対し
て、Ａｓイオンを加速エネルギー１０kev、ドーズ量３
×１０^{1 5}原子数／ｃｍ²の条件でイオン注入を行い、ポ
リシリコンパターン３３０に不純物（Ａｓ）を注入して
導電性を持たせて、容量電極３３として機能させる。こ
のとき、容量絶縁膜３２や容量電極３３の側端を保護す
る構造も存在しない。このような条件で、しかも３×１
０¹⁵原子数／ｃｍ²という高いドーズ量でイオン注入す
ると、打ち込まれたイオンビームが、容量絶縁膜３２に
突入もしくは通過してしまって物理的ダメージを受ける
ことが予測される。しかしながら、物理的ダメージを受
けることか予測される容量絶縁膜３２の部位は、ウエッ
トエッチングにより予め除去されているので、容量絶縁
膜３２にグメージ層が形成されることは無い。

【００７６】以上の工程を経ることでＭＯＳコンデンサ
が作製される。このＭＯＳコンデンサにおいては、ポリ
シリコンパターン３３０に導電性を持たせるために行う
イオン注入工程で容量絶縁膜３２に物理的ダメージを受
けることが予測される容量絶縁膜３２の部位を、予めＰ
型シリコン基板３０に対して行うウエットエッチングに
よって除去しており、容量絶縁膜３２が物理的ダメージ
で特性劣化したり絶縁破壊することが無い。容量絶縁膜
３２の厚みが２〜８ｎｍの場合、容量電極３３の側端か
ら５〜２０ｎｍ程度の内側まで、容量絶縁膜３２を除去
するのが望ましい。

【００７７】第７の実施の形態 図１３は本発明の第７の実施の形態である半導体装置の
製造方法の工程断面図であって、ここでは、第５、第６
の実施の形態と同様、ＭＯＳコンデンサを例にして説明
する。このＭＯＳコンデンサは、Ｐウエル領域４１を形
成したＰ型シリコン基板４０上に下側容量電極４２と容
量絶縁膜４３と上側容量電極４４とを順次形成して構成
されている。下側容量電極４２の厚みは約２００ｎｍ、
容量絶縁膜４３の厚みは約６ｎｍ、上側容量電極４４の
厚みは約２００ｎｍである。電極面積は所望の容量にも
とづいて決定される。

【００７８】次に、このＭＯＳコンデンサの製造工程を
説明する。まず、図１３（ａ）に示すように、Ｐウエル
領域４１を形成したＰ型シリコン基板４０上に、ポリシ
リコン等からなる下側容量電極４２をパターン形成す
る。そして、下側容量電極４２上に容量絶縁膜４３をパ
ターン形成する。さらに、容量絶縁膜４３上にポリシリ
コンパターン４４０をパターン形成する。次に、図１３
（ｂ）に示すように、ポリシリコンパターン４４０に導
電性を持たせるために、Ｐ型シリコン基板４０の表面に
Ａｓイオンを加速エネルギー１０kev、ドーズ量３×１
０¹⁵原子数／ｃｍ²の条件でイオン注入する。これによ
り、ポリシリコンパターン４４０は導電性を有するよう
になり、上側容量電極４４として機能する。

【００７９】このとき、ポリシリコンパターン４４０の
側端下方に位置する容量絶縁膜４３には、物理的ダメー
ジが生じることでダメージ層４５が形成される。

【００８０】そこで、図１３（ｃ）に示すように、Ｐ型
シリコン基板４０をウエットエッチング液、例えばフッ
化水素３％水溶液に１分間浸水させることで、ウエット
エッチングを行い、容量絶縁膜４３に形成されたダメー
ジ層４５を選択的に除去したのち、Ｐ型シリコン基板４
０を水洗して、乾燥させる。

【００８１】以上の工程を経ることでＭＯＳコンデンサ
が作製される。このＭＯＳコンデンサにおいては、ポリ
シリコンパターン４４０に導電性を持たせるために行う
イオン注入工程で容量絶縁膜４３に形成されるダメージ
層４５を、Ｐ型シリコン基板４０に対してウエットエッ
チングを行うことで除去しており、容量絶縁膜４３が物
理的ダメージで特性劣化したり絶縁破壊することが無
い。容量絶縁膜４３の厚みが２〜８ｎｍの場合、容量電
極の側端から５〜２０ｎｍ程度の内側まで、容量絶縁膜
４３を除去するのが望ましい。

【００８２】第８の実施の形態 図１４は本発明の第８の実施の形態である半導体装置の
製造方法の工程断面図であって、ここでは、第７の実施
の形態と同様のＭＯＳコンデンサを例にして説明する。
このＭＯＳコンデンサの基本的な構造は図１３に示した
第７の実施の形態と同様であり、同―ないし同様の部分
には同―の符号を付している。寸法は特に定めない限
り、前の実施例と同―である。

【００８３】次に、このＭＯＳコンデンサの製造工程を
説明する。まず、図１４（ａ）に示すように、Ｐウエル
領域４１を形成したＰ型シリコン基板４０上に、ポリシ
リコン等からなる下側容量電極４２をパターン形成す
る。そして、下側容量電極４２上に容量絶縁膜４３をパ
ターン形成する。さらに、容量絶縁膜４３上にポリシリ
コンパターン４４０をパターン形成する。

【００８４】次に、図１４（ｂ）に示すように、Ｐ型シ
リコン基板４０をウエットエッチング液、例えばフッ化
水素３％水溶液に１分間浸水させることでウエットエッ
チングを行う。これにより、次に行うイオン注入により
て不純物（Ａｓ）が突入、もしくは通過することで物理
的ダメージを受けると予測される容量絶縁膜４８の部
位、具体的にはポリシリコンパターン４４０の側端下方
に位置する容量絶縁膜４３を除去する。物理的ダメージ
を受けると予測される部位の除去は、最も物理的ダメー
ジを受けると予測される部分、すなわち、ポリシリコン
パターン４４０の側端下方で露出している部位近傍の容
量絶縁膜４３を除去すれば、十分、特性悪化を防止でき
る。容量絶縁膜４３は容量電極の側端から５〜２０ｎｍ
内側まで除去するのが望ましい。ウエットエッチングを
行ったのち、Ｐ型シリコン基板４０を水洗し、乾燥させ
る。

【００８５】その後、図１４（ｃ）に示すように、Ｐ型
シリコン基板４０に対して、Ａｓイオンを加速エネルギ
ーｌｏkev、ドーズ量３×１０¹⁵原子数／ｃｍ²の条件で
イオン注入を行い、ポリシリコンパターン４４０に不純
物（Ａｓ）を注入して導電性を持たせて、上側容量電極
４４として機能させる。このとき、容量絶縁膿４３や上
側容量電極４４の側端を保護する構造も存在しない。こ
のような条件で、しかも３×１０¹⁵原子数／ｃｍ²とい
う高いドーズ量でイオン注入されると、打ち込まれたイ
オンビームが、容量絶縁膜４３に突入もしくは通過して
しまって物理的ダメージを受けることが予測される。し
かしながら、物理的ダメージを受けることが予測される
容量絶縁膜４３の部位は、ウエットエッチングにより予
め除去されているので、容量絶縁膜４３にダメージ層が
形成されることはない。

【００８６】以上の工程を経ることでＭＯＳコンデンサ
が作製される。このＭＯＳコンデンサにおいては、ポリ
シリコンパターン４４０に導電性を持たせるために行う
イオン注入工程で物理的ダメージを受けることが予想さ
れる容量絶縁膜４３の部位を、予めＰ型シリコン基板４
０に対して行うウエットエッチングによって除去してお
り、容量絶縁膜４３が物理的ダメージで特性劣化したり
絶縁破壊することが無い。

【００８７】第９の実施の形態 図１５は本発明の第９の実施の形態である半導体装置の
製造方法の工程断面図てあって、ここでは、第５〜８の
実施の形態と同様、ＭＯＳコンデンサを例にして説明す
る。このＭＯＳコンデンサは、Ｐウエル領域５１を形成
したＰ型シリコン基板５０上に形成された素子分離シリ
コン酸化膜５１に下側容量電極５２と容量絶録膜５３と
上側容量電極５４とを順次形成して構成されている。寸
法は特に定めない限り、前の実施例と同―である。

【００８８】次に、このＭＯＳコンデンサの製造工程を
説明する。まず、図１５（ａ）に示すように、ＬＯＣＯ
Ｓ分雜構造である素子分離シリコン酸化膜５１が形成さ
れたＰ型シリコン基板４０の前記素子分離シリコン酸化
膜５１上に、ポリシリコン等からなる下側容量電極５２
をパターン形成する。そして、下側容量電極５２上に容
量絶縁膜５３をパターン形成する。さらに、容量絶縁膜
５３上にポリシリコンパターン５４０をパクーン形成す
る。

【００８９】次に、図１５（ｂ）に示すように、ポリシ
リコンパターン５４０に導電性を持たせるために、Ｐ型
シリコン基板５０の表面にＡｓイオンを加速エネルギー
１０kev、ドーズ量３×１０¹⁵原子数／ｃｍ²の条件でイ
オン注入する。これにより、ポリシリコンパターン５４
０は導電性を有するようになり、上側容量電極５４とし
て機能する。

【００９０】このとき、イオンのビームはＰ型シリコン
基板５０の表面に対してすべて垂直とはならず、ある程
度のビーム成分は斜め方向に沿って打ち込まれる。さら
には、イオン注入の際には、容量絶縁膜５３やポリシリ
コンパターン５４０の側端を保護する構造も存在しな
い。このような条件で、しかも３×１０¹⁵原子数／ｃｍ
²という高いドーズ量でイオン注入されると、打ち込ま
れたイオンビームが、容量絶縁膜５３に突入もしくは通
過してしまうことが起きる。そのため、ポリシリコンパ
ターン５４０の側端下方に位置する容量絶縁膜５３に
は、物理的ダメージが生じることでダメージ層５５が形
成される。

【００９１】そこで、図１５（ｃ）に示すように、Ｐ型
シリコン基板５０をウエットエッチング液、例えばフッ
化水素３％水溶液に１分間浸水させることで、ウエット
エッチングを行い、容量絶縁膜５３に形成されたダメー
ジ層５５を選択的に除去したのち、Ｐ型シリコン基板５
０を水洗して、乾燥させる。

【００９２】以上の工程を経ることでＭＯＳコンデンサ
が作製される。このＭＯＳコンデンサにおいては、ポリ
シリコンパターン５４０に導電性を持たせるために行う
イオン注入工程で容量絶縁膜５３に形成されるダメージ
層５５を、Ｐ型シリコン基板５０に対してウエットエッ
チングを行うことで除去しており、容量絶縁膜５３が物
理的ダメージで特性劣化したり絶縁破壊することが無
い。容量絶縁膜５３の厚みが２〜８ｎｍの場合、容量電
極の側端から５〜２０ｎｍ程度の内側まで容量絶縁膜５
３を除去するのが望ましい。

【００９３】第１０の実施の形態 図１６は本発明の第１０の実施の形態である半導体装置
の製造方法の工程断面図であって、ここでは、第９の実
施の形態と同様のＭＯＳコンデンサを例にして説明す
る。このＭＯＳコンデンサの基本的な構造は図１５に示
した第９の実施の形態と同様であり、同一ないし同様の
部分には同一の符号を付している。寸法は特に定めない
限り、前の実施例と同―である。

【００９４】次に、このＭＯＳコンデンサの製造工程を
説明する。まず、図１６（ａ）に示すように、ＬＯＣＯ
Ｓ分難構造である素子分離シリコン酸化膜５１を形成し
たＰ型シリコン基板５０の前記素子分離シリコン酸化膜
５１上に、ポリシリコン等からなる下側容量電極５２を
パターン形成する。そして、下側容量電極５２上に容量
絶縁膜５３をパターン形成する。さらに、容量絶縁膜５
３上にポリシリコンパターン５４０をパターン形成す
る。

【００９５】次に、図１６（ｂ）に示すように、Ｐ型シ
リコン基板５０をウエットエッチング液、例えばフッ化
水素３％水溶液に１分間浸水させることでウエットエッ
チングを行う。これにより、次に行うイオン注入によ
り、最も物理的ダメージを受けると予測される部分、す
なわち、ポリシリコンパターン５４０の側端下方で露出
している部位近傍の容量絶線膜５３を除去すれば、十
分、特性悪化を防止できる。容量絶縁膜５３の厚みが２
〜８ｎｍの場合、容量電極の側端から５〜２０ｎｍ程度
の内側まで、容量絶縁膜５３を除去するのが望ましい。
ウエットエッチングを行ったのち、Ｐ型シリコン基板５
０を水洗し、乾燥させる。

【００９６】ウエットエッチングが終了したのち、図１
６（ｃ）に示すように、Ｐ型シリコン基板５０に対し
て、Ａｓイオンを加速エネルギー１０kev、ドーズ量３
×１０^{1 5}原子数／ｃｍ²の条件でイオン注入を行い、ポ
リシリコンパターン５４０に不純物（Ａｓ）を注入して
導電性を持たせて、上側容量電極５４として機能させ
る。このとき、容量絶縁膜５３や上側容量電極５４の側
端を保護する構造も存在しない。このような条件で、し
かも３×１０¹⁵原子数／ｃｍ²という高いドーズ量でイ
オン注入されると、打ち込まれたイオンビームが、容量
絶縁膜５３に突入もしくは通過してしまって物理的ダメ
ージを受けることが予測される。しかしながら、物理的
ダメージを受けることが予測される容量絶縁膜５３の部
位は、ウエットエッチングにより予め除去されているの
て、容量絶縁膜５３にダメージ層が形成されることはな
い。

【００９７】以上の工程を経ることでＭＯＳコンデンサ
が作製される。このＭＯＳコンデンサにおいては、ポリ
シリコンパターン５４０に導電性を持たせるために行う
イオン注入工程で物理的ダメージを受けることが予測さ
れる容量絶縁膜５３の部位を、予めＰ型シリコン基板５
０に対して行うウエットエッチングによって除去してお
り、容量絶緑膜５３が物理的ダメージで特性劣化したり
絶縁破壊することが無い。

【００９８】なお、第５〜第１０の実施の形態では、上
側容量電極３３，４４、５４となるポリシリコンパター
ン３３０、４４０、５４０に導電性を持たせるために行
うイオン注入で容量絶縁膜３２、４３、５３に物理的ダ
メージが発生する場合を想定して本発明を説明した。し
かしながら、このような物理的ダメージは、この他に、
ＭＯＳコンデンサとともに半導体基板上に形成した他の
半導体装置を製造する際にも発生する。すなわち、他の
半導体装豊を製造する際に行うイオン注入等のドーピン
グ工程の影響によりＭＯＳコンデンサの容量絶縁膜３
２、４３、５３に物理的ダメージが生じる。このような
場合においても、本発明の方法により、物理的ダメー
ジ、ないし物理的ダメージが形成されると予想される部
分を除去すれば、第５〜第１０の実施の形態と同様の作
用効果を得ることができる。

【００９９】第１１の実施の形態 図１７は本発明の第１１の実施の形態である半導体装置
の製造方法の工程断面図であって、ここでは、第１の実
施の形態と同様、ソース・ドレイン・エクステンション
構造のＭＯＳトランジスタを例にして説明する。このＭ
ＯＳトランジスタの構造上の特徴は、図１７（ｆ）に示
すように、シリコン酸化膜からなるサイドウォール８に
代えて、シリコンナイトライドからなるサイドウォール
５５を設けたことであり、他の構造は図１に示した第１
の実施の形態と基本的には同―であり、同―ないし同様
の部分には同―の符号を付している。寸法は特に定めな
い限り、前の実施例と同一である。

【０１００】次に、このＭＯＳトランジスタの製造工程
を説明する。まず、図１７（ａ）に示すように、Ｐウエ
ル領域３、およびゲート絶縁膜（熱的に成長させたシリ
コン酸化膜等）６を形成したＰ型シリコン基板２上に、
ゲート電極（ポリシリコン等）７をパターン形成する。
次に、図１７（ｂ）に示すように、Ｐ型シリコン基板２
に対して不純物として、例えばＡｓイオンを加速エネル
ギー１０kev、ドーズ量１×１０¹⁴原子数／ｃｍ²の条件
で１回目のイオン注入を行い、これによって、Ｐ型シリ
コン基板２にエクステンション領域４を形成する。エク
ステンション領域４は、１０kevという比較的小さな加
速エネルギーでもって行われる１回目のイオン注入工程
により形成されるためにＰ型シリコン基板２の比較的浅
い領域に形成される。

【０１０１】また、このようなイオン注入を行うときに
おいて形成されたダメージ層９は、ＭＯＳトランジスタ
の特性を劣化させるばかりか、絶縁破壊の原因ともな
る。

【０１０２】そこで、図１７（ｃ）に示すように、Ｐ型
シリコン基板２をウエットエッチング溶液、例えば、フ
ッ化水素３％水溶液に１分間浸水させることで、ウエッ
トエッチングを行い、ゲート絶縁膜６に形成されたダメ
ージ層９を選択的に除去する。ゲート絶縁膜６の厚みが
２〜８ｎｍの場合、ゲート電極７の側端から５〜２０ｎ
ｍ程度の内側まで、ゲート絶縁膜６を除去するのが望ま
しい。

【０１０３】ウエットエッチングにより、ゲート絶縁膜
６に形成されたダメージ層９の除去を行えば、ポリシリ
コン等からなるゲート電極７に対してダメージを与える
ことなく、ゲート絶縁膜６を選択的にエッチングするこ
とができる。

【０１０４】ウエットエッチングによリダメージ層９の
除去を行ったのち、Ｐ型シリコン基板２を水洗して、乾
燥させる。

【０１０５】このようにして、ダメージ層９の除去を行
ったのち、図ｌ７（ｄ）に示すようにＰ型シリコン基板
２上にシリコン酸化物からなるゲート絶縁膜６より誘電
率の高いシリコンナイトライド膜５５０を化学気相成長
法で１２０ｎｍ程度堆積する。このとき、ゲート絶縁膜
６がエッチングされて形成された孔はシリコンナイトラ
イド膜５５０によって充墳される。ゲート絶縁膜６のシ
リコン酸化膜とシリコンナイトライド膜５５０との界面
は、ゲート電極７の側端より内側に位置する。

【０１０６】次にシリコンナイトライド膜５５０をエッ
チバックすることで、図１７（ｅ）に示すようなサイド
ウォール５５を形成する。

【０１０７】サイドウオール５５を形成したのち、図１
７（ｆ）に示すように、Ｐ型シリコン基板２に対してＡ
ｓイオンを加速エネルギー３０kev、ドーズ量３×１０
¹⁵原子数致／ｃｍ²の条件で２回目のイオン注入を行
い、Ｐ型シリコン基板２上にソース・ドレイン領域５を
形成する。このとき、３０kevという比較的大きい加速
エネルギーでもって行うイオン注入でソース・ドレイン
領域５を形成するため、ソース・ドレイン領域５は、エ
クステンション領域４より深い位置まで形成される。

【０１０８】なお、このとき、ゲート電極７の側端およ
びゲート電極７側端下方に位置するエクステンション領
域４はサイドウォール５５によって保護されており、２
回目のイオン注入によってゲート絶縁膜６に物理的ダメ
ージが生じることはない。さらには、２回目のイオン注
入に際して、ゲート絶縁膜６近傍のエクステンション領
域４は、サイドウォール５５によって保護されるために
その不純物濃度が過度に上昇することもない。

【０１０９】以上の工程を経ることでソース・ドレイン
・エクステンション構造を備えたＭＯＳトランジスタが
作製される。このＭＯＳトランジスタにおいては、エク
ステンション領域４を形成するために行うｌ回目のイオ
ン注入工程でゲート絶縁膜６に形成されるダメージ層９
を、Ｐ型シリコン基板２に対してウエットエッチングを
行うことで除去しており、ゲート絶縁膜６が物理的ダメ
ージで特性劣化したり絶縁破壊することが無い。

【０１１０】また、ホットキャリヤが最も発生する確率
の高いゲート絶縁膜６の側端部分がシリコンナイトライ
ドというゲート絶縁膜６より誘電率の高い物質に置き換
わっているので、ホットキャリヤの発生は抑制されるこ
とになる。

【０１１１】さらには、サイドウォール５５がゲート絶
縁膜６より誘電率の高い物質（シリコンナイトライド）
であるので、ゲートのフリンジ電界が大きくなって、ド
レイン電界ピークが低くなる。したがって、ドレイン電
界ピークの低下により、ホットキャリアの発生はさらに
抑制されることになる。

【０１１２】第１２の実施の形態 図１８は本発明の、第１２の実施の形態である半導体装
置の製造方法の工程断面図である。このＭＯＳトランジ
スタは第１１の実施の形態の変形例であって、その構造
上の特徴は、図１８（ｃ）に示すように、単―のシリコ
ンナイトライド層からなるサイドウォール５５に代え
て、シリコンナイトライドとシリコン酸化物との２層構
造のサイドウォール５８を設けたことであり、他の構造
は図１７に示した第１１の実施の形態と基本的には同―
であり、同―ないし同様の部分には同―の符号を付して
いる。サイドウォール部以外の寸法は特に定めない限
り、前の実施例と同―である。

【０１１３】次に、このＭＯＳトランジスタの製造工程
を説明する。まず、Ｐ型シリコン基板２に、Ｐウエル領
域３、ゲート絶縁膜（シリコン酸化膜）６、ゲート電極
７、および、エクステンション領域４を形成し、さら
に、エクステンション領域４の形成により生じたゲート
絶縁膜６のダメージ層を除去する。ゲート絶縁膜の厚み
が２〜８ｎｍの場合、ゲート電極の側端から５〜２０ｎ
ｍ程度の内側まで、ゲート絶縁膜を除去するのが望まし
い。これらの工程は、図１７（ａ）〜図１７（ｃ）で説
明した工程と同様であるので省略する。

【０１１４】このようにして、ダメージ層９の除去を行
ったのち、図１８（ａ）に示すようにＰ型シリコン基板
２上にゲート絶縁膜６より誘電率の高いシリコンナイト
ライド膜５６０を堆積する。シリコンナイトライド膜５
６０は１０〜２０ｎｍと極簿く堆積する。このとき、ゲ
ート絶縁膜６のダメージ層を除去することにより形成さ
れた孔は堆積されたシリコンナイトライド膜５６０によ
って充填される。さらに、シリコンナイトライド膜５６
０の上から、シリコン酸化膜５７０を１００〜１１０ｎ
ｍ堆積する。

【０１１５】次にシリコンナイトライド膜５６０および
シリコン酸化膜５７０をエッチバックすることで、ゲー
ト絶縁膜６およびゲート電極７の側壁に図１８（ｂ）に
示すようなサイドウォール５８を形成する。このように
して形成されたサイドウォール５８は、シリコンナイト
ライドの残存膜５６と、シリコン酸化膜の残存膜５７と
の２層構造となる。

【０１１６】サイドウォール５８を形成したのち、図１
８（ｃ）に示すように、Ｐ型シリコン基板２に対してＡ
ｓイオンを加速エネルギー３０ｋｅＶ、ドーズ量３×１
０¹⁵原子数／Ｃｍ²の条件で２回目のイオン注入を行
い、Ｐ型シリコン基板２上にソース・ドレイン領域５を
形成する。

【０１１７】以上の工程を経ることでソース・ドレイン
・エクステンション構造を備えたＭＯＳトランジスタが
作製される。このＭＯＳトランジスタにおいても、ホッ
トキャリヤが最も発生する確率の高いゲート絶縁膜６の
側端部分がシリコンナイトライドというゲート絶縁膜６
より誘電率の高い物質に置き換わっているので、ホット
キャリヤの発生は抑制されることになる。さらには、サ
イドウォール５８を構成する内側の膜がゲート絶縁膜６
より誘電率の高いシリコンナイトライドの残存膜５６で
あるので、ゲートのフリンジ電界が大きくなって、ドレ
イン電界ピークが低くなる。したがって、ドレイン電界
ピークの低下により、ホットキャリアの発生はさらに抑
制されることになる。

【０１１８】そのうえ、サイドウォール５８をシリコン
ナイトライドの残存膜５６とシリコン酸化膜の残存膜５
７という２層構造にしているので、サイドウォール５８
を構成するために形成するシリコンナイトライド膜５６
０の膜厚を１０〜２０ｎｍという極簿い厚みにすること
ができる。シリコンナイトライドは、シリコン基板２に
とって熱膨張率の違いが大きく、互いに密着させると熱
ストレスが大きくなる物質であるので、シリコンナイト
ライド膜５６０の膜厚を極簿くしたこの構造では、シリ
コンナイトライド膜５６０の形成でシリコン基板２に生
じる熱ストレスを比較的小さなものとすることかでき、
熱ストレスによってシリコン基板２が損傷するといった
不都合も起きにくくなる。

【０１１９】第１３の実施の形態 図１９は本発明の、第１３の実施の形態である半導体装
置の製造方法の工程断面図である。このＭＯＳトランジ
スタは第１１の実施の形態の変形例であって、その構造
上の特徴は、図１９（ｅ）に示すように、単―のシリコ
ンナイトライド層からなるサイドウォール５５に代え
て、シリコンナイトライドとシリコン酸化物との２層構
造のサイドウォール６１を設けたことである。ただ、２
層構造のサイドウオール６１の構造が第１２の実施の形
態と若干異なっている。構造の違いを具体的にいえば次
の通りになる。すなわち、第１８の実施の形態のサイド
ウォール５８では、シリコン酸化膜の残存膜５７とＰ型
シリコン基板２との間にシリコンナイトライドの残存膜
５６が介在しており、シリコン酸化膜の残存膜５７はＰ
型シリコン基板２に直接接していない。一方、第１３の
実施の形態のサイドウォール６１では、シリコン酸化膜
からなる外側サイドウォール６０（シリコン酸化膜の残
存膜５７に相当する）とＰ型シリコン基板２との間には
内側サイドウォール５９（シリコンナイトライドの残存
膜５６に相当する）が介在しておらず、外側サイドウォ
ール６０は直接Ｐ型シリコン基板２に接している。

【０１２０】なお、この他の構造は図１７に示した第１
１の実施の形態と基本的には同―であり、同―ないし同
様の部分には同―の符号を付している。サイドウォール
部以外の寸法は特に定めない限り、前の実施例と同―で
ある。

【０１２１】まず、Ｐ型シリコン基板２に、Ｐウエル領
域３、ゲート絶縁膜６、ゲート電極７、および、エクス
テンション領域４を形成し、さらに、エクステンション
領域４の形成により生じたゲート絶縁膜６のダメージ層
を除去する。ゲート絶縁膜の厚みが２〜８ｎｍの場合、
ゲート電極の側端から５〜２０ｎｍ程度の内側まで、ゲ
ート絶縁膜を除去するのが望ましい。これらの工程は、
図１７（ａ）〜図１７（ｃ）で説明した工程と同様であ
るので省略する。

【０１２２】このようにして、ダメージ層９の除去を行
ったのち、図１９（ａ）に示すようにＰ型シリコン基板
２上に、ゲート絶縁膜６より誘電率の高いシリコンナイ
トライド膜５９０を堆積する。シリコンナイトライド膜
５９０は１０〜２０ｎｍと極簿く堆積する。このとき、
ゲート絶縁膜６のダメージ層を除去することにより形成
された孔は堆積されたシリコンナイトライド膜５９０に
よって充塙される。

【０１２３】シリコンナイトライド膜５９０を形成した
のち、このシリコンナイトライド膜５９０をエッチバッ
クすることで、ゲート絶縁膜６およびゲート電極７の側
壁に図１９（ｂ）に示すような内側サイドウォール５９
を形成する。

【０１２４】内側サイドウォール５９を形成したのち、
さらに、図１９（ｃ）に示すように、内側サイドウォー
ル５９の上からＰ型シリコン基板２上にシリコン酸化膜
６００を１００〜１１０ｎｍ堆積する。

【０１２５】次に、シリコン酸化膜６００をエッチバッ
クすることで、図１９（ｄ）に示すような外側サイドウ
ォール６０を形成する。

【０１２６】そして、このようにして形成された内側サ
イドウォール５９と外側サイドウォール６０とによリサ
イドウォール６１を構成する。

【０１２７】サイドウォール６１を形成したのち、図１
８（ｅ）に示すように、Ｐ型シリコン基板２に対してＡ
ｓイオンを加速エネルギー３０ｋｅＶ、ドーズ量３×１
０¹⁵原子数／Ｃｍ²の条件で２回目のイオン注入を行
い、Ｐ型シリコン基板２上にソース・ドレイン領域５を
形成する。

【０１２８】以上の工程を経ることでソース・ドレイン
・エクステンション構造を備えたＭＯＳトランジスタが
作製される。このＭＯＳトランジスタにおいても、ホッ
トキャリヤが最も発生する確率の高いゲート絶縁膜６の
側端部分がシリコンナイトライドというゲート絶縁膜６
より誘電率の高い物質に置き換わっているので、ホット
キャリヤの発生は抑制されることになる。さらには、サ
イドウォール６１を構成する内側サイドウォール５９が
ゲート絶縁膜６より誘電率の高いシリコンナイトライド
から構成されるので、ゲートのフリンジ電界が大きくな
って、ドレイン電界ピークが低くなる。したがって、ド
レイン電界ピークの低下により、ホットキャリアの発生
はさらに抑制されることになる。

【０１２９】そのうえ、サイドウォール６１を内側サイ
ドウォール５９と外側サイドウォール６１という２層構
造にしているので、サイドウォール５８を構成するため
に形成するシリコンナイトライド膜５９０の膜厚を１０
〜２０ｎｍという極簿い厚みにすることができた。シリ
コンナイトライドは、シリコン基板２にとって熱膨張率
の異なる熱ストレスの大きな物質であるので、シリコン
ナイトライド膜５９０の膜厚を極簿くしたこの構造で
は、シリコンナイトライド膜５９０の形成でシリコン基
板２に生じる熱ストレスは比較的小さなものとなり、熱
ストレスによってシリコン基板２が損傷するといった不
都合も起きにくくなる。

【０１３０】さらには、このＭＯＳトランジスタの構造
は、ＣＭＯＳ構造を備えた半導体装置等の製造方法に適
している。すなわち、ＣＭＯＳトランジスタの構造で
は、Ｎ形不純物（ヒ素（Ａｓ）など）とＰ形不純物（ボ
ロン（Ｂ）など）とを同―のシリコン基板上に活性領域
としてそれぞれ拡散する必要がある。しかしながら、ボ
ロン（Ｂ）といったＰ形不純物は、Ｎ形不純物に比べて
拡散しやすいという特性があり、このようなＰ形不純物
の拡散により活性領城を形成すると、ゲートを挟んだＰ
チャンネル活性領域の間で、短チャンネル効果が発生し
やすくなるという不都合がある。

【０１３１】そこで、まず、ゲートを形成したシリコン
基板に、Ｎ形不純物拡散領域に応じた開口を有するマス
クを形成したうえで、シリコン基板にＮ形不純物を拡散
させて、Ｎチャンネルの活性領域を形成する。さらに、
シリコンナイトライドからなる内側サイドウォール５９
を形成し、この状態で、シリコン基板にＰ形不純物拡散
領域に応じた開口を有するマスクを形成する。そして、
シリコン基板にＰ形不純物を拡散させる。このとき、Ｐ
形不純物は平面方向に沿って拡散してゲートの下側まで
入り込もうとする。しかしながら、内側サイドウォール
５９が形成されることによってＰ形不純物の注入領域は
予めゲートからある程度離間した位置となっており、Ｐ
形不純物がある程度平面方向に拡散しても、ゲートの下
側まで入り込むことがなくなり、ゲートを挟んで対向配
置されるＰチャンネル活性領域の間で短チャンネル効果
が発生しにくくなる。この場合、内側サイドウォール５
９となるシリコンナイトライド膜５９０の厚みは、Ｐ形
不純物が平面方向に拡散する長さを考慮して設定する必
要がある。

【０１３２】ところで、上記した第１１〜第１３に実施
の形態においては、シリコン酸化物のゲート絶縁膜６よ
り誘電率の高い物質として、シリコンナイトライドを用
いていたが、ゲート絶縁膜６より誘電率の高い物質とし
ては、Ｓｉ₃Ｎ₄、Ｔａ₂Ｏ₅、ＳｒＴｉＯ₃（＝ＳＴ
Ｏ）、（Ｂａ_XＳＲ_1-X）ＴｉＯ₃（＝ＢＳＴ）、ＰｂＺ
ｒＯ₃―ＰｂＴｉＯ₃（＝ＰＺＴ）、ＳｒＢｉ₂Ｔａ₂Ｏ₉
（＝Ｙ１）、ＴｉＯ₃、ＺｒＯ₂、Ｙ₂Ｏ₃、ＢａＴｉ
Ｏ₃、Ｓｒ_XＢａ_1-XＮｂ₂Ｏ₆等を用いることができる。

【０１３３】なお、第５〜第１０の実施の形態では、上
側容量電極３３、４４、５４となるポリシリコンパター
ン３３０、４４０、５４０に導電性を持たせるために行
うイオン注入で容量絶縁膜３２、４３、５３に物理的ダ
メージが発生する場合を想定して本発明を説明した。し
かしながら、このような物理的ダメージは、この他に、
ＭＯＳコンデンサとともに半導体基板上に形成した他の
半導体装置を製造する際にも発生する。すなわち、他の
半導体装置を製造する際に行うイオン注入等のドーピン
グ工程の影響によりＭＯＳコンデンサの容量絶縁膜３
２、４３、５３に物理的ダメージが生じる。このような
場合においても、本発明の方法により、物理的ダメー
ジ、ないし物理的ダメージが形成されると予想される部
分を除去すれば、第５〜第１０の実施の形態と同様の作
用効果を得ることができる。

【０１３４】また、イオン注入によリゲート絶縁膜６、
２３ないし容量絶縁膜３２、４３、５３に与えるダメー
ジとしては、上述した物理的ダメージのほか、チャージ
ングダメージもある。このダメージはイオン注入によリ
ゲート電極７、２４や容量電極３３、４４、５４にチャ
ージングされた電荷がゲート絶縁膜６、２３や容量絶縁
膜３２、４３を介してＰ型シリコン基板２、２０、３
０、４０、５０に流れる際に生じる。

【０１３５】このようなチャージングダメージに対して
は、第ｌ、第３、第５、第７、第９、第ｌｌ、第１２、
第１３の各実施の形態のごとく、イオン注入により物理
的ダメージが形成されたのち、そのダメージ層を除去す
れば、有効に防止することができる。すなわち、ゲート
電極７、２４や容量電極３３、４４、５４にチャージン
グされた電荷はある程度蓄積されたのち、Ｐ型シリコン
基板２、２０、３０、４０、５０に向かって流れる。電
荷が流れ出すのは、イオン注入後、ある程度時間が経過
しているので、ゲート絶縁膜６、２３や容量絶縁膜３
２、４３には、イオン注入による不純物の突入で導電性
が高まったダメージ層が既に形成されている。そのた
め、ゲート電極７、２４や容量電極３３、４４、５４か
ら流れる電荷はこれらダメージ層を選択的に流れて、ダ
メージ層以外のゲート絶縁膜６、２３や容量絶縁膜３
２、４３の部分にはほとんど流れなくなる。したがっ
て、電荷が流れないゲート絶縁膜６、２３や容量絶縁膜
３２、４３の部分にはチャージングダメージが生じるこ
とかない。また、電荷が流れてチャージングダメージが
生じた部分（＝物理的ダメージが生じた部分）は次のウ
エットエッチングにより除去される。このような理由に
より、チャージングダメージはゲート絶縁膜６、２３や
容量絶縁膜３２、４３に残存しない。

【０１３６】また、上述した各実施の形態では、ドープ
工程として、イオン注入を採用した半導体装置の製造方
法において、本発明を実施していたが、ドープ工程とし
ては、この他、プラズマベースドイオンインプラント、
プラズマイマージョンイオンインプラント、プラズマド
ーピングといったプラズマインプラントを採用した半導
体装置の製造方法においても、本発明を実施できる。さ
らには、上述した各実施の形態では、Ｐ型シリコン基板
上に半導体装置を形成する場合において本発明を実施し
た形態を説明したが、Ｎ型シリコン基板等のＮ型半導体
基板上に半導体装置を形成する場合においても同様に実
施できるのはいうまでもない。

【０１３７】

【発明の効果】本発明の製造方法によれば、次のような
効果が得られる。

【０１３８】不純物のドープによって絶縁層に生じる物
理的ダメージを除去、もしくは不純物のドープで物理的
ダメージが生じることが予測される絶縁層を予め除去す
ることで、簡単に前記ダメージ層が発生することを防止
することができる。また、絶縁層の除去をウエットエッ
チングで行う方法では、絶縁層に他のストレスや金属汚
染の問題が引き起こさない。したがって、本発明では、
絶縁膜の信頼性を向上させて、超微細な半導体装置の製
造に大きく貢献することができる。

【図面の簡単な説明】

【図１】本発明の第ｌの実施の形態における半導体装置
（ＭＯＳトランジス）の製造方法の各工程を示す断面図

【図２】本発明の製造方法で作製された半導体装置（Ｍ
ＯＳトランジス）の製造途中の状態を示す拡大断面図

【図３】Ｍ０Ｓ構造において、イオン注入無しの場合の
定電圧ＴＤＤＢ試験結果を示す図

【図４】ＭＯＳ構造において、イオン注入後、ウエット
エッチングを行わない場合の定電圧ＴＤＤＢ試験結果を
示す図

【図５】ＭＯＳ構造において、イオン注入後、ウエット
エッチングを３０秒行う場合の定電圧ＴＤＤＢ試験結果
を示す図

【図６】ＭＯＳ構造において、イオン注入後、ウエット
エッチングを９０秒行う場合の定電圧ＴＤＤＢ試験結果
を示す図

【図７】ＭＯＳ構造において、イオン注入後、ウエット
エッチングを１２０秒行う場合の定電圧ＴＤＤＢ試験結
果を示す図

【図８】本発明の第２の実施の形態における半導体装置
（ＭＯＳトランジス）の製造方法の各工程を示す断面図

【図９】本発明の第３の実施の形態における半導体装置
（ＭＯＳトランジス）の製造方法の各工程を示す断面図

【図１０】本発明の第４の実施の形態における半導体装
置（ＭＯＳトランジス）の製造方法の各工程を示す断面
図

【図１１】本発明の第５の実施の形態における半導体装
置（ＭＯＳコンデンサ）の製造方法の各工程の示す断面
図

【図１２】本発明の第６の実施の形態における半導体装
置（ＭＯＳコンデンサ）の製造方法の各工程を示す断面
図

【図１３】本発明の第７の実施の形態における半導体装
置（ＭＯＳコンデンサ）の製造方法の各工程を示す断面
図

【図１４】本発明の第８の実施の形態における半導体装
置（ＭＯＳコンデンサ）の製造方法の各工程を示す断面
図

【図１５】本発明の第９の実施の形態における半導体装
置（ＭＯＳコンデンサ）の製造方法の各工程を示す断面
図

【図１６】本発明の第１０の実施の形態における半導体
装置（ＭＯＳコンデンサ）の製造方法の各工程を示す断
面図

【図１７】本発明の第ｌｌの実施の形態における半導体
装置（ＭＯＳトランジスタ）の製造方法の各工程を示す
断面図

【図１８】本発明の第１２の実施の形態における半導体
装置（ＭＯＳトランジスタ）の製造方法の各工程を示す
断面図

【図１９】本発明の第１３の実施の形態における半導体
装置（ＭＯＳトランジスタ）の製造方法の各工程を示す
断面図

【図２０】従来例の半導体装置の製造方法の各工程を示
す断面図

【符号の説明】

２、２０、３０、４０、５０ Ｐ型シリコン基板 ６、２３ ゲート絶縁膜 ７、２４ ゲート電極 ３２、４３、５３ 容量絶縁膜 ３３ 容量電極 ４４、５４ 上側容量電極

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１５年１月３０日（２００３．１．３
０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 文二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 江利口 浩二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 AC03 AC05 AC08 AC17 EZ13 EZ15 EZ20 5F140 AA19 AA23 AA27 AB09 BA01 BE07 BE13 BE14 BF01 BF04 BG08 BG09 BG11 BG12 BG14 BG52 BG53 BH14 BK13 BK14 CB08

Claims (18)

【特許請求の範囲】
1. 【請求項１】 次の工程を含む半導体装置の製造方法。
   半導体基板上に絶縁層を形成する 前記絶縁層上に導体層を形成する 前記導体層をパターニングする 前記半導体基板または前記導体層の少なくともいずれか
   に不純物をドープする前記導体層の下に位置する前記絶
   縁層であって、前記不純物がドープされまたは通過した
   部分の少なくとも一部を除去する
2. 【請求項２】 次の工程を含む半導体装置の製造方法。
   半導体基板上に絶縁層を形成する 前記絶縁層上に導体層を形成する 前記導体層をパターニングする 前記導体層の下に位置する前記絶縁層であって、後の工
   程で不純物がドープされまたは通過する部分の少なくと
   も一部を除去する 前記半導体基板または前記導体層の少なくともいずれか
   に不純物をドープする
3. 【請求項３】 次の工程を含む半導体装置の製造方法。
   半導体基板内または上に第―の導体層を形成する 前記第―の導体層上に絶縁層を形成する 前記絶縁層上に第二の導体層を形成する 前記第二の導体層をパターニングする 前記半導体基板または前記第―および第二の導体層の少
   なくともいずれかに不純物をドープする 前記第―の導体層の下に位置する前記絶縁層であって、
   前記不純物がドープされまたは通過した部分の少なくと
   も一部を除去する
4. 【請求項４】 次の工程を含む半導体装置の製造方法。
   半導体基板内または上に第―の導体層を形成する 前記第―の導体層上に絶縁層を形成する 前記絶縁層上に第二の導体層を形成する 前記第二の導体層をパターニングする 前記第―の導体層の下に位置する前記絶縁層であって、
   後の工程で不純物がドープされまたは通過する部分の少
   なくとも一部を除去する 前記半導体基板または前記第―および第二の導体層の少
   なくともいずれかに不純物をドープする
5. 【請求項５】 請求項１に記載の半導体装置の製造方法
   であって、 前記導体層の側端下方の前記絶縁層を除去することを特
   徴とする半導体装置の製造方法。
6. 【請求項６】 請求項２に記載の半導体装置の製造方法
   であって、 前記導体層の側端下方の前記絶縁層を除去することを特
   徴とする半導体装置の製造方法。
7. 【請求項７】 請求項３に記載の半導体装置の製造方法
   であって、 前記第二の導体層の側端下方の前記絶縁層を除去するこ
   とを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項４に記載の半導体装置の製造方法
   であって、 前記前記第二の導体層の側端下方の前記絶縁層を除去す
   ることを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項１に記載の半導体装置の製造方法
   であって、 さらに次の工程を含む半導体装置の製造方法。前記導体
   層の下に位置し前記第―の絶縁層が除去された部分に、
   前記第―の絶縁層よりも誘電率の高い第二の絶縁層を形
   成する
10. 【請求項１０】 請求項２に記載の半導体装置の製造方
    法であって、 さらに次の工程を含む半導体装置の製造方法。前記導体
    層の下に位置し前記第―の絶縁層が除去された部分に、
    前記第―の絶縁層よりも誘電率の高い第二の絶縁層を形
    成する
11. 【請求項１１】 次の構成よりなる半導体装置。半導体
    基板と、 前記半導体基板上に熱的に形成された第―の絶縁膜と、 前記第―の絶縁膜上に形成されたゲート電極と、 前記半導体基板内に、互いに離間して形成されたソース
    ・ドレイン領域とを有し、 前記第―の絶縁膜の側端は前記ゲート電極の前記ソース
    ・ドレイン領域を臨む側端よりも内側にある。
12. 【請求項１２】 請求項１１に記載の半導体装置であっ
    て、 さらに次のものを含む半導体装置。前記ゲート電極の側
    面および前記第―の絶縁膜の側端に接して形成された第
    二の絶縁膜
13. 【請求項１３】 請求項１２に記載の半導体装置であっ
    て、 前記第二の絶縁膜は前記第―の絶縁膜より高誘電率の材
    料でなることを特徴とする半導体装置。
14. 【請求項１４】 請求項１３に記載の半導体装置であっ
    て、 さらに次のものを含む半導体装置。前記第二の絶縁膜上
    の形成された第三の絶縁膜
15. 【請求項１５】 請求項１４に記載の半導体装置であっ
    て、 前記第三の絶縁膜の誘電率は前記第―の絶縁膜と実質的
    に同―であることを特徴とする半導体装置。
16. 【請求項１６】 請求項１１に記載の半導体装置であっ
    て、 さらに次のものを含む半導体装置。前記ゲート電極の側
    端近傍下方に形成された第二の絶縁膜
17. 【請求項１７】 請求項１６に記載の半導体装置であっ
    て、 前記第二の絶縁膜は前記第―の絶縁膜より高誘電率の材
    料でなることを特徴とする半導体装置。
18. 【請求項１８】 請求項１６に記載の半導体装置であっ
    て、 前記第―の絶縁膜は熱的に成長させたものであり、前記
    第二の絶縁膜は化学的に成長させたものであることを特
    徴とする半導体装置。