JP2005150736A - 薄膜トランジスタ表示板及びその製造方法 - Google Patents
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Abstract
【解決手段】絶縁基板上の画素部にソース領域153d、ドレイン領域155d、チャネル領域154d及び低濃度ドーピング領域152dを有する多結晶シリコン層150dが形成され、その上に2層のゲート絶縁膜401、402が形成され、その上に絶縁膜401を介してゲート電極124dが形成される。ソース及びドレイン領域は、絶縁膜の接触141d、142dを介してデータ線及び画素電極190と接続される。2層の絶縁膜の少なくとも一方は、パターニングされてソース領域及び前記ドレイン領域を除いた低濃度ドーピング領域及びチャネル領域と重畳している。
【選択図】図1
Description
薄膜トランジスタ表示板は、走査信号を伝達する走査信号線すなわちゲート線と画像信号を伝達する画像信号線すなわちデータ線とが互いに交差して形成されており、それぞれの画素に配置されておりゲート線及びデータ線と接続されている薄膜トランジスタ及び薄膜トランジスタと接続されている画素電極などを含んでいる。
この時、半導体層は、非晶質シリコンまたは多結晶シリコンなどで形成され、ゲート電極との相対的な位置に応じて、薄膜トランジスタはトップゲート(top gate)方式とボトムゲート(bottom gate)方式に分かれる。多結晶シリコン薄膜トランジスタ表示板の場合、ゲート電極が半導体層の上部に位置するトップゲート方式が主に利用される。
また、従来の技術によるソース領域及びドレイン領域の形成方法では、基板上に形成されているゲート絶縁膜の厚さのため、高エネルギで導電型不純物を半導体層に注入してチャネル領域とソース領域及びドレイン領域を形成するので、イオン注入チャンバに高電圧がかかるようになっている。そのため、危険であるとともに、チャンバにかかった高電圧によって素子が不良となる問題点がある。
本発明が目的とする技術的課題は、製造工程を単純化して製造費用を最少化し、高電圧による素子の不良を防止することができる薄膜トランジスタ表示板及びその製造方法を提供することにある。
駆動部と画素部を有する絶縁基板上の画素部に第1導電型のソース領域及びドレイン領域、チャネル領域及び第1導電型の低濃度ドーピング領域を有する第1多結晶シリコン層が形成されており、第1多結晶シリコン層上には第1ゲート絶縁膜パターンが形成されている。第1ゲート絶縁膜上の画素部にはチャネル領域と重畳するゲート電極を含むゲート線が形成されており、その上部にはゲート線を覆っており各々ソース領域及びドレイン領域を露出する第1及び第2接触孔を有する第1層間絶縁膜が形成されている。第1層間絶縁膜上の画素部には第1接触孔を通じてソース領域と接続されるデータ線が形成されており、第1層間絶縁膜上の画素部に第2接触孔を通じてドレイン領域と接続されるドレイン電極が形成されている。この時、第1ゲート絶縁膜パターンは少なくとも二重の絶縁膜を含んでおり、少なくとも一つの絶縁膜がパターニングされてソース領域及びドレイン領域を除いた低濃度ドーピング領域及びチャネル領域と重畳する。
第1及び第2ゲート絶縁膜パターンは第1絶縁膜と第1絶縁膜の上部に形成されている第2絶縁膜を含み、互いに異なる形態にパターニングされることができ、第1絶縁膜は基板の上部に全面的に形成されて第1層間絶縁膜と共に第1〜第4接触孔を有するのが好ましい。
ソース領域及びドレイン領域を形成するステップはPECVD方法またはプラズマイマージョン方法を用いて導電型不純物を高濃度でドーピングするのが好ましい。
ソース領域及びドレイン領域を形成するステップでは導電型不純物を3〜40eVのエネルギでドーピングするのが好ましい。
図面において、複数の層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似する部分については同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上に”あるとする場合、これは他の部分の“真上に”ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“真上に”あるとする場合は中間に他の部分がないことを意味する。
図1は本発明の一実施例による薄膜トランジスタ表示板における画素部の構造を示した配置図であり、図2は図1の薄膜トランジスタ表示板のII−II´線による画素部の断面図であり、図3は図1の薄膜トランジスタ表示板におけるPMOSとNMOSを有するCMOS素子の構造を示した駆動部の断面図である。
この時、画素部と駆動部のCMOS素子においてゲート電極124d、124n及び維持電極133よりゲート絶縁膜パターン140d、140q、140nが広く、広い幅は低濃度ドーピング領域152d、152nの幅と同一である。
そして、データ線171と同一な層の画素部にはソース電極173dと一定の距離離れて形成されており、第2接触孔142dを通じてドレイン領域155dと接続されているドレイン電極175dが形成されている。
画素部の第2層間絶縁膜602上には、第3接触孔143を通じてドレイン電極175dと接続されている画素電極190がそれぞれの画素領域に形成されている。
図4、図9、図12、図20、図23及び図26は各々図1及び図2に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図であって、工程順に羅列した図面であり、図5は図4の薄膜トランジスタ表示板のV−V´線による断面図であり、図6は図4及び図5の製造ステップでの駆動部の構造を示した断面図であり、図7は図4の薄膜トランジスタ表示板のV−V´線による断面図であって、図5の次のステップを示した図面であり、図8は図6の次のステップを示した駆動部の断面図であり、図10は図9の薄膜トランジスタ表示板のX−X´線による断面図であり、図11は図8の次のステップを示した駆動部の断面図であり、図13は図12の薄膜トランジスタ表示板のXIII−XIII´線による断面図であり、図14は図11の次のステップを示した駆動部の断面図であり、図15は図13の次のステップを示した画素部の断面図であり、図16は図14の次のステップを示した駆動部の断面図であり、図17は図15の次のステップを示した画素部の断面図であり、図18は図16の次のステップを示した駆動部の断面図であり、図19は図18の次のステップを示した駆動部の断面図であり、図21は図20の薄膜トランジスタ表示板のXXI−XXI´線による断面図であって、図17の次のステップを示した図面であり、図22は図19の次のステップを示した駆動部の断面図であり、図24は図23の薄膜トランジスタ表示板のXXIV−XXIV´線による断面図であり、図25は図22の次のステップを示した駆動部の断面図であり、図27は図26の薄膜トランジスタ表示板のXXVII−XXVII´線による断面図であり、図28は図25の次のステップを示した駆動部の断面図である。
次に、非晶質シリコン膜をレーザ熱処理(laser annealing)、炉熱処理(furnace annealing)または固相結晶化工程によって非晶質シリコンを結晶化した後、フォトエッチング方法でパターニングして画素部及び駆動部に多結晶シリコン層150d、150n、150pを形成する。
ゲート線121及び維持電極線131の切断面側壁は以後に形成される上部層との密着性を増加させるために傾斜するように形成するのが好ましい。
この時、PMOS素子領域の半導体層150pには、その上部に半導体層150pより広い幅を有するゲート絶縁膜パターン140p及び導電体パターン124が形成されていて、n型の不純物が注入されない。
図29は本発明の他の実施例による薄膜トランジスタ表示板における画素部の構造を示した配置図であり、図30は図29の薄膜トランジスタ表示板のXXX−XXX´線による断面図であり、図31は図29の薄膜トランジスタ表示板における駆動部の構造を示した断面図である。
しかしながら、この実施例では、第1絶縁膜401は基板110の上部に全面的に形成され、回路部及び駆動部で第1層間絶縁膜601と共にソース領域153d、153n、153p及びドレイン領域155d、155n、155pを露出する第1及び第2接触孔141n、141d、141p、142d、142p、142nを共有している。
110 絶縁基板
111 遮断層
120 ゲート用金属膜
121 ゲート線
124 導電体パターン
124d、124n、124p ゲート電極
131 維持電極線
133 維持電極
140 ゲート絶縁膜
140d、140q、140n、140p ゲート絶縁膜パターン
141d、141n、141p 第1接触孔
142d、142n、142p 第2接触孔
143 第3接触孔
150d、150n、150p 多結晶シリコン層
152d、152n、152p 低濃度ドーピング領域
153d、153n、153p ソース領域
154d、154n、154p チャネル領域
155d、155n、155p ドレイン領域
157 維持電極領域
158 高濃度ドーピング領域
171 データ線
173d、173n、173p ソース電極
175d、175n、175p ドレイン電極
190 画素電極
401 第1絶縁膜
402 第2絶縁膜
601 第1層間絶縁膜
602 第2層間絶縁膜
Claims (16)
- 駆動部と画素部を有する絶縁基板と、
前記絶縁基板上の前記画素部に形成されており、第1導電型のソース領域及びドレイン領域、チャネル領域及び第1導電型の低濃度ドーピング領域を有する第1多結晶シリコン層と、
前記第1多結晶シリコン層上に形成されている第1ゲート絶縁膜パターンと、
前記第1ゲート絶縁膜上の前記画素部に形成されており、前記チャネル領域と重畳するゲート電極を含むゲート線と、
前記ゲート線を覆っており、各々前記ソース領域及び前記ドレイン領域を露出する第1及び第2接触孔を有する第1層間絶縁膜と、
前記第1層間絶縁膜上の前記画素部に形成され、前記第1接触孔を通じて前記ソース領域と接続されるデータ線と、
前記第1層間絶縁膜上の前記画素部に形成され、前記第2接触孔を通じて前記ドレイン領域と接続されるドレイン電極と
を含み、
前記第1ゲート絶縁膜パターンは少なくとも二重の絶縁膜を含んでおり、少なくとも一つの絶縁膜はパターニングされて前記ソース領域及び前記ドレイン領域を除いた前記低濃度ドーピング領域及び前記チャネル領域と重畳している
ことを特徴とする薄膜トランジスタ表示板。 - 前記絶縁基板上の前記駆動部に形成されており、第1導電型のソース領域及びドレイン領域、チャネル領域及び第1導電型の低濃度ドーピング領域を有する第2多結晶シリコン層と、
前記第2多結晶シリコン層上に形成されている第2ゲート絶縁膜パターンと、
前記第2ゲート絶縁膜上の前記駆動部に形成されており、前記チャネル領域と重畳するゲート電極と、
前記第1層間絶縁膜上の前記駆動部に形成され、前記駆動部の第1導電型の前記ソース領域と接続されるソース電極と、
前記第1層間絶縁膜上の前記駆動部に形成され、前記駆動部の第1導電型の前記ドレイン領域と接続されるドレイン電極と
をさらに含み、
前記第1層間絶縁膜は、前記駆動部の前記ゲート電極を覆っており、前記駆動部の第1導電型の前記ソース領域及び前記ドレイン領域を露出する第3及び第4接触孔を有する
ことを特徴とする請求項1に記載の薄膜トランジスタ表示板。 - 前記第1及び第2ゲート絶縁膜パターンは、第1絶縁膜と前記第1絶縁膜の上部に形成されている第2絶縁膜とを含み、互いに同一な形態にパターニングされていることを特徴とする請求項2に記載の薄膜トランジスタ表示板。
- 前記第1及び第2ゲート絶縁膜パターンは、第1絶縁膜と前記第1絶縁膜の上部に形成されている第2絶縁膜とを含み、互いに異なる形態にパターニングされていることを特徴とする請求項2に記載の薄膜トランジスタ表示板。
- 前記第1絶縁膜は、前記基板の上部全面に形成され、前記第1層間絶縁膜と共に前記第1〜第4接触孔を有することを特徴とする請求項4に記載の薄膜トランジスタ表示板。
- 前記絶縁基板上の前記駆動部に形成されており、第2導電型のソース領域及びドレイン領域、チャネル領域及び第2導電型の低濃度ドーピング領域を有する第2多結晶シリコン層と、
前記第2多結晶シリコン層上に形成されている第2ゲート絶縁膜パターンと、
前記第2ゲート絶縁膜パターン上の前記駆動部に形成されており、前記チャネル領域と重畳するゲート電極と、
前記第1層間絶縁膜上の前記駆動部に形成され、前記駆動部の第2導電型の前記ソース領域と接続されるソース電極と、
前記第1層間絶縁膜上の前記駆動部に形成され、前記駆動部の第2導電型の前記ドレイン領域と接続されるドレイン電極と
をさらに含み、
前記第1層間絶縁膜は前記駆動部の前記ゲート電極を覆っており、前記駆動部で第2導電型の前記ソース領域及び前記ドレイン領域を露出する第3及び第4接触孔を有する
ことを特徴とする請求項1に記載の薄膜トランジスタ表示板。 - 前記第1及び第2ゲート絶縁膜パターンは、第1絶縁膜と前記第1絶縁膜の上部に形成されている第2絶縁膜とを含み、互いに同一な形態にパターニングされていることを特徴とする請求項6に記載の薄膜トランジスタ表示板。
- 前記第2ゲート絶縁膜パターンは、前記駆動部で前記チャネル領域と同一な幅を有することを特徴とする請求項7に記載の薄膜トランジスタ表示板。
- 前記第1及び第2ゲート絶縁膜パターンは、第1絶縁膜と前記第1絶縁膜の上部に形成されている第2絶縁膜とを含み、互いに異なる形態にパターニングされていることを特徴とする請求項6に記載の薄膜トランジスタ表示板。
- 前記第1絶縁膜は、前記基板の上部全面に形成され、前記第1層間絶縁膜と共に前記第1〜第4接触孔を有することを特徴とする請求項9に記載の薄膜トランジスタ表示板。
- 前記第1層間絶縁膜上の前記画素部に形成され、前記ドレイン電極と接続されている画素電極をさらに含むことを特徴とする請求項1に記載の薄膜トランジスタ表示板。
- 前記データ線及び前記ドレイン電極上に形成される第2層間絶縁膜をさらに含み、
前記第2層間絶縁膜は前記ドレイン電極を露出する第3接触孔を有し、前記画素電極は前記第3層間絶縁膜の第3接触孔を通じて前記ドレイン電極と接続されている
ことを特徴とする請求項11に記載の薄膜トランジスタ表示板。 - 絶縁基板上に多結晶シリコン層を形成するステップと、
前記多結晶シリコン層上に二つ以上のゲート絶縁膜を順に積層するステップと、
前記ゲート絶縁膜上に金属膜を積層するステップと、
前記金属膜上に感光膜パターンを形成するステップと、
前記感光膜パターンをマスクとして利用した等方性エッチング工程で前記金属膜をパターニングしてゲート電極を有するゲート線を形成するステップと、
前記感光膜パターンをマスクとして利用した異方性エッチング工程で少なくとも一つの前記絶縁膜をパターニングしてゲート絶縁膜パターンを形成するステップと、
前記多結晶シリコン層に前記ゲート絶縁膜パターンをマスクとして導電型不純物を高濃度でドーピングしてソース領域及びドレイン領域を形成し、不純物がドーピングされていないチャネル領域を定義するステップと、
前記ゲート電極をマスクとして前記多結晶シリコン層をドーピングして前記チャネル領域の両側に低濃度ドーピング領域を形成するステップと、
前記ゲート線を覆い、前記ソース領域及びドレイン領域を露出する第1及び第2接触孔を有する第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜上に前記第1接触孔を通じて前記ソース領域と接続されるソース電極を有するデータ線と前記第2接触孔を通じて前記ドレイン領域と接続されるドレイン電極を形成するステップと
を含むことを特徴とする薄膜トランジスタ表示板の製造方法。 - 前記データ線及びドレイン電極を覆い、第3接触孔を有する第2層間絶縁膜を形成するステップと、
前記第2層間絶縁膜上に前記第3接触孔を通じて前記ドレイン電極と接続される画素電極を形成するステップと
をさらに含むことを特徴とする請求項13に記載の薄膜トランジスタ表示板の製造方法。 - 前記ソース領域及びドレイン領域を形成するステップはPECVD方法またはプラズマイマージョン方法を用いて導電型不純物を高濃度でドーピングすることを特徴とする請求項13に記載の薄膜トランジスタ表示板の製造方法。
- 前記ソース領域及びドレイン領域を形成するステップでは導電型不純物を3〜40eVのエネルギでドーピングすることを特徴とする請求項15に記載の薄膜トランジスタ表示板の製造方法。
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