KR20050045571A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 다결정 규소층을 형성하는 단계, 다결정 규소층 위에 제1 및 제2 절연막을 형성하는 단계, 제2 절연막 위에 금속막을 적층하는 단계, 금속막 위에 게이트용 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성하는 단계, 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 제1 및 제2 절연막을 패터닝하여 게이트 절연막 패턴을 형성하는 단계, 게이트 절연막 패턴을 도핑 마스크로 하여 다결정 규소층에 도전형 불순물을 고농도로 도핑하여 소스 영역, 드레인 영역 및 불순물이 도핑되지 않은 채널 영역을 형성하는 단계, 게이트 전극을 도핑 마스크로 사용하여 다결정 규소층에 저농도 도핑 영역을 형성하는 단계를 포함하고, 소스 영역, 드레인 영역을 형성하는 단계는 플라즈마 이머젼 방식을 이용하여 저에너지로 도전형 불순물을 도핑하여 이루어진다.

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and method for manufacturing the same}
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 특히 반도체층으로 다결정 규소를 이용하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin film transistor array panel)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 서로 교차하여 형성되어 있고, 각각의 화소에 배치되어 있으며 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이때, 반도체층은 비정질 규소 또는 다결정 규소 등으로 이루어지며, 게이트 전극과 상대적인 위치에 따라 박막 트랜지스터는 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다.
다결정 규소 박막 트랜지스터의 구동 속도는 비정질 규소 박막 트랜지스터보다 훨씬 빠르기 때문에 화소의 박막 트랜지스터와 함께 이를 동작시키기 위한 구동 회로를 같이 형성할 수 있는 장점이 있는 반면, 펀치 쓰루 등의 문제점이 발생하여 반도체층의 채널 영역과 소스 영역 및 드레인 영역 사이에 저농도 도핑 영역을 형성하는 것이 바람직하다.
종래 기술에 의한 저농도 도핑 영역의 형성 방법은 우선 반도체층 위에 게이트 전극을 이중의 도전막으로 패터닝하되, 하나의 도전막은 저농도 도핑 영역을 정의하는 마스크로 사용하며, 다른 도전막은 저농도 도핑 영역을 형성한 다음 소스 영역과 드레인 영역을 형성하는 정의하는 마스크로 사용한다. 하지만, 한번의 사진 식각 공정으로 두 도전막을 다른 패턴으로 형성해야 하는 등 공정이 복잡해지고, 저농도 도핑 영역의 폭을 정의하기가 어려운 문제점이 있다. 또한, 그로 인하여 공정 시간이 길어지게 되어 제조 수율이 떨어지게 된다.
또한, 종래 기술에 의한 소스 영역 및 드레인 영역의 형성 방법에서는 기판 위에 형성되어 있는 게이트 절연막의 두께로 인하여 고에너지로 도전형 불순물을 반도체층에 주입하여 채널 영역과 소스 영역 및 드레인 영역을 형성하기 때문에 이온 주입 챔버에 고전압이 걸리게 되어 위험하며, 챔버에 걸린 고전압으로 인하여 소자가 불량해지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화하여 제조 비용을 최소화할 수 있고, 고전압에 의한 소자의 불량을 방지할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.
이러한 과제를 달성하게 위해 본 발명에서는 게이트 절연막을 얇은 이중막으로 형성하되, 게이트 전극을 패터닝하기 위한 감광막 패턴으로 적어도 하나 또는 이중의 게이트 절연막을 이방성 식각으로 패터닝하여 소스 영역 및 드레인 영역을 형성하기 위한 이온 주입 마스크로 사용한다.
구동부와 화소부를 가지는 절연 기판 절연 기판 위의 화소부에 제1 도전형의 소스 영역 및 드레인 영역, 채널 영역 및 제1 도전형의 저농도 도핑 영역을 가지는 제1 다결정 규소층이 형성되어 있고, 제1 다결정 규소층 위에는 제1 게이트 절연막 패턴이 형성되어 있다. 제1 게이트 절연막 위의 화소부에는 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트선이 형성되어 있으며, 그 상부에는 게이트선을 덮고 있으며 각각 소스 영역 및 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막이 형성되어 있다. 제1 층간 절연막 위의 화소부에는 제1 접촉구를 통해 소스 영역과 연결되는 데이터선이 형성되어 있고, 제1 층간 절연막 위의 화소부에 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극이 형성되어 있다. 이때, 제1 게이트 절연막 패턴은 적어도 이중의 절연막을 포함하고 있으며, 적어도 하나의 절연막을 패터닝되어 소스 영역 및 드레인 영역을 제외한 저농도 도핑 영역과 채널 영역과 중첩한다.
절연 기판 위의 구동부에는 제1 도전형의 소스 영역 및 드레인 영역, 채널 영역 및 제1 도전형의 저농도 도핑 영역을 가지는 제2 다결정 규소층과, 제2 다결정 규소층 위에 형성되어 있는 제2 게이트 절연막 패턴과 제2 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극과, 제1 층간 절연막 위에 형성되며 구동부의 제1 도전형의 소스 영역과 연결되는 소스 전극과, 제1 층간 절연막 위에 형성되며 구동부의 제1 도전형의 드레인 영역과 연결되는 드레인 전극을 가지는 NMOS 소자가 형성될 수 있다.
이때, 제1 층간 절연막은 구동부의 게이트 전극을 덮고 있으며 구동부에서 제1 도전형의 소스 영역 및 드레인 영역을 노출하는 제3 및 제4 접촉구를 가지는 것이 바람직하다.
제1 및 제2 게이트 절연막 패턴은 제1 절연막과 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 동일한 모양으로 패터닝되어 있을 수 있으며, 제1 및 제2 게이트 절연막 패턴은 제1 절연막과 상기 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 다른 모양을 가질 수 있다. 이때, 제1 절연막은 기판의 상부에 전면적으로 형성되어 제1 층간 절연막과 함께 제1 내지 제4 접촉구를 가지는 것이 바람직하다.
절연 기판 위의 구동부에 형성되어 있으며 제2 도전형의 소스 영역 및 드레인 영역, 채널 영역 및 제2 도전형의 저농도 도핑 영역을 가지는 제2 다결정 규소층, 제2 다결정 규소층 위에 형성되어 있는 제2 게이트 절연막 패턴, 제2 게이트 절연막 패턴 위의 구동부에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극, 제1 층간 절연막 위에 형성되며 구동부의 제2 도전형의 소스 영역과 연결되는 소스 전극, 제1 층간 절연막 위의 구동부에 형성되며 구동부의 제2 도전형의 드레인 영역과 연결되는 드레인 전극을 가지는 PMOS를 더 포함할 수 있다.
제1 층간 절연막은 구동부의 게이트 전극을 덮고 있으며 구동부에서 제2 도전형의 소스 영역 및 드레인 영역을 노출하는 제3 및 제4 접촉구를 가지는 것이 바람직하며, 제1 및 제2 게이트 절연막 패턴은 제1 절연막과 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 동일한 모양으로 패터닝되어 있을 수 있다. 이때, 제2 게이트 절연막 패턴은 구동부에서 채널 영역과 동일한 폭을 가질 수 있다.
제1 및 제2 게이트 절연막 패턴은 제1 절연막과 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 다른 모양으로 패터닝되어 있을 수 있으며, 제1 절연막은 기판의 상부에 전면적으로 형성되어 제1 층간 절연막과 함께 제1 내지 제4 접촉구를 가지는 것이 바람직하다.
제1 층간 절연막 위의 화소부에 형성되며, 드레인 전극과 연결되어 있는 화소 전극과 데이터선 및 드레인 전극 위에 형성되는 제2 층간 절연막을 더 포함할 수 있으며, 제2 층간 절연막은 드레인 전극을 노출하는 제3 접촉구를 가지며, 화소 전극은 제3 층간 절연막의 제3 접촉구를 통하여 드레인 전극과 연결되어 있다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 절연 기판 위에 다결정 규소층을 형성한 다음, 다결정 규소층 위에 둘 이상의 절연막을 차례로 적층한다. 이어, 게이트 절연막 위에 금속막을 적층하고, 금속막 위에 감광막 패턴을 형성한 다음, 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성한다. 이어, 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 적어도 하나의 절연막을 패터닝하여 게이트 절연 패턴을 형성하고, 다결정 규소층에 게이트 절연 패턴을 마스크로 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하고 불순물이 도핑되지 않은 채널 영역을 정의한다. 이어, 게이트 전극을 마스크로 다결정 규소층을 도핑하여 채널 영역의 양쪽에 저농도 도핑 영역을 형성하고, 게이트선을 덮으며 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성한 다음, 제1 층간 절연막 위에 제1 접촉구를 통해 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 제2 접촉구를 통해 드레인 영역과 연결되는 드레인 전극을 형성한다.
이때, 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하고, 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
소스 영역 및 드레인 영역을 형성하는 단계는 PECVD 방법 또는 플라즈마 이머젼 방법을 이용하여 도전형 불순물을 고농도로 도핑하는 것이 바람직하다.
소스 영역 및 드레인 영역을 형성하는 단계에서는 도전형 불순물을 3~40eV 의 에너지로 도핑하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에서 화소부의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 화소부의 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판에서 PMOS와 NMOS를 가지는 CMOS 소자의 구조를 도시한 구동부의 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위의 화소부에는 n형 불순물이 고농도로 도핑되어 있는 소스 영역(153d)과 드레인 영역(155d) 및 이들 사이에 위치하며 불순물이 도핑되지 않은 채널 영역(154d)이 포함된 박막 트랜지스터의 다결정 규소층(150)이 형성되어 있다. 또한, 구동부에도 n형 및 p형 불순물이 고농도로 각각 도핑되어 있는 소스 영역(153n, 153p)과 드레인 영역(155n, 155p) 및 불순물이 도핑되지 않은 채널 영역(154n, 154p)이 각각 포함된 PMOS 및 NMOS를 포함하는 CMOS의 다결정 규소층(150n, 150p)이 각각 형성되어 있다.
다결정 규소층(150d, 150n, 150p)을 포함하는 기판(110) 위에는 게이트 절연 패턴(140d, 140q, 140n, 140p)이 형성되어 있다. 이때, 게이트 절연막 패턴(140d, 140q, 140n, 140p)은 동일한 패턴으로 이루어져 있으며, 산화 규소로 이루어진 제1 절연막(401)과 질화 규소로 이루어진 제2 절연막(402)을 포함하고 있다.
그리고 화소부의 게이트 절연 패턴(140n) 위에는 일 방향으로 긴 게이트선(121)이 각각 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150d)의 채널 영역(154d)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124d)으로 사용된다. 그리고 소스 영역(153d)과 채널 영역(154d) 사이, 드레인 영역(155d)과 채널 영역(154d) 사이에는 n형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(152d)이 각각 형성되어 있다.
또한, 화소부의 게이트 절연막 패턴(140q) 상부에는 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150n)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150n)은 유지 전극 영역(157)이 되며, 유지 전극 영역(157)의 양쪽에도 저농도 도핑 영역(152d)이 각각 형성되어 있으며, 유지 전극 영역(157)의 한쪽에는 고농도 도핑 영역(158)이 위치한다. 게이트선(121)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성할 수 있으며, 게이트 구동 회로의 출력단에 직접 연결될 수 있다.
한편 구동부에서 게이트 절연막 패턴(140n, 140p) 각각의 상부에는 PMOS 및 NMOS 소자의 게이트 전극(124n, 124p)이 각각 형성되어 반도체층(150n, 150p)의 채널 영역(154n, 154p)과 각각 중첩하고 하고 있으며, 소스 영역(153n, 153p)과 채널 영역(154n, 154p) 사이, 드레인 영역(155n, 155p)과 채널 영역(154n, 154p) 사이에는 각각 n형 및 p형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(152n, 152p)이 각각 형성되어 있다.
이때, 화소부와 구동부의 CMOS 소자에서 게이트 전극(124d, 124n) 및 유지 전극(133)보다 게이트 절연막 패턴(140d, 140q, 140n)은 넓으며, 넓은 폭은 저농도 도핑 영역(152d, 152n)의 폭과 동일하다.
화소부 및 구동부에서 게이트선(121), 유지 전극선(131), 게이트 전극(124n, 124p)이 형성되어 있는 게이트 절연막 패턴(140d, 140q, 140n, 140p) 및 반도체층(150d, 150n, 150p) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역(153d, 153n, 153p)과 드레인 영역(155d, 155n, 155p)을 각각 노출하는 제1 및 제2 접촉구(141d, 141n, 141p, 142d, 142n, 142p)를 포함하고 있다.
제1 층간 절연막(601) 위의 화소부에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141d)를 통해 소스 영역(153d)과 연결되어 있으며 소스 영역(153d)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173d)으로 사용된다. 데이터선(171)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있으며, 데이터 구동 회로의 출력단에 직접 연결될 수 있다.
그리고 데이터선(171)과 동일한 층의 화소부에는 소스 전극(173d)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142d)를 통해 드레인 영역(155d)과 연결되어 있는 드레인 전극(175d)이 형성되어 있다.
제1 층간 절연막(601)의 구동부에는 NMOS 및 PMOS 소자의 소스 전극(173n, 173p)이 형성되어 접촉구(141n, 141p)를 통하여 소스 영역(153n, 153p)에 각각 연결되어 있으며, 채널 영역(154n, 154p)을 중심으로 소스 전극(173n, 173p)의 맞은편에는 접촉구(142n, 142p)를 통하여 드레인 영역(155n, 155p)에 각각 연결되어 있는 드레인 전극(175n, 175p)이 형성되어 있다. 이때, NMOS 소자의 드레인 전극(175n)은 PMOS 소자의 소스 전극(173p)과 연결되어 있다.
소스 전극(173n, 173p), 드레인 전극(175n, 175d, 175p) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 화소부에서 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(143)를 가진다.
화소부의 제2 층간 절연막(602) 위에는 제3 접촉구(143)를 통해 드레인 전극(175d)과 연결되어 있는 화소 전극(190)이 각각의 화소 영역에 형성되어 있다.
이상 기술한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 4, 도 9, 도 12, 도 20, 도 23 및 도 26은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 화소부를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고, 도 6은 도 4 및 도 5의 제조 단계에서 구동부의 구조를 도시한 단면도이고, 도 7은 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도로서, 도 5의 다음 단계를 도시한 도면이고, 도 8은 도 6의 다음 단계를 도시한 구동부의 단면도이고, 도 10은 도 9의 박막 트랜지스터 표시판을 X-X' 선을 따라 잘라 도시한 단면도이고, 도 11은 도 8의 다음 단계를 도시한 구동부의 단면도이고, 도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고, 도 14는 도 11의 다음 단계를 도시한 구동부의 단면도이고, 도 15는 도 13의 다음 단계를 도시한 화소부의 단면도이고, 도 16은 도 14의 다음 단계를 도시한 구동부의 단면도이고, 도 17은 도 15의 다음 단계를 도시한 화소부의 단면도이고, 도 18은 도 16의 다음 단계를 도시한 구동부의 단면도이고, 도 19는 도 18의 다음 단계를 도시한 구동부의 단면도이고, 도 21은 도 20의 박막 트랜지스터 표시판을 XXI-XXI' 선을 따라 잘라 도시한 단면도로서, 도 17의 다음 단계를 도시한 도면이고, 도 22는 도 19의 다음 단계를 도시한 구동부의 단면도이고, 도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV' 선을 따라 잘라 도시한 단면도이고, 도 25는 도 22의 다음 단계를 도시한 구동부의 단면도이고, 도 27은 도 26의 박막 트랜지스터 표시판을 XXVII-XXVII' 선을 따라 잘라 도시한 단면도이고, 도 28은 도 25의 다음 단계를 도시한 구동부의 단면도이다.
먼저 도 4 내지 도 6에 도시된 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다. 그리고 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다.
이후 비정질 규소막을 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 고상 결정화 공정을 통하여 비정질 규소를 결정화한 후 사진 식각 방법으로 패터닝하여 화소부 및 구동부에 다결정 규소층(150d, 150n, 150p)을 형성한다.
이어 도 7 및 도 8에 도시한 바와 같이, 다결정 규소층(150d, 150n, 150p)이 형성되어 있는 기판(110) 상부에 질화 규소 및 산화 규소의 절연 물질을 차례로 증착하여 제1 절연막(401)과 제2 절연막(402)을 형성한다. 그리고 제2 절연막(402) 위에 알루미늄, 크롬, 몰리브덴 또는 이들의 합금으로 이루어진 단일막 또는 다층막을 증착하여 게이트용 금속막(120)을 형성한 다음, 게이트용 금속막(120) 위에 감광막을 형성하고 광마스크를 이용하여 사진 공정으로 감광막을 노광 및 현상하여 감광막 패턴(53, 54d, 54n, 54p)을 형성한다.
이때, 게이트용 금속막(120)은 물리적 성질이 다른 두 개의 막을 포함하는 것이 바람직하다. 하나의 막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금[보기: 알루미늄-네오디뮴(AlNd) 합금] 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 다른 막은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하나의 예로 알루미늄-네오디뮴(AlNd)의 도전막은 알루미늄에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있다. 이러한 식각액은 몰리브덴-텅스텐(MoW)의 도전막에 대해서도 동일한 식각 조건에서 측면 경사를 주면서 식각할 수 있어, 두 도전막을 연속하여 측면 경사를 주면서 식각할 수 있다.
다음 도 9 내지 도 11에 도시한 바와 같이, 감광막 패턴(53, 54d, 54n, 54p)을 마스크로 게이트 금속막(120)을 등방성 식각으로 언더 컷 구조가 되도록 패터닝하여 화소부에 게이트 전극(124d)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성하고, 구동부에 NMOS 소자의 게이트 전극(124n)을 형성하고, PMOS 소자 영역에는 반도체층(150p) 상부에 도전체 패턴(124)을 남긴다. 이때, 도전체 패턴(124)은 반도체층(150p)을 완전히 덮어야 한다.
게이트선(121) 및 유지 전극선(131)의 절단면 측벽은 이후에 형성되는 상부층과의 밀착성을 증가시키기 위해서 경사지도록 형성하는 것이 바람직하다.
이어 도 12 내지 도 14에 도시한 바와 같이, 감광막 패턴(53, 54d, 54n, 54p)을 식각 마스크로 제2 절연막(402)과 제1 절연막(401)을 이방성 식각으로 차례로 패터닝하여 게이트 전극(124d, 124n, 124p) 및 유지 전극(133)의 폭보다 조금 넓은 폭을 가지는 게이트 절연 패턴(140d, 140p, 140n)을 형성한다. 이때, 게이트 절연 패턴(140d, 140q, 140n, 140p)은 다결정 규소층(150d, 150n, 150p)과 게이트 전극(124d, 124n, 124p) 및 유지 전극(133)의 사이에 각각 위치하여 다결정 규소층(150d, 150n, 150p)과 게이트 전극(124d, 124n, 124p) 및 유지 전극(133)을 각각 절연시키는 역할을 하는 동시에 후술하는 소스 영역 및 드레인 영역을 형성하기 위한 도전형 불순물을 도핑할 경우 이온 주입 마스크의 역할도 한다.
다음으로 도 15 및 도 16에 도시한 바와 같이, 감광막 패턴(53, 54d, 54n, 54p)을 제거한 후 게이트 절연 패턴(140d, 140q, 140n, 140p)을 마스크로 PECVD(plasma etchanced chemical vapor deposition) 방법 또는 플라즈마 이머젼(plasma immersion) 방법을 이용하여 3~40eV의 저에너지로 n형 불순물 이온을 고농도로 도핑하여 화소부와 구동부의 반도체층(105d, 150n)에 소스 영역(153d, 153n)과 드레인 영역(155d, 155n) 및 채널 영역(154d, 154n)을 형성한다. 이때, 채널 영역(154d, 154n)은 게이트 전극(124d, 124n) 아래에 위치한 다결정 규소층(150d, 150n)으로 불순물이 도핑되지 않으며 소스 영역(153n, 153d)과 드레인 영역(155n, 155d)을 분리하며, 유지 전극 영역(157) 및 고농도 도핑 영역(158)도 형성된다.
그리고 도 17 및 도 18에 도시한 바와 같이, 게이트 전극(124d, 124n) 및 유지 전극(133)을 마스크로 고에너지를 사용하여 n형 도전형 불순물을 스캐닝 설비 또는 이온빔 설비를 이용하여 저농도로 도핑하여 저농도 도핑 영역(152d, 152n)을 형성한다.
이때, PMOS 소자 영역의 반도체층(150p)에는 그 상부에 반도체층(150p)보다 넓은 폭을 가지는 게이트 절연막 패턴(140p) 및 도전체 패턴(124)이 형성되어 있어, n형의 불순물을 주입되지 않는다.
이어, 도 19에서 보는 바와 같이, 기판(110)의 상부에 감광막을 형성하고 광마스크를 이용한 사진 공정으로 감광막을 노광 및 현상하여 감광막 패턴(64p, 64d)을 형성한 다음, 감광막 패턴(64p, 64d)을 식각 마스크로 도전체 패턴(124)을 식각하여 PMOS 소자의 게이트 전극(124p)을 형성한다. 이어, 감광막 패턴(64p, 64d) 또는 게이트 전극(124p)을 식각 마스크로 사용하여 드러난 게이트 절연막 패턴(140p)을 식각하여 PMOS 소자의 반도체층(150p) 일부를 드러낸 다음, 감광막 패턴(64p, 64d) 또는 게이트 전극(124p)을 이온 주입 식각 마스크로 사용하여 PECVD(plasma etchanced chemical vapor deposition) 방법 또는 플라즈마 이머젼(plasma immersion) 방법을 이용하여 3~40eV의 저에너지로 p형 불순물 이온을 고농도로 도핑하여 구동부의 PMOS 소자의 반도체층(150p)에 소스 영역(153p)과 드레인 영역(155p)을 형성하고, 채널 영역(154p)을 정의한다. 이때, 감광막 패턴(64p)은 NMOS 영역과 화면 표시 영역도 함께 덮는다
다음 도 20 내지 도 22에 도시한 바와 같이, 다결정 규소층(150d, 150n, 150p)을 덮도록 기판(110) 전면 상부에 절연 물질을 적층하여 제1층간 절연막(601)을 형성한다. 이후 제1 층간 절연막(601)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 소스 영역(153d, 153n, 153p)과 드레인 영역(155d, 155n, 155p)을 노출하는 제1 접촉구(141d, 141n, 141p) 및 제2 접촉구(142d, 142n, 142p)를 형성한다.
이어, 도 23 내지 도 25에 도시한 바와 같이, 제1 층간 절연막(601) 위에 데이터용 금속막을 형성한 후 마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터 선(171)과 드레인 전극(175d, 175b, 175p)과 소스 전극(173d, 173n, 173p)을 형성한다. 소스 전극(173d, 173n, 173p)은 제1 접촉구(141d, 141n, 141p)를 통해 소스 영역(153d, 153n, 153p)과 각각 연결하고, 드레인 전극(175d, 175b, 175p)은 제2 접촉구(142d, 142n, 142p)를 통해 드레인 영역(155d, 155n, 155p)과 각각 연결한다.
데이터선(171)은 알루미늄 또는 알루미늄 합금과 같은 알루미늄 함유 금속 또는 몰리브덴 또는 몰리브덴 합금의 단일층이나 알루미늄 합금층과 크롬(Cr)이나 몰리브덴(Mo) 합금층 등으로 이루어지는 복수층의 도전 물질을 증착하여 데이터용 금속막을 형성한 후 패터닝하여 형성한다. 이때, 데이터용 금속막도 게이트용 금속막과 동일한 도전 물질 및 식각 방법으로 패터닝할 수 있으며, 데이터선(171) 및 드레인 전극(175d, 175n, 175p)의 절단면은 상부층과의 밀착성을 위해서 일정한 경사를 가지는 테이퍼 구조로 형성하는 것이 바람직하다.
도 26 내지 도 28에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1 층간 절연막(601) 위에 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 적층하여 제2 층간 절연막(602)을 형성한다. 이후 제2 층간 절연막(602)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 화소부의 드레인 전극(175d)을 노출하는 제3 접촉구(143)를 형성한다.
도 1 내지 도 3에 도시한 바와 같이, 제3 접촉구(143) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 다음 이를 패터닝하여 화소 전극(190)과 다수의 신호선을 전기적으로 연결하기 위한 연결 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(143)를 통해 드레인 전극(175d)과 연결한다. 접촉 보조 부재는 제1 및 2 층간 절연층(601, 602)에 걸쳐 형성되어 있는 제4 접촉구(도시하지 않음), 제1 및 제2층간 절연층(601, 102)과 게이트 절연막(140)에 걸쳐 형성되어 있는 제5 접촉구(도시하지 않음)를 통해 각각 데이터선(171) 및 게이트선(121)에 전기적으로 연결되어 있는 연결부와 연결한다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에서는 게이트 전극을 패터닝하기 위한 감광막 패턴을 이용하여 절연막을 패터닝하여 게이트 절연막 패턴을 형성한다. 별도의 사진 식각 공정을 추가하지 않고 이러한 게이트 절연막 패턴을 저농도 도핑 영역과 소스 영역 및 드레인 영역을 정의하기 위한 도핑 마스크로 이용함으로서 제조 공정을 단순할 수 있고, 이를 통하여 제조 비용을 최소화할 수 있다. 또한, 소스 영역 및 드레인 영역을 형성하기 위한 도전형 불순물을 도핑 시에 낮은 에너지를 이용함으로써 챔버에 높은 에너지로 인하여 발생하는 고전압의 위험을 방지 할 수 있다. 따라서, 소자의 특성 및 동작을 안정화시킬 수 있다.
한편, 앞의 실시예에서는 이중의 절연막을 모두 패터닝하여 게이트 절연막 패턴을 형성하였지만, 이중의 절연막 중 하나의 절연막만을 식각하여 소스 영역 및 드레인 영역과 저농도 도핑 영역을 정의하는 도핑 마스크로 사용할 수 있으며, 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.
도 29는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에서 화소부의 구조를 도시한 배치도이고, 도 30은 도 29의 박막 트랜지스터 표시판을 XXX-XX' 선을 따라 잘라 도시한 단면도이고, 도 31은 도 29의 박막 트랜지스터 표시판에서 구동부의 구조를 도시한 단면도이다.
도 29 내지 도 31에서 보는 바와 같이, 대부분의 구조는 도 1 내지 도 3과 동일하다.
하지만, 제1 절연막(401)은 기판(110) 상부에 전면적으로 형성되어, 회로부 및 구동부에서 제1 층간 절연막(601)과 함께 소스 영역(153d, 153n, 153p) 및 드레인 영역(155d, 155n, 155p)을 드러내는 제1 및 제2 접촉구(141n, 141d, 141p, 142d, 142p, 142n)를 공유하고 있다.
이상에서 설명한 바와 같이 본 발명에 따르면 기판에 소스 영역 및 드레인 영역을 형성하기 위한 도전형 불순물을 도핑 시에 저에너지를 이용함으로써 챔버에 고에너지로 인하여 발생하는 고전압의 위험을 방지 할 수 있다. 따라서, 소자의 특성 및 동작을 안정화시킬 수 있다. 또한, 사진 식각 공정 없이 게이트 절연막을 패터닝하여 저농도 도핑 영역과 소스 영역 및 드레인 영역을 정의하는 도핑 마스크로 이용함으로써 제조 공정을 단순화할 수 있고, 이를 통하여 제조 비용을 최소화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 중 한 화소부의 배치도이고,
도 2는 각각 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,
도 3은 도 1은 박막 트랜지스터 표시판에서 구동부의 구조를 도시한 단면도이고,
도 4, 도 9, 도 12, 도 20, 도 23 및 도 26은 각각 도 1 및 도 2에 도시한 박막 트랜지스터 표시판의 화소부를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,
도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고,
도 6은 도 4 및 도 5의 제조 단계에서 구동부의 구조를 도시한 단면도이고,
도 7은 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도로서, 도 5의 다음 단계를 도시한 도면이고,
도 8은 도 6의 다음 단계를 도시한 구동부의 단면도이고,
도 10은 도 9의 박막 트랜지스터 표시판을 X-X' 선을 따라 잘라 도시한 단면도이고,
도 11은 도 8의 다음 단계를 도시한 구동부의 단면도이고,
도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이고,
도 14는 도 11의 다음 단계를 도시한 구동부의 단면도이고,
도 15는 도 13의 다음 단계를 도시한 화소부의 단면도이고,
도 16은 도 14의 다음 단계를 도시한 구동부의 단면도이고,
도 17은 도 15의 다음 단계를 도시한 화소부의 단면도이고,
도 18은 도 16의 다음 단계를 도시한 구동부의 단면도이고,
도 19는 도 18의 다음 단계를 도시한 구동부의 단면도이고,
도 21은 도 20의 박막 트랜지스터 표시판을 XXI-XXI' 선을 따라 잘라 도시한 단면도로서, 도 17의 다음 단계를 도시한 도면이고
도 22는 도 19의 다음 단계를 도시한 구동부의 단면도이고,
도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV' 선을 따라 잘라 도시한 단면도이고,
도 25는 도 22의 다음 단계를 도시한 구동부의 단면도이고,
도 27은 도 26의 박막 트랜지스터 표시판을 XXVII-XXVII' 선을 따라 잘라 도시한 단면도이고,
도 28은 도 25의 다음 단계를 도시한 구동부의 단면도이고,
도 29는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에서 화소부의 구조를 도시한 배치도이고,
도 30은 도 29의 박막 트랜지스터 표시판을 XXX-XX' 선을 따라 잘라 도시한 단면도이고,
도 31은 도 29의 박막 트랜지스터 표시판에서 구동부의 구조를 도시한 단면도이다.

Claims (16)

  1. 구동부와 화소부를 가지는 절연 기판,
    상기 절연 기판 위의 상기 화소부에 형성되어 있으며 제1 도전형의 소스 영역 및 드레인 영역, 채널 영역 및 제1 도전형의 저농도 도핑 영역을 가지는 제1 다결정 규소층,
    상기 제1 다결정 규소층 위에 형성되어 있는 제1 게이트 절연막 패턴,
    상기 제1 게이트 절연막 위의 상기 화소부에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 게이트선,
    상기 게이트선을 덮고 있으며 각각 상기 소스 영역 및 상기 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막,
    상기 제1 층간 절연막 위의 상기 화소부에 형성되며 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 데이터선,
    상기 제1 층간 절연막 위의 상기 화소부에 형성되며 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극
    을 포함하고,
    상기 제1 게이트 절연막 패턴은 적어도 이중의 절연막을 포함하고 있으며, 적어도 하나의 절연막은 패터닝되어 상기 소스 영역 및 상기 드레인 영역을 제외한 상기 저농도 도핑 영역과 상기 채널 영역과 중첩하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 절연 기판 위의 상기 구동부에 형성되어 있으며 제1 도전형의 소스 영역 및 드레인 영역, 채널 영역 및 제1 도전형의 저농도 도핑 영역을 가지는 제2 다결정 규소층,
    상기 제2 다결정 규소층 위에 형성되어 있는 제2 게이트 절연막 패턴,
    상기 제2 게이트 절연막 위의 상기 구동부에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트 전극,
    상기 제1 층간 절연막 위의 상기 구동부에 형성되며 상기 구동부의 제1 도전형의 상기 소스 영역과 연결되는 소스 전극,
    상기 제1 층간 절연막 위의 상기 구동부에 형성되며 상기 구동부의 제1 도전형의 상기 드레인 영역과 연결되는 드레인 전극을 더 포함하며
    상기 제1 층간 절연막은 상기 구동부의 상기 게이트 전극을 덮고 있으며 상기 구동부에서 제1 도전형의 상기 소스 영역 및 상기 드레인 영역을 노출하는 제3 및 제4 접촉구를 가지는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 및 제2 게이트 절연막 패턴은 제1 절연막과 상기 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 동일한 모양으로 패터닝되어 있는 박막 트랜지스터 표시판.
  4. 제2항에서,
    상기 제1 및 제2 게이트 절연막 패턴은 제1 절연막과 상기 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 다른 모양으로 패터닝되어 있는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 절연막은 상기 기판의 상부에 전면적으로 형성되어 상기 제1 층간 절연막과 함께 상기 제1 내지 제4 접촉구를 가지는 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 절연 기판 위의 상기 구동부에 형성되어 있으며 제2 도전형의 소스 영역 및 드레인 영역, 채널 영역 및 제2 도전형의 저농도 도핑 영역을 가지는 제2 다결정 규소층,
    상기 제2 다결정 규소층 위에 형성되어 있는 제2 게이트 절연막 패턴,
    상기 제2 게이트 절연막 패턴 위의 상기 구동부에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트 전극,
    상기 제1 층간 절연막 위의 상기 구동부에 형성되며 상기 구동부의 제2 도전형의 상기 소스 영역과 연결되는 소스 전극,
    상기 제1 층간 절연막 위의 상기 구동부에 형성되며 상기 구동부의 제2 도전형의 상기 드레인 영역과 연결되는 드레인 전극을 더 포함하며
    상기 제1 층간 절연막은 상기 구동부의 상기 게이트 전극을 덮고 있으며 상기 구동부에서 제2 도전형의 상기 소스 영역 및 상기 드레인 영역을 노출하는 제3 및 제4 접촉구를 가지는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 제1 및 제2 게이트 절연막 패턴은 제1 절연막과 상기 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 동일한 모양으로 패터닝되어 있는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 제2 게이트 절연막 패턴은 상기 구동부에서 상기 채널 영역과 동일한 폭을 가지는 박막 트랜지스터 표시판.
  9. 제6항에서,
    상기 제1 및 제2 게이트 절연막 패턴은 제1 절연막과 상기 제1 절연막 상부에 형성되어 있는 제2 절연막을 포함하며, 서로 다른 모양으로 패터닝되어 있는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 절연막은 상기 기판의 상부에 전면적으로 형성되어 상기 제1 층간 절연막과 함께 상기 제1 내지 제4 접촉구를 가지는 박막 트랜지스터 표시판.
  11. 제1항에서,
    상기 제1 층간 절연막 위의 상기 화소부에 형성되며, 상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 데이터선 및 상기 드레인 전극 위에 형성되는 제2 층간 절연막을 더 포함하며,
    상기 제2 층간 절연막은 상기 드레인 전극을 노출하는 제3 접촉구를 가지며, 상기 화소 전극은 상기 제3 층간 절연막의 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 표시판.
  13. 절연 기판 위에 다결정 규소층을 형성하는 단계;
    상기 다결정 규소층 위에 둘 이상의 절연막을 차례로 적층하는 단계;
    상기 게이트 절연막 위에 금속막을 적층하는 단계;
    상기 금속막 위에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 이용한 등방성 식각 공정으로 상기 금속막을 패터닝하여 게이트 전극을 가지는 게이트선을 형성하는 단계;
    상기 감광막 패턴을 마스크로 이용한 이방성 식각 공정으로 적어도 하나의 상기 절연막을 패터닝하여 게이트 절연 패턴을 형성하는 단계;
    상기 다결정 규소층에 상기 게이트 절연 패턴을 마스크로 도전형 불순물을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하고 불순물이 도핑되지 않은 채널 영역을 정의하는 단계;
    상기 게이트 전극을 마스크로 상기 다결정 규소층을 도핑하여 상기 채널 영역의 양쪽에 저농도 도핑 영역을 형성하는 단계;
    상기 게이트선을 덮으며 상기 소스 영역 및 드레인 영역을 드러내는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 위에 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제13항에서,
    상기 소스 영역 및 드레인 영역을 형성하는 단계는 PECVD 방법 또는 플라즈마 이머젼 방법을 이용하여 도전형 불순물을 고농도로 도핑하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 소스 영역 및 드레인 영역을 형성하는 단계에서는 도전형 불순물을 3~40eV 의 에너지로 도핑하는 박막 트랜지스터 표시판의 제조 방법.
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