KR20060032396A - 박막 트랜지스터 표시판 및 그것의 제조 방법 - Google Patents
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Abstract
다결정 규소층 형성 단계 이전에 각 화소부의 규칙적인 배열과 규소층의 결정화 패턴을 정확하게 정렬하기 위한 정렬 마크(align key)를 기판의 표시 영역 외부에 형성하는 동시에, 상기 규소층의 하부에 위치하고 유지 전극선과 중첩하는 불순물 반도체 패턴을 형성하여 상기 불순물 반도체 패턴과 유지 전극 사이에 캐패시터를 형성함으로써 유지 전극의 면적을 증가시키지 않고도 대용량의 캐패시터를 형성할 수 있다.
다결정 규소층, 캐패시터, 정렬 마크, 유지 전극, 불순물 반도체
Description
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판 중 한 화소부의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선에 따라 자른 단면도이고,
도 3a, 4a, 5a, 7a, 8a 및 9a는 본 발명의 일실시예에 따라 박막 트랜지스터 표시판을 제조하는 방법을 순차적으로 도시한 배치도이고,
도 3b는 도 3a의 박막 트랜지스터 표시판을 III-III' 선에 따라 자른 단면도이고,
도 4b는 도 4a의 박막 트랜지스터 표시판을 IV-IV' 선에 따라 자른 단면도이고,
도 5b는 도 5a의 박막 트랜지스터 표시판을 V-V' 선에 따라 자른 단면도이고,
도 6은 도 5b의 다음 단계를 도시한 단면도이고,
도 7b는 도 7a의 박막 트랜지스터 표시판을 VII-VII' 선에 따라 자른 단면도이고,
도 8b는 도 8a의 박막 트랜지스터 표시판을 VIII-VIII'선에 따라 자른 단면도이고,
도 9b는 도 9a의 박막 트랜지스터 표시판을 VIIII-VIIII'선에 따라 자른 단면도이고,
도 10은 박막 트랜지스터 표시판에 형성되어 있는 정렬 마크의 위치를 보여주는 개략도이다.
*도면의 주요부분에 대한 부호의 설명
1:패널부 2:표시 영역
3:정렬 마크
110:절연 기판 111:차단층
121:게이트선 124:게이트 전극
131:유지 전극선 133:유지 전극
140:게이트 절연막 143:제1 접촉구
145:제2 접촉구 150:규소층
152a, 152b:저농도 도핑 영역(LDD) 153:소스 영역
154:채널 영역 155:드레인 영역
171:드레인선 173:소스 전극
175:드레인 전극 185:제3 접촉구
190:화소 전극 601,602:불순물 반도체 패턴
901:제1 층간 절연막 902:제2 층간 절연막
본 발명은 박막 트랜지스터 표시판 및 그것의 제조 방법에 관한 것으로, 보다 상세하게는 반도체층을 결정화하는 경우 발생할 수 있는 불량을 해소하는 동시에 개구율을 향상시킬 수 있는 다결정 박막 트랜지스터 표시판 및 그것의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor array panel)은 액정 표시 장치 또는 유기 발광 표시 소자(Organic Light Emitting Display) 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트선, 상기 게이트선과 서로 교차되어 있으며 화상 신호를 전달하는 데이터선, 상기 게이트선 및 데이터선과 연결되어 있으며 각각의 화소에 배치되어 있는 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
상기 박막 트랜지스터는 게이트선의 일부인 게이트 전극, 채널을 형성하는 규소층, 데이터선의 일부인 소스 전극 및 규소층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
상기 박막 트랜지스터는 규소층의 결정화 여부에 따라 비정질 규소(a-Si) 박 막 트랜지스터와 다결정 규소(poly-Si) 박막 트랜지스터로 크게 분류할 수 있다.
이 중, 비정질 규소 박막 트랜지스터는 대략 0.5 내지 1㎠/Vsec 정도의 이동도(mobility)를 가지고 있는 바, 이는 스위칭 소자로의 사용은 가능하지만 이동도가 작아 액정 패널의 상부에 직접 구동 회로를 형성하는데는 한계가 있다.
이에 반해, 다결정 규소 박막 트랜지스터는 약 20 내지 150㎠/Vsec의 전류 이동도를 가지는 바, 이러한 높은 전류 이동도로 인하여 구동 회로를 액정 패널에 내장하는 칩 온 글래스(Chop On Glass)를 구현할 수 있는 이점이 있다. 따라서, 결정의 균일도를 향상시킬 수 있는 결정화 방법들이 꾸준히 개발되고 있다.
다결정 규소의 박막을 형성하는 기술로는, 기판의 상부에 직접 다결정 규소를 고온에서 증착하는 방법(Rapid Thermal Annealing), 비정질 규소를 적층하고 약 600℃의 고온에서 결정화하는 고상 결정화 방법(Solid Phase Crystallization), 비정질 규소를 적층하고 레이저 등을 이용하여 열처리하는 엑시머 레이저 방법(Eximer Laser Annealing) 등이 개발되었다. 그러나, 이러한 방법들은 고온 공정이 요구되기 때문에 평판 표시 장치용 유리 기판에 적용하기에는 한계가 있으며, 불균일한 결정입계로 인하여 박막 트랜지스터 사이의 전기적인 특성에 대한 균일도를 저하시키는 한계가 있다.
이러한 문제점을 해결하기 위하여 결정립계의 분포를 인위적으로 조절할 수 있는 순차적 측면 고상 결정화 방법(Sequential Lateral Solidification)이 개발되었다. 이는 다결정 규소의 그레인(grain)이 레이저가 조사된 액상 영역과 레이저가 조사되지 않은 고상 영역의 경계에서 그 경계면에 대하여 수직 방향으로 성장하는 원리를 이용한 방법이다.
그러나, 이러한 순차적 측면 고상 결정화 방법의 경우, 측면으로 길게 형성된 결정 구조를 가지기 때문에 각 화소의 규칙적인 배열과 결정화시의 규칙적인 배열 사이에 미스얼라인(misalign)이 발생할 수 있다. 이 경우, 상기 두 배열이 서로 교차하면서 새로운 형태의 패턴이 형성되는 불량이 발생할 수 있다.
따라서, 본 발명은, 상기 문제점을 해결하기 위한 것으로써, 반도체층의 결정화시 미스얼라인에 의한 불량을 제거할 수 있는 동시에 화소의 개구율을 향상시킬 수 있는 박막 트랜지스터 표시판 및 그것의 제조 방법을 제공한다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있는 불순물이 도핑되어 있는 반도체 패턴 및 상기 불순물이 도핑되어 있는 반도체 패턴 상부에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 가지는 다결정 규소층을 포함한다.
또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 다결정 규소층 형성 단계 이전에 불순물이 도핑되어 있는 반도체층을 식각하여 각 화소부의 규칙적인 배열과 규소층의 결정 패턴을 정확하게 정렬(align)하기 위한 표시부로서의 정렬 마크(align key)와 각 화소부 내에 캐패시터로서 기능을 하는 불순물이 도핑되어 있는 반도체 패턴을 동시에 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판 중 한 화소부의 배치도이고, 도 2는 도 1의 II-II' 선에 따라 자른 화소부의 단면도이다.
도 1 및 도 2에서 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에는 이후에 형성되는 규소층(150)의 하부에 위치하고 유지 전극(133)을 포함하는 유지 전극선(131)과 중첩하는 불순물이 도핑된 반도체(n+ Si) 패턴(601, 602)이 형성되어 있다. 상기 불순물이 도핑된 반도체 패턴(601, 602)은 상부의 유지 전극(133)을 포함하는 유지 전극선(131)과 캐패시터를 구현하기 위한 한 쪽 전극으로서 기능을 한다. 일반적으로 박막 트랜지스터 표시판에서 화소의 표시 특성을 개선하기 위하여 상부 도전체, 절연층 및 하부 도전체를 순차적으로 형성함으로 써 저장 캐패시터(storage capacitor)를 형성한다. 그런데, 소비 전력을 낮추기 위하여 저저압 구동을 이용하는 경우, 게이트 금속층을 하부 도전체로, 데이터 금속층을 상부 도전체로, 게이트 금속층과 데이터 금속층 사이의 층간 절연막을 절연층으로 하여 저장 캐패시터를 형성하게 된다. 그러나, 캐패시터의 용량은 면적에 비례하고 높이에 반비례하기 때문에 동일한 면적인 경우 높이가 낮은 경우 더 효율적이나, 게이트 금속층과 데이터 금속층을 캐패시터의 도전체로 이용하는 경우 그 사이에 형성되어 있는 층간 절연막이 일반적으로 4000 내지 6000Å의 두께를 가지기 때문에 적절한 캐패시터 용량을 구현하기 위하여는 상기 금속층의 면적을 증가시켜야 한다. 그러나, 상기 금속층의 면적을 증가시키는 경우, 화소의 개구율이 감소되는 문제점이 있다.
본 발명에서는 상기 문제점을 개선하기 위하여, 규소층 하부에 고농도의 불순물이 도핑된 불순물 반도체 패턴(601, 602)을 형성하고, 상기 불순물 반도체 패턴(601, 602)과 유지 전극(133)을 포함하는 게이트 금속층과 그 사이의 게이트 절연막(140)을 이용하여 캐패시터를 형성한다. 불순물로 도핑된 규소층은 전압에 무관하게 도전체로서의 성질을 가지므로 캐패시터의 한쪽 전극으로 사용할 수 있다. 이 경우, 불순물 반도체 패턴(601, 602)과 유지 전극(133) 사이의 게이트 절연막은 약 1000Å의 두께로 형성되므로, 동일한 면적인 경우 기존의 층간 절연막을 이용하는 경우보다 훨씬 효율적인 캐패시터를 형성할 수 있다.
따라서, 본 발명과 같이, 규소층(150)의 하부에 위치하고 유지 전극선(133)과 중첩하는 위치에 불순물 반도체 패턴(601, 602)을 형성함으로써 게이트 금속층 또는 데이터 금속층의 면적을 증가시키지 않고도 효율적인 캐패시터를 형성할 수 있고, 이로써 화소의 개구율을 감소시키는 문제점을 해소할 수 있다.
또한, 상기 도 10에서 개략적으로 보여지는 바와 같이, 상기 불순물 반도체 패턴(601, 602) 형성시, 동일 공정으로 박막 트랜지스터 표시판(1)의 표시 영역(2) 외부의 소정 영역에 정렬 마크(align key)(3)를 함께 형성한다. 상기 표시판(1)의 표시 영역(2) 외부에 형성되는 정렬 마크(3)는 각 화소부의 규칙적인 배열과 이후에 형성되는 규소층(150)의 결정화 패턴을 정확하게 정렬(align)하기 위한 표시로서, 상기 정렬 마크에 맞추어 규소층(150)을 결정화하는 경우 각 화소부의 배열과 결정 패턴의 배열을 정확하게 정렬하여 얼룩과 같은 불량을 해소할 수 있다.
상기 불순물 반도체 패턴(601, 602) 및 차단층(111) 위에는 n형 불순물이 고농도로 도핑되어 있는 소스 영역(153)과 드레인 영역(155) 및 이들 사이에 위치하며 불순물이 도핑되지 않은 채널 영역(154)이 포함된 박막 트랜지스터의 다결정 규소층(150)이 형성되어 있다.
다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다.
또한, 상기 게이트 절연막(140) 위에는 일 방향으로 연장되어 있는 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 또한, 소스 영역(153)과 채널 영역(154) 사이 및 드레인 영역(155)과 채널 영역(154) 사이에는 n형 불순물이 저농도로 도핑 되어 있는 저농도 도핑 영역(LDD)(152a)이 각각 형성되어 있다.
또한, 상기 게이트 절연막(140) 상부에는 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하게 형성되어 있으며, 상기 유지 전극선(131)은 게이트선과 동일 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일부분은 유지 전극(133)을 이루며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(157)이 되며, 유지 전극 영역(157)의 양쪽에도 저농도 도핑 영역(LDD)(152b)이 각각 형성되어 있다. 게이트선(121)의 한쪽 끝 부분은 외부 회로와 연결하기 위하여 게이트선(121) 폭보다 넓게 형성할 수 있으며(도시하지 않음), 게이트 구동 회로의 출력단에 직접 연결될 수도 있다.
게이트선(121), 유지 전극선(131) 및 게이트 전극(124)이 형성되어 있는 게이트 절연막(140) 및 규소층(150) 위에는 제1 층간 절연막(801)이 형성되어 있다. 제1 층간 절연막(801)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(143, 145)를 포함한다.
상기 제1 층간 절연막(801) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분은 제1 접촉구(143)를 통해 소스 영역(153)과 연결되어 있으며, 소스 영역(153)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝 부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성할 수 있으며(도시하지 않음), 데이터 구동 회로의 출력단에 전기적으로 연결될 수 있다.
또한, 데이터선(171)과 동일한 층의 화소부에는 소스 전극(173)과 일정 거리 떨어져 형성되어 있으며 제2 접촉구(145)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.
소스 전극(173), 드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(801) 위에는 제2 층간 절연막(802)이 형성되어 있다. 상기 제2 층간 절연막(802)은 드레인 전극(175)을 노출시키는 제3 접촉구(185)를 가진다.
상기 제2 층간 절연막(802) 위에는 제3 접촉구(185)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 각각의 화소 영역에 형성되어 있다.
이하에서는, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 3a, 4a, 5a, 7a, 8a 및 9a는 본 발명의 일실시예에 따라 제조하는 방법을 순차적으로 도시한 배치도이고, 도 3b는 도 3a의 박막 트랜지스터 표시판을 III-III' 선을 따라 자른 단면도이고, 도 4b는 도 4a의 박막 트랜지스터 표시판을 IV-IV' 선을 따라 자른 단면도이고, 도 5b는 도 5a의 박막 트랜지스터 표시판을 V-V' 선을 따라 자른 단면도이고, 도 6은 도 5b의 다음 단계를 도시한 단면도이고, 도 7b는 도 7a의 박막 트랜지스터 표시판을 VII-VII' 선을 따라 자른 단면도이고, 도 8b는 도 8a의 박막 트랜지스터 표시판을 VIII-VIII'선을 따라 자른 단면도이고, 도 9b는 도 9a의 박막 트랜지스터 표시판을 VIIII-VIIII'선을 따라 자른 단면도이다.
먼저 도 3a 및 도 3b에서 보는 바와 같이, 투명한 절연 기판(110)의 전면에 차단층(111)을 형성한다. 이 때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다.
그 다음, 상기 차단층(111) 위에 n형 불순물이 고농도로 도핑되어 있는 불순물 반도체층(600)을 약 200 내지 500Å의 두께로 형성한다. 그 다음, 상기 n형 불순물 반도체층(600)을 사진 식각하여 기판의 각 에지부에 정렬 마크(align key)(도시하지 않음)와 각 화소부에 불순물 반도체 패턴(601, 602)을 형성한다. 상기 기판의 에지부에 형성되는 정렬 마크는 각 화소부의 규칙적인 배열과 이후에 형성되는 규소층(150)의 결정화 패턴을 정확하게 정렬(align)하기 위한 표시부로서, 상기 정렬 마크에 맞추어 규소층(150)을 결정화하는 경우 각 화소부의 배열과 결정 패턴의 배열을 정확하게 정렬하여 얼룩과 같은 불량을 해소할 수 있다. 또한, 상기 화소부에 형성되는 불순물 반도체 패턴(601, 602)은 이후에 형성되는 규소층(150)의 하부에 위치하고 유지 전극선(133)과 중첩하는 위치에 형성되어 있다. 상기 불순물 반도체 패턴(601, 602)은 상부의 유지 전극(133)을 포함하는 유지 전극선(131)과 캐패시터를 구현하기 위한 한 쪽 전극으로서 기능을 한다.
일반적으로 박막 트랜지스터 표시판에서 화소의 표시 특성을 개선하기 위하여 상부 도전체, 절연층 및 하부 도전체를 순차적으로 형성함으로써 저장 캐패시터(storage capacitor)가 형성된다. 그런데, 소비 전력을 낮추기 위하여 저저압 구동을 이용하는 경우, 게이트 금속층을 하부 도전체로, 데이터 금속층을 상부 도전체로, 게이트 금속층과 데이터 금속층 사이의 층간 절연막을 절연층으로 하여 저장 캐패시터를 형성하게 된다. 그러나, 캐패시터의 용량은 면적에 비례하고 높이에 반비례하기 때문에 동일한 면적인 경우 높이가 낮은 경우 더 효율적이나, 게이트 금속층과 데이터 금속층을 캐패시터의 도전체로 이용하는 경우 그 사이에 형성되어 있는 층간 절연막이 일반적으로 4000 내지 6000Å의 두께를 가지기 때문에 적절한 캐패시터 용량을 구현하기 위하여는 상기 금속층의 면적을 증가시키는 것이 불가피하다. 그러나, 이 경우 화소의 개구율이 감소하는 문제점이 있다.
본 발명에서는 상기 문제점을 개선하기 위하여, 규소층 하부에 불순물이 고농도로 도핑되어 있는 불순물 반도체 패턴(601, 602)을 형성하고, 상기 불순물 반도체 패턴(601, 602), 유지 전극(133) 및 상기 불순물 반도체 패턴(601, 602)과 유지 전극(133) 사이의 게이트 절연막(140)을 이용하여 캐패시터를 형성한다. 불순물로 도핑된 반도체는 전압에 무관하게 도전체로서의 성질을 가지므로 캐패시터의 한쪽 전극으로 사용할 수 있다. 또한, 불순물 반도체 패턴(601, 602)과 유지 전극(133) 사이의 게이트 절연막은 약 1000Å의 두께로 형성되므로, 동일한 면적인 경우 기존의 층간 절연막을 이용하는 경우보다 훨씬 효율적인 캐패시터를 형성할 수 있다.
따라서, 본 발명과 같이, 규소층(150)의 하부에 위치하고 유지 전극선(133)과 중첩하는 위치에 불순물 반도체 패턴(601, 602)을 형성함으로써 게이트 금속층 또는 데이터 금속층의 면적을 증가시키지 않고도 효율적인 캐패시터를 형성할 수 있고, 이로써 화소의 개구율이 감소되는 문제점을 해소할 수 있다.
그 다음, 상기 불순물 반도체 패턴(601, 602) 및 차단층(111) 위에 비정질 규소를 증착하여 비정질 규소막을 형성한다. 상기 비정질 규소막은 LPCVD(Low Temperature Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터링(sputtering) 등의 방법으로 수행된다.
이후, 상기 비정질 규소막을 순차적 고상 결정 방법을 통하여 결정화한다. 이 때, 순차적 고상 결정 방법에 의한 결정화시 기판의 각 에지부에 이미 형성되어 있는 정렬 마크(align key)를 기준으로 노광 마스크를 정렬함으로써 각 화소의 규칙적인 배열과 결정 패턴을 정확하게 정렬할 수 있어 얼룩과 같은 불량이 발생하는 것을 방지할 수 있다.
그 다음, 도 4a 및 도 4b에서 보는 바와 같이, 상기 다결정 규소막을 사진 식각 방법으로 패터닝하여 다결정 규소층(150)을 형성한다.
이어서, 다결정 규소층(150)이 형성되어 있는 기판(110) 상부에 질화 규소(SiNx) 또는 산화 규소(SiO2)의 절연 물질을 차례로 증착하여 게이트 절연막(140)을 형성한다.
그 다음, 상기 게이트 절연막 위에 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 또는 이들의 합금으로 이루어진 단일막 또는 다층막을 증착하여 게이트 금속막(120)을 형성한다. 상기 게이트 금속막(120)은 물리적 성질이 다른 이중층으로 형성하는 것이 바람직하다. 예컨대, 하부막은 알루미늄(Al) 또는 알루미늄 합금(Al-alloy)과 같이 낮은 비저항의 금속을 이용하여 게이트 신호의 지연 또는 전압 강하를 감소시킬 수 있도록 하고, 상부막은 몰리브덴, 몰리브덴 합금 또는 크롬 과 같 이 상부에 형성되는 ITO 또는 IZO 등과의 물리적, 화학적 또는 전기적 접촉 특성이 우수한 물질로 이루어지는 것이 바람직하다.
이 후, 상기 금속막(120)을 감광막을 이용한 사진 식각 방법으로 한번에 패터닝하여, 도 5a 및 도 5b에서 보는 바와 같이, 게이트 전극(124)을 포함하는 게이트선(121) 및 유지 전극(133)을 포함하는 유지 전극선(131)을 형성한다. 이 때, 상기 게이트선(121) 및 유지 전극선(131)의 절단면 측벽은 이후에 형성되는 상부층과의 밀착성을 증가시키기 위해서 예컨대 30 내지 80도로 경사지도록 형성하는 것이 바람직하다.
그 다음, 게이트선(121) 및 유지 전극선(131)으로 덮여 있지 않은 다결정 규소층(150) 영역에 고에너지로 고농도의 n+형 불순물 이온을 도핑하여 소스 영역(153) 및 드레인 영역(155)을 형성하고, 상기 게이트 전극(124)을 포함하는 게이트선(121) 및 유지 전극(133)을 포함하는 유지 전극선(131)으로 덮여진 부분은 불순물이 도핑되지 않은 채널 영역(154)을 형성한다. 이 때, 박막 트랜지스터의 다결정 규소층의 채널 영역(154)은 게이트 전극(124)을 포함하는 게이트선(121) 및 상기 게이트선(121) 상에 형성되어 있는 감광막 패턴에 의해 보호되므로 불순물이 도핑되지 않으며, 유지 전극부(157)는 유지 전극(133)을 포함하는 유지 전극선(131) 및 상기 유지 전극선(131) 상에 형성되어 있는 감광막 패턴에 의해 보호되므로 불순물이 도핑되지 않는다. 또한, 게이트 전극(124) 및 유지 전극(133)을 마스크로 고에너지를 사용하여 n형 도전형 불순물을 스캐닝 설비 또는 이온빔 설비를 이용하여 저농도로 도핑하여 저농도 도핑 영역(152a, 152b)을 형성한다.
이어서, 도 7a 및 도 7b에서 보는 바와 같이, 게이트선(121) 및 유지 전극선(131) 위에 제1 층간 절연막(801)을 적층한 후, 사진 식각 공정으로 상기 제1 층간 절연막(801) 및 게이트 절연막(140)을 식각하여 소스 영역(153) 및 드레인 영역(155)을 각각 노출시키는 제1 접촉구(143) 및 제2 접촉구(145)를 형성한다.
그 다음, 도 8a 및 도 8b에서 보는 바와 같이, 데이터용 금속막(170)을 적층한 후 사진 식각 공정으로 소스 전극(173)을 포함하는 데이터선 (171) 및 상기 소스 전극(173)과 마주보는 드레인 전극(175)을 형성한다. 상기 소스 전극(173)은 제1 접촉구(143)를 통하여 소스 영역(153)과 연결되고, 상기 드레인 전극(175)은 제2 접촉구(145)를 통하여 드레인 영역(155)과 연결된다. 상기 데이터선(171) 및 드레인 전극(175)은 예컨대 알루미늄(Al) 또는 알루미늄 합금(Al-alloy), 몰리브덴(Mo) 또는 몰리브덴 합금(Mo-alloy)으로 이루어지는 도전 물질을 단일층 또는 복수층으로 형성할 수 있다. 이 때, 데이터선(171) 및 드레인 전극(175)의 절단면은 상부층과의 밀착성을 위해서 일정한 경사를 가지는 테이퍼 구조로 형성하는 것이 바람직하다.
그 다음, 도 9a 및 도 9b에서 보는 바와 같이, 데이터선(171) 및 드레인 전극(175)을 포함하여 제1 층간 절연막(801) 위에 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 적층하여 제2 층간 절연막(802)을 형성한다. 이후 상기 제2 층간 절연막(802)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 드레인 전극(175)을 노출시키는 제3 접촉구(185)를 형성한다.
이어서, 도 1 및 도 2에서 보는 바와 같이, 제3 접촉구(185) 내부를 포함하는 제2 층간 절연막(802) 위에 투명한 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등을 증착한 다음 이를 패터닝하여 화소 전극(190)과 다수의 신호선을 전기적으로 연결하기 위한 연결 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제3 접촉구(185)를 통해 드레인 전극(175d)과 연결한다.
상기 실시예에서는 n+형 불순물만을 제시하였지만 p+형 불순물인 경우도 동일한 방법으로 적용할 수 있으며, 단일층 또는 복수층으로 도시되어 있는 금속층은 복수층 또는 단일층으로 형성될 수도 있다. 또한, 상기 실시예에서는 다결정 규소층 형성시 순차적 측면 고상 결정 방법만을 이용하였지만, 그 외에 본 기술 분야에서 일반적으로 사용되는 결정화 방법을 이용하는 경우에도 동일하게 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기와 같이, 다결정 규소층 형성 단계 이전에 기판의 에지부에 각 화소부의 규칙적인 배열과 규소층의 결정화 패턴을 정확하게 정렬하기 위한 정렬 마크(align key)를 형성하는 동시에, 상기 규소층의 하부에 위치하고 유지 전극을 포함하는 유 지 전극선과 중첩하는 불순물 반도체 패턴을 형성하여 상기 불순물 반도체 패턴과 유지 전극 사이에 캐패시터를 형성함으로써 유지 전극의 면적을 증가시키지 않고도 대용량의 캐패시터를 형성할 수 있다.
Claims (13)
- 절연 기판,상기 절연 기판 위에 형성되어 있는 불순물이 도핑되어 있는 반도체 패턴,상기 불순물이 도핑되어 있는 반도체 패턴 상부에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 가지는 다결정 규소층을 포함하는 박막 트랜지스터 표시판.
- 제1항에서, 상기 불순물이 도핑되어 있는 반도체 패턴과 중첩하는 위치에 형성되어 있는 유지 전극을 더 포함하는 박막 트랜지스터 표시판.
- 제1항에서, 상기 불순물이 도핑되어 있는 반도체 패턴과 동일층에 형성되어 있는 정렬 마크(align key)를 더 포함하는 박막 트랜지스터 표시판.
- 절연 기판,상기 절연 기판 위에 형성되어 있는 불순물이 도핑되어 있는 반도체 패턴,상기 불순물이 도핑되어 있는 반도체 패턴 상부에 형성되어 있으며 소스 영역, 드레인 영역 및 채널 영역을 가지는 다결정 규소층,상기 다결정 규소층 상부에 형성되어 있는 게이트 절연막,상기 게이트 절연막 상부에 형성되어 있으며 상기 채널 영역과 중첩하는 게 이트 전극,상기 게이트 절연막 상부에 형성되어 있는 유지 전극,상기 게이트 전극 및 유지 전극을 덮고 있으며 각각 상기 소스 영역 및 상기 드레인 영역을 노출하는 제1 및 제2 접촉구를 가지는 제1 층간 절연막,상기 제1 층간 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극,상기 제1 층간 절연막 위에 형성되며 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극, 및상기 드레인 전극과 연결되는 화소 전극을 포함하는 박막 트랜지스터 표시판.
- 제4항에서, 상기 드레인 전극은 불순물이 도핑되어 있는 반도체 패턴과 중첩하는 위치에 형성되어 있는 박막 트랜지스터 표시판.
- 제4항에서, 상기 절연 기판 위에 산화 규소 또는 질화 규소로 이루어지는 차단층을 더 포함하는 박막 트랜지스터 표시판.
- 제4항에서, 상기 드레인 전극과 상기 화소 전극 사이에 제2 층간 절연막을 더 포함하는 박막 트랜지스터 표시판.
- 절연 기판 위에 불순물이 도핑되어 있는 규소층을 형성하는 단계,상기 불순물이 도핑되어 있는 규소층을 사진 식각하여 불순물이 도핑되어 있는 반도체 패턴 및 정렬 마크(align key)를 형성하는 단계,상기 불순물이 도핑되어 있는 반도체 패턴 위에 비정질 규소층을 증착하는 단계, 및상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서, 상기 다결정 규소층을 형성하는 단계 이후에 상기 불순물이 도핑되어 있는 반도체 패턴과 중첩하는 위치에 유지 전극선을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서, 상기 다결정 규소층을 형성하는 단계는 순차적 측면 고상 결정화 방법으로 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 절연 기판 위에 불순물이 도핑되어 있는 반도체층을 형성하는 단계,상기 불순물이 도핑되어 있는 반도체층을 사진 식각하여 불순물이 도핑되어 있는 반도체 패턴 및 정렬 마크(align key)를 형성하는 단계,상기 불순물이 도핑되어 있는 반도체 패턴 위에 비정질 규소층을 증착하는 단계,상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계,상기 다결정 규소층 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 금속막을 적층하고 패터닝하여 게이트 전극을 가지는 게이트선 및 유지 전극을 가지는 유지 전극선을 형성하는 단계,상기 다결정 규소층에 불순물을 도핑하여 불순물이 도핑되는 소스 영역 및 드레인 영역과 불순물이 도핑되지 않은 채널 영역을 형성하는 단계,상기 게이트선을 덮으며 상기 소스 영역 및 드레인 영역을 각각 노출시키는 제1 및 제2 접촉구를 가지는 제1 층간 절연막을 형성하는 단계,상기 제1 층간 절연막 위에 상기 제1 접촉구를 통해 상기 소스 영역과 연결되는 소스 전극을 가지는 데이터선과 상기 제2 접촉구를 통해 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계, 및상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서, 상기 불순물이 도핑되어 있는 반도체층을 형성하는 단계 이전에 차단층을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서, 상기 화소 전극을 형성하는 단계 이전에 상기 데이터선 및 드레인 전극을 덮으며 제3 접촉구를 가지는 제2 층간 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |