KR20190068333A - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것으로, 본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판 상에 배치되고, 채널 영역을 포함하는 액티브층, 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 액티브층 하부에서, 액티브층 및 소스 전극에 동시에 중첩하는 제1 도전 패턴 및 액티브층 하부에서, 액티브층 및 드레인 전극에 동시에 중첩하는 제2 도전 패턴을 포함한다. 따라서, 제1 도전 패턴 및 제2 도전 패턴을 배치함에 따라, 액티브층과 소스 전극 및 드레인 전극이 각각 연결되는 컨택홀을 형성하기 위한 포토레지스트의 두께 줄이고, 노광 에너지를 재반사하여 노광 효과를 향상시킬 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치는 노광 효과의 향상에 따른 미세 컨택홀 형성이 용이할 수 있고, 컨택홀 사이즈가 줄어들어 컨택홀 형성에 필요한 마진 영역 또한 줄일 수 있고, 개구율을 향상시킬 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 컨택홀 사이즈 조절이 용이하고, 컨택홀 형성을 위한 마진을 축소하여 개구율이 향상된 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display Device), 유기 발광 소자 표시 장치(Organic Light Emitting Diode Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)는 얇은 두께와 낮은 소비전력으로 인해 차세대 표시 장치로서 각광을 받고 있다.
이와 같은 표시 장치들은 구동을 위해 복수의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극 및 드레인 전극으로 구성된다.
액티브층은 소스 전극 및 드레인 전극과 전기적으로 연결될 수 있고, 액티브층과 소스 전극 및 드레인 전극이 서로 다른 층에 배치되는 경우, 전기적인 연결을 위해 컨택홀을 형성하여야 한다. 그리고, 컨택홀을 형성하기 위해 여분의 영역, 즉, 마진 영역이 확보되어야 한다.
다만, 표시 장치가 고해상도로 갈수록 하나의 박막 트랜지스터에 할당되는 면적은 줄어들고, 컨택홀 형성을 위해 주어진 마진 영역도 줄어, 미세한 크기로 컨택홀을 형성해야만 한다. 미세 컨택홀의 사이즈는 노광기의 해상력에 의해 결정될 수 있는 것으로, 노광기의 해상력이 높을수록 미세 컨택홀 형성이 용이하다. 다만, 노광기의 해상력은 한계가 존재하며, 일정 사이즈 이하의 미세 컨택홀 형성이 어려울 수 있다. 따라서, 미세 컨택홀을 형성하는 경우, 컨택홀 내에 잔막 등이 남을 수 있고, 컨택홀의 사이즈 조절이 어려울 수 있다. 또한, 포토레지스트의 두께가 두꺼운 경우에도, 컨택홀의 사이즈 조절이 어렵고, 컨택홀 내에 잔막이 남을 수 있다.
본 발명이 해결하고자 하는 과제는 액티브층과 소스 전극 및 드레인 전극이 각각 연결되는 컨택홀 형성 시에 사용되는 포토레지스트의 두께를 줄여 컨택홀의 사이즈 조절이 용이한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 다른 하는 과제는 액티브층과 소스 전극 및 드레인 전극이 각각 연결되는 컨택홀 형성 시에 액티브층 상에서 조사되어 액티브층을 투과한 노광 에너지를 액티브층 상부로 재반사시켜 노광 효과를 향상시킨 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 컨택홀 형성에 필요한 마진 영역을 줄일 수 있고, 개구율을 향상시킨 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 컨택홀 형성 시, 노광 효과를 극대화하여 컨택홀의 잔막을 최소화한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판 상에 배치되고, 채널 영역을 포함하는 액티브층, 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 액티브층 하부에서, 액티브층 및 소스 전극에 동시에 중첩하는 제1 도전 패턴 및 액티브층 하부에서, 액티브층 및 드레인 전극에 동시에 중첩하는 제2 도전 패턴을 포함한다. 따라서, 제1 도전 패턴 및 제2 도전 패턴을 배치함에 따라, 액티브층과 소스 전극 및 드레인 전극이 각각 연결되는 컨택홀을 형성하기 위한 포토레지스트의 두께가 감소되고, 노광 에너지를 재반사하여 노광 효과가 향상될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 액티브층, 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터가 배치된 기판, 복수의 박막 트랜지스터의 액티브층 상에 배치되고, 액티브층을 노출시키는 복수의 컨택홀이 배치된 절연층, 기판과 액티브층 사이에 배치되고, 복수의 컨택홀에 중첩하도록 배치된 복수의 반사 패턴을 포함한다. 따라서, 액티브층과 소스 전극 및 드레인 전극이 각각 연결되는 컨택홀 하부에 반사 패턴을 배치하여, 컨택홀 형성 시에 액티브층 상에서 조사되어 액티브층을 투과한 노광 에너지를 액티브층 상부로 재반사시켜 노광 효과를 향상시키고, 컨택홀의 잔막을 최소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 컨택홀 형성 시에 사용되는 포토레지스트의 두께를 줄여 컨택홀의 사이즈 조절이 용이할 수 있다
본 발명은 컨택홀 형성 시에 액티브층 상에서 조사되어 액티브층을 투과한 노광 에너지를 액티브층 상부로 재반사시켜 노광 효과를 향상시킬 수 있다.
본 발명은 컨택홀 형성 시에 마진 영역을 줄여, 표시 장치의 개구율을 향상시킬 수 있다.
본 발명은 컨택홀 형성 시에 노광 효과를 향상시켜, 컨택홀의 잔막을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2a는 도 1의 서브 화소에 대한 회로도이다.
도 2b는 도 1의 서브 화소에 대한 확대도이다.
도 3은 도 2b의 III-III'에 대한 단면도이다.
도 4는 도 2b의 IV-IV'에 대한 단면도이다.
도 5는 도 2b의 V-V'에 대한 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 장치에서 미세 컨택홀의 해상력을 향상시키는 원리를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 서브 화소에 대한 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드 등과 같은 플라스틱 물질로 이루어질 수 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위한 발광 영역을 포함하는 서브 화소(SP), 서브 화소(SP)를 구동하기 위한 회로가 배치될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP) 및 구동 회로를 구동하기 위한 다양한 배선, 구동 회로 등이 배치되는 영역이다. 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 등이 배치될 수 있다.
기판(110) 상에 복수의 서브 화소(SP)가 배치된다. 복수의 서브 화소(SP)는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 영역을 포함한다. 이때, 복수의 서브 화소(SP) 각각에는 발광 영역에서 발광을 하기 위한 표시 소자가 배치될 수 있다. 표시 소자는 표시 장치(100)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 액정 표시 소자, 유기 발광 소자 등일 수 있으나, 이에 제한되지 않는다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 유기 발광 표시 장치인 것으로 가정하여 설명하기로 한다.
이하에서는 도 2 및 도 5를 참조하여 서브 화소(SP)에 대하여 보다 상세히 설명하기로 한다.
도 2a는 도 1의 서브 화소에 대한 회로도이다. 도 2b는 도 1의 서브 화소에 대한 확대도이다. 도 3은 도 2b의 III-III'에 대한 단면도이다. 도 4는 도 2b의 IV-IV'에 대한 단면도이다. 도 5는 도 2b의 V-V'에 대한 단면도이다. 도 2a 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 기준 전압 배선(RL), 데이터 배선(DL), 전원 배선(PL), 게이트 배선(GL), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 제3 박막 트랜지스터(140), 스토리지 커패시터(150), 유기 발광 소자(160)를 포함한다.
도 2a 및 도 2b를 참조하면, 서브 화소(SP)에 유기 발광 소자(160), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 제3 박막 트랜지스터(140) 및 스토리지 커패시터(150)가 배치된다.
먼저, 도 2a 및 도 2b와 도 3을 함께 참조하면, 제1 박막 트랜지스터(120)는 스위칭 박막 트랜지스터이다. 구체적으로, 제1 박막 트랜지스터(120)에 게이트 배선(GL)으로부터 게이트 전압이 인가되면, 데이터 배선(DL)으로부터 데이터 전압을 제2 박막 트랜지스터(130)의 제2 게이트 전극(132) 및 스토리지 커패시터(150)로 전달할 수 있다. 따라서, 제1 박막 트랜지스터(120)는 게이트 전압에 의해 제어되고, 제2 박막 트랜지스터(130)의 턴 온(Turn On), 턴 오프(Turn Off)를 제어할 수 있는 스위칭 박막 트랜지스터일 수 있다.
제1 박막 트랜지스터(120)는 제1 게이트 전극(122), 제1 액티브층(121), 제1 소스 전극(123) 및 제1 드레인 전극(124)을 포함한다. 구체적으로, 기판(110) 상에 제1 액티브층(121)이 배치되고, 제1 액티브층(121)과 제1 게이트 전극(122)을 절연시키도록 제1 액티브층(121) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제1 게이트 전극(122)이 배치된다. 제1 게이트 전극(122) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에서 액티브층과 전기적으로 연결된 제1 소스 전극(123) 및 제1 드레인 전극(124)이 배치된다.
먼저, 제1 액티브층(121)은 제1 채널 영역(121C), 제1 소스 영역(121S) 및 제1 드레인 영역(121D)을 포함한다. 제1 채널 영역(121C)은 제1 게이트 전극(122)에 중첩하는 영역으로, 제1 게이트 전극(122)에 전압이 인가될 시, 채널이 형성되어 제1 소스 영역(121S) 및 제1 드레인 영역(121D)을 전기적으로 연결할 수 있다. 제1 소스 영역(121S) 및 제1 드레인 영역(121D)은 각각 제1 소스 전극(123) 및 제1 드레인 전극(124)에 각각 전기적으로 연결되는 영역이다.
제1 액티브층(121)은 산화물 반도체로 이루어질 수 있다. 이때, 제1 소스 영역(121S) 및 제1 드레인 영역(121D)은 산화물 반도체가 도체화된 영역일 수 있다. 다만, 이에 제한되지 않고, 제1 액티브층은 비정질 실리콘, 다결정 실리콘 또는 유기물 반도체 등으로 형성될 수도 있다.
제1 액티브층(121) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 게이트 전극(122)과 제1 액티브층(121)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(122)은 제1 액티브층(121) 및 게이트 절연층(112) 상에서, 제1 액티브층(121)의 제1 채널 영역(121C)에 중첩하도록 배치된다. 제1 게이트 전극(122)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(122)은 게이트 배선(GL)으로부터 연장된다. 따라서, 제1 게이트 전극(122)과 게이트 배선(GL)은 동일한 물질로 형성될 수 있다. 게이트 배선(GL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 배선(GL)은 게이트 전압을 서브 화소(SP)로 전달한다. 구체적으로, 게이트 배선(GL)은 게이트 전압을 서브 화소(SP)의 제1 박막 트랜지스터(120)의 제1 게이트 전극(122) 및 제3 박막 트랜지스터(140)의 제3 게이트 전극(142)으로 전달한다.
제1 게이트 전극(122) 상에 층간 절연층(113)이 배치된다. 층간 절연층(113)은 제1 게이트 전극(122)과 제1 소스 전극(123) 및 제1 드레인 전극(124)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 소스 전극(123) 및 제1 드레인 전극(124)은 제1 게이트 전극(122) 및 층간 절연층(113) 상에 배치된다. 제1 소스 전극(123)은 층간 절연층(113)에 형성된 컨택홀을 통해 제1 액티브층(121)의 제1 소스 영역(121S)에 전기적으로 연결된다. 또한, 제1 드레인 전극(124)은 층간 절연층(113)에 형성된 컨택홀을 통해 제1 드레인 영역(121D)에 전기적으로 연결된다. 제1 소스 전극(123) 및 제1 드레인 전극(124)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 소스 전극(123)은 데이터 배선(DL)과 전기적으로 연결된다. 이때, 제1 소스 전극(123)과 데이터 배선(DL)은 동일한 물질로 형성될 수도 있고, 서로 다른 물질로 형성될 수도 있다. 데이터 배선(DL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
데이터 배선(DL)은 데이터 전압을 서브 화소(SP)로 전달한다. 구체적으로, 데이터 배선(DL)은 데이터 전압을 서브 화소(SP)의 제1 박막 트랜지스터(120)의 제1 소스 전극(123)으로 전달할 수 있다.
제1 드레인 전극(124)은 제2 박막 트랜지스터(130)의 제2 게이트 전극(132), 스토리지 커패시터(150)의 복수의 전극 중 하나의 전극에 전기적으로 연결된다. 제1 드레인 전극(124)은 데이터 배선(DL) 및 제1 소스 전극(123)으로부터 데이터 전압을 제2 박막 트랜지스터(130)로 전달할 수 있다.
도 2a 및 도 2b와 도 4를 함께 참조하면, 제2 박막 트랜지스터(130)는 구동 박막 트랜지스터이다. 구체적으로, 제2 박막 트랜지스터(130)는 제1 박막 트랜지스터(120)를 통해 제2 게이트 전극(132)으로 전달된 데이터 전압에 의해, 턴 온 될 수 있고, 제2 박막 트랜지스터(130)가 턴 온 된 경우, 전원 배선(PL)으로부터 전원 전압을 유기 발광 소자(160)의 애노드(161)로 전달할 수 있다. 따라서, 제2 박막 트랜지스터(130)는 전원 전압을 유기 발광 소자(160)로 공급하여 유기 발광 소자(160)를 구동시킬 수 있는 구동 박막 트랜지스터일 수 있다.
제2 박막 트랜지스터(130)는 제2 게이트 전극(132), 제2 액티브층(131), 제2 소스 전극(133) 및 제2 드레인 전극(134)을 포함한다. 구체적으로, 기판(110) 상에 제2 액티브층(131)이 배치되고, 제2 액티브층(131)과 제2 게이트 전극(132)을 절연시키도록 제2 액티브층(131) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 게이트 전극(132)이 배치된다. 제2 게이트 전극(132) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에서 제2 액티브층(131)과 전기적으로 연결된 제2 소스 전극(133) 및 제2 드레인 전극(134)이 배치된다
먼저, 제2 액티브층(131)은 제2 채널 영역(131C), 제2 소스 영역(131S) 및 제2 드레인 영역(131D)을 포함한다. 제2 채널 영역(131C)은 제2 게이트 전극(132)에 중첩하는 영역으로, 제2 게이트 전극(132)에 전압이 인가될 시, 채널이 형성되어 제2 소스 영역(131S) 및 제2 드레인 영역(131D)을 전기적으로 연결할 수 있다. 제2 소스 영역(131S) 및 제2 드레인 영역(131D)은 각각 제2 소스 전극(133) 및 제2 드레인 전극(134)에 각각 전기적으로 연결되는 영역으로, 제2 소스 영역(131S) 및 제2 드레인 영역(131D)은 도체화된 영역일 수 있다. 제2 액티브층(131)은 예를 들어, 비정질 실리콘, 다결정 실리콘, 산화물 반도체 또는 유기물 반도체 등으로 형성될 수 있으며, 이에 제한되지 않는다.
제2 게이트 전극(132)은 제2 액티브층(131) 및 게이트 절연층(112) 상에서, 제2 액티브층(131)의 제2 채널 영역(131C)에 중첩하도록 배치된다. 제2 게이트 전극(132)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(132)은 제1 박막 트랜지스터(120)의 제1 드레인 전극(124)과 전기적으로 연결된다. 제1 박막 트랜지스터(120)는 제1 드레인 전극(124)을 통해 전기적으로 연결된 제2 박막 트랜지스터(130)에 데이터 전압을 전달하여, 제2 박막 트랜지스터(130)가 턴 온 또는 턴 오프 되도록 제어할 수 있다.
제2 소스 전극(133) 및 제2 드레인 전극(134)은 제2 게이트 전극(132) 및 층간 절연층(113) 상에 배치되고, 층간 절연층(113)에 형성된 컨택홀을 통해 제2 소스 전극(133)은 제2 액티브층(131)의 제2 소스 영역(131S)에 전기적으로 연결되고, 제2 드레인 전극(134)은 제2 드레인 영역(131D)에 전기적으로 연결될 수 있다. 제2 소스 전극(133) 및 제2 드레인 전극(134)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 소스 전극(133)은 전원 배선(PL)과 전기적으로 연결된다. 이때, 제2 소스 전극(133)과 전원 배선(PL)은 동일한 물질로 형성될 수도 있고, 서로 다른 물질로 형성될 수도 있다. 전원 배선(PL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
전원 배선(PL)은 전원 전압을 서브 화소(SP)로 전달한다. 구체적으로, 전원 배선(PL)은 전원 전압을 서브 화소(SP)의 제2 박막 트랜지스터(130)의 제2 소스 전극(133)으로 전달한다. 이때, 전원 배선(PL)은 고전위 전압인 전원 전압을 전달하는 배선일 수 있다. 그리고 전원 배선(PL)은 데이터 배선(DL)과 동일 층에 배치되어, 데이터 배선(DL)과 동일한 물질로 이루어질 수 있다.
제2 드레인 전극(134)은 유기 발광 소자(160)의 애노드(161), 스토리지 커패시터(150)의 복수의 전극 중 다른 하나의 전극에 전기적으로 연결된다. 제2 드레인 전극(134)은 전원 배선(PL) 및 제2 소스 전극(133)으로부터 전원 전압을 유기 발광 소자(160)의 애노드(161)로 전달할 수 있다.
도 2a 및 도 2b와 도 5를 함께 참조하면, 제3 박막 트랜지스터(140)는 센싱 박막 트랜지스터이다. 구체적으로, 제3 박막 트랜지스터(140)는 게이트 배선(GL)을 통해 제3 게이트 전극(142)으로 전달된 게이트 전압에 의해, 턴 온 될 수 있고, 제3 박막 트랜지스터(140)가 턴 온 된 경우, 기준 전압 배선(RL)으로부터 기준 전압을 스토리지 커패시터(150)로 전달할 수 있다. 스토리지 커패시터(150)는 제1 박막 트랜지스터(120)로부터 공급된 데이터 전압과 제3 박막 트랜지스터(140)로부터 공급된 기준 전압에 기초하여, 충진될 수 있다. 따라서, 제3 박막 트랜지스터(140)는 기준 전압을 스토리지 커패시터(150)로 공급하여, 기준 전압만큼 제2 박막 트랜지스터(130)의 열화를 보상할 수 있는 센싱 박막 트랜지스터일 수 있다.
제3 박막 트랜지스터(140)는 제3 게이트 전극(142), 제3 액티브층(141), 제3 소스 전극(143) 및 제3 드레인 전극(144)을 포함한다. 구체적으로, 기판(110) 상에 제3 액티브층(141)이 배치되고, 제3 액티브층(141)과 제3 게이트 전극(142)을 절연시키도록 제3 액티브층(141) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제3 게이트 전극(142)이 배치된다. 제3 게이트 전극(142) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에서 액티브층과 전기적으로 연결된 제3 소스 전극(143) 및 제3 드레인 전극(144)이 배치된다
먼저, 제3 액티브층(141)은 제3 채널 영역(141C), 제3 소스 영역(141S) 및 제3 드레인 영역(141D)을 포함한다. 제3 채널 영역(141C)은 제3 게이트 전극(142)에 중첩하는 영역으로, 제3 게이트 전극(142)에 전압이 인가될 시, 채널이 형성되어 제3 소스 영역(141S) 및 제3 드레인 영역(141D)을 전기적으로 연결할 수 있다. 제3 소스 영역(141S) 및 제3 드레인 영역(141D)은 각각 제3 소스 전극(143) 및 제3 드레인 전극(144)에 각각 전기적으로 연결되는 영역으로, 제3 소스 영역(141S) 및 제3 드레인 영역(141D)은 도체화된 영역일 수 있다. 제3 액티브층(141)은 예를 들어, 비정질 실리콘, 다결정 실리콘, 산화물 반도체 또는 유기물 반도체 등으로 형성될 수 있으며, 이에 제한되지 않는다.
제3 게이트 전극(142)은 제3 액티브층(141) 및 게이트 절연층(112) 상에서, 제3 액티브층(141)의 제3 채널 영역(141C)에 중첩하도록 배치된다. 제3 게이트 전극(142)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 게이트 전극(142)은 게이트 배선(GL)으로부터 연장되어, 게이트 배선(GL)과 전기적으로 연결된다. 따라서, 제3 게이트 전극(142)과 게이트 배선(GL)은 동일한 물질로 형성될 수 있다.
다만, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제3 박막 트랜지스터(140)의 제3 게이트 전극(142)이 게이트 배선(GL)과 전기적으로 연결된 것으로 도시하였으나, 게이트 배선(GL) 외에 센싱 전압을 전달하는 센싱 배선을 추가적으로 더 배치하여, 센싱 배선과 제3 게이트 전극(142)을 전기적으로 연결할 수 있으며, 이에 제한되지 않는다.
제3 소스 전극(143) 및 제3 드레인 전극(144)은 제3 게이트 전극(142) 및 층간 절연층(113) 상에 배치되고, 층간 절연층(113)에 형성된 컨택홀을 통해 제3 소스 전극(143)은 제3 액티브층(141)의 제3 소스 영역(141S)에 전기적으로 연결되고, 제3 드레인 전극(144)은 제3 드레인 영역(141D)에 전기적으로 연결될 수 있다. 제3 소스 전극(143) 및 제3 드레인 전극(144)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 소스 전극(143)은 기준 전압 배선(RL)과 전기적으로 연결된다. 이때, 제3 소스 전극(143)과 기준 전압 배선(RL)은 동일한 물질로 형성될 수도 있고, 서로 다른 물질로 형성될 수도 있다. 기준 전압 배선(RL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
기준 전압 배선(RL)은 기준 전압을 서브 화소(SP)로 전달한다. 구체적으로, 기준 전압 배선(RL)은 기준 전압을 서브 화소(SP)의 제3 박막 트랜지스터(140)의 제3 소스 전극(143)으로 전달한다. 그리고 기준 전압 배선(RL)은 데이터 배선(DL)과 동일 층에 배치되어, 데이터 배선(DL)과 동일한 물질로 이루어질 수 있다.
제3 드레인 전극(144)은 스토리지 커패시터(150)의 복수의 전극 중 또 다른 하나의 전극에 전기적으로 연결된다. 제3 드레인 전극(144)은 기준 전압 배선(RL) 및 제3 소스 전극(143)으로부터 기준 전압을 스토리지 커패시터(150)의 또 다른 하나의 전극으로 전달할 수 있다.
한편, 도 2a, 도 2b 및 도 3을 참조하면, 스토리지 커패시터(150)는 기판(110) 상의 제1 전극(151), 제1 전극(151) 상의 제2 전극(152) 및 제2 전극(152) 상의 제3 전극(153)을 포함한다. 스토리지 커패시터(150)는 한 프레임 동안 유기 발광 소자(160)가 계속해서 동일한 상태를 유지하도록 전압을 저장할 수 있다.
스토리지 커패시터(150)의 제1 전극(151)은 기판(110) 상에 배치된다. 제1 전극(151)은 데이터 배선(DL), 기준 전압 배선(RL) 및 전원 배선(PL)과 동일 층에 배치되고, 동일한 물질로 이루어질 수 있다. 제1 전극(151)은 제3 박막 트랜지스터(140)의 제3 드레인 전극(144)과 전기적으로 연결된다.
스토리지 커패시터(150)의 제1 전극(151) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감하고, 제1 전극(151)을 포함하는 기판(110)의 상부를 평탄화할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 반드시 필요한 구성은 아니며, 기판(110) 종류나 박막 트랜지스터(120, 130, 140)의 종류에 따라 채택될 수 있다.
버퍼층(111) 상에 제2 전극(152)이 배치된다. 제2 전극(152)은 제1 박막 트랜지스터(120)의 제1 액티브층(121)으로부터 연장되어 제1 전극(151)과 중첩하도록 배치된다. 구체적으로, 제2 전극(152)은 제1 액티브층(121)과 동일한 물질로 형성되나, 도체화 공정을 거쳐 도체적 특성을 가질 수 있다. 제2 전극(152)은 제2 박막 트랜지스터(130)의 제2 게이트 전극(132)과 전기적으로 연결된다.
제2 전극(152) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에 제3 전극(153)이 배치된다. 제3 전극(153)은 제2 박막 트랜지스터(130)의 제2 드레인 전극(134)으로부터 연장되어 제2 드레인 전극(134)과 전기적으로 연결되고, 제1 전극(151) 및 제2 전극(152)과 중첩하도록 배치된다. 제3 전극(153)은 제2 드레인 전극(134)과 동일한 물질로 이루어질 수 있다.
한편, 도 2a, 도 2b 및 도 4를 참조하면, 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 제3 박막 트랜지스터(140) 및 스토리지 커패시터(150) 상에 평탄화층(114)이 배치된다. 평탄화층(114)은 기판(110)의 상부를 평탄화할 수 있다. 평탄화층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 으나, 이에 제한되지 않는다.
평탄화층(114) 상에 유기 발광 소자(160)가 배치된다. 유기 발광 소자(160)는 애노드(161), 유기 발광층(162) 및 캐소드(163)를 포함한다.
애노드(161)는 제2 박막 트랜지스터(130)의 제2 드레인 전극(134)과 전기적으로 연결된다. 애노드(161)는 유기 발광층(162)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어진다. 애노드(161)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
다만, 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션(Top Emission) 방식인 경우, 유기 발광층(162)으로부터 발광된 광이 애노드(161)에 반사되어 상부 방향, 즉 캐소드(163) 측을 향하도록, 애노드(161)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치(100)가 바텀 에미션(bottom emission) 방식인 경우, 애노드(161)는 투명 도전성 물질로만 이루어질 수 있다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하나, 이에 제한되지 않는다.
애노드(161) 상에 뱅크(115)가 배치된다. 뱅크(115)는 애노드(161)의 엣지를 덮도록 배치되고, 서브 화소(SP) 영역을 구분할 수 있다. 뱅크(115)는 절연 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되지 않는다.
애노드(161) 상에 유기 발광층(162)이 배치된다. 유기 발광층(162)은 적색 유기 발광층, 녹색 유기 발광층, 청색 유기 발광층 및 백색 유기 발광층 중 어느 하나를 포함할 수 있다. 유기 발광층(162)이 백색 유기 발광층인 경우, 컬러 필터가 추가적으로 표시 장치(100)에 포함될 수 있고, 서로 이웃한 서브 화소(SP)의 유기 발광층(162)은 일체로 형성되어, 복수의 서브 화소(SP) 전면을 덮도록 배치될 수 있다.
유기 발광층(162) 상에 캐소드(163)가 배치된다. 캐소드(163)는 유기 발광층(162)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어진다. 캐소드(163)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다.
한편, 기판(110) 상에 복수의 도전 패턴(170)이 배치된다. 복수의 도전 패턴(170)은 제1 액티브층(121), 제2 액티브층(131), 제3 액티브층(141)이 각각 제1 소스 전극(123), 제1 드레인 전극(124), 제2 소스 전극(133), 제2 드레인 전극(134), 제3 소스 전극(143) 및 제3 드레인 전극(144)이 연결되는 컨택홀에 중첩하도록 배치된다. 복수의 도전 패턴(170)은 데이터 배선(DL), 기준 전압 배선(RL), 전원 배선(PL) 및 스토리지 커패시터(150)의 제1 전극(151)과 동일 층에 배치되고, 동일한 물질로 이루질 수 있다.
복수의 도전 패턴(170)은 제1 도전 패턴(171) 내지 제6 도전 패턴(176)을 포함한다. 이하에서는 도 3 내지 도 5를 참조하여 복수의 도전 패턴(170)을 상세히 설명하기로 한다.
도 3을 참조하면, 제1 도전 패턴(171) 및 제2 도전 패턴(172)은 제1 박막 트랜지스터(120)의 제1 액티브층(121) 하부에 배치되어, 제1 액티브층(121)의 일부 영역에 중첩하도록 배치된다.
구체적으로, 제1 도전 패턴(171)은 데이터 배선(DL)으로부터 연장되어, 데이터 배선(DL)과 전기적으로 연결된다. 제1 도전 패턴(171)은 제1 액티브층(121)과 제1 소스 전극(123)에 동시에 중첩하고, 예를 들어, 제1 액티브층(121)의 제1 소스 영역(121S)에 중첩하도록 배치된다.
제2 도전 패턴(172)은 스토리지 커패시터(150)의 제1 전극(151)으로부터 연장되어, 스토리지 커패시터(150)와 전기적으로 연결된다. 제2 도전 패턴(172)은 제1 액티브층(121)과 제1 드레인 전극(124)에 동시에 중첩하고, 예를 들어, 제1 액티브층(121)의 제1 드레인 영역(121D)에 중첩하도록 배치된다.
도 4를 참조하면, 제3 도전 패턴(173) 및 제4 도전 패턴(174)은 제2 박막 트랜지스터(130)의 제2 액티브층(131) 하부에 배치되어, 제2 액티브층(131)의 일부 영역에 중첩하도록 배치된다.
구체적으로, 제3 도전 패턴(173)은 전원 배선(PL)으로부터 연장되어, 전원 배선(PL)과 전기적으로 연결된다. 제3 도전 패턴(173)은 제2 액티브층(131)과 제2 소스 전극(133)에 동시에 중첩하고, 예를 들어, 제2 액티브층(131)의 제2 소스 영역(131S)에 중첩하도록 배치된다.
제4 도전 패턴(174)은 스토리지 커패시터(150)의 제1 전극(151)으로부터 연장되어, 스토리지 커패시터(150)와 전기적으로 연결된다. 제4 도전 패턴(174)은 제2 액티브층(131)과 제2 드레인 전극(134)에 동시에 중첩하고, 예를 들어, 제2 액티브층(131)의 제2 드레인 영역(131D)에 중첩하도록 배치된다.
도 5를 참조하면, 제5 도전 패턴(175) 및 제6 도전 패턴(176)은 제3 박막 트랜지스터(140)의 제3 액티브층(141) 하부에 배치되어, 제3 액티브층(141)의 일부 영역에 중첩하도록 배치된다.
구체적으로, 제5 도전 패턴(175)은 데이터 배선(DL)으로부터 연장되어, 데이터 배선(DL)과 전기적으로 연결된다. 제5 도전 패턴(175)은 제3 액티브층(141)과 제3 소스 전극(143)에 동시에 중첩하고, 예를 들어, 제3 액티브층(141)의 제3 소스 영역(141S)에 중첩하도록 배치된다.
제6 도전 패턴(176)은 스토리지 커패시터(150)의 제1 전극(151)으로부터 연장되어, 스토리지 커패시터(150)와 전기적으로 연결된다. 제6 도전 패턴(176)은 제3 액티브층(141)과 제3 드레인 전극(144)에 동시에 중첩하고, 예를 들어, 제3 액티브층(141)의 제3 드레인 영역(141D)에 중첩하도록 배치된다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 액티브층(121)과 제1 소스 전극(123) 및 제1 드레인 전극(124)이 전기적으로 연결되는 컨택홀, 제2 액티브층(131)과 제2 소스 전극(133) 및 제2 드레인 전극(134)이 전기적으로 연결되는 컨택홀, 제3 액티브층(141)과 제3 소스 전극(143) 및 제3 드레인 전극(144)이 전기적으로 연결되는 컨택홀에 각각 중첩하도록 배치된 복수의 도전 패턴(170)이 배치된다. 복수의 도전 패턴(170)은 컨택홀에 중첩하도록 배치됨에 따라, 층간 절연층(113)에 컨택홀을 형성할 시, 포토레지스트의 두께를 줄여 컨택홀의 사이즈 조절이 용이하고, 컨택홀의 잔막을 최소화할 수 있는 효과가 있다. 이하에서는 도 6a 및 도 6b를 참조하여 복수의 도전 패턴(170)의 배치에 따른 효과에 대하여 상세히 설명하기로 한다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 장치에서 미세 컨택홀의 해상력을 향상시키는 원리를 설명하기 위한 도면이다. 구체적으로, 도 6a는 비교예에 따른 표시 장치에서, 층간 절연층(113)에 컨택홀을 형성하기 위해 층간 절연층(113) 상에 포토레지스트(PR)를 도포한 상태의 단면도이다. 도 6b는 본 발명의 일 실시예에 따른 표시 장치(100)에서, 층간 절연층(113)에 컨택홀을 형성하기 위해 층간 절연층(113) 상에 포토레지스트(PR)를 도포한 상태의 단면도이다.
도 6a를 참조하면, 도 6a는 비교예에 따른 표시 장치의 단면도로, 기판(110) 상에 층간 절연층(113)까지 형성된 상태의 단면도이다. 구체적으로, 기판(110) 상에 버퍼층(111), 제1 액티브층(121)의 제1 소스 영역(121S), 층간 절연층(113)까지 순차적으로 형성되고, 층간 절연층(113)에 컨택홀을 형성하기 위해 층간 절연층(113) 상에 포토레지스트(PR)를 도포한 상태로, 기판(110)에서 포토레지스트(PR)까지의 두께는 T이고, 포토레지스트(PR)의 두께는 T1이다.
한편, 층간 절연층(113)에 포토레지스트(PR)가 도포된 패턴에 따라 층간 절연층(113)이 식각될 수 있다. 이때, 동일한 성능의 노광기를 사용하더라도 포토레지스트(PR)의 두께 및 노광 에너지의 세기에 따라 층간 절연층(113)에 형성되는 컨택홀의 사이즈가 달라질 수 있고, 경우에 따라 잔막 등이 남을 수도 있다.
구체적으로, 포토레지스트(PR)의 두께가 두꺼울수록 층간 절연층(113)에 컨택홀을 형성하기 위해 더 많은 노광 에너지가 필요하고, 컨택홀의 사이즈 또한 일정 수준 이하로 형성하기 어려울 수 있다. 또한, 포토레지스트(PR)의 두께가 두꺼우면서 노광기의 해상력이 낮은 경우, 미세한 사이즈의 컨택홀 형성이 어렵고, 잔막이 남는 문제도 발생할 수 있다.
이와 관련하여, 도 6b를 참조하면, 도 6b는 본 발명의 일 실시예에 따른 표시 장치(100)의 단면도로, 기판(110) 상에 층간 절연층(113)까지 형성된 상태의 단면도이다. 구체적으로, 기판(11) 상에 도전 패턴(170), 버퍼층(111), 제1 액티브층(121)의 제1 소스 영역(121S), 층간 절연층(113)까지 순차적으로 형성되고, 층간 절연층(113)에 컨택홀을 형성하기 위해 층간 절연층(113) 상에 포토레지스트(PR)를 도포한 상태로, 기판(110)에서 포토레지스트(PR)까지의 두께는 T이고, 포토레지스트(PR)의 두께는 T2이다.
구체적으로, 포토레지스트(PR)의 상면은 평탄할 수 있다. 포토레지스트(PR) 하부에 배치된 구성들의 두께가 일정하지 않더라도, 포토레지스트(PR)의 상면은 평탄화됨에 따라, 포토레지스트(PR)로부터 기판(110)까지의 두께는 일정할 수 있다. 다만, 포토레지스트(PR) 하부의 구성들의 두께에 따라, 포토레지스트(PR)의 두께는 달라질 수 있다.
비교예와 실시예를 비교하면, 기판(110)에서부터 포토레지스트(PR)까지의 두께는 T로 동일하다. 구체적으로, 비교예에서는, 기판(110), 버퍼층(111), 제1 액티브층(121), 층간 절연층(113) 및 포토레지스트(PR) 각각의 두께의 합이 T이고, 포토레지스트(PR)는 두께는 T1이다. 반면, 실시예에서는, 기판(110), 버퍼층(111), 제1 액티브층(121), 층간 절연층(113) 및 포토레지스트(PR) 각각의 두께와 도전 패턴(170)의 두께까지 합한 두께가 T이다. 따라서, 비교예와 비교하여, 실시예에서는 도전 패턴(170)이 더 배치되나, 도전 패턴(170)의 두께만큼, 포토레지스트(PR)의 두께가 줄어들 수 있고, 전체 두께는 도전 패턴(170)의 두께만큼 늘어나지 않고, T로 동일할 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110) 상에 도전 패턴(170)을 더 배치하여, 포토레지스트(PR)의 두께를 줄일 수 있다. 포토레지스트(PR)의 두께가 줄어들면, 포토레지스트(PR) 하부의 층간 절연층(113)에 컨택홀을 형성하기 위해 필요한 노광 에너지를 줄일 수 있다. 구체적으로, 비교예에서는 포토레지스트(PR)의 두께가 T1으로 실시예에서의 포토레지스트(PR)의 두께 T2보다 두껍다. 그러므로, 비교예에서 층간 절연층(113)에 컨택홀을 형성하기 위해 필요한 노광 에너지는 실시예에서 층간 절연층(113)에 컨택홀을 형성하기 위해 필요한 노광 에너지보다 많이 필요하다. 또한, 포토레지스트(PR)의 두께가 두꺼운 경우, 충분한 노광 에너지가 조사되지 않으면, 컨택홀 내에 잔막이 남을 수 있다. 그러므로, 동일한 노광 에너지를 조사하는 경우, 포토레지스트(PR)의 두께가 얇을수록 컨택홀 내에 잔막이 최소화될 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 도전 패턴(170)을 더 배치하여 포토레지스트(PR)의 두께를 줄일 수 있다. 이에, 층간 절연층(113)에 컨택홀을 형성하기 위해 필요한 노광 에너지를 줄일 수 있는 효과가 있고, 컨택홀 내에 잔막을 최소화할 수 있는 효과가 있다.
한편, 도전 패턴(170)은 상술한 바와 같이 도전성 물질로 이루어지고, 반사성의 금속 물질로 이루어질 수 있다. 층간 절연층(113)에 컨택홀을 형성하기 위해 노광 에너지를 조사하는 경우, 층간 절연층(113) 및 액티브층(121, 131, 141)을 통과해 기판(110) 하부로 향하는 노광 에너지는 도전 패턴(170)에서 반사되어, 기판(110) 상부로 재반사될 수 있다. 그러므로, 노광 에너지는 층간 절연층(113)의 상부에서 한번, 하부에서 한번 더 조사되므로, 노광 효과가 향상될 수 있다.
따라서, 본 발명의 일 실시예에 따른 도전 패턴(170)은 포토레지스트(PR), 층간 절연층(113), 액티브층(121, 131, 141) 및 버퍼층(111)을 통과해 도전 패턴(170)으로 입사하는 노광 에너지를 다시 도전 패턴(170)의 상부로 반사시킬 수 있다. 따라서, 도전 패턴(170)은 노광 에너지를 반사시킬 수 있는 반사 패턴으로도 기능할 수 있고, 노광 에너지를 재활용함에 따라 노광 효과를 극대화시킬 수 있다. 아울러, 노광 효과가 향상됨에 따라 동일한 노광기를 사용하더라도, 노광기의 성능, 즉 해상력을 더 향상시킬 수 있다. 따라서, 노광기의 해상력, 노광 효과를 향상시켜, 컨택홀의 사이즈 조절이 용이할 수 있고, 특히 더 작은 사이즈의 미세 컨택홀을 형성하기 용이할 수 있다. 이에, 미세 컨택홀 형성에 필요한 마진 영역을 줄일 수 있고, 개구율을 향상시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 서브 화소(SP)에 대한 확대도이다. 도 7을 참조하면, 도 7의 표시 장치(200)는 도 1 내지 도 5의 표시 장치(100)와 비교하여, 제3 도전 패턴(273)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략하기로 한다.
도 7을 참조하면, 제3 도전 패턴(273)은 스토리지 커패시터(150)의 제1 전극(151)으로부터 연장되어, 스토리지 커패시터(150)와 전기적으로 연결된다. 제3 도전 패턴(273)은 제2 액티브층(131)과 제2 소스 전극(133)에 동시에 중첩하고, 예를 들어, 제2 액티브층(131)의 제2 소스 영역(131S)에 중첩하도록 배치된다.
제4 도전 패턴(174) 또한 제3 도전 패턴(273)과 마찬가지로 스토리지 커패시터(150)의 제1 전극(151)으로부터 연장되어, 스토리지 커패시터(150)와 전기적으로 연결된다.
제3 도전 패턴(273)과 제4 도전 패턴(174)은 스토리지 커패시터(150)의 제1 전극(151)으로부터 연장되어, 스토리지 커패시터(150)의 제1 전극(151)에 포함될 수 있다. 따라서, 제3 도전 패턴(273)과 제4 도전 패턴(174)은 스토리지 커패시터(150)의 제1 전극(151)이자, 제3 도전 패턴(273) 및 제4 도전 패턴(174)으로 각각 기능할 수 있다. 그리고 제3 도전 패턴(273) 및 제4 도전 패턴(174)은 각각 제2 액티브층(131)의 제2 소스 영역(131S) 및 제2 드레인 영역(131D)만이 아니라 제2 채널 영역(131C)까지 동시에 중첩할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(200)는 제3 도전 패턴(273)과 제4 도전 패턴(174)은 하나의 전극을 구성할 수 있고, 제2 액티브층(131)의 전체에 중첩할 수 있다. 복수의 도전 패턴(170) 각각은 컨택홀로부터 최단 거리에 배치된 데이터 배선(DL), 전원 배선(PL), 기준 전압 배선(RL) 또는 스토리지 커패시터(150)의 제1 전극(151) 중 하나로부터 연장될 수 있다. 복수의 도전 패턴(170)은 컨택홀에 중첩하도록 배치되어, 컨택홀을 형성하기 위한 공정 시, 포토레지스트(PR)의 두께를 줄여, 컨택홀 형성에 필요한 노광 에너지를 저감할 수 있고, 컨택홀 내의 잔막을 최소화할 수 있다. 아울러, 도전 패턴(170)이 노광 에너지를 반사하는 반사 패턴으로 기능하여, 노광 에너지가 도전 패턴(170) 상의 구성에 한번 더 조사되어, 노광 효과가 극대화될 수 있다. 노광 효과가 향상됨에 따라, 미세 컨택홀의 형성이 용이하고, 컨택홀 형성에 필요한 마진 영역을 줄여 개구율을 향상시킬 수 있다. 또한, 도전 패턴(170)은 컨택홀과 가장 최단 거리의 구성으로부터 연장될 수 있고, 표시 장치(200)의 설계에 따라 위치 및 설계가 자유롭게 변경될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 도전 패턴(270)의 설계 자유도를 높일 수 있고, 컨택홀의 해상력을 향상시켜 컨택홀의 사이즈를 줄이고, 잔막을 최소화하여, 개구율을 향상시킬 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판 상에 배치되고, 채널 영역을 포함하는 액티브층, 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 액티브층 하부에서, 액티브층 및 소스 전극에 동시에 중첩하는 제1 도전 패턴 및 액티브층 하부에서, 액티브층 및 드레인 전극에 동시에 중첩하는 제2 도전 패턴을 포함한다.
본 발명의 다른 특징에 따르면, 제1 도전 패턴 및 제2 도전 패턴은 동일 물질로 이루어지고, 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전 패턴은 액티브층과 소스 전극이 연결되는 컨택홀에 중첩하고, 제2 도전 패턴은 액티브층과 드레인 전극이 연결되는 컨택홀에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전 패턴과 제2 도전 패턴은 하나의 전극을 구성하여 채널 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 도전 패턴은 전압이 인가될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전 패턴 및 제2 도전 패턴 각각은 데이터 배선, 기준 전압 배선, 스토리지 커패시터의 하나의 전극, 고전위 전압 배선 중 하나와 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 액티브층, 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터가 배치된 기판, 복수의 박막 트랜지스터의 액티브층 상에 배치되고, 액티브층을 노출시키는 복수의 컨택홀이 배치된 절연층, 기판과 액티브층 사이에 배치되고, 복수의 컨택홀에 중첩하도록 배치된 복수의 반사 패턴을 포함한다.
본 발명의 다른 특징에 따르면, 기판과 액티브층 사이에 배치된 데이터 배선 및 전원 배선 및 기판과 액티브층 사이에 배치된 복수의 스토리지 커패시터의 일 전극을 더 포함하고, 복수의 반사 패턴 각각은 데이터 배선, 전원 배선 및 복수의 스토리지 커패시터의 일 전극 중 하나로부터 연장될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판과 액티브층 사이에 배치된 기준 전압 배선을 더 포함하고, 복수의 박막 트랜지스터는, 데이터 배선에 전기적으로 연결된 제1 박막 트랜지스터, 제1 박막 트랜지스터, 전원 배선 및 스토리지 커패시터에 전기적으로 연결된 제2 박막 트랜지스터 및 제2 박막 트랜지스터, 스토리지 커패시터 및 기준 전압 배선에 전기적으로 연결된 제3 박막 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 반사 패턴은 데이터 배선과 전기적으로 연결된 제1 반사 패턴 및 스토리지 커패시터의 일 전극과 전기적으로 연결된 제2 반사 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 반사 패턴은 전원 배선과 전기적으로 연결된 제3 반사 패턴 및 스토리지 커패시터의 일 전극과 전기적으로 연결된 제4 반사 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 반사 패턴은 데이터 배선과 전기적으로 연결된 제5 반사 패턴 및 스토리지 커패시터의 일 전극과 전기적으로 연결된 제6 반사 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 반사 패턴 각각은 컨택홀로부터 최단 거리에 배치된 데이터 배선, 전원 배선, 기준 전압 배선 또는 스토리지 커패시터의 일 전극 중 하나로부터 연장될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200 : 표시 장치
110 : 기판
111 : 버퍼층
112 : 게이트 절연층
113 : 층간 절연층
114 : 평탄화층
115 : 뱅크
120 : 제1 박막 트랜지스터
121 : 제1 액티브층
121C : 제1 채널 영역
121S : 제1 소스 영역
121D : 제1 드레인 영역
122 : 제1 게이트 전극
123 : 제1 소스 전극
124 : 제1 드레인 전극
130 : 제2 박막 트랜지스터
131 : 제2 액티브층
131C : 제2 채널 영역
131S : 제2 소스 영역
131D : 제2 드레인 영역
132 : 제2 게이트 전극
133 : 제2 소스 전극
134 : 제2 드레인 전극
140 : 제3 박막 트랜지스터
141 : 제3 액티브층
141C : 제3 채널 영역
141S : 제3 소스 영역
141D : 제3 드레인 영역
142 : 제3 게이트 전극
143 : 제3 소스 전극
144 : 제3 드레인 전극
150 : 스토리지 커패시터
151 : 제1 전극
152 : 제2 전극
153 : 제3 전극
160 : 유기 발광 소자
161 : 애노드
162 : 유기 발광층
163 : 캐소드
170, 270 : 도전 패턴
171 : 제1 도전 패턴
172 : 제2 도전 패턴
173, 273 : 제3 도전 패턴
174 : 제4 도전 패턴
175 : 제5 도전 패턴
176 : 제6 도전 패턴
AA : 표시 영역
NA : 비표시 영역
SP : 서브 화소
RL : 기준 전압 배선
DL : 데이터 배선
PL : 전원 배선
GL : 게이트 배선
PR : 포토레지스트
T1, T2 : 포토레지스트의 두께

Claims (13)

  1. 기판;
    상기 기판 상에 배치되고, 채널 영역을 포함하는 액티브층, 상기 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 액티브층 하부에서, 상기 액티브층 및 상기 소스 전극에 동시에 중첩하는 제1 도전 패턴; 및
    상기 액티브층 하부에서, 상기 액티브층 및 상기 드레인 전극에 동시에 중첩하는 제2 도전 패턴을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴은 동일 물질로 이루어지고, 동일 층에 배치된, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 도전 패턴은 상기 액티브층과 상기 소스 전극이 연결되는 컨택홀에 중첩하고, 상기 제2 도전 패턴은 상기 액티브층과 상기 드레인 전극이 연결되는 컨택홀에 중첩하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 하나의 전극을 구성하여 상기 채널 영역과 중첩하는, 표시 장치.
  5. 제1항에 있어서,
    상기 도전 패턴은 전압이 인가되는, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 각각은 데이터 배선, 기준 전압 배선, 스토리지 커패시터의 하나의 전극, 고전위 전압 배선 중 하나와 전기적으로 연결된, 표시 장치.
  7. 액티브층, 상기 액티브층 상의 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터가 배치된 기판;
    상기 복수의 박막 트랜지스터의 상기 액티브층 상에 배치되고, 상기 액티브층을 노출시키는 복수의 컨택홀이 배치된 절연층;
    상기 기판과 상기 액티브층 사이에 배치되고, 상기 복수의 컨택홀에 중첩하도록 배치된 복수의 반사 패턴을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 기판과 상기 액티브층 사이에 배치된 데이터 배선 및 전원 배선; 및
    상기 기판과 상기 액티브층 사이에 배치된 복수의 스토리지 커패시터의 일 전극을 더 포함하고,
    상기 복수의 반사 패턴 각각은 상기 데이터 배선, 상기 전원 배선 및 상기 복수의 스토리지 커패시터의 일 전극 중 하나로부터 연장된, 표시 장치.
  9. 제8항에 있어서,
    상기 기판과 상기 액티브층 사이에 배치된 기준 전압 배선을 더 포함하고,
    상기 복수의 박막 트랜지스터는,
    상기 데이터 배선에 전기적으로 연결된 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터, 상기 전원 배선 및 상기 스토리지 커패시터에 전기적으로 연결된 제2 박막 트랜지스터; 및
    상기 제2 박막 트랜지스터, 상기 스토리지 커패시터 및 상기 기준 전압 배선에 전기적으로 연결된 제3 박막 트랜지스터를 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 복수의 반사 패턴은 상기 데이터 배선과 전기적으로 연결된 제1 반사 패턴 및 상기 스토리지 커패시터의 일 전극과 전기적으로 연결된 제2 반사 패턴을 포함하는, 표시 장치.
  11. 제9항에 있어서,
    상기 복수의 반사 패턴은 상기 전원 배선과 전기적으로 연결된 제3 반사 패턴 및 상기 스토리지 커패시터의 일 전극과 전기적으로 연결된 제4 반사 패턴을 포함하는, 표시 장치.
  12. 제9항에 있어서,
    상기 복수의 반사 패턴은 상기 데이터 배선과 전기적으로 연결된 제5 반사 패턴 및 상기 스토리지 커패시터의 일 전극과 전기적으로 연결된 제6 반사 패턴을 포함하는, 표시 장치.
  13. 제9항에 있어서,
    상기 복수의 반사 패턴 각각은 상기 컨택홀로부터 최단 거리에 배치된 상기 데이터 배선, 상기 전원 배선, 상기 기준 전압 배선 또는 상기 스토리지 커패시터의 일 전극 중 하나로부터 연장된, 표시 장치.
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