KR20170122358A - 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치 - Google Patents

박막트랜지스터 기판 및 이를 구비한 디스플레이 장치 Download PDF

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Abstract

본 발명의 일 실시예는 기판; 상기 기판 상에 위치하는 박막트랜지스터;를 포함하고, 상기 박막트랜지스터는, 상기 기판 상에 위치하며 상호 이격된 제1전극 및 제2전극; 상기 제1전극 및 상기 제2전극을 덮는 제1절연층; 상기 제1절연층 상에 위치하며, 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층; 상기 반도체층을 덮는 제2절연층; 및 상기 제2절연층 상에 위치하는 게이트전극;을 포함하고, 상기 반도체층의 소스영역은 상기 제1전극과 중첩하고, 상기 반도체층의 드레인영역은 상기 제2전극과 중첩하는, 박막트랜지스터 기판을 제공한다.

Description

박막트랜지스터 기판 및 이를 구비한 디스플레이 장치{Thin film transistor substrate and display apparatus comprising the same}
본 발명의 실시예들은 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치에 관한 것이다.
최근 급속하게 발전하고 있는 반도체 기술에 힘입어, 디스플레이장치의 화면 크기는 증가하고 그 무게는 경량화 되는 등 디스플레이장치의 성능이 개선됨에 따라 디스플레이장치의 수요가 폭발적으로 늘어나고 있다.
디스플레이장치 중 하나인 유기발광표시장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 유기 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기발광표시장치는 자발광소자인 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 하나 이상의 커패시터가 형성되어 있다.
전술한 박막트랜지스터 기판은 산화물 반도체를 포함할 수 있는데, 산화물 반도체에 소스영역 및 드레인영역을 형성하기 위해서는 소스영역 및 드레인영역에 대응되는 게이트절연막을 식각하여야 한다. 그러나, 박막트랜지스터 기판은 게이트 절연막을 식각하는 과정에서 쇼트 불량이 발생될 수 있는데, 이러한 쇼트 불량을 방지하기 위한 공정 조건이 까다롭다는 문제점이 있다.
본 발명의 실시예들은 이러한 문제점을 해결할 수 있는 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치를 제공하고자 한다.
본 발명의 일 실시예는 기판; 상기 기판 상에 위치하는 박막트랜지스터;를 포함하고, 상기 박막트랜지스터는, 상기 기판 상에 위치하며 상호 이격된 제1전극 및 제2전극; 상기 제1전극 및 상기 제2전극을 덮는 제1절연층; 상기 제1절연층 상에 위치하며, 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층; 상기 반도체층을 덮는 제2절연층; 및 상기 제2절연층 상에 위치하는 게이트전극;을 포함하고, 상기 반도체층의 소스영역은 상기 제1전극과 중첩하고, 상기 반도체층의 드레인영역은 상기 제2전극과 중첩하는, 박막트랜지스터 기판을 제공한다.
본 발명의 일 실시예에 있어서, 상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1전극 및 상기 제2전극은 상기 반도체층의 상기 채널영역과 비중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1전극과 상기 제2전극 사이의 제1폭은 상기 채널영역의 제2폭에 대응될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1전극 및 상기 제2전극에는 양(positive) 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2절연층은 상기 소스영역의 상면의 일부를 노출시키는 제1콘택홀 및 상기 드레인영역의 상면의 일부를 노출시키는 제2콘택홀을 포함하고, 상기 박막트랜지스터는 상기 제1콘택홀을 통해 상기 소스영역에 연결된 소스전극 및 상기 제2콘택홀을 통해 상기 드레인영역에 연결된 드레인전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극; 및 상기 기판 상에 위치하며, 순차적으로 적층된 제1스토리지전극, 유전체층 및 제2스토리지전극을 구비하는 스토리지 커패시터;를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1스토리지전극은 상기 제1전극 및 상기 제2전극과 동일 물질을 포함하고, 상기 제2스토리지전극은 상기 게이트전극과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고, 상기 제2스토리지전극은 상기 소스전극 및 드레인전극과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고, 상기 제2스토리지전극은 상기 화소전극의 일부일 수 있다.
본 발명의 일 실시예에 있어서, 복수의 화소영역을 구비하는 기판; 및 상기 기판의 각 화소영역에 구비되며, 스토리지 커패시터 및 복수의 박막트랜지스터를 포함하는 화소회로;를 포함하고, 상기 복수의 박막트랜지스터 중 적어도 어느 하나는, 상기 기판 상에 위치하며 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층; 상기 반도체층과 중첩하며 상호 이격된 제1전극 및 제2전극; 및 상기 반도체층과 중첩하며 상기 반도체층을 중심으로 상기 제1전극 및 제2전극의 반대편에 위치하는 게이트전극;을 포함하고, 상기 제1전극 및 상기 제2전극은 상기 소스영역 및 상기 드레인영역에 대응하는 위치에 각각 배치되는 유기 발광 표시 장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1전극 및 상기 제2전극은 상기 반도체층의 상기 채널영역과 비중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1전극과 상기 제2전극 사이의 제1폭은 상기 채널영역의 제2폭에 대응될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1전극 및 상기 제2전극에는 양(positive) 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 커패시터는 순차적으로 적층된 제1스토리지전극, 유전체층 및 제2스토리지전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1스토리지전극은 상기 제1전극 및 상기 제2전극과 동일 물질을 포함하고, 상기 제2스토리지전극은 상기 게이트전극과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막트랜지스터는, 상기 반도체층과 상기 제1전극 및 드레인전극 사이에 개재되는 제1절연층; 상기 반도체층과 상기 게이트전극 사이에 개재되며, 상기 소스영역의 상면의 일부를 노출시키는 제1콘택홀 및 상기 드레인영역의 상면의 일부를 노출시키는 제2콘택홀을 포함하는 제2절연층; 상기 제1콘택홀을 통해 상기 소스영역에 연결된 소스전극 및 상기 제2콘택홀을 통해 상기 드레인영역에 연결된 드레인전극; 및 상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극;을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고, 상기 제2스토리지전극은 상기 소스전극 및 드레인전극과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고, 상기 제2스토리지전극은 상기 화소전극의 일부일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 박막트랜지스터 기판은 반도체층과 중첩되도록 제1전극 및 제2전극를 배치하고 전압을 인가함으로써, 소스영역 및 드레인영역의 전도성을 증대시켜 저항을 감소시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막트랜지스터 기판은 게이트절연막을 제거하는 에치백(GI etch back) 공정도 필요없어 제조 공정을 단순화할 수 있고, 이에 따라 제조 비용을 절감하고 공정시간을 단축시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판을 개략적으로 도시한 도면이다.
도 3 내지 도 7은 도 1에 도시된 박막트랜지스터 기판의 제조방법을 순서대로 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 평면도이다.
도 9는 도 8에 도시된 유기 발광 표시 장치의 한 화소의 일부를 발췌하여 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판(1)을 개략적으로 도시한 단면도이다.
도 1을 참조하면, 박막트랜지스터 기판(1)은 기판(100), 박막트랜지스터(TFT) 및 화소전극(170)을 포함한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 기판(100) 상에는 기판(100)의 평활성 및 기판(100)으로부터의 불순원소의 침투를 차단하기 위한 버퍼층(미도시)이 더 구비될 수 있다. 버퍼층(미도시)은 실리콘질화물 및/또는 실리콘산화물이 단층 또는 복수층 배치될 수 있다.
박막트랜지스터(TFT)는 제1전극(111B), 제2전극(111A), 제1절연층(101), 반도체층(120), 제2절연층(103) 및 게이트전극(131)을 포함할 수 있다.
제1전극(111B) 및 제2전극(111A)은 기판(100) 상에 위치하고 동일층에 동일 물질을 포함하며, 상호 이격될 수 있다. 제1전극(111B) 및 제2전극(111A)은 인접층인 반도체층(120)과 중첩되도록 배치될 수 있다. 구체적으로, 제1전극(111B)의 적어도 일부는 반도체층(120)의 소스영역(123)과 중첩하고, 제2전극(111A)의 적어도 일부는 반도체층(120)의 드레인영역(121)과 중첩될 수 있다. 제1전극(111B) 및 제2전극(111A)은 저저항 금속 물질을 포함할 수 있으며, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제1전극(111B) 및 제2전극(111A)은 반도체층(120)의 채널영역(122)과 비중첩할 수 있다. 구체적으로, 제1전극(111B)과 제2전극(111A) 사이의 제1폭(W1)은 채널영역(122)의 제2폭(W2)에 대응될 수 있다. 제1전극(111B) 및 제2전극(111A)에는 임의의 전압이 인가될 수 있는데, 이를 통해, 반도체층(120) 중 제1전극(111B) 및 제2전극(111A)과 중첩되는 영역의 캐리어(carrier)가 활성화(generation)될 수 있다. 일 실시예로서, 제1전극(111B) 및 제2전극(111A)에 양(positive) 전압이 인가되는 경우, 제1전극(111B) 및 제2전극(111A)과 중첩되는 반도체층(120)에는 전자가 생성될 수 있다. 따라서, 제1전극(111B) 및 제2전극(111A)에 대응되는 반도체층(120)의 소스영역(123) 및 드레인영역(121)은 생성된 전자로 인하여 전도성(conductivity)가 증대될 수 있다. 다른 실시예로서, 제1전극(111B) 및 제2전극(111A)에는 음(negative) 전압이 인가될 수도 있다.
제1전극(111B) 및 제2전극(111A) 상에는 제1전극(111B) 및 제2전극(111A)을 덮는 제1절연층(101)이 배치될 수 있다. 제1절연층(101)은 제1전극(111B) 및 제2전극(111A)과 반도체층(120)의 절연성을 확보하기 위한 것으로, 버퍼층일 수도 있고, 층간절연막일 수도 있다. 제1절연층(101)은 실리콘옥사이드 또는 실리콘나이트라이드 등의 무기절연막으로 형성될 수 있다.
반도체층(120)은 제1절연층(101) 상에 위치하고, 채널영역(122), 채널영역(122)의 양측에 구비된 소스영역(123) 및 드레인영역(121)을 포함할 수 있다. 반도체층(120)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체를 포함할 수 있으며, 산화물 반도체를 포함할 수 있다. 반도체층(120)은 산화물 반도체를 포함하는 경우, 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 원소를 포함할 수 있다. 예를 들어, 반도체층(120)은 IGZO(Indium Gallium Zinc Oxide), 또는/및 ITZO(Indium Tin Zinc Oxide)을 포함할 수 있다. 또 다른 실시예로서 반도체층(120)은, SnO2, In2O3, ZnO, CdO, Cd2SnO4, TiO2 등과 같은 물질 중 적어도 어느 하나를 포함할 수 있다.
반도체층(120) 상에는 반도체층(120)을 덮는 제2절연층(103)이 배치될 수 있다. 제2절연층(103)은 반도체층(120)과 게이트전극(131)의 절연성을 확보하기 위한 것으로, 층간절연막일 수 있으며, 게이트 절연막일 수도 있다. 제2절연층(103)은 실리콘옥사이드 또는 실리콘나이트라이드 등의 무기절연막으로 형성될 수 있다. 제2절연층(103)은 소스영역(123)의 상면의 일부를 노출시키는 제1콘택홀(Cnt1) 및 드레인영역(121)의 상면의 일부를 노출시키는 제2콘택홀(Cnt2)을 포함할 수 있다. 반도체층(120)이 산화물 반도체 물질을 포함하는 경우, 플라즈마 처리에 의해 소스영역(123) 및 드레인영역(121) 형성하기 위하여 소스영역(123) 및 드레인영역(121) 상부에 배치되는 제2절연층(103)을 제거함으로써, 소스영역(123) 및 드레인영역(121)의 상면이 전부 노출되어야 한다. 그러나, 본 발명의 일 실시예에 따른 제2절연층(103)은 일부만을 노출시키는 제1콘택홀(Cnt1) 및 제2콘택홀(Cnt2)을 제외하고 소스영역(123) 및 드레인영역(121)의 상면을 덮을 수 있다.
게이트전극(131)은 제2절연층(103) 상에 위치할 수 있다. 게이트전극(131)은 반도체층(120)과 중첩되도록 위치하며, 구체적으로 게이트전극(131)은 반도체층(120)의 채널영역(122)과 중첩될 수 있다. 또한, 게이트전극(131)은 반도체층(120)을 중심으로 제1전극(111B) 및 제2전극(111A)의 반대편에 위치할 수 있다.
게이트전극(131)은 저항이 작은 금속 물질로 이루어질 수 있으며, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 또한, 상부 게이트전극(131)과 하부 게이트전극(110)은 동일한 금속으로 형성되거나, 서로 다른 금속으로 형성될 수 있다.
소스전극(153) 및 드레인전극(151)은 제3절연층(105) 상에 구비될 수 있다. 전술한 제1콘택홀(Cnt1) 및 제2콘택홀(Cnt2)은 제2절연층(103) 및 제3절연층(105) 모두를 관통하는 홀일 수 있다. 소스전극(153)은 제1콘택홀(Cnt1)을 통해 소스영역(123)에 연결될 수 있으며, 드레인전극(151)은 제2콘택홀(Cnt2)을 통해 드레인영역(121)에 연결될 수 있다. 소스전극(153)은 데이터라인(미도시)과 접속되어 소정의 신호를 인가하고, 드레인전극(151)은 화소전극(170)과 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 화소전극(170)은 소스전극(153)과 연결될 수도 있다.
소스전극(153)과 드레인전극(151)은, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
한편, 소스전극(153) 및 드레인전극(151)과 화소전극(170)의 절연성을 확보하고, 평탄성을 제공하기 위하여 소스전극(153) 및 드레인전극(151)과 화소전극(170) 사이에 제4절연층(107)이 개재될 수 있다. 이러한 제4절연층(107)은 비아절연막일 수 있으며, 예컨대, 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
화소전극(170)은 제4절연층(107) 상에 배치되고, 소스전극(153) 및 드레인전극(151) 중 어느 하나와 전기적으로 연결될 수 있다. 화소전극(170)은 제4절연층(107)에 위치하는 비아홀(VIA)을 통해 드레인전극(151)에 접속될 수 있다. 화소전극(170)은 투광성을 갖는 전극 또는 반사형 전극으로 형성될 수 있다. 투광성을 갖는 전극으로 형성될 때에는 예컨대, 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO) 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 반사형 전극으로 형성될 때에는 예컨대, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 다양한 재질로 형성될 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
본 발명의 일 실시예에 따른 박막트랜지스터 기판(1)은 스토리지 커패시터(Cst)를 더 포함할 수 있다.
스토리지 커패시터(storage capacitor, Cst)는 기판(100) 상에 위치하며, 순차적으로 적층된 제1스토리지전극(115), 유전체층 및 제2스토리지전극(135)을 포함할 수 있다. 도 1에 도시된 스토리지 커패시터(Cst)의 제1스토리지전극(115)은 제1전극(111B) 및 제2전극(111A)과 동일 공정에서 형성되어 동일 물질을 포함할 수 있다. 제1스토리지전극(115)은 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
유전체층은 제1스토리지전극(115)과 제2스토리지전극(135) 사이에 배치되며, 제1절연층(101) 및 제2절연층(103)의 일부로 형성될 수 있다.
제2스토리지전극(135)은 게이트전극(131)과 동일 물질을 포함할 수 있다. 제2스토리지전극(135)의 하부에 배치되는 층들과 게이트전극(131)의 하부에 배치되는 층들의 차이로, 도면에서는 다른 층에 배치된 것처럼 보이나, 제2스토리지전극(135)은 게이트전극(131)과 동일 마스크 공정을 통해 형성될 수 있다.
비교실시예에 따른 박막트랜지스터 기판은 반도체층(120)이 산화물 반도체 물질을 포함하는 경우 게이트절연막(Gate insulator; GI)을 제거하는 에치백(GI etch back) 공정을 진행한 후 반도체층의 소스영역 및 드레인영역에 플라즈마 공정을 진행한다. 게이트절연막이 제거되지 않으면, 반도체층의 소스영역 및 드레인영역에 플라즈마 공정이 충분히 이루어지지 않아 저항이 증대되기 때문이다. 그러나, 전술한 바와 같이, 본 발명의 일 실시예예 따른 박막트랜지스터 기판(1)은 반도체층(120)과 중첩되도록 제1전극(111B) 및 제2전극(111A)를 배치하고 전압을 인가함으로써, 소스영역(123) 및 드레인영역(121)의 전도성을 증대시켜 저항을 감소시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막트랜지스터 기판(1)은 게이트절연막을 제거하는 에치백(GI etch back) 공정도 필요없어 제조 공정을 단순화할 수 있고, 이에 따라 제조 비용을 절감하고 공정시간을 단축시킬 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판(1)을 개략적으로 도시한 도면이다. 본 발명의 다른 실시예에 따른 박막트랜지스터 기판(1)은 스토리지 커패시터(Cst)의 구조를 제외하고 나머지 구성요소는 일 실시예와 동일하므로 중복되는 설명은 생략하기로 한다.
도 2a를 참조하면, 스토리지 커패시터(Cst)의 제1스토리지전극(115)은 게이트전극(131)과 동일 물질을 포함하며, 제2스토리지전극(135)은 화소전극(170)의 일부일 수 있다. 구체적으로, 제1스토리지전극(115)은 화소전극(170) 하부에 배치되고, 제3절연층(105) 및 제4절연층(107)을 유전체층으로 하여 화소전극(170)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
도 2b를 참조하면, 스토리지 커패시터(Cst)의 제1스토리지전극(115)은 게이트전극(131)과 동일 물질을 포함하며, 제2스토리지전극(135)은 소스전극(153) 및 드레인전극(151)과 동일 물질을 포함할 수 있다. 구체적으로, 제1스토리지전극(115)은 게이트전극(131)과 동일마스크 공정을 통해 형성되고, 제2스토리지전극(135)은 소스전극(153) 및 드레인전극(151)과 동일마스크 공정을 통해 형성될 수 있다. 이때, 유전체층은 제1스토리지전극(115) 및 제2스토리지전극(135) 사이에 배치되는 제3절연층(105)의 일부로 형성될 수 있다.
한편, 본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 도 1에 도시된 바와 같이 기판(100) 상에 박막트랜지스터(TFT)가 형성된 상태를 의미하는 것일 수 있고, 또는 박막트랜지스터 상에 화소전극(170)까지 형성된 상태일 수도 있다.
이하, 도 3 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 박막트랜지스터 기판(1)의 제조방법을 설명한다.
도 3 내지 도 7은 도 1에 도시된 박막트랜지스터 기판(1)의 제조방법을 순서대로 도시한 단면도들이다.
도 3를 참조하면, 기판(100) 상에 박막트랜지스터(TFT)의 제1전극(111B) 및 제2전극(111A)을 형성한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 도 4에서는 제1전극(111B) 및 제2전극(111A)이 기판(100) 상에 바로 형성된 것으로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 기판(100) 상에 버퍼층(미도시) 등의 배리어층이 단층 또는 다층으로 형성되고, 그 위에 제1전극(111B), 제2전극(111A) 및 제1스토리지전극(115)이 형성될 수도 있다.
제1전극(111B) 및 제2전극(111A)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
한편, 제1전극(111B) 및 제2전극(111A)을 형성하는 동일한 공정에서 스토리지 커패시터(Cst)의 제1스토리지전극(115)을 형성할 수 있다.
도 4를 참조하면, 제1전극(111B) 및 제2전극(111A) 상에 제1절연층(101)을 형성한 후, 제1절연층(101) 상에 반도체층(120)을 형성한다. 반도체층(120)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체를 포함할 수 있으며, 산화물 반도체를 포함할 수 있다. 반도체층(120)은 산화물 반도체를 포함하는 경우, 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 원소를 포함할 수 있다. 예를 들어, 반도체층(120)은 IGZO(Indium Gallium Zinc Oxide), 또는/및 ITZO(Indium Tin Zinc Oxide)을 포함할 수 있다. 또 다른 실시예로서 반도체층(120)은, SnO2, In2O3, ZnO, CdO, Cd2SnO4, TiO2 등과 같은 물질 중 적어도 어느 하나를 포함할 수 있다.
한편, 제1전극(111B)과 제2전극(111A) 사이의 제1폭(W1)은 반도체층(120)의 채널영역(122)의 제2폭(W2)과 동일할 수 있다. 반도체층(120)의 소스영역(123)은 제1전극(111B)과 중첩하고, 반도체층(120)의 드레인영역(121)은 제2전극(111A)과 중첩할 수 있다.
도 5를 참조하면, 반도체층(120)을 덮는 제2절연층(103) 및 제1도전물질(미도시)을 순차적으로 형성한 후, 제1도전물질을 패터닝하여, 게이트전극(131)을 형성한다. 한편, 동일한 공정에서 스토리지 커패시터(Cst)의 제2스토리지전극(135)도 형성할 수 있다. 게이트전극(131)의 제3폭(W3)은 채널영역(122)의 제2폭(W2)에 대응될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제1도전물질(미도시)은 저저항 금속 물질인 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 6을 참조하면, 게이트전극(131) 및 제2스토리지전극(135)을 덮는 제3절연층(105)을 형성한 후, 제2절연층(103) 및 제3절연층(105)을 관통하는 제1콘택홀(Cnt1) 및 제2콘택홀(Cnt2)을 형성할 수 있다. 제1콘택홀(Cnt1)은 소스영역(123)의 상면의 일부를 노출시키고, 제2콘택홀(Cnt2)은 드레인영역(121)의 상면의 일부를 노출시킬 수 있다. 이때, 반도체층(120)과 소스전극(153) 및 드레인전극(151)간의 쉬트 저항(sheet resistance)를 줄이기 위해 제1콘택홀(Cnt1) 및 제2콘택홀(Cnt2)을 형성한 후 소스전극(153) 및 드레인전극(151)을 형성하기 전 플라즈마 처리를 할 수도 있다.
이후, 제2도전물질(미도시)을 형성한 후 패터닝하여 반도체층(120)과 접속하는 소스전극(153) 및 드레인전극(151)을 형성할 수 있다. 제2도전물질(미도시)은 예를들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 7을 참조하면, 소스전극(153) 및 드레인전극(151) 상에는 평탄화층 또는 비아절연막인 제4절연층(107)이 형성되고, 제4절연층(107) 상에는 화소전극(170)을 형성한다. 화소전극(170)은 제4절연층(107)에 형성된 비아홀을 통해 드레인전극(151)에 접속될 수 있다.
화소전극(170)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 혹은, 화소전극(170)은 투광 도전성 산화물층/반투과 금속층/투광 도전성 산화물층으로 구성된 3중 구조로 구비될 수 있다.
이하, 본 발명의 실시예들에 따른 박막트랜지스터 기판(1)을 구비한 유기 발광 표시 장치(10)를 설명한다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(10)를 개략적으로 도시한 평면도이고, 도 9는 도 8에 도시된 유기 발광 표시 장치의 한 화소의 일부를 발췌하여 나타낸 도면이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(10)는 기판(100) 상에 표시영역(DA) 및 비표시영역(NDA)을 포함한다.
표시영역(DA)은 화상을 구현하도록 복수의 화소영역들(P)을 구비한다. 각 화소영역(P)은 복수의 박막트랜지스터(T1, T2) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 그리고, 화소영역(P)은 박막트랜지스터(T1, T2) 및 스토리지 커패시터(Cst)를 통해 구동 전압을 절달받아 발광하는 표시소자, 예컨대 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
비표시영역(NDA)은 표시영역(DA)에 인접하도록 배치된다. 일 실시예로서, 도 8에 도시한 것과 같이 비표시영역(NDA)은 표시영역(DA)을 둘러싸도록 배치될 수 있다. 또 다른 실시예로서 비표시영역(NDA)은 표시영역(DA)의 일 측에 인접하도록 배치도리 수 있다. 비표시영역(NDA)은 패드부(18)를 포함할 수 있다.
일 실시예로서, 복수의 박막트랜지스터는 하나의 스위칭 박막트랜지스터(T1) 및 구동 박막트랜지스터(T2)를 포함할 수 있다. 도 8에서는 박막트랜지스터가 2개인 경우를 설명하였으나, 본 발명에서는 이에 한정되지 않으며, 다른 실시예에서 박막트랜지스터의 종류 및 개수는 변경될 수 있다.
스위칭 박막트랜지스터(T1)의 게이트전극은 주사선(SL)에 접속될 수 있다. 소스전극 및 드레인 전극 중 어느 하나는 데이터선(DL)되고, 나머지 하나는 스토리지 커패시터(Cst)의 일단에 접속될 수 있다. 스위칭 박막트랜지스터(T1)는 주사선(SL)으로부터 주사신호가 공급될 때 턴 온되어 데이터선(DL)으로부터 공급되는 데이터 신호를 커패시터에 공급한다. 이때 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
도 8 및 도 9를 참조하면, 구동 박막트랜지스터(T2)는 앞서 도 1 내지 도 7을 참조하여 설명한 박막트랜지스터 기판(1)의 박막트랜지스터(TFT)의 구조가 동일하다. 전술한 박막트랜지스터 기판은 스위칭 박막트랜지스터 또는 구동 박막트랜지스터 어디에도 적용이 가능하다. 다만, 본 발명에서는 설명의 편의를 위하여 OLED 구동에 실질적으로 영향을 미치는 구동 박막트랜지스터(T2)가 전술한 구조의 박막트랜지스터인 경우를 중심으로 상세히 설명한다.
구동 박막트랜지스터(T2)의 게이트전극(131)은 스위칭 박막트랜지스터(T1)에 전기적으로 연결되는 게이트 제어선(EL)과 접속될 수 있다. 소스전극(153)은 커패시터 및 구동전압선(PL)에 전기적으로 연결되고, 드레인전극(151)은 유기발광소자(OLED)의 화소전극(170)에 접속될 수 있다.
구동 박막트랜지스터(T2)는 스위칭 박막트랜지스터(T1)에 의해 턴 온(turn on)되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 대향전극(190)으로 흐르는 구동 전류(Ioled)를 제어할 수 있으며, 구동 전류(Ioled)에 의해 유기 발광 소자(OLED)의 중간층(180)은 소정의 휘도를 갖는 빛을 방출할 수 있다.
화소전극(170) 상부에는 제5절연층(109)이 배치될 수 있다. 이 경우 제5절연층(109)은 화소정의막일 수 있다. 제5절연층(109)은 제4절연층(107) 상에 위치할 수 있으며, 개구를 가질 수 있다. 이러한 제5절연층(109)은 기판(100) 상에 화소영역을 정의하는 역할을 한다.
도 9를 참조하면, 화소전극(170) 상에 유기발광소자(OLED)가 구비된다. 유기발광소자(OLED)는 중간층(180) 및 대향전극(190)을 포함할 수 있다.
중간층(180)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소전극(170)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향전극(190)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
중간층(180) 상에는 화소전극(170)과 대향하는 대향전극(190)이 구비된다. 대향전극(190)이 투광 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 투광 도전층을 가질 수 있다. 대향전극(190)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(190)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 박막트랜지스터 기판을 구비하는 유기 발광 표시 장치(10)는 반도체층(120)과 중첩되며 상호 이격된 제1전극(111B) 및 제2전극(111A)을 포함함으로써, 소스영역(123) 및 드레인영역(121) 형성을 위한 추가 공정이 필요없어 제조비용을 절감하고 공정시간을 단축시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1 : 박막트랜지스터 기판
100 : 기판
101 : 제1절연층
103 : 제2절연층
105 : 제3절연층
107 : 제4절연층
109 : 제5절연층
111B, 111A : 제1전극, 제2전극
120 : 반도체층
121, 122, 123 : 드레인영역, 채널영역, 소스영역
131 : 게이트전극
151, 153 : 드레인전극, 소스전극
115 : 제1스토리지전극
135 : 제2스토리지전극

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 박막트랜지스터;를 포함하고,
    상기 박막트랜지스터는,
    상기 기판 상에 위치하며 상호 이격된 제1전극 및 제2전극;
    상기 제1전극 및 상기 제2전극을 덮는 제1절연층;
    상기 제1절연층 상에 위치하며, 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층;
    상기 반도체층을 덮는 제2절연층; 및
    상기 제2절연층 상에 위치하는 게이트전극;을 포함하고,
    상기 반도체층의 소스영역은 상기 제1전극과 중첩하고,
    상기 반도체층의 드레인영역은 상기 제2전극과 중첩하는, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는, 박막트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제1전극 및 상기 제2전극은 상기 반도체층의 상기 채널영역과 비중첩하는, 박막트랜지스터 기판.
  4. 제3항에 있어서,
    상기 제1전극과 상기 제2전극 사이의 제1폭은 상기 채널영역의 제2폭에 대응되는, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1전극 및 상기 제2전극에는 양(positive) 전압이 인가되는, 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제2절연층은 상기 소스영역의 상면의 일부를 노출시키는 제1콘택홀 및 상기 드레인영역의 상면의 일부를 노출시키는 제2콘택홀을 포함하고,
    상기 박막트랜지스터는 상기 제1콘택홀을 통해 상기 소스영역에 연결된 소스전극 및 상기 제2콘택홀을 통해 상기 드레인영역에 연결된 드레인전극을 더 포함하는, 박막트랜지스터 기판.
  7. 제6항에 있어서,
    상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극; 및
    상기 기판 상에 위치하며, 순차적으로 적층된 제1스토리지전극, 유전체층 및 제2스토리지전극을 구비하는 스토리지 커패시터;를 더 포함하는, 박막트랜지스터 기판.
  8. 제7항에 있어서,
    상기 제1스토리지전극은 상기 제1전극 및 상기 제2전극과 동일 물질을 포함하고,
    상기 제2스토리지전극은 상기 게이트전극과 동일 물질을 포함하는, 박막트랜지스터 기판.
  9. 제7항에 있어서,
    상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고,
    상기 제2스토리지전극은 상기 소스전극 및 드레인전극과 동일 물질을 포함하는, 박막트랜지스터 기판.
  10. 제7항에 있어서,
    상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고,
    상기 제2스토리지전극은 상기 화소전극의 일부인, 박막트랜지스터 기판.
  11. 복수의 화소영역을 구비하는 기판; 및
    상기 기판의 각 화소영역에 구비되며, 스토리지 커패시터 및 복수의 박막트랜지스터를 포함하는 화소회로;를 포함하고,
    상기 복수의 박막트랜지스터 중 적어도 어느 하나는,
    상기 기판 상에 위치하며 채널영역, 상기 채널영역의 양측에 구비된 소스영역 및 드레인영역을 포함하는 반도체층;
    상기 반도체층과 중첩하며 상호 이격된 제1전극 및 제2전극; 및
    상기 반도체층과 중첩하며 상기 반도체층을 중심으로 상기 제1전극 및 제2전극의 반대편에 위치하는 게이트전극;을 포함하고,
    상기 제1전극 및 상기 제2전극은 상기 소스영역 및 상기 드레인영역에 대응하는 위치에 각각 배치되는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는, 디스플레이 장치.
  13. 제11항에 있어서,
    상기 제1전극 및 상기 제2전극은 상기 반도체층의 상기 채널영역과 비중첩하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1전극과 상기 제2전극 사이의 제1폭은 상기 채널영역의 제2폭에 대응되는, 디스플레이 장치.
  15. 제11항에 있어서,
    상기 제1전극 및 상기 제2전극에는 양(positive) 전압이 인가되는, 디스플레이 장치.
  16. 제11항에 있어서,
    상기 스토리지 커패시터는 순차적으로 적층된 제1스토리지전극, 유전체층 및 제2스토리지전극을 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1스토리지전극은 상기 제1전극 및 상기 제2전극과 동일 물질을 포함하고,
    상기 제2스토리지전극은 상기 게이트전극과 동일 물질을 포함하는, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 박막트랜지스터는,
    상기 반도체층과 상기 제1전극 및 드레인전극 사이에 개재되는 제1절연층;
    상기 반도체층과 상기 게이트전극 사이에 개재되며, 상기 소스영역의 상면의 일부를 노출시키는 제1콘택홀 및 상기 드레인영역의 상면의 일부를 노출시키는 제2콘택홀을 포함하는 제2절연층;
    상기 제1콘택홀을 통해 상기 소스영역에 연결된 소스전극 및 상기 제2콘택홀을 통해 상기 드레인영역에 연결된 드레인전극; 및
    상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극;을 더 포함하는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고,
    상기 제2스토리지전극은 상기 소스전극 및 드레인전극과 동일 물질을 포함하는, 디스플레이 장치.
  20. 제18항에 있어서,
    상기 제1스토리지전극은 상기 게이트전극과 동일 물질을 포함하고,
    상기 제2스토리지전극은 상기 화소전극의 일부인, 디스플레이 장치.
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