KR20160036418A - 유기전계 발광소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 기판의 다수의 화소영역 각각에 정의된 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역 각각에 분리되고 채널영역과 도체화된 소스영역 및 드레인 영역으로 구성된 활성층과, 상기 활성층의 채널영역 상의 게이트 절연막과 게이트 전극을 포함하는 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터와; 상기 구동 박막 트랜지스터와 스캔 박막 트랜지스터의 소스영역 및 드레인 영역과 각각 접촉되는 제1, 2 소스전극 및 제1, 2 드레인 전극과; 상기 센싱 박막 트랜지스터의 소스영역과 구동 박막 트랜지스터의 소스영역을 직접 접촉시키는 제3 소스전극과, 드레인 영역과 접촉되는 제3 드레인 전극을 포함하는 유기전계 발광소자를 제공한다.

Description

유기전계 발광소자 및 그 제조방법{ORGANIC ELECTROLUMINESCENT DOIDE AND METHOD FOR FABRICATING THE SAME}
본 발명은 유기전계 발광소자(Organic electroluminescent device)에 관한 것으로서, 특히 보상회로로 사용되는 각각의 소자의 특성 열화를 방지하는 유기전계 발광소자 및 그 제조방법에 관한 것이다.
평판 디스플레이(FPD: Flat Panel Display) 중 하나인 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다. 또한, 스스로 빛을 내는 자체 발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(μm) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
유기전계 발광소자의 제조공정은 증착(Desposition) 및 인캡슐레이션 (encapsulating) 장비가 전부라고 할 수 있기 때문에 제조 공정이 매우 단순하다.
이러한 특성을 갖는 유기전계 발광소자는 크게 패시브 매트릭스 타입과 액티브 매트릭스 타입으로 나뉘어지는데, 패시브 매트릭스 방식에서는 주사선(scan line)과 신호선(signal line)이 교차하면서 매트릭스 형태로 소자를 구성하므로, 각각의 픽셀을 구동하기 위하여 주사선을 시간에 따라 순차적으로 구동하므로, 요구되는 평균 휘도를 나타내기 위해서는 평균 휘도에 라인 수를 곱한 것만큼의 순간 휘도를 내야만 한다.
그러나, 액티브 매트릭스 방식에서는 화소영역을 온(on)/오프(off)하는 스위칭 소자인 박막 트랜지스터(Thin Film Transistor: TFT)가 각 화소영역 별로 위치하고, 이러한 스위칭 박막 트랜지스터와 연결되며 구동 박막 트랜지스터가 전원배선 및 유기전계 발광 다이오드와 연결되며 각 화소영역별로 형성되고 있다.
이때, 상기 구동 박막 트랜지스터와 연결된 제1 전극은 화소영역 단위로 온(on)/오프(off)되고, 상기 제1 전극과 대향하는 제2 전극은 공통전극의 역할을 함으로써 이들 두 전극 사이에 개재된 유기 발광층과 더불어 상기 유기전계 발광 다이오드를 이룬다.
이러한 구성적 특징을 갖는 액티브 매트릭스 방식에서는 화소영역에 인가된 전압이 스토리지 커패시터(Cst)에 충전되어 있어, 그 다음 프레임(frame) 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선 수에 관계없이 한 화면동안 계속해서 구동한다.
따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비 전력, 고정세, 대형화가 가능한 장점을 가지므로 최근에는 액티브 매트릭스 타입의 유기전계 발광소자가 주로 이용되고 있다.
그러나, 기존의 액티브 매트릭스 유기전계 발광소자(AMOLED; Active Matrix Organic Electroluminescent Diode)는 화소의 균일도를 개선하기 위하여 내부 보상구조 또는 외부 보상 구조를 적용하게 되는데, 한 화소 내에 적어도 2개 이상의 박막 트랜지스터(TFT)를 형성하여 보상회로를 만들게 된다.
이때, 보상회로를 구성함에 있어 구동 박막 트랜지스터(driving transistor; Td)와 센싱 박막 트랜지스터(sensing transistor; Tse), 스캔 박막 트랜지스터 (scan transistor; Ts) 등이 존재하고, IGZO 등의 산화물 반도체를 활성층(active layer)으로 사용하는 유기전계 발광소자에 있어서, 보상회로를 적용하는 방법에 따라 각각의 박막 트랜지스터(TFT)의 채널(channel)로 사용되는 활성층의 모양을 섬 형태(island type) 또는 두 가지 이상의 박막 트랜지스터(TFT)를 연결해서 형성할 수가 있는 상황이다.
이때, 구동 박막 트랜지스터(Td)의 문턱전압(Vth)을 센싱하기 위한 센싱 박막 트랜지스터(Tse)의 경우, 활성층의 모양에 있어서 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)에 사용되는 활성층이 서로 일체로 구성되어 있는데, 이 경우 센싱 박막 트랜지스터(Tse) 상부의 게이트 전극의 존재에 의하여 후속 공정에서 활성층과 게이트 전극 형성 물질 사이에 전하(charge)가 집적되고, 이에 따른 정전기 발생 및 방전(discharge)이 되면서 센싱 박막 트랜지스터(Tse)의 소자 열화가 발생한다.
특히, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)의 각 활성층 영역이 서로 일체로 구성되어 있고, 게이트 전극을 형성하기 위한 식각 공정 진행시에 센싱 박막 트랜지스터(Tse) 및 스토리지 캐패시터 영역에 위치하는 대면적의 활성층이 차지업(charge up)되고, 게이트 배선과 오버랩되는 부분에서 스토리지 캐시시터(Cst)가 형성되며, 식각 공정 진행시에 이송 로붓(transfer robot)의 패드부 콘택시에 정전기 발생으로 센싱 박막 트랜지스터(Tse)의 게이트 절연막(gate insulating layer)의 내압 능력을 저하시키며 소자의 열화를 유발하게 된다.
즉, 구동 박막 트랜지스터와 센싱 박막 트랜지스터의 활성층 영역이 일체로 구성되어 있고, 공정 중에 발생하는 전하가 활성층 전면에 형성되는데, 이때 집적된 전하가 후속공정 중에 방전될 때 활성층으로 사용되는 산화물 반도체인 IGZO의 전체 면적 중에서, 센싱 박막 트랜지스터로 사용되는 영역은 면적이 좁게 되어 있어 방전될 때 좁은 면적에서 데미지(damage)가 발생하므로, 후속 공정 진행시에 이송 로봇의 패드부 콘택시에 정전기 발생으로 센싱 박막 트랜지스터부의 게이트 절연막의 내압 능력을 저하시키게 된다.
본 발명의 목적은 보상회로로 이용되는 각각의 소자의 특성 열화를 방지할 수 있는 유기전계 발광소자 및 그 제조방법을 제공함에 있다.
전술한 과제를 해결하기 위하여, 일 측면에서, 본 발명은 기판의 다수의 화소영역 각각에 정의된 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역 각각에 분리되고 채널영역과 도체화된 소스영역 및 드레인 영역으로 구성된 활성층과, 상기 활성층의 채널영역 상의 게이트 절연막과 게이트 전극을 포함하는 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터 등을 포함하는 유기전계 발광소자를 제공할 수 있다.
이러한 유기전계 발광소자에서, 구동 박막 트랜지스터 및 스캔 박막 트랜지스터 각각의 소스영역 및 드레인 영역 각각에 접촉되는 제1, 2 소스전극 및 제1, 2 드레인 전극과; 상기 센싱 박막 트랜지스터의 소스영역 및 구동 박막 트랜지스터의 소스영역과 접촉되는 센싱 박막 트랜지스터의 제3 소스전극과, 센싱 박막 트랜지스터의 드레인 영역과 접촉되는 제3 드레인 전극을 구비함으로써, 활성층이 분리 형성되더라도 센싱 박막 트랜지스터의 소스전극을 통해 구동 박막 트랜지스터와 센싱 박막 트랜지스터를 연결할 수 있다.
본 발명은 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터 위에 위치하며 상기 구동 박막 트랜지스터의 소스전극을 노출하는 평탄화 막; 상기 평탄화막 상에서 상기 구동 박막 트랜지스터와 접촉하는 제1 전극; 상기 제1 전극 위에서 각 화소영역별로 분리된 유기 발광층; 및 상기 유기 발광층 위로 상기 기판 전면에 구비된 제2 전극;을 포함하는 유기전계 발광소자를 제공할 수 있다.
본 발명은 구동 박막 트랜지스터의 활성층에 포함되는 소스영역은 상기 스토리지 캐패시터영역에까지 연장되도록 형성할 수 있다.
본 발명은 센싱 박막 트랜지스터의 소스전극을 센싱 박막 트랜지스터의 활성층에 포함되는 소스영역과 상기 스토리지 캐패시터영역에 연장된 구동 박막 트랜지스터의 소스영역과 직접 접촉되도록 형성할 수 있다.
본 발명은 활성층을 산화물 반도체로 구성할 수 있다.
다른 측면에서, 본 발명은 기판의 다수의 화소영역 각각에 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역 각각에 산화물 반도체로 이루어진 활성층을 분리 형성하는 단계와; 상기 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역의 활성층 상에 게이트 절연막과 게이트 전극을 적층하여 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터를 형성하는 단계를 포함하는 유기전계 발광소자를 제공할 수 있다.
또 다른 측면에서, 본 발명은 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함한 기판 전면에 패시베이션막을 형성한 후, 이 패시베이션막을 식각하여 상기 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터 각각의 소스영역 및 드레인 영역을 노출시키는 콘택홀들을 형성하는 단계와; 상기 콘택홀들을 통해 상기 구동 박막 트랜지스터 및 스캔 박막 트랜지스터 각각의 소스영역 및 드레인 영역 각 각과 접촉하는 소스전극 및 드레인 전극과 함께, 상기 센싱 박막 트랜지스터의 소스영역과 구동 박막 트랜지스터의 소스영역을 직접 접촉시키는 센싱 박막 트랜지스터의 소스전극과, 드레인 영역과 접촉하는 드레인 전극을 형성하는 단계를 포함하는 유기전계 발광소자를 제공할 수 있다.
본 발명은 구동 박막 트랜지스터의 활성층에 포함되는 소스영역은 상기 스토리지 캐패시터영역에까지 연장되도록 형성할 수 있다.
본 발명은 산화물 반도체로 활성층을 형성할 수 있다.
본 발명은 유기전계 발광소자를 구성하는 각각의 트랜지스터 영역의 활성층을 서로 분리시켜 형성함으로써 후속 공정에서 전하(charge) 집적 및 방전 (discharge)에 의한 채널부의 소자 열화를 방지할 수 있으며, 구동 박막 트랜지스터(Td)의 문턱전압(Vth)을 센싱하는 역할을 하는 센싱 박막 트랜지스터(Tse)의 안정적인 특성 확보가 가능하여, 보상 회로를 적용하는 액티브 매트릭스 방식의 유기전계 발광소자 제작에 있어 안정적인 소자의 확보 및 제품 수율 확보가 가능하게 된다.
도 1은 본 발명에 따른 유기전계 발광소자의 개략적인 회로 구성도이다.
도 2는 본 발명에 따른 유기전계 발광소자의 평면도로서, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse) 및 스캔 박막 트랜지스터를 개략적으로 도시한 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도로서, 본 발명에 따른 유기전계 발광소자의 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)의 개략적인 결합 단면도이다.
도 4a 내지 4n은 본 발명에 따른 유기전계 발광소자의 제조 공정 단면도들이다.
이하, 본 발명의 실시 예들에 대해 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예들을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, a, b 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 같은 맥락에서, 어떤 구성 요소가 다른 구성 요소의 "상"에 또는 "아래"에 형성된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접 또는 또 다른 구성 요소를 개재하여 간접적으로 형성되는 것을 모두 포함하는 것으로 이해되어야 할 것이다.
도 1은 본 발명에 따른 유기전계 발광소자의 개략적인 회로 구성도이다.
도 2는 본 발명에 따른 유기전계 발광소자의 평면도로서, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse) 및 스캔 박막 트랜지스터를 개략적으로 도시한 평면도이다.
본 발명에 따른 액티브 매트릭스 유기전계 발광소자의 회로 구성은 도 1에 도시된 일례로 한정되는 것이 아니라, 다양한 실시 예들이 적용될 수 있다.
도 1 및 2를 참조하면, 본 발명에 따른 액티브 매트릭스 유기전계 발광소자의 하나의 화소영역은 스캔 박막 트랜지스터(Ts)와 구동 박막 트랜지스터(Td), 센싱 박막 트랜지스터(Tse), 스토리지 커패시터(Cst), 그리고 유기전계 발광 다이오드(E)로 이루어진다.
제1 방향으로 게이트 배선(GL)이 형성되어 있고, 이 제1 방향과 교차되는 제2 방향으로 배치되어 상기 게이트 배선(GL)과 더불어 화소영역(P)을 정의하는 데이터 배선(DL)과 함께 상기 데이터 배선(DL)과 이격하며 전원 전압을 인가하기 위한 전원배선(Vdd)이 형성되어 있다.
상기 스캔 박막 트랜지스터(Ts), 구동 박막 트랜지스터(Td) 및 센싱 박막 트랜지스터(Tse)와 함께 게이트 배선(GL), 데이터 배선(DL), 및 전원배선(Vdd)의 배치 관계에 대해 살펴 보면 다음과 같다.
참고로, 3개의 각각의 박막 트랜지스터는 소스 단자 및 드레인 단자를 구비하는데 이를 제1 단자, 제2 단자로 명명하고, 제1 단자가 소스 단자 또는 드레인 단자 중 어느 하나일 경우 제2 단자는 나머지 단자를 의미하는 것으로 정의하기로 한다. 또한, 상기 3개의 박막 트랜지스터는 n형 트랜지스터 또는 p형 트랜지스터로 구성될 수 있는데, 이하의 설명에서는 n형 트랜지스터로 구성되는 것을 중심으로 기술하기로 한다.
스캔 박막 트랜지스터(Ts)는 상기 게이트 배선(GL)으로부터 공급되는 스캔 신호에 의해 선택적으로 온/오프되며, 상기 구동 박막 트랜지스터(Td)는 상기 데이터 배선(DL)으로부터 공급되는 데이터 신호에 의해 구동되는데, 이를 구현하기 위해 스캔 박막 트랜지스터의 게이트 단자는 상기 게이트 배선(GL)과 연결되고, 상기 스캔 박막 트랜지스터(Ts)의 제1 단자는 상기 데이터 배선(DL)과 접속된다.
또한, 상기 구동 박막 트랜지스터(Td)의 게이트 단자는 상기 스캔 박막 트랜지스터(Ts)의 제2 단자와 연결되어 상기 데이터 배선(DL)으로부터 전송되는 데이터 신호를 선택적으로 공급받는다.
상기 스캔 박막 트랜지스터(Ts)의 제2 단자와 구동 박막 트랜지스터(Td)이 게이트 단자 사이에는 노드(미도시)가 구비되며, 상기 노드(미도시)는 스토리지 캐패시터(Cst)와 연결된다. 또한, 상기 구동 박막 트랜지스터(Td)의 제2 단자는 유기발광 다이오드(E)와 연결된다.
또한, 상기 스토리지 캐패시터(Cst)는 스캔 박막 트랜지스터(Ts)의 제2 단자 및 구동 박막 트랜지스터(Td)의 게이트 단자와, 구동 박막 트랜지스터(Td)의 제2 단자와 센싱 박막 트랜지스터(Tse)의 제2 단자 및 유기전계 발광 다이오드(E) 사이에 형성된다.
한편, 도 1의 "A"에서와 같이, 센싱 박막 트랜지스터(Tse)의 게이트 단자는 게이트 배선(GL)에 연결되고, 센싱 박막 트랜지스터(Tse)의 제1 단자는 데이터 배선(DL)에 연결된다. 또한, 상기 구동 박막 트랜지스터(Td)의 제1 단자는 전원배선 (Vdd)에 연결되며, 상기 센싱 박막 트랜지스터(Tse)의 제2 단자는 구동 박막 트랜지스터(Td)의 제2 단자에 연결된다.
이와 같이, 구동 박막 트랜지스터(Td)가 턴-온(turn on)됨으로 인해 전원배선(Vdd)으로부터 상기 유기전계 발광 다이오드(E)에 전류가 공급되고, 이에 따라 유기전계 발광 다이오드(E)가 발광하게 된다.
이와 같은 회로 구성에 있어, 한 화소 내의 구동 박막 트랜지스터(Td)의 소자 특성을 동일하게 형성시키기 위해, 분리되어 있는 구동 박막 트랜지스터(Td)의 게이트 배선(GL) 형태처럼, 센싱 박막 트랜지스터(Tse) 부분의 하부 게이트 배선 (GL) 전체를 연결시키지 않고 국부적으로 단락을 시키고 소스/드레인 전극 형성 공정 중에 콘택홀을 통해 정상적인 게이트 배선이 형성되도록 할 수 있다.
이때, 게이트 배선의 단락 폭은 구동 박막 트랜지스터(Td)의 면적과 동일한 면적만큼씩 단락시키고 소스/드레인 전극으로 연결되도록 구성될 수도 있다.
또한, 소스/드레인 전극 형성시에 게이트 전극이 동작이 되도록 구성되며, 단락된 부분의 연결에 있어 소스/드레인 전극 형성용 금속층이 콘택홀을 덮어 주고, 제1 전극, 즉 애노드 전극 형성 공정에서 ITO(Indium Tin Oixde)로 연결할 수도 있다.
도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도로서, 본 발명에 따른 유기전계 발광소자의 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)의 개략적인 결합 단면도이다.
도 3을 참조하면, 본 발명에 따른 유기전계 발광소자(100)는 화상을 표시하는 표시영역(미도시)과 이의 외측으로 비표시영역(미도시)이 구비되어 있다.
상기 유기전계 발광소자(100)의 베이스를 이루는 기판(101) 상의 표시영역에는 서로 교차하여 다수의 화소영역(미도시, 도 1의 P 참조)을 정의하며 다수의 게이트 배선(미도시, 도 1의 GL 참조) 및 데이터 배선(도 1의 DL 참조)이 구비되고 있으며, 상기 게이트 배선(GL) 또는 데이터 배선(DL)과 나란하게 각 화소영역(P)을 관통하며 전원배선(미도시, 도 1의 Vdd 참조)이 형성되어 있다.
상기 기판(101)에는 스캔 박막 트랜지스터(Ts), 구동 박막 트랜지스터(Td), 센싱 박막 트랜지스터(Tse) 및 스토리지 캐패시터(Cst) 영역들이 정의되어 있다.
상기 표시영역 내의 각 화소영역(P)에는 서로 교차하는 상기 게이트 배선 (GL) 및 데이터 배선(DL)과 연결되며 스위칭 소자인 스캔 박막 트랜지스터(Ts)가 구성되어 있으며, 상기 스캔 박막 트랜지스터(Ts) 및 상기 전원배선(Vdd)과 연결되는 구동 박막 트랜지스터(Td)이 형성되며, 상기 구동 박막 트랜지스터(Td)와 연결되는 센싱 박막 트랜지스터(Tse)가 형성된다.
이들 스캔 박막 트랜지스터(Ts), 구동 박막 트랜지스터(Td), 센싱 박막 트랜지스터(Tse) 및 스토리지 캐패시터(Cst) 영역과 대응되는 기판(101) 상에는 기판 하부로부터 입사되는 광을 차단하기 위한 광차단막(103)이 형성되어 있다.
상기 광차단막(103)을 포함한 기판(101) 상부에는 무기 절연물질로 이루어진 버퍼층(105)이 형성되어 있다.
상기 버퍼층(105) 상의 구동 박막 트랜지스터(Td), 센싱 박막 트랜지스터 (Tse) 및 스토리지 캐패시터(Cst) 영역 상에는 활성층(107, 109)이 형성되어 있다. 이때, 상기 활성층은 스캔 박막 트랜지스터(Ts) 상에도 형성된다.
또한, 상기 구동 박막 트랜지스터(Td) 및 스토리지 캐패시터(Cst) 영역 상에 형성된 활성층(107)과, 상기 센싱 박막 트랜지스터(Tse) 영역 상에 형성된 활성층 (109)은 서로 분리 형성되어 있다. 이때, 도면에는 도시하지 않았지만, 스캔 박막 트랜지스터(Ts) 영역 상에 형성된 활성층(미도시)도 상기 활성층(107, 109)들과 마찬가지로 분리 형성되어 있다.
상기 활성층(107, 109) 각각은 소스영역(107a, 109a), 드레인 영역(107b, 109b) 및 채널영역(107c, 109c)으로 이루어진다. 이때, 상기 활성층(107, 109) 중에서, 채널영역(107c, 109c)을 제외한 부분, 즉 소스영역(107a, 109a) 및 드레인 영역(107b, 109b)은 산화물 반도체로 구성되어 도체화되어 있다.
따라서, 게이트 전극(113a), 게이트 절연막(111a), 소스영역(107a) 및 드레인 영역(107b)은 구동 박막 트랜지스터(Td)를 이루며, 게이트 전극(113a), 게이트 절연막(111a), 소스영역(109a) 및 드레인 영역(109b)은 센싱 박막 트랜지스터(Tse)를 이룬다. 이때, 상기 구동 박막 트랜지스터(Td)의 소스영역(109a)은 스토리지 캐패시터(Cst)의 전극으로도 사용될 수 있다.
특히, 센싱 박막 트랜지스터(Tse)의 소스전극(123a)을 이용하여 센싱 박막 트랜지스터(Tse)의 소스영역(109a)과 구동 박막 트랜지스터(Td)의 소스영역(107a), 즉 스토리지 캐패시터(Cst) 지역까지 연장된 부분을 서로 연결시켜 줌으로써, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)는 연결된다.
또한, 구동 박막 트랜지스터(Td)의 게이트 전극(113a), 도체화된 소스영역 (107a)과 패시베이션막(115)과 소스전극(121a) 및 제1 전극(131) 사이에는 이중 구조의 스토리지 캐패시터(Cst)가 형성된다.
따라서, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)를 분리 형성시키더라도, 센싱 박막 트랜지스터(Tse)의 소스전극(123a)을 이용하여 이들 각 소자의 소스영역들(107a, 109a)을 연결함으로써, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)를 효과적으로 연결시킬 수 있다.
상기 게이트 전극(113a), 소스영역(107a, 109a) 및 드레인 영역(107b, 109b)을 포함한 기판 전면에는 패시베이션막(115)이 형성되어 있으며, 상기 패시베이션막(115)에는 상기 구동 박막 트랜지스터(Td)과 센싱 박막 트랜지스터(Tse)의 소스영역(107a, 109a) 및 드레인 영역(107b, 109b) 각각 및 스토리지 캐패시터(Cst) 지역에 까지 연장된 구동 박막 트랜지스터(Td)의 소스영역(107a)을 노출시키는 제1, 2, 3, 4, 5 콘택홀(미도시, 도 4f의 117a, 117b, 117c, 117d, 117e 참조)이 형성되어 있다.
이때, 상기 제3 콘택홀(117c)은 상기 구동 박막 트랜지스터(Td)의 소스영역 (107a)과 상기 센싱 박막 트랜지스터(Tse)의 소스영역(109a)을 서로 연결시켜 주기 위해 구동 박막 트랜지스터(Td)의 소스영역(107a) 위의 패시베이션막(115)에 형성되어 있다.
상기 패시베이션막(115) 상에는 상기 제1, 4 콘택홀(미도시, 도 4f의 117a, 117d 참조)을 통해 상기 소스영역(107a, 109a)과 각각 접속되는 소스전극(121a 123a)이 형성되고, 상기 제2, 5 콘택홀(미도시, 도 4f의 117b, 117e 참조)을 통해 상기 구동 박막 트랜지스터(Td)의 드레인 영역(107b)과 상기 센싱 박막 트랜지스터 (Tse)의 드레인영역(109b)에 각각 접속되는 드레인 전극(121b, 123b)이 형성된다.
또한, 상기 센싱 박막 트랜지스터 (Tse)의 소스전극(123a)은 제3 콘택홀 (117c)을 통해 구동 박막 트랜지스터(Td)의 소스영역(121a)과 접속된다. 이때, 서로 분리된 구동 박막 트랜지스터(Td)의 활성층(107)과 센싱 박막 트랜지스터(Tse)의 활성층(109)이 제3 콘택홀(117c)을 통해 전기적으로 연결된다.
상기 소스전극(121a, 123a) 및 드레인 전극(121b, 123b)을 포함한 패시베이션막(115) 상에는 유기절연물질로 이루어지며 하부에 위치하는 구성요소로 인한 단차 발생을 극복하여 그 표면이 평탄한 상태의 평탄화막(127)이 형성되어 있다.
상기 평탄화막(127)에는 상기 소스전극(121a, 123a)을 각각 노출시키는 제6, 7 콘택홀(미도시, 도 4i의 129a, 129b 참조)이 형성되어 있다.
상기 평탄화막(127) 상에는 상기 제6, 7 콘택홀(129a, 129b)을 통해 상기 소스전극(121a, 123a)과 전기적으로 접속되는 제1 전극(131)이 형성되어 있다. 이때, 상기 제1 전극(131)은 유기전계 발광소자에 있어 애노드 전극(Anode electrode) 또는 캐소드 전극(Cathode electrode)으로도 사용된다. 여기서는 애노드 전극으로 사용되는 일례를 들어 설명하기로 한다.
상기 평탄화막(127) 상에는 상기 제1 전극(131)의 가장자리와 중첩하여 각 화소영역(P)의 경계에는 뱅크(133)가 형성되어 있다. 이때, 상기 뱅크(133)는 각 화소영역(P)을 둘러싸는 형태로 상기 제1 전극(131)의 테두리와 중첩되도록 형성되어 있으며, 표시영역(미도시) 전체적으로는 다수의 개구부를 갖는 격자 형태를 이루고 있다.
상기 뱅크(133)로 둘러싸인 각 화소영역(P) 내의 중앙부에는 제1 전극(131) 상부로 유기 발광층(135)이 형성되어 있다. 이때, 도면에 있어서는 상기 유기 발광층(135)은 단일층 구조를 갖는 것을 일례로 도시하였지만 발광 효율을 높이기 위해 다중층 구조로 이루어질 수도 있다.
상기 유기 발광층(135)이 다중층 구조를 이룰 경우, 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광 물질층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층 (electron injection layer)으로 이루어질 수 있다.
이때, 상기 정공주입층과 정공수송층과 상기 전자수송층과 전자주입층은 그 위치를 바꾸어 형성될 수도 있다. 이는 상기 제1 전극(131)이 일함수 값이 낮은 금속물질로 이루어져 음극을 이루느냐 아니면 일함수 값이 상대적으로 높은 금속물질로 이루어져 양극을 이루느냐에 따라 결정될 수 있다.
한편, 상기 유기 발광층(135)과 뱅크(133)의 상부에는 상기 표시영역(미도시) 전면에 대응하여 제2 전극(137)이 형성되어 있다. 이때, 상기 제1 전극 (131)과 제2 전극(137)과 이들 두 전극(131, 137) 사이에 개재된 유기 발광층(135)은 유기전계 발광 다이오드(E)를 이룬다.
상기 제2 전극(137) 상부에는 상기 표시영역과 비표시영역 일부에 대응하여 외부로부터의 투습을 방지하고 상기 유기전계 발광 다이오드(E)의 보호하기 위해 투명한 페이스 씰 또는 투명한 무기 필름(139)이 형성되어 있다.
이와 같이, 본 발명은 유기전계 발광소자를 구성하는 각각의 트랜지스터 영역의 활성층이 서로 분리되어 형성됨으로 인해 후속 공정에서 전하(charge) 집적 및 방전(discharge)에 의한 채널부의 소자 열화를 방지할 수 있으며, 구동 박막 트랜지스터(Td)의 문턱전압(Vth)을 센싱하는 역할을 하는 센싱 박막 트랜지스터(Tse)의 안정적인 특성 확보가 가능하여, 보상 회로를 적용하는 액티브 매트릭스 방식의 유기전계 발광소자 제작에 있어 안정적인 소자의 확보 및 제품 수율 확보가 가능하게 된다.
한편, 본 발명에 따른 유기전계 발광소자 제조방법에 대해 도 4a 내지 4n을 참조하여 설명하면 다음과 같다.
도 4a 내지 4n은 본 발명에 따른 유기전계 발광소자의 제조 공정 단면도들이다.
도 4a에 도시된 바와 같이, 표시영역(미도시)과, 상기 표시영역 외측으로 비표시영역(미도시)이 정의된 기판(101)을 준비한다. 이때, 상기 기판(101)은 절연성 유리기판 또는 종이처럼 휘어져도 표시 성능을 그대로 유지할 수 있도록 유연한 특성을 갖는 플렉서블(flexible)한 플라스틱 재질로 이루어질 수도 있다.
그 다음, 상기 기판(101) 상에 기판 하부로부터 입사되는 광을 차단하기 위해 광 차단 물질을 증착한 후 마스크 공정을 통해 이를 선택적으로 패터닝하여, 각 소자가 형성되는 위치, 예를 들어 구동 박막 트랜지스터(Td), 센싱 박막 트랜지스터(Tse), 스캔 박막 트랜지스터(Ts) 및 스토리지 캐패시터(Cst) 영역과 대응하는 기판(101) 상에 광차단막(103)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 상기 광차단막(103)을 포함한 기판(101) 상에 절연물질 예를 들면 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 버퍼층(105)을 형성한다. 이때, 상기 버퍼층(105)을 후속 공정에서 형성되는 활성층(107, 109) 하부에 형성하는 이유는 활성층을 구성하는 산화물 반도체(미도시)의 결정화시에 상기 기판(101)의 내부로부터 나오는 알칼리 이온의 방출에 의한 상기 활성층(103)의 특성 저하를 방지하기 위함이다.
그 다음, 상기 버퍼층(105)을 포함한 기판 전면에 산화물 반도체층을 증착한 후 마스크 공정에 의해 선택적으로 패터닝한 후 이를 식각하여 후속 공정에서 형성될 소스전극 및 드레인 전극들 사이에 전자가 이동하는 채널영역을 형성하기 위해 활성층(107, 109)을 형성한다.
이때, 상기 활성층(107, 109)은 구동 박막 트랜지스터(Td), 센싱 박막 트랜지스터 (Tse), 스캔 박막 트랜지스터(Ts) 및 스토리지 캐패시터(Cst) 영역에 위치한다. 또한, 상기 구동 박막 트랜지스터(Td) 및 스토리지 캐패시터(Cst) 영역 상에 형성된 활성층(107)과, 상기 센싱 박막 트랜지스터(Tse) 영역 상에 형성된 활성층 (109)은 서로 분리 형성된다. 이때, 도면에는 도시하지 않았지만, 스캔 박막 트랜지스터(Ts) 영역 상에 형성된 활성층(미도시)도 상기 활성층(107, 109)들과 마찬가지로 분리 형성된다.
상기 활성층(107, 109) 각각은 소스영역(107a, 109a), 드레인 영역(107b, 109b) 및 채널영역(107c, 109c)으로 이루어진다.
상기 활성층(107, 109)은 스퍼터링(sputtering) 공정, 펄스 레이저 증착 (Pulsed Laser Deposition; 이하 PLD라 함) 공정, 인쇄 (printing) 공정, 습식 용액(wet solution) 공정 등 중에서 선택된 하나에 의하여 형성할 수 있다.
상기 활성층(107, 109)으로는, 실리콘(Si)을 포함하는 산화물 반도체, 예를 들어 실리콘 산화인듐아연(Si-InZnO: SIZO) 또는 IGZO, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘 (a-Si)으로 이루어질 수 있다. 본 발명에서는 IGZO를 산화물 반도체로 사용한 경우를 일례로 들어 설명하기로 한다.
또한, 상기 산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다.
한편, 상기 산화물 반도체로는 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네?(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
이어서, 도 4c에 도시된 바와 같이, 상기 활성층(107, 109)을 포함한 기판 전면에 절연물질을 약 3000 내지 4000 Å 정도로 증착하여, 게이트 절연물질층 (111)을 형성한다. 이때, 상기 게이트 절연물질층(111)은 스퍼터링(sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; 이하 PLD라 함) 공정, 인쇄 (printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다. 한편, 상기 절연물질층의 증착 두께는 3000 내지 4000 Å 로 한정되는 것이 아니며, 필요에 따라 그 이하 또는 그 이상으로 범위를 정할 수도 있다.
또한, 상기 게이트 절연물질로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨 (Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물 (Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 상기 게이트 절연물질층(111) 위로는 저 저항 특성을 갖는 제1 금속물질층(113)을 증착한다. 이때, 상기 제1 금속물질층(113)은, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄 (MoTi) 중 어느 하나로 이루어져 단일 층 구조를 가질 수도 있으며, 또는 둘 이상의 상기 제1 금속물질로 이루어짐으로써 이중 층 또는 삼중 층 구조를 가질 수도 있다. 도면에 있어서는 상기 게이트전극(107)과 게이트 배선(미도시)이 단일 층 구조를 갖는 것을 일례로 도시한 것이다.
이어서, 도 4d에 도시된 바와 같이, 마스크 공정에 의해 상기 제1 금속물질층(113) 및 게이트 절연물질층(111)을 패터닝한 후 이를 선택적으로 식각하여, 게이트 배선(미도시, 도 1의 GL 참조)과, 이 게이트 배선으로부터 연장된 게이트 전극(113a) 및 게이트 절연막(111a)을 순차적으로 형성한다. 이때, 상기 식각 공정시에, 상기 게이트 전극(113a) 아래의 활성층(107, 109) 중에서, 채널영역(107c, 109c)을 제외한 부분, 즉 소스영역(107a, 109a) 및 드레인 영역(107b, 109b)은 산화물 반도체로 구성되어 도체화된다.
이와 같이, 소스영역(107a, 109a) 및 드레인 영역(107b, 109b)이 도체화되는 현상에 대해 개략적으로 설명하면 다음과 같다.
산화물 반도체인 IGZO는 증착 중의 산소 농도가 증가하면, 산소 베이컨시 (oxygen vacancy) (즉, 캐리어 농도)가 감소하여 절연체 특성을 나타내고, 산소 농도가 감소하면, 산소 베이컨시(oxygen vacancy) (즉, 캐리어 농도)가 증가하여 도체화 특성을 나타내게 된다.
즉, 적절한 산소 농도하에서 반도체 특성을 나타내게 되며, 형성된 반도체가 수소(H)가 박막내에 침투하게 되면 도너(donor) 역할을 하게 되어 캐리어가 증가하는 특성을 나타냄으로써 도체화가 되는 특성이 있다.
이와 같은 기본 특성을 바탕으로, 게이트 절연물질층 및 활성층, 즉 SiO2 / IGZO 구조에서 게이트 절연물질층인 SiO2 을 SF6 또는 CF6 + He (또는 O2 / Ar) 등 다양한 가스를 사용하여 건식 식각을 진행하게 되면, SiO2 가 건식 식각된 이후에 활성층의 IGZO 표면과 추가로 반응을 하게 되어 활성층인 IGZO 내의 산소가 F 기와 반응을 하여 산소(O)가 제거됨으로써 반도체가 도체화되는 특성을 나타내게 된다.
이렇게 하여, 상기 게이트 전극(113a), 게이트 절연막(111a), 소스영역 (107a) 및 드레인 영역(107b)은 구동 박막 트랜지스터(Td)를 이루며, 게이트 전극 (113a), 게이트 절연막(111a), 소스영역(109a) 및 드레인 영역(109b)은 센싱 박막 트랜지스터(Tse)를 이룬다. 이때, 상기 구동 박막 트랜지스터(Td)의 소스영역 (109a)은 스토리지 캐패시터(Cst)의 전극으로도 사용한다.
한편, 본 발명에 있어서는 상기 구동 박막트랜지스터(Td), 센싱 박막 트랜지스터(Tse) 및 스캔 박막 트랜지스터(Ts)는 활성층(107, 109)을 가지며, 탑 게이트 타입(Top gate type)으로 구성된 것을 일례로 나타내고 있지만, 상기 구동 박막트랜지스터(Td), 센싱 박막 트랜지스터(Tse) 및 스캔 박막 트랜지스터(Ts)는 활성층 (107, 109)을 갖는 바텀 게이트 타입(Bottom gate type)으로 구성될 수 있음은 자명하다.
그 다음, 도 4e에 도시된 바와 같이, 상기 게이트 전극(113a)과 게이트 배선 (GL)과 활성층(107, 109)의 소스영역(107a, 109a) 및 드레인 영역(107b, 109b)을 포함한 기판 전면에 절연물질, 예를 들어 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 패시베이션막 (115)을 형성한다.
이어서, 도 4f에 도시된 바와 같이, 마스크 공정을 통해 상기 패시베이션막 (115)을 선택적으로 패터닝한 후, 이를 식각하여 상기 패시베이션막(115)에 상기 구동 박막 트랜지스터(Td)과 센싱 박막 트랜지스터(Tse)의 소스영역(107a, 109a) 및 드레인 영역(107b, 109b) 각각 및 스토리지 캐패시터(Cst) 영역의 소스영역 (107a)을 노출시키는 제1, 2, 3, 4, 5 콘택홀(117a, 117b, 117c, 117d, 117e)을 형성한다.
이때, 상기 제3 콘택홀(117c)은 상기 구동 박막 트랜지스터(Td)의 소스영역 (107a)과 상기 센싱 박막 트랜지스터(Tse)의 소스영역(109a)을 서로 연결시켜 주기 위해 구동 박막 트랜지스터(Td)의 소스영역(107a) 위의 패시베이션막(115)에 형성된다.
그 다음, 상기 제1 내지 5 콘택홀(117a, 117b, 117c, 117d, 117e)을 포함한 패시베이션막(115) 상에 제2 금속물질층(미도시)을 형성한다. 이때, 상기 제2 금속물질층(미도시)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi), 크롬(Cr), 티타늄(Ti) 중 어느 하나 또는 둘 이상의 물질로서 이루어진다.
이어서, 도 4g에 도시된 바와 같이, 마스크 공정에 의해 상기 제2 금속물질층(미도시)을 선택적으로 패터닝하여, 게이트 배선(GL)과 교차하며, 화소영역(P)을 정의하는 데이터배선(미도시, 도 1의 DL 참조)과, 이와 이격하여 전원배선(미도시, 도 1의 Vdd 참조) 및 센싱 라인(미도시, 도 1의 SL 참조) 등을 형성한다.
또한, 상기 데이터 배선(미도시)등의 형성시에, 상기 패시베이션막(115) 상에는 상기 제1, 4 콘택홀(미도시, 도 4f의 117a, 117d 참조)을 통해 상기 소스영역 (107a, 109a)과 각각 접속되는 소스전극(121a 123a)을 형성하고, 상기 제2, 5 콘택홀(미도시, 도 4f의 117b, 117e 참조)을 통해 상기 구동 박막 트랜지스터(Td)의 드레인 영역(107b)과 상기 센싱 박막 트랜지스터 (Tse)의 드레인영역(109b)에 각각 접속되는 드레인 전극(121b, 123b)을 동시에 형성한다.
이때, 도면에서는 상기 데이터배선(DL)과 소스전극(121a, 123a) 및 드레인 전극(121b, 123b)은 모두 단일 층 구조를 갖는 것을 일례로 나타내고 있지만, 이들 구성 요소는 이중 층 또는 삼중 층 구조를 이룰 수도 있다.
그리고, 상기 센싱 박막 트랜지스터(Tse)의 소스전극(123a)은 제3 콘택홀 (117c)을 통해 구동 박막 트랜지스터(Td)의 소스영역(121a)과 접속된다. 이때, 서로 분리된 구동 박막 트랜지스터(Td)의 활성층(107)과 센싱 박막 트랜지스터(Tse)의 활성층(109)이 제3 콘택홀(117c)을 통해 전기적으로 연결된다.
특히, 센싱 박막 트랜지스터(Tse)의 소스전극(123a)을 이용하여 센싱 박막 트랜지스터(Tse)의 소스영역(109a)과 구동 박막 트랜지스터(Td)의 소스영역(107a), 즉 스토리지 캐패시터 (Cst) 지역까지 연장된 부분을 서로 연결시켜 줌으로써, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)는 연결된다.
또한, 구동 박막 트랜지스터(Td)의 도체화된 소스영역(107a)과 패시베이션막 (115)과 소스전극(121a) 및 제1 전극(131) 사이에는 이중의 스토리지 캐패시터 (Cst)가 형성된다.
따라서, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)를 분리 형성시키더라도, 센싱 박막 트랜지스터(Tse)의 소스전극(123a)을 이용하여 이들 각 소자의 소스영역들(107a, 109a)을 연결함으로써, 구동 박막 트랜지스터(Td)와 센싱 박막 트랜지스터(Tse)를 효과적으로 연결시킬 수 있다.
그 다음, 도 4h에 도시된 바와 같이, 상기 소스전극(121a, 123a) 및 드레인 전극(121b, 123b)을 포함한 패시베이션막(115) 상에는 무기절연물질 또는 유기절연물질로 이루어지며 하부에 위치하는 구성요소로 인한 단차 발생을 극복하여 그 표면이 평탄한 상태의 평탄화막(127)을 형성한다.
이어서, 도 4i에 도시된 바와 같이, 마스크 공정에 의해 상기 평탄화막(127)을 선택적으로 패터닝한 후 이를 식각하여, 상기 소스전극(121a, 123a)을 각각 노출시키는 제6, 7 콘택홀(129a, 129b)을 형성한다.
그 다음, 도 4j에 도시된 바와 같이, 상기 평탄화막(127) 상에 상기 제6, 7 콘택홀(129a, 129b)을 통해 상기 구동 박막 트랜지스터(Td)의 소스전극(121a)과 센싱 박막 트랜지스터(Tse)의 드레인 전극(109b)과 접속되는 제3 금속물질층(미도시)을 증착한 후, 이 제3 금속물질층(미도시)을 선택적으로 패터닝하여 상기 제6, 7 콘택홀(129a, 129b)을 통해 상기 구동 박막 트랜지스터(DTr)의 소스전극(121a)과 센싱 박막 트랜지스터(Tse)의 드레인 전극(109b)과 접촉되며, 각 화소영역(P) 별로 분리된 형태를 가지는 제1 전극(131)을 형성한다. 이때, 상기 제3 금속물질층(미도시)은 알루미늄(Al), 알루미늄 합금 (AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi), 크롬 (Cr), 티타늄(Ti) 중 어느 하나 또는 둘 이상의 물질로서 이루어진다.
이어서, 도면에는 도시하지 않았지만, 상기 제1 전극(131) 상에 각 화소영역 (P)의 경계부 및 비표시영역(미도시)에 예를 들어 벤소사이클로부텐(BCB), 폴리이미드 (Poly-Imide) 또는 포토아크릴(photo acryl)로 이루어진 절연물질층(미도시)을 형성한다.
그 다음, 도 4k에 도시된 바와 같이, 상기 절연물질층(미도시)을 선택적으로 패터닝하여, 뱅크(133)를 형성한다. 이때, 상기 뱅크(133)는 각 화소영역(P)을 둘러싸는 형태로 상기 제1 전극(131)의 테두리와 중첩되도록 형성되어 있으며, 표시영역(미도시) 전체적으로는 다수의 개구부를 갖는 격자 형태를 이루고 있다.
이어서, 도 4l에 도시된 바와 같이, 상기 뱅크(133)로 둘러싸인 각 화소영역 (P) 내의 중앙부에 제1 전극(131) 상부로 유기 발광층(135)을 형성한다. 이때, 도면에 있어서는 상기 유기 발광층(135)은 단일 층 구조를 갖는 것을 일례로 도시하였지만 발광 효율을 높이기 위해 다중층 구조로 이루어질 수도 있다.
상기 유기 발광층(135)이 다중 층 구조를 이룰 경우, 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광 물질층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층 (electron injection layer)으로 이루어질 수 있다.
이때, 상기 정공주입층과 정공수송층과 상기 전자수송층과 전자주입층은 그 위치를 바꾸어 형성될 수도 있다. 이는 상기 제1 전극(131)이 일함수 값이 낮은 금속물질로 이루어져 음극을 이루느냐 아니면 일함수 값이 상대적으로 높은 금속물질로 이루어져 양극을 이루느냐에 따라 결정될 수 있다.
그 다음, 도 4m에 도시된 바와 같이, 상기 유기 발광층(125)과 상기 뱅크 (133)의 상부를 포함한 상기 표시영역(AA) 전면에 제2 전극(137)을 형성한다. 이때, 상기 제2 전극(137)은 광을 투과시키는 투명한 도전물질, 예를 들어 ITO, IZO를 포함하는 도전 물질 중에서 적어도 어느 하나를 선택하여 사용할 수 있다.
이렇게 하여, 상기 제1 전극(131)과 제2 전극(137), 및 이들 두 전극(131, 137) 사이에 개재된 유기 발광층(135)은 유기전계 발광 다이오드(E)를 이룬다.
따라서, 이러한 유기전계 발광 다이오드(E)는 선택된 색 신호에 따라 제1 전극(131)과 제2 전극(137)으로 소정의 전압이 인가되면, 제1 전극(131)으로부터 주입된 정공과 제2 전극(137)으로부터 제공된 전자가 유기발광층(135)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생되어 가시광선 형태로 방출된다. 이때, 발광된 빛은 투명한 제2 전극 (137)을 통과하여 외부로 나가게 되므로, 유기전계 발광소자는 임의의 화상을 구현하게 된다.
이어서, 도 4n에 도시된 바와 같이, 상기 제2 전극(137) 상부에 상기 표시영역과 비표시영역 일부에 대응하여 외부로부터의 투습을 방지하고 상기 유기전계 발광 다이오드(E)의 보호하기 위해 투명한 페이스 씰 또는 투명한 무기 필름(139)을 형성함으로써 본 발명에 따른 유기전계 발광소자(100)를 제조하는 공정을 완료한다.
이와 같이, 본 발명은 유기전계 발광소자를 구성하는 각각의 트랜지스터 영역의 활성층을 서로 분리시켜 형성함으로써 후속 공정에서 전하(charge) 집적 및 방전(discharge)에 의한 채널부의 소자 열화를 방지할 수 있으며, 구동 박막 트랜지스터(Td)의 문턱전압(Vth)을 센싱하는 역할을 하는 센싱 박막 트랜지스터(Tse)의 안정적인 특성 확보가 가능하여, 보상 회로를 적용하는 액티브 매트릭스 방식의 유기전계 발광소자 제작에 있어 안정적인 소자의 확보 및 제품 수율 확보가 가능하게 된다.
이상 도면을 참조하여 실시 예들을 설명하였으나 본 발명은 이에 제한되지 않는다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
107, 109: 활성층 107a, 109a: 소스영역
107b, 109b: 드레인 영역 121a, 123a: 소스전극
121b, 123b: 드레인 전극 131: 제1 전극
135: 유기 발광층 137: 제2 전극
Td: 구동 박막 트랜지스터 Tse: 센싱 박막 트랜지스터

Claims (5)

  1. 다수의 화소영역 각각에 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역, 스캔 박막 트랜지스터 영역 및 스토리지 캐패시터 영역이 정의된 기판;
    상기 기판의 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역 각각에 분리되고 채널영역과 도체화된 소스영역 및 드레인 영역으로 구성된 활성층과, 상기 활성층의 채널영역 상의 게이트 절연막과 게이트 전극을 포함하는 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터;
    상기 구동 박막 트랜지스터 및 스캔 박막 트랜지스터 각각의 소스영역 및 드레인 영역 각각에 접촉되는 제1, 2 소스전극 및 제1, 2 드레인 전극;
    상기 센싱 박막 트랜지스터의 소스영역 및 구동 박막 트랜지스터의 소스영역과 접촉되는 센싱 박막 트랜지스터의 제3 소스전극과, 센싱 박막 트랜지스터의 드레인 영역과 접촉되는 제3 드레인 전극;
    상기 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터 위에 위치하며 상기 구동 박막 트랜지스터의 소스전극을 노출하는 평탄화막;
    상기 평탄화막 상에서 상기 구동 박막 트랜지스터와 접촉하는 제1 전극;
    상기 제1 전극 위에서 각 화소영역별로 분리된 유기 발광층; 및
    상기 유기 발광층 위로 상기 기판 전면에 구비된 제2 전극;을 포함하는 유기전계 발광소자.
  2. 제1항에 있어서, 상기 구동 박막 트랜지스터의 활성층에 포함되는 소스영역은 상기 스토리지 캐패시터영역에까지 연장된 것을 특징으로 하는 유기전계 발광소자.
  3. 제2항에 있어서, 상기 센싱 박막 트랜지스터의 소스전극은 센싱 박막 트랜지스터의 활성층에 포함되는 소스영역과 상기 스토리지 캐패시터영역에 연장된 구동 박막 트랜지스터의 소스영역과 직접 접촉된 것을 특징으로 하는 유기전계 발광소자.
  4. 다수의 화소영역 각각에 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역, 스캔 박막 트랜지스터 영역 및 스토리지 캐패시터 영역이 정의된 기판을 제공하는 단계;
    상기 기판의 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역 각각에 산화물 반도체로 이루어진 활성층을 분리 형성하는 단계;
    상기 구동 박막 트랜지스터 영역, 센싱 박막 트랜지스터 영역 및 스캔 박막 트랜지스터 영역의 활성층 상에 게이트 절연막과 게이트 전극을 적층하여 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터를 형성하는 단계;
    상기 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함한 기판 전면에 패시베이션막을 형성한 후, 이 패시베이션막을 식각하여 상기 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터 각각의 소스영역 및 드레인 영역을 노출시키는 콘택홀들을 형성하는 단계;
    상기 콘택홀들을 통해 상기 구동 박막 트랜지스터 및 스캔 박막 트랜지스터 각각의 소스영역 및 드레인 영역 각 각과 접촉하는 소스전극 및 드레인 전극과 함께, 상기 센싱 박막 트랜지스터의 소스영역과 구동 박막 트랜지스터의 소스영역을 직접 접촉시키는 센싱 박막 트랜지스터의 소스전극과, 드레인 영역과 접촉하는 드레인 전극을 형성하는 단계;
    상기 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 스캔 박막 트랜지스터 의 소스전극 및 드레인 전극을 포함한 기판 전면에 평탄화막을 형성한 후, 상기 구동 박막 트랜지스터의 소스전극을 노출시키는 콘택홀을 형성하는 단계;
    상기 평탄화막 상에 상기 구동 박막 트랜지스터의 소스전극과 접촉하는 제1 전극을 형성하는 단계; 및
    상기 제1 전극 위에 각 화소영역별로 유기 발광층을 분리 형성하는 단계; 및
    상기 유기 발광층을 포함한 기판 전면에 제2 전극을 형성하는 단계를 포함하는 유기전계 발광소자 제조방법.
  5. 제4항에 있어서, 상기 구동 박막 트랜지스터의 활성층에 포함되는 소스영역은 상기 스토리지 캐패시터영역에까지 연장하는 것을 특징으로 하는 유기전계 발광소자 제조방법.
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