CN108172595B - 薄膜晶体管基底 - Google Patents

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Abstract

提供了一种薄膜晶体管基底，所述薄膜晶体管基底可以包括设置在基底上的第一薄膜晶体管和第二薄膜晶体管。第一薄膜晶体管可以包括第一半导体层、第一栅电极和第一电极。第二薄膜晶体管可以包括第二半导体层、第二栅电极和第二电极，第二半导体层设置在第一半导体层上并且与第一半导体层的至少一部分叠置，第二电极电连接到第一电极。第二电极可以与第一电极叠置。

Description

薄膜晶体管基底
技术领域
示例性实施例涉及薄膜晶体管基底。具体地，示例性实施例涉及包括在显示装置中的薄膜晶体管基底以及制造薄膜晶体管基底的方法。
背景技术
最近，各种平板显示装置已被广泛用作显示装置。在平板显示装置中，有机发光显示(OLED)装置已经由于诸如厚度薄、重量轻、功耗低或响应速度快等优点而受到关注。
可以根据驱动方式将OLED装置分成无源矩阵OLED装置和有源矩阵OLED装置。有源矩阵OLED装置可以包括薄膜晶体管基底，薄膜晶体管基底包括多个薄膜晶体管。
通常，薄膜晶体管可以包括半导体层。半导体层可以由非晶半导体、多晶半导体或氧化物半导体等形成。当半导体层由非晶半导体形成时，半导体层的电子迁移率会相对低，这不适于高速驱动的显示装置。因此，近来的开发具有由多晶半导体或氧化物半导体形成的半导体层。
然而，当半导体层由多晶半导体形成时，多晶半导体的电子迁移率相对高，但由于其多晶特性，多晶半导体的阈值电压不均匀。因此，用于补偿阈值电压的补偿电路会是必要的。此外，当半导体层由氧化物半导体形成时，氧化物半导体的阈值电压相对低，但氧化物半导体的电子迁移率低于多晶半导体的电子迁移率。
发明内容
本公开的目的为了提供一种减小由薄膜晶体管占据的面积的薄膜晶体管基底。
为了实现本公开的上述目的，根据示例性实施例的薄膜晶体管基底可以包括设置在基底上的第一薄膜晶体管以及第二薄膜晶体管。第一薄膜晶体管可以包括第一半导体层、第一栅电极和第一电极。第二薄膜晶体管可以包括：第二栅电极；第二电极，电连接到第一电极；第二半导体层，设置在第一半导体层上并且与第一半导体层的至少一部分叠置。第二电极可以与第一电极叠置。
在示例性实施例中，第一电极可以是第一薄膜晶体管的源电极和漏电极中的一个。第二电极可以是第二薄膜晶体管的源电极和漏电极中的一个。
在示例性实施例中，第一半导体层可以由多晶半导体形成。
在示例性实施例中，第一半导体层可以是p型半导体或n型半导体。
在示例性实施例中，第二半导体层可以由氧化物半导体形成。
在示例性实施例中，第二半导体层可以包括镓(Ga)、铟(In)、锌(Zn)和锡(Sn)中的至少一种以及氧(O)。
在示例性实施例中，第二半导体层可以是n型半导体。
在示例性实施例中，第一栅电极可以设置在第一半导体层和第一电极之间。
在示例性实施例中，薄膜晶体管基底还可以包括形成在第一半导体层上的接触孔。接触孔可以穿过第二半导体层。接触孔的至少一部分可以分别与第一半导体层和第二半导体层叠置。第一电极和第二电极可以设置在第二半导体层上并且通过填充接触孔而一体地形成。
在示例性实施例中，第二栅电极可以面对第二电极，并且第二半导体层置于第二栅电极和第二电极之间。
在示例性实施例中，第一栅电极和第二栅电极可以在基底之上设置在基本同一水平处。
在示例性实施例中，第二栅电极可以设置在第二半导体层和第二电极之间。
在示例性实施例中，第一栅电极和第二半导体层可以在基底之上设置在基本同一水平处。
在示例性实施例中，薄膜晶体管基底还可以包括形成在第一半导体层上的接触孔。接触孔可以穿过第二半导体层和第二电极。接触孔的至少一部分可以分别与第一半导体层和第二半导体层叠置。第一电极可以设置在第二半导体层上并且通过填充接触孔来接触第二电极。
在示例性实施例中，第二电极可以设置在第一半导体层和第二半导体层之间。
在示例性实施例中，第二栅电极可以面对第二半导体层，并且第二电极置于第二栅电极和第二半导体层之间。
在示例性实施例中，第一栅电极和第二栅电极可以在基底之上设置在基本同一水平处。
在示例性实施例中，第二栅电极可以面对第二电极，并且第二半导体层置于第二栅电极和第二电极之间。
在示例性实施例中，第一栅电极和第二电极可以在基底之上设置在基本同一水平处。
为了实现本公开的上述目的，根据示例性实施例的薄膜晶体管基底可以包括设置在基底上的第一薄膜晶体管以及第二薄膜晶体管。第一薄膜晶体管可以包括第一半导体层和第一栅电极。第二薄膜晶体管可以包括：第二栅电极；第一电极，电连接到第一栅电极；第二半导体层，设置在第一半导体层上并且与第一半导体层的至少一部分叠置。第一电极可以与第一栅电极叠置。
在示例性实施例中，第一电极可以是第二薄膜晶体管的源电极和漏电极中的一个。
在示例性实施例中，第一栅电极可以设置在第一半导体层和第一电极之间。
在示例性实施例中，薄膜晶体管基底还可以包括形成在第一栅电极上的接触孔。接触孔可以穿过第二半导体层。接触孔的至少一部分可以分别与第一栅电极和第二半导体层叠置。第一电极可以设置在第二半导体层上并且通过填充接触孔来接触第一栅电极。
在示例性实施例中，第二栅电极可以面对第一电极，并且第二半导体层置于第二栅电极和第一电极之间。
在示例性实施例中，第一栅电极和第二栅电极可以在基底之上设置在基本同一水平处。
在示例性实施例中，薄膜晶体管基底还可以包括：接触孔，形成在第一栅电极上；辅助电极，设置在第二半导体层上。接触孔可以穿过第二半导体层和第一电极。接触孔的至少一部分可以分别与第一栅电极和第二半导体层叠置。辅助电极可以通过填充接触孔来电连接到第一栅电极和第一电极。
在示例性实施例中，第一电极可以设置在第一半导体层和第二半导体层之间。
在示例性实施例中，第二栅电极可以面对第二半导体层，并且第一电极置于第二栅电极和第二半导体层之间。
在示例性实施例中，第一栅电极和第二栅电极可以在基底之上设置在基本同一水平处。
根据本公开的示例性实施例的薄膜晶体管基底可以包括彼此至少部分地叠置的第一薄膜晶体管和第二薄膜晶体管。此外，第一薄膜晶体管的电极和第二薄膜晶体管的电极可以通过竖直形成的接触孔来电连接，从而可以减小由薄膜晶体管占据的面积。
附图说明
通过下面结合附图的详细描述，将更加清楚地理解说明性的非限制性示例性实施例。
图1是示出根据示例性实施例的薄膜晶体管基底的平面图。
图2是示出根据示例性实施例的薄膜晶体管基底的像素的电路图。
图3是示出图2中的像素电路的节点的布局图。
图4是示出根据第一示例性实施例的薄膜晶体管基底的剖视图。
图5A、图5B和图5C是示出根据第一示例性实施例的薄膜晶体管基底的接触孔的布局图。
图6A、图6B、图6C、图6D和图6E是示出根据第一示例性实施例的制造薄膜晶体管基底的方法的剖视图。
图7是示出根据第二示例性实施例的薄膜晶体管基底的剖视图。
图8A、图8B、图8C和图8D是示出根据第二示例性实施例的制造薄膜晶体管基底的方法的剖视图。
图9是示出根据第三示例性实施例的薄膜晶体管基底的剖视图。
图10A、图10B和图10C是示出根据第三示例性实施例的制造薄膜晶体管基底的方法的剖视图。
图11是示出根据第四示例性实施例的薄膜晶体管基底的剖视图。
图12A、图12B、图12C和图12D是示出根据第四示例性实施例的制造薄膜晶体管基底的方法的剖视图。
图13是示出根据一些示例性实施例的薄膜晶体管基底的像素的电路图。
图14是示出图13中的像素电路的节点的布局图。
图15是示出根据第五示例性实施例的薄膜晶体管基底的剖视图。
图16是示出根据第六示例性实施例的薄膜晶体管基底的剖视图。
图17是示出根据一些示例性实施例的薄膜晶体管基底的像素的电路图。
图18是示出图17中的像素的布局图。
具体实施方式
在下文中，将参照附图详细地解释根据本公开的示例性实施例的薄膜晶体管基底和制造薄膜晶体管基底的方法。
图1是示出根据示例性实施例的薄膜晶体管基底的平面图。
参照图1，根据示例性实施例的薄膜晶体管基底100可以包括基底110。基底110可以包括显示区域DA和非显示区域NA。多个像素PX可以形成在显示区域DA中以显示图像。驱动电路(未示出)可以形成在非显示区域NA中以驱动多个像素PX。
图2是示出根据示例性实施例的薄膜晶体管基底的像素的电路图。
参照图2，根据示例性实施例的薄膜晶体管基底100的像素PX可以包括像素电路PC和有机发光元件OLED。像素电路PC可以包括至少一个晶体管和至少一个电容器。像素电路PC可以从设置在显示区域DA中的布线接收信号，并且可以将驱动电流传输到有机发光元件OLED。有机发光元件OLED可以发射具有与驱动电流的电平或持续时间对应的亮度的光。
在示例性实施例中，像素电路PC可以包括六个晶体管TR1、TR2、TR3、TR4、TR5和TR6以及一个电容器Cst。然而，本公开不限于此，像素电路PC可以包括一个至五个、七个或更多个晶体管以及两个或更多个电容器。像素电路PC中包括的第一晶体管TR1、第二晶体管TR2、第三晶体管TR3、第四晶体管TR4、第五晶体管TR5和第六晶体管TR6可以基于从数据线DL、扫描线SL、发射控制线EL、初始化电压线IL、驱动电压线VDL和共电压线VSL传输的信号，来将驱动电流传输到有机发光元件OLED。然而，根据示例性实施例的像素电路PC的结构和/或构造不限于图2中示出的像素电路PC。
在示例性实施例中，与驱动晶体管对应的第一晶体管TR1可以包括由多晶半导体形成的半导体层，第二晶体管TR2、第三晶体管TR3、第四晶体管TR4、第五晶体管TR5和第六晶体管TR6可以包括由氧化物半导体形成的半导体层。然而，本公开不限于此。
像素电路PC可以包括晶体管的源/漏电极彼此连接的节点。例如，像素电路PC可以包括第一晶体管TR1的源/漏电极和第三晶体管TR3的源/漏电极连接的第一节点N1以及第一晶体管TR1的源/漏电极和第五晶体管TR5的源/漏电极连接的第二节点N2。
在下文中，将参照图3、图4、图5A、图5B和图5C来描述根据第一示例性实施例的薄膜晶体管基底100。
图3是示出图2中的像素电路的节点的布局图。图4是示出根据第一示例性实施例的薄膜晶体管基底的剖视图。例如，图3可以示出图2中的像素电路PC的第一节点N1。图4可以示出沿图3中的线IV-IV'截取的薄膜晶体管基底。
参照图3和图4，根据第一示例性实施例的薄膜晶体管基底100可以包括第一薄膜晶体管10和第二薄膜晶体管20。例如，第一薄膜晶体管10和第二薄膜晶体管20可以分别对应于图2中示出的第一晶体管TR1和第三晶体管TR3。
第一薄膜晶体管10可以包括第一半导体层131、第一栅电极151和第一电极E1。在示例性实施例中，第一电极E1可以是第一薄膜晶体管10的第一漏电极201和第一源电极203中的任意一个。第二薄膜晶体管20可以包括第二半导体层190、第二栅电极153和第二电极E2。在示例性实施例中，第二电极E2可以是第二薄膜晶体管20的第二漏电极205和第二源电极207中的任意一个。
第一电极E1和第二电极E2可以彼此电连接。第一电极E1和第二电极E2可以彼此叠置。
在第一示例性实施例中，第一薄膜晶体管10可以对应于具有顶栅结构的共面型薄膜晶体管。然而，第一示例性实施例不限于此。在第一示例性实施例中，第二薄膜晶体管20可以对应于具有底栅结构的倒置交错型薄膜晶体管(inverted staggered type thin-film transistor)。
基底110可以包括由玻璃、石英、陶瓷或塑料等组成的绝缘基底。然而，第一示例性实施例不限于此，基底110可以可选择地包括由不锈钢等组成的金属基底。
缓冲层120可以设置在基底110上。缓冲层120可以包括至少一个无机层和/或至少一个有机层。缓冲层120可以防止氧、湿气等的渗透，并且可以使基底110的顶部平坦化。可选择地，可以省略缓冲层120。
第一半导体层131可以设置在缓冲层120上。第一半导体层131可以由多晶半导体形成。
第一半导体层131可以包括沟道区132以及形成在沟道区132的相对侧上的漏区133和源区134。可以在漏区133和源区134中掺杂杂质，并且可以不在沟道区132中掺杂杂质。
第一半导体层131可以是n型半导体或p型半导体。在示例性实施例中，漏区133和源区134中掺杂的杂质可以是n型杂质。例如，诸如磷(P)离子的材料可以用作n型杂质。在另一示例性实施例中，漏区133和源区134中掺杂的杂质可以是p型杂质。例如，诸如硼(B)离子的材料可以用作p型杂质。
第一绝缘层140可以设置在缓冲层120上。第一绝缘层140可以覆盖第一半导体层131。第一绝缘层140可以用作使第一栅电极151和第一半导体层131绝缘的栅极绝缘层。例如，第一绝缘层140可以包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)等。然而，第一绝缘层140的材料不限于此。
第一栅电极151和第二栅电极153可以设置在第一绝缘层140上。
第一栅电极151可以与第一半导体层131的沟道区132叠置。当在形成第一半导体层131期间在漏区133和源区134中掺杂杂质时，第一栅电极151可以防止杂质掺杂到沟道区132中。第二栅电极153可以与第一栅电极151间隔开，并且可以与第一栅电极151设置在基本同一水平处。
第一栅电极151和第二栅电极153可以包括导电材料。例如，第一栅电极151和第二栅电极153可以包括诸如铝(Al)、银(Ag)、铬(Cr)、钛(Ti)、钽(Ta)、钼(Mo)的金属或其合金。然而，第一栅电极151和第二栅电极153的材料不限于此。在示例性实施例中，第一栅电极151和第二栅电极153可以包括基本相同的材料。
第二绝缘层160和第三绝缘层180可以设置在第一绝缘层140上。第二绝缘层160和第三绝缘层180可以覆盖第一栅电极151和第二栅电极153。第二绝缘层160和第三绝缘层180可以用作使第一漏电极201/第一源电极203与第一栅电极151绝缘的绝缘层。例如，第二绝缘层160和第三绝缘层180可以包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)等。然而，第二绝缘层160和第三绝缘层180的材料不限于此。可选择地，可以省略第三绝缘层180。
第二半导体层190可以设置在第三绝缘层180上。第二半导体层190可以与第一半导体层131的至少一部分叠置。因此，设置有第一薄膜晶体管10的区域和设置有第二薄膜晶体管20的区域可以至少部分地叠置。
第二半导体层190可以由氧化物半导体形成。第二半导体层190可以由镓(Ga)、铟(In)、锌(Zn)和锡(Sn)中的至少一种元素以及包含氧(O)的氧化物形成。例如，第二半导体层190可以由诸如InZnO、InGaO、InSnO、ZnSnO、GaZnO、GaInZnO等的混合氧化物形成。第二半导体层190可以是n型半导体。
第二薄膜晶体管20的氧化物半导体的使用可以为第二薄膜晶体管20提供有效的电荷迁移率，所述有效的电荷迁移率比基于非晶硅的薄膜晶体管的电荷迁移率大大约两倍至大约一百倍。此外，第二薄膜晶体管20可以具有例如大约105至大约108的ON/OFF电流率。因此，使用氧化物半导体的第二薄膜晶体管20可以表现优异的半导体特性。此外，在氧化物半导体的情况下，因为氧化物半导体的带隙可以是大约3.0eV至大约3.5eV，所以可以对可见光产生很少的光泄漏电流或不产生光泄漏电流。此外，第二半导体层190还可以包含周期表的第3族、第4族、第5族的元素或过渡元素，以改善第二薄膜晶体管20的特性。
第一漏电极201、第一源电极203、第二漏电极205和第二源电极207可以设置在第三绝缘层180和第二半导体层190上。具体地，通过第一接触孔310与第一半导体层131的漏区133接触的第一漏电极201以及通过第二接触孔320与第一半导体层131的源区134接触的第一源电极203可以设置在第三绝缘层180上。此外，与第二半导体层190的第一区接触的第二漏电极205以及与第二半导体层190的第二区(其不同于第一区)接触的第二源电极207可以设置在第二半导体层190上。
第一接触孔310可以穿过第一绝缘层140、第二绝缘层160和第三绝缘层180，并且可以暴露第一半导体层131的漏区133的一部分。第二接触孔320可以穿过第一绝缘层140、第二绝缘层160和第三绝缘层180，并且可以暴露第一半导体层131的源区134的一部分。
第一漏电极201和第一源电极203与第二漏电极205和第二源电极207可以包括导电材料。例如，第一漏电极201和第一源电极203与第二漏电极205和第二源电极207可以包括诸如铝(Al)、银(Ag)、铬(Cr)、钛(Ti)、钽(Ta)、钼(Mo)的金属或其合金。然而，第一漏电极201和第一源电极203与第二漏电极205和第二源电极207的材料不限于此。在示例性实施例中，第一漏电极201和第一源电极203与第二漏电极205和第二源电极207可以包括基本相同的材料。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极201和第一源电极203中的一个，第二薄膜晶体管20的第二电极E2可以是第二漏电极205和第二源电极207中的一个。图4示出了第一电极E1和第二电极E2分别是第一源电极203和第二漏电极205；然而，第一示例性实施例不限于此。
第二接触孔320可以形成在第一半导体层131上，并且可以穿过第二半导体层190。例如，第二接触孔320可以形成在第一半导体层131的源区134上，并且可以穿过第二半导体层190的与第二电极E2叠置的区域的一部分。第一电极E1和第二电极E2可以设置在第二半导体层190上，并且可以填充第二接触孔320以一体地形成。换言之，电连接到第一半导体层131的第一电极E1与电连接到第二半导体层190的第二电极E2可以不单独地形成，第一电极E1和第二电极E2可以通过填充穿过第二半导体层190的第二接触孔320而一体地形成。
图4示出了第一源电极203、第二漏电极205和第二源电极207直接设置在第二半导体层190上。然而，第一示例性实施例不限于此。覆盖第二半导体层190的第四绝缘层可以设置在第三绝缘层180上，第一漏电极201、第一源电极203、第二漏电极205和第二源电极207可以设置在第四绝缘层上。
根据第一示例性实施例的薄膜晶体管基底100可以包括彼此至少部分地叠置的第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20可以通过竖直形成的第二接触孔320来电连接。因此，可以减小薄膜晶体管占据的面积。
图5A、图5B和图5C是图3中的部分V的示出根据第一示例性实施例的薄膜晶体管基底的接触孔的布局图。
参照图5A、图5B和图5C，第二接触孔320的至少一部分可以与第一半导体层131和第二半导体层190中的每个叠置。
如图5A中示出的，在示例性实施例中，整个第二接触孔320可以与第一半导体层131和第二半导体层190中的每个叠置。在这种情况下，可以使第一电极E1(或第二电极E2)与第一半导体层131之间的接触面积以及第一电极E1(或第二电极E2)与第二半导体层190之间的接触面积最大化，从而可以增大电子迁移率。
如图5B中示出的，在示例性实施例中，整个第二接触孔320可以与第一半导体层131叠置，第二接触孔320的一部分可以与第二半导体层190叠置。例如，第二接触孔320的一些部分可以与第二半导体层190叠置，然而，第二接触孔320的另一部分可以不与第二半导体层190叠置。在这种情况下，第一电极E1(或第二电极E2)的一部分可以接触第二半导体层190，从而第一薄膜晶体管10和第二薄膜晶体管20可以电连接。
如图5C中示出的，在示例性实施例中，整个第二接触孔320可以与第二半导体层190叠置，第二接触孔320的一部分可以与第一半导体层131叠置。例如，第二接触孔320的一些部分可以与第一半导体层131叠置，然而，第二接触孔320的另一部分可以不与第一半导体层131叠置。在这种情况下，第一电极E1(或第二电极E2)的一部分可以接触第一半导体层131，从而第一薄膜晶体管10和第二薄膜晶体管20可以电连接。
在下文中，将参照图6A、图6B、图6C、图6D、图6E和图4描述根据第一示例性实施例的制造薄膜晶体管基底的方法。
图6A、图6B、图6C、图6D和图6E是示出根据第一示例性实施例的制造薄膜晶体管基底的方法的剖视图。
参照图6A，可以在基底110上形成第一半导体层中间体130。
可以在基底110上形成缓冲层120。可以在缓冲层120上形成多晶半导体层。可以通过例如形成非晶半导体层并使非晶半导体层结晶来形成多晶半导体层。使非晶半导体层结晶的各种技术是众所周知的，将省略所述各种技术的细节。可以使用例如热、激光、焦耳热、电场、催化剂金属等来使非晶半导体层结晶。然后，可以对多晶半导体层进行图案化，以形成第一半导体层中间体130。
参照图6B，可以在第一半导体层中间体130上形成第一栅电极151和第二栅电极153。
可以在缓冲层120上形成第一绝缘层140，以覆盖第一半导体层中间体130。可以在第一绝缘层140上形成第一金属层。然后，可以通过对第一金属层进行图案化来形成第一栅电极151和第二栅电极153。第一栅电极151可以与第一半导体层中间体130的一部分叠置。第二栅电极153可以与第一栅电极151间隔开。可以在基底110上方在基本同一水平上由基本相同的材料形成第一栅电极151和第二栅电极153。
参照图6C，可以通过在第一半导体层中间体130中掺杂杂质来形成第一半导体层131。
可以通过从第一半导体层中间体130的顶部在第一半导体层中间体130中掺杂杂质来形成第一半导体层131。可以通过在第一半导体层131的相对侧处掺杂杂质来形成漏区133和源区134。可以通过在第一半导体层131的相对侧之间阻挡杂质来形成沟道区132。图6C中的箭头指示杂质的掺杂。
参照图6D，可以在第一半导体层131上形成第二半导体层190，以与第一半导体层131的至少一部分叠置。
可以在第一绝缘层140上形成第二绝缘层160，以覆盖第一栅电极151和第二栅电极153。可以在第二绝缘层160上形成第三绝缘层180。可以在第三绝缘层180上形成氧化物半导体层。可选择地，可以不形成第三绝缘层180。可以使用诸如物理气相沉积(PVD)(例如，溅射或蒸发)的各种合适的技术形成氧化物半导体层。然后，可以对氧化物半导体层进行图案化，以形成第二半导体层190。
参照图6E，可以在第一半导体层131上形成第二接触孔320。第二接触孔320可以穿过第二半导体层190，第二接触孔320的至少一部分可以与第一半导体层131和第二半导体层190中的每个叠置。
可以通过对第一绝缘层140、第二绝缘层160和第三绝缘层180进行蚀刻来形成第一接触孔310。第一接触孔310可以暴露第一半导体层131的漏区133的一部分。可以通过对第二半导体层190以及第一绝缘层140、第二绝缘层160和第三绝缘层180进行蚀刻来形成第二接触孔320。第二接触孔320可以暴露第一半导体层131的源区134的一部分。第二接触孔320的至少一部分可以与第一半导体层131和第二半导体层190中的每个叠置。因此，第一半导体层131的至少一部分可以通过第二接触孔320暴露，第二半导体层190的至少一部分可以被第二接触孔320穿透。
参照图4，可以通过填充第二接触孔320来在第二半导体层190上一体地形成第一电极E1和第二电极E2。
可以在第三绝缘层180上形成第二金属层，以覆盖第二半导体层190并填充第一接触孔310和第二接触孔320。然后，可以对第二金属层进行图案化，以形成第一漏电极201、第一源电极203、第二漏电极205和第二源电极207。第一漏电极201可以通过第一接触孔310与第一半导体层131的漏区133接触，第一源电极203可以通过第二接触孔320与第一半导体层131的源区134接触。第二漏电极205可以与第二半导体层190的第一区接触，第二源电极207可以与第二半导体层190的不同于第一区的第二区接触。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极201和第一源电极203中的任意一个，第二薄膜晶体管20的第二电极E2可以是第二漏电极205和第二源电极207中的任意一个。图4示出了第一电极E1是第一源电极203并且第二电极E2是第二漏电极205，然而，根据第一示例性实施例的制造薄膜晶体管基底的方法不限于此。
第一电极E1和第二电极E2可以设置在第二半导体层190上，并且可以填充第二接触孔320以一体地形成。换言之，电连接到第一半导体层131的第一电极E1与电连接到第二半导体层190的第二电极E2可以不单独地形成，第一电极E1与第二电极E2可以通过填充穿过第二半导体层190的第二接触孔320来一体地形成。
在下文中，将参照图7描述根据第二示例性实施例的薄膜晶体管基底。将省略对根据第二示例性实施例的薄膜晶体管基底的与根据第一示例性实施例的薄膜晶体管基底的元件基本相同或类似的元件的描述。
图7是示出根据第二示例性实施例的薄膜晶体管基底的剖视图。
参照图7，根据第二示例性实施例的薄膜晶体管基底1100可以包括第一薄膜晶体管10和第二薄膜晶体管20。
第一薄膜晶体管10可以包括第一半导体层1131、第一栅电极1151和第一电极E1。在示例性实施例中，第一电极E1可以是第一薄膜晶体管10的第一漏电极1201和第一源电极1203中的任意一个。第二薄膜晶体管20可以包括第二半导体层1190、第二栅电极1170和第二电极E2。在示例性实施例中，第二电极E2可以是第二薄膜晶体管20的第二漏电极1205和第二源电极1207中的任意一个。
第一电极E1和第二电极E2可以彼此电连接。第一电极E1和第二电极E2可以彼此叠置。
在第二示例性实施例中，第一薄膜晶体管10可以对应于具有顶栅结构的共面型薄膜晶体管。然而，第二示例性实施例不限于此。在第二示例性实施例中，第二薄膜晶体管20可以对应于具有顶栅结构的共面型薄膜晶体管。
缓冲层1120可以设置在基底1110上。第一半导体层1131可以设置在缓冲层1120上。第一半导体层1131可以由多晶半导体形成。第一半导体层1131可以包括沟道区1132以及形成在沟道区1132的相对侧上的漏区1133和源区1134。第一绝缘层1140可以设置在缓冲层1120上。第一绝缘层1140可以覆盖第一半导体层1131。
第一栅电极1151和第二半导体层1190可以设置在第一绝缘层1140上。
第一栅电极1151可以与第一半导体层1131的沟道区1132叠置。第二半导体层1190可以与第一栅电极1151间隔开，并且可以与第一栅电极1151设置在基本同一水平处。第二半导体层1190可以与第一半导体层1131的至少一部分叠置。因此，设置有第一薄膜晶体管10的区域和设置有第二薄膜晶体管20的区域可以至少部分叠置。第二半导体层1190可以由氧化物半导体形成。
第二绝缘层1160可以设置在第一绝缘层1140上。第二绝缘层1160可以覆盖第一栅电极1151和第二半导体层1190。第二绝缘层1160可以用作使第一漏电极1201/第一源电极1203与第一栅电极1151绝缘的绝缘层并且用作使第二栅电极1170与第二半导体层1190绝缘的栅极绝缘层。
第二栅电极1170可以设置在第二绝缘层1160上。第二栅电极1170可以与第二半导体层1190的一部分叠置。
第二栅电极1170可以包括导电材料。例如，第二栅电极1170可以包括诸如铝(Al)、银(Ag)、铬(Cr)、钛(Ti)、钽(Ta)、钼(Mo)的金属或其合金。然而，第二栅电极1170的材料不限于此。
第三绝缘层1180可以设置在第二绝缘层1160上。第三绝缘层1180可以覆盖第二栅电极1170。第三绝缘层1180可以用作使第一漏电极1201/第一源电极1203与第一栅电极1151绝缘并使第二漏电极1205/第二源电极1207与第二栅电极1170绝缘的绝缘中间层。
第一漏电极1201、第一源电极1203、第二漏电极1205和第二源电极1207可以设置在第三绝缘层1180上。第一漏电极1201可以通过第一接触孔1310与第一半导体层1131的漏区1133接触，第一源电极1203可以通过第二接触孔1320与第一半导体层1131的源区1134接触。第二漏电极1205可以通过第二接触孔1320与第二半导体层1190的第一区接触，第二源电极1207可以通过第三接触孔1330与第二半导体层1190的不同于第一区的第二区接触。
第一接触孔1310可以穿过第一绝缘层1140、第二绝缘层1160和第三绝缘层1180，并且可以暴露第一半导体层1131的漏区1133的一部分。第二接触孔1320可以穿过第一绝缘层1140、第二绝缘层1160和第三绝缘层1180以及第二半导体层1190，并且可以暴露第二半导体层1190的第一区以及第一半导体层1131的源区1134的一部分。第三接触孔1330可以穿过第二绝缘层1160和第三绝缘层1180，并且暴露第二半导体层1190的第二区。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极1201和第一源电极1203中的一个，第二薄膜晶体管20的第二电极E2可以是第二漏电极1205和第二源电极1207中的一个。图7示出了第一电极E1和第二电极E2分别是第一源电极1203和第二漏电极1205；然而，第二示例性实施例不限于此。
第二接触孔1320可以形成在第一半导体层1131上，并且可以穿过第二半导体层1190。例如，第二接触孔1320可以形成在第一半导体层1131的源区1134上，并且可以穿过第二半导体层1190中的与第二电极E2叠置的区域的一部分。第一电极E1和第二电极E2可以设置在第二半导体层1190上，并且可以填充第二接触孔1320，以一体地形成。换言之，电连接到第一半导体层1131的第一电极E1与电连接到第二半导体层1190的第二电极E2可以不单独地形成，第一电极E1与第二电极E2可以通过填充穿过第二半导体层1190的第二接触孔1320来一体地形成。
根据第二示例性实施例的薄膜晶体管基底1100可以包括彼此至少部分地叠置的第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20可以通过竖直形成的第二接触孔1320来电连接。因此，可以减小薄膜晶体管占据的面积。
在下文中，将参照图8A、图8B、图8C、图8D和图7描述根据第二示例性实施例的制造薄膜晶体管基底的方法。将省略对根据第二示例性实施例的制造薄膜晶体管基底的方法的与根据第一示例性实施例的制造薄膜晶体管基底的方法的元件基本相同或类似的元件的描述。
图8A、图8B、图8C和图8D是示出根据第二示例性实施例的制造薄膜晶体管基底的方法的剖视图。
参照图8A，可以在基底1110上形成第一半导体层中间体。可以在第一半导体层中间体上形成第一栅电极1151。可以通过在第一半导体层中间体中掺杂杂质来形成第一半导体层1131。
可以在基底1110上形成缓冲层1120。可以在缓冲层1120上形成多晶半导体层。然后，可以对多晶半导体层进行图案化，以形成第一半导体层中间体。可以在缓冲层1120上形成第一绝缘层1140，以覆盖第一半导体层中间体。可以在第一绝缘层1140上形成第一金属层。然后，可以通过对第一金属层进行图案化来形成第一栅电极1151。第一栅电极1151可以与第一半导体层中间体的一部分叠置。可以通过从第一半导体层中间体的顶部在第一半导体层中间体中掺杂杂质来形成第一半导体层1131。可以通过在第一半导体层1131的相对侧处掺杂杂质来形成漏区1133和源区1134。可以通过在第一半导体层1131的相对侧之间阻挡杂质来形成沟道区1132。
参照图8B，可以在与第一栅电极1151基本同一水平上形成第二半导体层1190，以与第一半导体层1131的至少一部分叠置。
可以在第一绝缘层1140上形成氧化物半导体层，以覆盖第一栅电极1151。然后，可以对氧化物半导体层进行图案化，以在与第一栅电极1151基本同一水平上形成第二半导体层1190。第二半导体层1190可以与第一栅电极1151间隔开。
参照图8C，可以在第二半导体层1190上形成第二栅电极1170。
可以在第一绝缘层1140上形成第二绝缘层1160，以覆盖第一栅电极1151和第二半导体层1190。可以在第二绝缘层1160上形成第二金属层。然后，可以对第二金属层进行图案化，以形成与第二半导体层1190的一部分叠置的第二栅电极1170。
参照图8D，可以在第一半导体层1131上形成第二接触孔1320。第二接触孔1320可以穿过第二半导体层1190，第二接触孔1320的一部分可以与第一半导体层1131和第二半导体层1190中的每个叠置。
可以在第二绝缘层1160上形成第三绝缘层1180，以覆盖第二栅电极1170。然后，可以通过对第一绝缘层1140、第二绝缘层1160和第三绝缘层1180进行蚀刻来形成第一接触孔1310。第一接触孔1310可以暴露第一半导体层1131的漏区1133的一部分。可以通过对第二半导体层1190以及第一绝缘层1140、第二绝缘层1160和第三绝缘层1180进行蚀刻来形成第二接触孔1320。第二接触孔1320可以暴露第二半导体层1190的第一区和第一半导体层1131的源区1134的一部分。可以通过对第二绝缘层1160和第三绝缘层1180进行蚀刻来形成第三接触孔1330。第三接触孔1330可以暴露第二半导体层1190的不同于第一区的第二区。第二接触孔1320的至少一部分可以与第一半导体层1131和第二半导体层1190中的每个叠置。因此，第一半导体层1131的至少一部分可以通过第二接触孔1320暴露，第二半导体层1190的至少一部分可以被第二接触孔1320穿透。
参照图7，可以通过填充第二接触孔1320来在第二半导体层1190上一体地形成第一电极E1和第二电极E2。
可以在第三绝缘层1180上形成第三金属层，以填充第一接触孔1310、第二接触孔1320和第三接触孔1330。然后，可以对第三金属层进行图案化，以形成第一漏电极1201、第一源电极1203、第二漏电极1205和第二源电极1207。第一漏电极1201可以通过第一接触孔1310与第一半导体层1131的漏区1133接触，第一源电极1203可以通过第二接触孔1320与第一半导体层1131的源区1134接触。第二漏电极1205可以通过第二接触孔1320与第二半导体层1190的第一区接触，第二源电极1207可以通过第三接触孔1330与第二半导体层1190的第二区接触。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极1201和第一源电极1203中的任意一个，第二薄膜晶体管20的第二电极E2可以是第二漏电极1205和第二源电极1207中的任意一个。图7示出了第一电极E1是第一源电极1203并且第二电极E2是第二漏电极1205，然而，根据第二示例性实施例的制造薄膜晶体管基底的方法不限于此。
第一电极E1和第二电极E2可以设置在第二半导体层1190上，并且可以填充第二接触孔1320以一体地形成。换言之，电连接到第一半导体层1131的第一电极E1与电连接到第二半导体层1190的第二电极E2可以不单独地形成，第一电极E1与第二电极E2可以通过填充穿过第二半导体层1190的第二接触孔1320而一体地形成。
在下文中，将参照图9描述根据第三示例性实施例的薄膜晶体管基底。将省略对根据第三示例性实施例的薄膜晶体管基底的与根据第一示例性实施例的薄膜晶体管基底的元件基本相同或类似的元件的描述。
图9是示出根据第三示例性实施例的薄膜晶体管基底的剖视图。
参照图9，根据第三示例性实施例的薄膜晶体管基底2100可以包括第一薄膜晶体管10和第二薄膜晶体管20。
第一薄膜晶体管10可以包括第一半导体层2131、第一栅电极2151和第一电极E1。在示例性实施例中，第一电极E1可以是第一薄膜晶体管10的第一漏电极2201和第一源电极2203中的任意一个。第二薄膜晶体管20可以包括第二半导体层2190、第二栅电极2153和第二电极E2。在示例性实施例中，第二电极E2可以是第二薄膜晶体管20的第二漏电极2211和第二源电极2213中的任意一个。
第一电极E1和第二电极E2可以彼此电连接。第一电极E1和第二电极E2可以彼此叠置。
在第三示例性实施例中，第一薄膜晶体管10可以对应于具有顶栅结构的共面型薄膜晶体管。然而，第三示例性实施例不限于此。在第三示例性实施例中，第二薄膜晶体管20可以对应于具有底栅结构的倒置共面型薄膜晶体管。
缓冲层2120可以设置在基底2110上。第一半导体层2131可以设置在缓冲层2120上。第一半导体层2131可以由多晶半导体形成。第一半导体层2131可以包括沟道区2132以及形成在沟道区2132的相对侧上的漏区2133和源区2134。第一绝缘层2140可以设置在缓冲层2120上。第一绝缘层2140可以覆盖第一半导体层2131。第一栅电极2151和第二栅电极2153可以设置在第一绝缘层2140上。第一栅电极2151可以与第一半导体层2131的沟道区2132叠置。第二栅电极2153可以与第一栅电极2151间隔开，并且可以与第一栅电极2151设置在基本同一水平处。第二绝缘层2160和第三绝缘层2180可以设置在第一绝缘层2140上。第二绝缘层2160和第三绝缘层2180可以覆盖第一栅电极2151和第二栅电极2153。第二绝缘层2160和第三绝缘层2180可以用作使第一漏电极2201/第一源电极2203与第一栅电极2151绝缘的绝缘中间层，并且可以用作使第二栅电极2153与第二半导体层2190绝缘的栅极绝缘层。
第二漏电极2211和第二源电极2213可以设置在第三绝缘层2180上。第二漏电极2211和第二源电极2213可以彼此间隔开。
第二半导体层2190可以设置在第三绝缘层2180上。第二半导体层2190可以覆盖第二漏电极2211和第二源电极2213。第二半导体层2190可以与第一半导体层2131的至少一部分叠置。因此，设置有第一薄膜晶体管10的区域与设置有第二薄膜晶体管20的区域可以至少部分叠置。第二半导体层2190的至少一部分可以与第二栅电极2153叠置。第二半导体层2190的第一区可以接触第二漏电极2211，第二半导体层2190的不同于第一区的第二区可以接触第二源电极2213。
图9示出了第二半导体层2190直接设置在第二漏电极2211和第二源电极2213上。然而，第三示例性实施例不限于此。覆盖第二漏电极2211和第二源电极2213的第四绝缘层可以设置在第三绝缘层2180上，第二半导体层2190可以设置在第四绝缘层上。
第一漏电极2201和第一源电极2203可以设置在第三绝缘层2180和第二半导体层2190上。具体地，第一漏电极2201可以设置在第三绝缘层2180上，并且可以通过第一接触孔2310与第一半导体层2131的漏区2133接触。此外，第一源电极2203可以设置在第二半导体层2190上，并且可以通过第二接触孔2320与第一半导体层2131的源区2134接触。
第一接触孔2310可以穿过第一绝缘层2140、第二绝缘层2160和第三绝缘层2180，并且可以暴露第一半导体层2131的漏区2133的一部分。第二接触孔2320可以穿过第一绝缘层2140、第二绝缘层2160和第三绝缘层2180，并且可以暴露第一半导体层2131的源区2134的一部分。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极2201和第一源电极2203中的一个，第二薄膜晶体管20的第二电极E2可以是第二漏电极2211和第二源电极2213中的一个。图9示出了第一电极E1和第二电极E2分别是第一源电极2203和第二漏电极2211；然而，第三示例性实施例不限于此。
第二接触孔2320可以形成在第一半导体层2131上，并且可以穿过第二半导体层2190和第二电极E2。例如，第二接触孔2320可以形成在第一半导体层2131的源区2134上，并且可以穿过第二半导体层2190中与第二电极E2叠置的区域的一部分以及第二电极E2的一部分。第一电极E1和第二电极E2可以叠置并且通过第二接触孔2320彼此接触。换言之，第一电极E1可以填充穿过第二电极E2的第二接触孔2320，因此，第一电极E1可以接触第二电极E2。
图9示出了第一源电极2203直接设置在第二半导体层2190上。然而，第三示例性实施例不限于此。覆盖第二半导体层2190的第五绝缘层可以设置在第三绝缘层2180上，第一漏电极2201和第一源电极2203可以设置在第五绝缘层上。
根据第三示例性实施例的薄膜晶体管基底2100可以包括彼此至少部分地叠置的第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20可以通过竖直形成的第二接触孔2320来电连接。因此，可以减小薄膜晶体管占据的面积。
在下文中，将参照图10A、图10B、图10C和图9来描述根据第三示例性实施例的制造薄膜晶体管基底的方法。将省略对根据第三示例性实施例的制造薄膜晶体管基底的方法的与根据第一示例性实施例的制造薄膜晶体管基底的方法的元件基本相同或类似的元件的描述。
图10A、图10B和图10C是示出根据第三示例性实施例的制造薄膜晶体管基底的方法的剖视图。
参照图10A，可以在基底2110上形成第一半导体层中间体。可以在第一半导体层中间体上形成第一栅电极2151和第二栅电极2153。可以通过在第一半导体层中间体中掺杂杂质来形成第一半导体层2131。可以在第一半导体层2131上形成第二电极E2。
可以在基底2110上形成缓冲层2120。可以在缓冲层2120上形成多晶半导体层。然后，可以对多晶半导体层进行图案化以形成第一半导体层中间体。可以在缓冲层2120上形成第一绝缘层2140，以覆盖第一半导体层中间体。可以在第一绝缘层2140上形成第一金属层。然后，可以通过对第一金属层进行图案化来形成第一栅电极2151和第二栅电极2153。第一栅电极2151可以与第一半导体层中间体的一部分叠置。可以通过从第一半导体层中间体的顶部在第一半导体层中间体中掺杂杂质来形成第一半导体层2131。可以通过在第一半导体层2131的相对侧处掺杂杂质来形成漏区2133和源区2134。可以通过在第一半导体层2131的相对侧之间阻挡杂质来形成沟道区2132。然后，可以在第一绝缘层2140上形成第二绝缘层2160和第三绝缘层2180，以覆盖第一栅电极2151和第二栅电极2153。可以在第三绝缘层2180上形成第二金属层。然后，可以对第二金属层进行图案化，以形成第二漏电极2211和第二源电极2213。
如上所述，第二薄膜晶体管20的第二电极E2可以是第二漏电极2211和第二源电极2213中的任意一个。图10A示出了第二电极E2是第二漏电极2211，然而，根据第三示例性实施例的制造薄膜晶体管基底的方法不限于此。
参照图10B，可以在第二电极E2上形成第二半导体层2190，以与第一半导体层2131的至少一部分叠置。
可以在第三绝缘层2180上形成氧化物半导体层，以覆盖第二漏电极2211和第二源电极2213。然后，可以对氧化物半导体层进行图案化，以形成第二半导体层2190。第二半导体层2190的第一区可以接触第二漏电极2211，第二半导体层2190的不同于第一区的第二区可以接触第二源电极2213。
参照图10C，可以在第一半导体层2131上形成第二接触孔2320。第二接触孔2320可以穿过第二电极E2和第二半导体层2190，第二接触孔2320的一部分可以与第一半导体层2131和第二半导体层2190中的每个叠置。
可以通过对第一绝缘层2140、第二绝缘层2160和第三绝缘层2180进行蚀刻来形成第一接触孔2310。第一接触孔2310可以暴露第一半导体层2131的漏区2133的一部分。可以通过对第一绝缘层2140、第二绝缘层2160和第三绝缘层2180进行蚀刻来形成第二接触孔2320。第二接触孔2320可以暴露第一半导体层2131的源区2134的一部分。第二接触孔2320的至少一部分可以与第一半导体层2131和第二半导体层2190中的每个叠置。因此，第一半导体层2131的至少一部分可以通过第二接触孔2320暴露，第二半导体层2190的至少一部分可以被第二接触孔2320穿透。
参照图9，可以通过填充第二接触孔2320来在第二半导体层2190上形成电连接到第二电极E2的第一电极E1。
可以在第三绝缘层2180上形成第三金属层以覆盖第二半导体层2190并填充第一接触孔2310和第二接触孔2320。然后，可以对第三金属层进行图案化，以形成第一漏电极2201和第一源电极2203。第一漏电极2201可以通过第一接触孔2310与第一半导体层2131的漏区2133接触，第一源电极2203可以通过第二接触孔2320与第一半导体层2131的源区2134接触。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极2201和第一源电极2203中的任意一个。图9示出了第一电极E1是第一源电极2203，然而，根据第三示例性实施例的制造薄膜晶体管基底的方法不限于此。
设置在第二半导体层2190上的第一电极E1可以通过填充第二接触孔2320来接触第二电极E2。换言之，第一电极E1可以填充穿过第二电极E2的第二接触孔2320，因此，第一电极E1可以接触第二电极E2。
在下文中，将参照图11描述根据第四示例性实施例的薄膜晶体管基底。将省略对根据第四示例性实施例的薄膜晶体管基底的与根据第三示例性实施例的薄膜晶体管基底的元件基本相同或类似的元件的描述。
图11是示出根据第四示例性实施例的薄膜晶体管基底的剖视图。
参照图11，根据第四示例性实施例的薄膜晶体管基底3100可以包括第一薄膜晶体管10和第二薄膜晶体管20。
第一薄膜晶体管10可以包括第一半导体层3131、第一栅电极3151和第一电极E1。在示例性实施例中，第一电极E1可以是第一薄膜晶体管10的第一漏电极3201和第一源电极3203中的任意一个。第二薄膜晶体管20可以包括第二半导体层3190、第二栅电极3170和第二电极E2。在示例性实施例中，第二电极E2可以是第二薄膜晶体管20的第二漏电极3211和第二源电极3213中的任意一个。
第一电极E1和第二电极E2可以彼此电连接。第一电极E1和第二电极E2可以彼此叠置。
在第四示例性实施例中，第一薄膜晶体管10可以对应于具有顶栅结构的共面型薄膜晶体管。然而，第四示例性实施例不限于此。在第四示例性实施例中，第二薄膜晶体管20可以对应于具有顶栅结构的交错型薄膜晶体管。
缓冲层3120可以设置在基底3110上。第一半导体层3131可以设置在缓冲层3120上。第一半导体层3131可以由多晶半导体形成。第一半导体层3131可以包括沟道区3132以及形成在沟道区3132的相对侧上的漏区3133和源区3134。第一绝缘层3140可以设置在缓冲层3120上。第一绝缘层3140可以覆盖第一半导体层3131。
第一栅电极3151、第二漏电极3211和第二源电极3213可以设置在第一绝缘层3140上。
第一栅电极3151可以与第一半导体层3131的沟道区3132叠置。第二漏电极3211和第二源电极3213可以与第一栅电极3151间隔开，并且可以与第一栅电极3151设置在基本同一水平处。第二漏电极3211和第二源电极3213可以彼此间隔开。
第二半导体层3190可以设置在第一绝缘层3140上。第二半导体层3190可以覆盖第二漏电极3211和第二源电极3213。第二半导体层3190可以与第一半导体层3131的至少一部分叠置。因此，设置有第一薄膜晶体管10的区域和设置有第二薄膜晶体管20的区域可以至少部分叠置。此外，第二半导体层3190的第一区可以接触第二漏电极3211，第二半导体层3190的不同于第一区的第二区可以接触第二源电极3213。
图11示出了第二半导体层3190直接设置在第二漏电极3211和第二源电极3213上。然而，第四示例性实施例不限于此。覆盖第二漏电极3211和第二源电极3213的附加绝缘层可以设置在第一绝缘层3140上，第二半导体层3190可以设置在附加绝缘层上。
第二绝缘层3160可以设置在第一绝缘层3140上。第二绝缘层3160可以覆盖第一栅电极3151和第二半导体层3190。第二绝缘层3160可以用作使第一漏电极3201/第一源电极3203与第一栅电极3151绝缘的绝缘中间层，并且可以用作使第二栅电极3170与第二半导体层3190绝缘的栅极绝缘层。
第二栅电极3170可以设置在第二绝缘层3160上。第二栅电极3170可以与第二半导体层3190的至少一部分叠置。
第三绝缘层3180可以设置在第二绝缘层3160上。第三绝缘层3180可以覆盖第二栅电极3170。第三绝缘层3180可以用作使第一漏电极3201/第一源电极3203与第一栅电极3151绝缘的绝缘中间层。
第一漏电极3201和第一源电极3203可以设置在第三绝缘层3180上。具体地，第一漏电极3201可以设置在第三绝缘层3180上，并且可以通过第一接触孔3310与第一半导体层3131的漏区3133接触。此外，第一源电极3203可以设置在第三绝缘层3180上，并且可以通过第二接触孔3320与第一半导体层3131的源区3134接触。
第一接触孔3310可以穿过第一绝缘层3140、第二绝缘层3160和第三绝缘层3180，并且可以暴露第一半导体层3131的漏区3133的一部分。第二接触孔3320可以穿过第一绝缘层3140、第二绝缘层3160和第三绝缘层3180，并且可以暴露第一半导体层3131的源区3134的一部分。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极3201和第一源电极3203中的一个，第二薄膜晶体管20的第二电极E2可以是第二漏电极3211和第二源电极3213中的一个。图11示出了第一电极E1和第二电极E2分别是第一源电极3203和第二漏电极3211；然而，第四示例性实施例不限于此。
第二接触孔3320可以形成在第一半导体层3131上，并且可以穿过第二半导体层3190和第二电极E2。例如，第二接触孔3320可以形成在第一半导体层3131的源区3134上，并且可以穿过第二半导体层3190中与第二电极E2叠置的区域的一部分以及第二电极E2的一部分。第一电极E1和第二电极E2可以叠置并且通过第二接触孔3320彼此接触。换言之，第一电极E1可以填充穿过第二电极E2的第二接触孔3320，因此，第一电极E1可以接触第二电极E2。
根据第四示例性实施例的薄膜晶体管基底3100可以包括彼此至少部分地叠置的第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20可以通过竖直形成的第二接触孔3320来电连接。因此，可以减小薄膜晶体管占据的面积。
在下文中，将参照图12A、图12B、图12C、图12D和图11描述根据第四示例性实施例的制造薄膜晶体管基底的方法。将省略对根据第四示例性实施例的制造薄膜晶体管基底的方法的与根据第三示例性实施例的制造薄膜晶体管基底的方法的元件基本相同或类似的元件的描述。
图12A、图12B、图12C和图12D是示出根据第四示例性实施例的制造薄膜晶体管基底的方法的剖视图。
参照图12A，可以在基底3110上形成第一半导体层中间体。可以在第一半导体层中间体上形成第一栅电极3151。可以通过在第一半导体层中间体中掺杂杂质来形成第一半导体层3131。可以在第一半导体层3131上与第一栅电极3151在基本同一水平处形成第二电极E2。
可以在基底3110上形成缓冲层3120。可以在缓冲层3120上形成多晶半导体层。然后，可以对多晶半导体层进行图案化，以形成第一半导体层中间体。可以在缓冲层3120上形成第一绝缘层3140，以覆盖第一半导体层中间体。可以在第一绝缘层3140上形成第一金属层。然后，可以通过对第一金属层进行图案化来形成第一栅电极3151。第一栅电极3151可以与第一半导体层中间体的一部分叠置。可以通过从第一半导体层中间体的顶部在第一半导体层中间体中掺杂杂质来形成第一半导体层3131。可以通过在第一半导体层3131的相对侧处掺杂杂质来形成漏区3133和源区3134。可以通过在第一半导体层3131的相对侧之间阻挡杂质来形成沟道区3132。可以在第一绝缘层3140上形成第二金属层，以覆盖第一栅电极3151。然后，可以对第二金属层进行图案化，以形成与第一栅电极3151基本同一水平处的第二漏电极3211和第二源电极3213。
如上所述，第二薄膜晶体管20的第二电极E2可以是第二漏电极3211和第二源电极3213中的任意一个。图12A示出了第二电极E2是第二漏电极3211，然而，根据第四示例性实施例的制造薄膜晶体管基底的方法不限于此。
参照图12B，可以在第二电极E2上形成第二半导体层3190，以与第一半导体层3131的至少一部分叠置。
可以在第一绝缘层3140上形成氧化物半导体层，以覆盖第二漏电极3211和第二源电极3213。然后，可以对氧化物半导体层进行图案化，以形成第二半导体层3190。第二半导体层3190的第一区可以接触第二漏电极3211，第二半导体层3190的不同于第一区的第二区可以接触第二源电极3213。
参照图12C，可以在第二半导体层3190上形成第二栅电极3170。
可以在第一绝缘层3140上形成第二绝缘层3160，以覆盖第一栅电极3151和第二半导体层3190。可以在第二绝缘层3160上形成第三金属层。然后，可以对第三金属层进行图案化，以形成与第二半导体层3190的一部分叠置的第二栅电极3170。
参照图12D，可以在第一半导体层3131上形成第二接触孔3320。第二接触孔3320可以穿过第二半导体层3190，第二接触孔3320的一部分可以与第一半导体层3131和第二半导体层3190中的每个叠置。
可以在第二绝缘层3160上形成第三绝缘层3180，以覆盖第二栅电极3170。然后，可以通过对第一绝缘层3140、第二绝缘层3160和第三绝缘层3180进行蚀刻来形成第一接触孔3310。第一接触孔3310可以暴露第一半导体层3131的漏区3133的一部分。可以通过对第二半导体层3190、第二漏电极3211以及第一绝缘层3140、第二绝缘层3160和第三绝缘层3180进行蚀刻来形成第二接触孔3320。第二接触孔3320可以暴露第一半导体层3131的源区3134的一部分。第二接触孔3320的至少一部分可以与第一半导体层3131和第二半导体层3190中的每个叠置。因此，第一半导体层3131的至少一部分可以通过第二接触孔3320暴露，第二半导体层3190的至少一部分可以被第二接触孔3320穿透。
参照图11，可以通过填充第二接触孔3320来在第二半导体层3190上形成电连接到第二电极E2的第一电极E1。
可以在第三绝缘层3180上形成第四金属层，以填充第一接触孔3310和第二接触孔3320。然后，可以对第四金属层进行图案化，以形成第一漏电极3201和第一源电极3203。第一漏电极3201可以通过第一接触孔3310与第一半导体层3131的漏区3133接触，第一源电极3203可以通过第二接触孔3320与第一半导体层3131的源区3134接触。
如上所述，第一薄膜晶体管10的第一电极E1可以是第一漏电极3201和第一源电极3203中的任意一个。图11示出了第一电极E1是第一源电极3203，然而，根据第四示例性实施例的制造薄膜晶体管基底的方法不限于此。
第一电极E1可以通过填充设置在第二半导体层3190上的第二接触孔3320来与第二电极E2接触。换言之，第一电极E1可以填充穿过第二电极E2的第二接触孔3320，因此，第一电极E1可以接触第二电极E2。
图13是示出根据一些示例性实施例的薄膜晶体管基底的像素的电路图。
参照图13，根据一些示例性实施例的像素PX可以包括像素电路PC和有机发光元件OLED。像素电路PC可以包括至少一个晶体管和至少一个电容器。像素电路PC可以从设置在显示区域DA中的布线接收信号，并且可以将驱动电流传输到有机发光元件OLED。有机发光元件OLED可以发射具有与驱动电流的电平或持续时间对应的亮度的光。
在示例性实施例中，像素电路PC可以包括两个晶体管TR1和TR2以及一个电容器Cst。然而，本公开不限于此，像素电路PC可以包括一个、三个或更多个晶体管以及两个或更多个电容器。包括在像素电路PC中的第一晶体管TR1和第二晶体管TR2可以基于从数据线DL、扫描线SL、驱动电压线VDL和共电压线VSL传输的信号，来将驱动电流传输到有机发光元件OLED。然而，根据一些示例性实施例的像素电路PC的结构和/或构造不限于图13中示出的像素电路PC。
在示例性实施例中，对应于驱动晶体管的第一晶体管TR1可以包括由多晶半导体形成的半导体层，对应于开关晶体管的第二晶体管TR2可以包括由氧化物半导体形成的半导体层。但是，本公开不限于此。
像素电路PC可以包括晶体管的栅电极和晶体管的源/漏电极彼此连接的节点。例如，像素电路PC可以包括第一晶体管TR1的栅电极和第二晶体管TR2的源/漏电极彼此连接的第四节点N4。此外，如图2中示出的，根据示例性实施例的包括在像素PX中的像素电路PC可以包括第一晶体管TR1的栅电极和第二晶体管TR2的源/漏电极彼此连接的第三节点N3。
在下文中，将参照图14和图15描述根据第五示例性实施例的薄膜晶体管基底。将省略对根据第五示例性实施例的薄膜晶体管基底的与根据第一示例性实施例的薄膜晶体管基底的元件基本相同或类似的元件的描述。
图14是示出图13中的像素电路的节点的布局图。图15是示出根据第五示例性实施例的薄膜晶体管基底的剖视图。例如，图14可以示出图13中的像素电路PC的第四节点N4。图15可以示出沿图14中的线XV-XV'截取的薄膜晶体管基底。
参照图14和图15，根据第五示例性实施例的薄膜晶体管基底4100可以包括第一薄膜晶体管10和第二薄膜晶体管20。
第一薄膜晶体管10可以包括第一半导体层4131和第一栅电极4151。第二薄膜晶体管20可以包括第二半导体层4190、第二栅电极4153和第三电极E3。在示例性实施例中，第三电极E3可以是第二薄膜晶体管20的第二漏电极4205和第二源电极4207中的任意一个。
第一栅电极4151和第三电极E3可以彼此电连接。第一栅电极4151和第三电极E3可以彼此叠置。
缓冲层4120可以设置在基底4110上。第一半导体层4131可以设置在缓冲层4120上。第一半导体层4131可以由多晶半导体形成。第一半导体层4131可以包括沟道区4132以及形成在沟道区4132的相对侧上的漏区4133和源区4134。第一绝缘层4140可以设置在缓冲层4120上。第一绝缘层4140可以覆盖第一半导体层4131。第一栅电极4151和第二栅电极4153可以设置在第一绝缘层4140上。第一栅电极4151可以与第一半导体层4131的沟道区4132叠置。第二栅电极4153可以与第一栅电极4151间隔开，并且可以与第一栅电极4151设置在基本同一水平处。第二绝缘层4160和第三绝缘层4180可以设置在第一绝缘层4140上。第二绝缘层4160和第三绝缘层4180可以覆盖第一栅电极4151和第二栅电极4153。第二半导体层4190可以设置在第三绝缘层4180上。第二半导体层4190可以与第一半导体层4131的至少一部分叠置。第二半导体层4190可以由氧化物半导体形成。第一漏电极4201、第一源电极4203、第二漏电极4205和第二源电极4207可以设置在第三绝缘层4180和第二半导体层4190上。第一漏电极4201通过第一接触孔4310与第一半导体层4131的漏区4133接触，第一源电极4203通过第二接触孔4320与第一半导体层4131的源区4134接触。
如上所述，第二薄膜晶体管20的第三电极E3可以是第二漏电极4205和第二源电极4207中的一个。图15示出了第三电极E3是第二漏电极4205；然而，第五示例性实施例不限于此。
根据第五示例性实施例的薄膜晶体管基底4100还可以包括第三接触孔4330。第三接触孔4330可以形成在第一栅电极4151上，并且可以穿过第二半导体层4190。例如，第三接触孔4330可以穿过第二半导体层4190中与第三电极E3叠置的区域的一部分。第三电极E3可以设置在第二半导体层4190上，并且可以填充第三接触孔4330，以与第一栅电极4151接触。换言之，第一栅电极4151和第三电极E3可以叠置并且通过第三接触孔4330接触。
根据第五示例性实施例的薄膜晶体管基底4100可以包括彼此至少部分地叠置的第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20可以通过竖直形成的第三接触孔4330电连接。因此，可以减小薄膜晶体管占据的面积。
在下文中，将参照图16描述根据第六示例性实施例的薄膜晶体管基底。将省略对根据第六示例性实施例的薄膜晶体管基底的与根据第五示例性实施例的薄膜晶体管基底的元件基本相同或类似的元件的描述。
图16是示出根据第六示例性实施例的薄膜晶体管基底的剖视图。
参照图16，根据第六示例性实施例的薄膜晶体管基底5100可以包括第一薄膜晶体管10和第二薄膜晶体管20。
第一薄膜晶体管10可以包括第一半导体层5131和第一栅电极5151。第二薄膜晶体管20可以包括第二半导体层5190、第二栅电极5153和第三电极E3。在示例性实施例中，第三电极E3可以是第二薄膜晶体管20的第二漏电极5211和第二源电极5213中的任意一个。
第一栅电极5151和第三电极E3可以彼此电连接。第一栅电极5151和第三电极E3可以彼此叠置。
缓冲层5120可以设置在基底5110上。第一半导体层5131可以设置在缓冲层5120上。第一半导体层5131可以由多晶半导体形成。第一半导体层5131可以包括沟道区5132以及形成在沟道区5132的相对侧上的漏区5133和源区5134。第一绝缘层5140可以设置在缓冲层5120上。第一绝缘层5140可以覆盖第一半导体层5131。第一栅电极5151和第二栅电极5153可以设置在第一绝缘层5140上。第一栅电极5151可以与第一半导体层5131的沟道区5132叠置。第二栅电极5153可以与第一栅电极5151间隔开，并且可以与第一栅电极5151设置在基本同一水平处。第二绝缘层5160和第三绝缘层5180可以设置在第一绝缘层5140上。第二绝缘层5160和第三绝缘层5180可以覆盖第一栅电极5151和第二栅电极5153。第二漏电极5211和第二源电极5213可以设置在第三绝缘层5180上。第二半导体层5190可以设置在第三绝缘层5180上，以覆盖第二漏电极5211和第二源电极5213。第二半导体层5190可以与第一半导体层5131的至少一部分叠置。第二半导体层5190的至少一部分可以与第二栅电极5153叠置。此外，第二半导体层5190的第一区可以接触第二漏电极5211，第二半导体层5190的与第一区不同的第二区可以接触第二源电极5213。通过第一接触孔5310与第一半导体层5131的漏区5133接触的第一漏电极5201以及第一源电极(未示出)可以设置在第三绝缘层5180上。
如上所述，第二薄膜晶体管20的第三电极E3可以是第二漏电极5211和第二源电极5213中的一个。图16示出了第三电极E3是第二漏电极5211；然而，第六示例性实施例不限于此。
根据第六示例性实施例的薄膜晶体管基底5100还可以包括第三接触孔5330和辅助电极5221。
第三接触孔5330可以形成在第一栅电极5151上，并且可以穿过第二半导体层5190和第三电极E3。例如，第三接触孔5330可以穿过第二半导体层5190中的与第三电极E3叠置的区域的一部分。辅助电极5221可以设置在第二半导体层5190上，并且可以填充第三接触孔5330以与第一栅电极5151和第三电极E3接触。换言之，第一栅电极5151和第三电极E3可以叠置并通过填充第三接触孔5330的辅助电极5221来接触。
根据第六示例性实施例的薄膜晶体管基底5100可以包括彼此至少部分地叠置的第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20可以通过填充竖直形成的第三接触孔5330的辅助电极5221电连接。因此，可以减小薄膜晶体管占据的面积。
图17是示出根据一些示例性实施例的薄膜晶体管基底的像素的电路图。
参照图17，根据一些示例性实施例的像素PX可以包括像素电路PC和有机发光元件OLED。像素电路PC可以包括至少一个晶体管和至少一个电容器。像素电路PC可以从设置在显示区域DA中的布线接收信号，并且可以将驱动电流传输到有机发光元件OLED。有机发光元件OLED可以发射具有与驱动电流的电平或持续时间对应的亮度的光。
在示例性实施例中，像素电路PC可以包括三个晶体管TR1、TR2和TR3以及一个电容器Cst。然而，本公开不限于此，像素电路PC可以包括一个、两个、四个或更多个晶体管以及两个或更多个电容器。包括在像素电路PC中的第一晶体管TR1、第二晶体管TR2和第三晶体管TR3可以基于从数据线DL、扫描线SL、驱动电压线VDL和共电压线VSL传输的信号，来将驱动电流传输到有机发光元件OLED。然而，根据示例性实施例的像素电路PC的结构和/或构造不限于图17中示出的像素电路PC。
第二晶体管TR2和第三晶体管TR3可以用作单个开关元件，其中，第二晶体管TR2和第三晶体管TR3可以响应于从扫描线SL供应的扫描信号而同时导通。第二晶体管TR2的源/漏电极和第三晶体管TR3的源/漏电极可以彼此电连接。
在示例性实施例中，第二晶体管TR2和第三晶体管TR3可以分别包括由多晶半导体形成的半导体层和由氧化物半导体形成的半导体层。氧化物半导体的截止(OFF)电流可以相对较低。因此，当氧化物半导体应用于其OFF状态明显长于ON状态的开关元件时，在待机模式下或在低速驱动模式(或低频驱动模式)期间可以减小功耗。因此，就功耗而言，第二晶体管TR2和第三晶体管TR3中的任意一个可以有利地包括具有低截止电流的氧化物半导体。此外，就响应速度和驱动可靠性而言，第二晶体管TR2和第三晶体管TR3中的任意一个可以有利地包括具有高电子迁移率的多晶半导体。
图18是示出图17中的像素的布局图。
参照图18，图17中示出的第二晶体管TR2和第三晶体管TR3可以分别实施为根据第一示例性实施例的薄膜晶体管基底100的第一薄膜晶体管10和第二薄膜晶体管20。然而，本公开不限于此。图17中示出的第二晶体管TR2和第三晶体管TR3可以分别实施为根据第二示例性实施例的薄膜晶体管基底1100的第一薄膜晶体管10和第二薄膜晶体管20、根据第三示例性实施例的薄膜晶体管基底2100的第一薄膜晶体管10和第二薄膜晶体管20或者根据第四示例性实施例的薄膜晶体管基底3100的第一薄膜晶体管10和第二薄膜晶体管20。
根据本公开的示例性实施例的薄膜晶体管基底可以应用于包括在计算机、笔记本电脑、移动电话、智能电话、智能平板、PMP、PDA或MP3播放器等中的显示装置。
尽管已经参照附图描述了根据本公开的示例性实施例的薄膜晶体管基底和制造薄膜晶体管基底的方法，但是所示出的实施例是示例，并且在不脱离所附权利要求书中描述的本公开的技术精神的情况下，可以由本相关技术领域的普通技术人员来修改和改变所示出的实施例。

Claims (12)

1.一种薄膜晶体管基底，所述薄膜晶体管基底包括：
第一薄膜晶体管，设置在基底上，所述第一薄膜晶体管包括第一半导体层、第一栅电极和第一电极；
第二薄膜晶体管，包括第二栅电极、电连接到所述第一电极的第二电极以及设置在所述第一半导体层上并且与所述第一半导体层的至少一部分叠置的第二半导体层；以及
接触孔，形成在所述第一半导体层上并且穿过所述第二半导体层，所述接触孔的至少一部分分别与所述第一半导体层和所述第二半导体层叠置，
其中，所述第二电极与所述第一电极叠置，并且所述第一电极和所述第二电极通过所述接触孔电连接，
其中，所述第一电极是所述第一薄膜晶体管的源电极和漏电极中的一个，并且
其中，所述第二电极是所述第二薄膜晶体管的源电极和漏电极中的一个。
2.根据权利要求1所述的薄膜晶体管基底，其中，所述第一半导体层由多晶半导体形成。
3.根据权利要求1所述的薄膜晶体管基底，其中，所述第二半导体层由氧化物半导体形成。
4.根据权利要求1所述的薄膜晶体管基底，其中，所述第一栅电极设置在所述第一半导体层和所述第一电极之间。
5.根据权利要求1所述的薄膜晶体管基底，其中，所述第一电极和所述第二电极设置在所述第二半导体层上并且通过填充所述接触孔而一体地形成。
6.根据权利要求1所述的薄膜晶体管基底，其中，所述接触孔进一步穿过所述第二电极，并且
其中，所述第一电极设置在所述第二半导体层上并且通过填充所述接触孔来接触所述第二电极。
7.根据权利要求6所述的薄膜晶体管基底，其中，所述第二电极设置在所述第一半导体层和所述第二半导体层之间。
8.一种薄膜晶体管基底，所述薄膜晶体管基底包括：
第一薄膜晶体管，设置在基底上，所述第一薄膜晶体管包括第一半导体层和第一栅电极；
第二薄膜晶体管，包括第二栅电极、电连接到所述第一栅电极的第一电极以及设置在所述第一半导体层上并且与所述第一半导体层的至少一部分叠置的第二半导体层；以及
接触孔，形成在所述第一栅电极上并且穿过所述第二半导体层，所述接触孔的至少一部分分别与所述第一栅电极和所述第二半导体层叠置，
其中，所述第一电极与所述第一栅电极叠置，并且所述第一栅电极和所述第一电极通过所述接触孔电连接，并且
其中，所述第一电极是所述第二薄膜晶体管的源电极和漏电极中的一个。
9.根据权利要求8所述的薄膜晶体管基底，其中，所述第一栅电极设置在所述第一半导体层和所述第一电极之间。
10.根据权利要求8所述的薄膜晶体管基底，其中，所述第一电极设置在所述第二半导体层上并且通过填充所述接触孔来接触所述第一栅电极。
11.根据权利要求8所述的薄膜晶体管基底，所述薄膜晶体管基底还包括：
辅助电极，设置在所述第二半导体层上，所述辅助电极通过填充所述接触孔来电连接到所述第一栅电极和所述第一电极，
其中，所述接触孔进一步穿过所述第一电极。
12.根据权利要求11所述的薄膜晶体管基底，其中，所述第一电极设置在所述第一半导体层和所述第二半导体层之间。
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