KR101275758B1 - 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법 - Google Patents
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Abstract
복수개의 적층된 트랜지스터들을 구비하는 반도체 소자가 제공된다. 상기 반도체 소자는 반도체 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 형성된 상부 채널 바디 패턴을 구비한다. 상기 상부 채널 바디 패턴 내에 소오스 영역 및 드레인 영역이 제공되고, 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 상부 채널 바디 패턴 상에 비금속 전송 게이트 전극이 배치된다. 상기 비금속 전송 게이트 전극, 상기 상부 채널 바디 패턴 및 상기 하부 절연막은 중간 절연막으로 덮여지고, 상기 중간 절연막 내에 상기 비금속 전송 게이트 전극의 적어도 상부면과 접촉하는 금속 워드라인이 배치된다. 상기 금속 워드라인의 측벽 상에 절연성 스페이서가 제공되고, 상기 중간 절연막 및 상기 하부 절연막 내에 상기 상부 채널 바디 패턴 내의 상기 소오스 영역과 접촉하는 금속 노드 플러그가 배치된다. 상기 반도체 소자의 제조방법 또한 제공된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 반도체 기판을 채널 바디층으로 사용하여 형성되는 복수개의 벌크 트랜지스터들을 구비한다. 따라서, 상기 반도체 소자의 집적도를 증가시키기 위해서는 상기 벌크 트랜지스터들의 크기를 감소시켜야 한다. 상기 벌크 트랜지스터들은 사진공정 및 이에 사용되는 노광장비의 개발과 함께 지속적으로 축소되어 왔다. 그러나, 사진공정 및 노광장비의 개발에도 불구하고, 반도체 기판에 2차원적으로 배열된 벌크 트랜지스터들을 구비하는 반도체 소자의 집적도를 증가시키는 데에는 한계가 있다.
최근에, 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자가 미국특허 제6,429,484호에 "다중 활성층 구조 및 이를 제조하는 방법(Multiple Active Structure and Method of Making Such a Structure)"라는 제목으로 유(Yu)에 의해 개시된 바 있다. 유(Yu)에 따르면, 에스오아이(SOI; Silicon On Insulator) 기판 상에 적어도 하나의 박막 트랜지스터가 적층된다. 따라서, 제한된 평면적 내에 형성되는 트랜지스터들의 개수를 증가시키어 반도체 소자의 집적도를 개선시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 기판 상에 적층된 트랜지스터들의 구동능력을 개선시키기에 적합한 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 기판 상에 적층된 트랜지스터들의 구동능력을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 적층된 박막 트랜지스터들을 구비하는 반도체 소자가 제공된다. 상기 반도체 소자는 반도체 기판 상에 형성된 하부 절연막 및 상기 하부 절연막 상에 형성된 상부 채널 바디 패턴을 구비한다. 상기 상부 채널 바디 패턴 내에 소오스 영역 및 드레인 영역이 제공되고, 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 상부 채널 바디 패턴 상에 비금속 전송 게이트 전극이 배치된다. 상기 비금속 전송 게이트 전극, 상기 상부 채널 바디 패턴 및 상기 하부 절연막은 중간 절연막으로 덮여지고, 상기 중간 절연막 내에 상기 비금속 전송 게이트 전극의 적어도 상부면과 접촉하는 금속 워드라인이 배치된다. 상기 금속 워드라인의 측벽 상에 절연성 스페이서가 제공되고, 상기 중간 절연막 및 상기 하부 절연막 내에 상기 상부 채널 바디 패턴 내의 상기 소오스 영역과 접촉하는 금속 노드 플러그가 배치된다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는 상기 반도체 기판에 형성 된 벌크 트랜지스터 및 상기 하부 절연막 내에 배치된 하부 박막 트랜지스터를 더 포함할 수 있다. 이 경우에, 상기 금속 노드 플러그는 연장하여 상기 하부 박막 트랜지스터의 드레인 영역 및 상기 벌크 트랜지스터의 드레인 영역에 접촉할 수 있다.
다른 실시예들에서, 상기 비금속 전송 게이트 전극은 폴리실리콘막일 수 있다.
또 다른 실시예들에서, 상기 금속 워드라인 및 상기 금속 노드 플러그는 텅스텐막일 수 있다.
또 다른 실시예들에서, 상기 금속 워드라인의 상부면은 상기 금속 노드 플러그의 상부면보다 높은 레벨에 위치할 수 있다. 이 경우에, 상기 절연성 스페이서의 폭의 2배 및 상기 금속 워드라인의 폭의 합은 상기 비금속 전송 게이트 전극의 폭보다 클 수 있고, 상기 금속 워드라인은 상기 비금속 전송 게이트 전극의 상부면 및 적어도 일 측벽과 접촉할 수 있다.
또 다른 실시예들에서, 상기 금속 워드라인의 상부면은 상기 금속 노드 플러그의 상부면보다 낮은 레벨에 위치할 수 있다. 이 경우에, 상기 절연성 스페이서의 폭의 2배 및 상기 금속 워드라인의 폭의 합은 상기 비금속 전송 게이트 전극의 폭과 동일할 수 있고, 상기 금속 워드라인은 상기 비금속 전송 게이트 전극과 자기정렬될 수 있다.
또 다른 실시예들에서, 상기 반도체 소자는 상기 중간 절연막 상에 배치된 접지선, 전원선 및 비트라인을 더 포함할 수 있다. 이 경우에, 상기 비트라인은 상 기 상부 채널 바디 패턴 내의 상기 드레인 영역과 전기적으로 접속될 수 있다.
본 발명의 다른 실시예에 따르면, 적층된 박막 트랜지스터들을 구비하는 반도체 소자의 제조방법이 제공된다. 상기 방법은 반도체 기판 상에 하부 절연막을 형성하는 것과, 상기 하부 절연막 상에 상부 채널 바디 패턴을 형성하는 것을 포함한다. 상기 상부 채널 바디 패턴의 상부를 가로지르는 전송 게이트 패턴을 형성한다. 상기 전송 게이트 패턴은 비금속 전송 게이트 전극을 구비하도록 형성된다. 상기 전송 게이트 패턴을 이온주입 마스크로 사용하여 상기 상부 채널 바디 패턴 내로 불순물 이온들을 주입하여 소오스 영역 및 드레인 영역을 형성한다. 상기 전송 게이트 패턴, 상기 상부 채널 바디 패턴 및 상기 하부 절연막 상에 중간 절연막을 형성하고, 상기 중간 절연막 내에 상기 상부 채널 바디 패턴 내의 상기 소오스 영역과 접촉하는 금속 노드 플러그를 형성한다. 상기 중간 절연막 내에 상기 비금속 전송 게이트 전극의 상부면과 접촉하는 금속 워드라인 및 상기 금속 워드라인의 측벽을 덮는 절연성 스페이서를 형성한다.
본 발명의 실시예들에서, 상기 비금속 전송 게이트 전극은 폴리실리콘막으로 형성할 수 있다.
다른 실시예들에서, 상기 금속 노드 플러그 및 상기 금속 워드라인은 텅스텐막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 금속 노드 플러그를 형성하는 것은 상기 금속 워드라인 및 상기 절연성 스페이서를 형성하기 전에 진행될 수 있다. 이 경우에, 상기 중간 절연막은 제1 및 제2 중간 절연막을 차례로 적층시키어 형성할 수 있다. 또한, 상기 금속 노드 플러그를 형성하는 것은 상기 제2 중간 절연막을 형성하기 전에 상기 제1 중간 절연막 및 상기 하부 절연막을 관통하여 상기 상부 채널 바디 패턴 내의 상기 소오스 영역을 노출시키는 노드 콘택홀을 형성하는 것과, 상기 노드 콘택홀 내에 그리고 상기 제1 중간 절연막 상에 노드 금속막을 형성하는 것과, 상기 노드 금속막을 평탄화시키어 상기 제1 중간 절연막의 상부면을 노출시키는 것을 포함할 수 있다. 이에 더하여, 상기 금속 워드라인 및 상기 절연성 스페이서를 형성하는 것은 상기 제1 및 제2 중간 절연막들을 패터닝하여 상기 비금속 전송 게이트 전극의 적어도 상부면을 노출시키는 라인 형태의 그루브를 형성하는 것과, 상기 그루브의 측벽 상에 절연성 스페이서를 형성하는 것과, 상기 절연성 스페이서에 의해 둘러싸여진 상기 그루브 내에 그리고 상기 제2 중간 절연막 상에 워드라인 금속막을 형성하는 것과, 상기 워드라인 금속막을 평탄화시키어 상기 제2 중간 절연막의 상부면을 노출시키는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 금속 노드 플러그를 형성하는 것은 상기 금속 워드라인 및 상기 절연성 스페이서를 형성한 후에 진행될 수 있다. 이 경우에, 상기 전송 게이트 패턴은 상기 비금속 전송 게이트 전극 및 상기 비금속 전송 게이트 전극 상에 적층된 게이트 캐핑 패턴을 구비하도록 형성될 수 있다. 또한, 상기 중간 절연막을 형성하는 것은 상기 전송 게이트 패턴을 갖는 기판 상에 상기 게이트 캐핑 패턴의 상부면을 노출시키는 제1 중간 절연막을 형성하는 것과, 상기 노출된 게이트 캐핑 패턴 및 상기 제1 중간 절연막을 덮는 제2 중간 절연막을 형성하는 것을 포함할 수 있다. 이에 더하여, 상기 금속 워드라인 및 상기 절연성 스페이서를 형성하는 것은 상기 제2 중간 절연막을 형성하기 전에 상기 노출된 게이트 캐핑 패턴을 제거하여 상기 비금속 전송 게이트 전극의 상부면을 노출시키는 라인 형태의 그루브를 형성하는 것과, 상기 그루브의 측벽 상에 절연성 스페이서를 형성하는 것과, 상기 절연성 스페이서에 의해 둘러싸여진 상기 그루브 내에 그리고 상기 제1 중간 절연막 상에 워드라인 금속막을 형성하는 것과, 상기 워드라인 금속막을 평탄화시키어 상기 제1 중간 절연막의 상부면을 노출시키는 것을 포함할 수 있다. 더 나아가서, 상기 금속 노드 플러그를 형성하는 것은 상기 제2 중간 절연막, 상기 제1 중간 절연막 및 상기 하부 절연막을 관통하여 상기 상부 채널 바디 패턴 내의 상기 소오스 영역을 노출시키는 노드 콘택홀을 형성하는 것과, 상기 노드 콘택홀 내에 그리고 상기 제2 중간 절연막 상에 노드 금속막을 형성하는 것과, 상기 노드 금속막을 평탄화시키어 상기 제2 중간 절연막의 상부면을 노출시키는 것을 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 전송 트랜지스터의 역할을 하는 박막 트랜지스터의 게이트 전극을 비금속 도전성 물질막으로 형성한다. 따라서, 상기 전송 게이트 전극을 패터닝하기 위한 식각 공정 동안 상기 전송 트랜지스터의 바디 패턴에 가해지는 식각 손상을 감소시킬 수 있다. 또한, 상기 전송 게이트 전극 상에 라인 형태의 금속 배선을 추가로 형성하여 상기 워드라인의 전기적 저항을 감소시킬 수 있다. 그 결과, 상기 전송 게이트 전극에 인가되는 전기적 신호의 지연 시간을 감소시키어 상기 전송 트랜지스터의 동작 속도를 개선시킬 수 있 다. 더 나아가서, 상기 전송 게이트 전극 상에 적층되는 금속 워드라인의 측벽 상에 절연성 스페이서가 제공된다. 따라서, 상기 절연성 스페이서는 상기 금속 워드라인 및 이에 인접한 금속 노드 플러그 사이의 전기적 단락(electrical shortage)을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들이 적용될 수 있는 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)를 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게 이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상기 제1 구동 트랜지스터(TD1), 제1 부하 트랜지스터(TL1) 및 제1 전송 트랜지스터(TT1)는 제1 하프 셀(H1)을 구성하고, 상기 제2 구동 트랜지스터(TD2), 제2 부하 트랜지스터(TL2) 및 제2 전송 트랜지스터(TT2)는 제2 하프 셀(H2)을 구성한다.
상술한 씨모스 에스램 셀은 고저항 에스램 셀(high load resistor SRAM cell)에 비하여 적은 대기 전류(small stand-by current)와 아울러서 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 상기 씨모스 에스램 셀은 낮은 전원전압(low power voltage)이 요구되는 고성능 에스램에 널리 채택되고 있다. 특히, 상기 전송 트랜지스터들(TT1, TT2) 및 상기 부하 트랜지스터들(TL1, TL2)이 상기 구동 트랜지스터들(TD1, TD2) 상에 적층된다면, 에스램 소자의 집적도가 현저히 증가될 수 있다. 이 경우에, 상기 구동 트랜지스터들(TD1, TD2)은 반도체 기판에 형성된 벌크 트랜지스터들일 수 있고, 상기 적층된 전송 트랜지스터들(TT1, TT2) 및 부하 트랜지스터들(TL1, TL2)은 박막 트랜지스터들일 수 있다.
상기 박막 트랜지스터 씨모스 에스램 셀이 반도체 기판에 형성된 6개의 벌크 트랜지스터들로 구성된 벌크 씨모스 에스램 셀의 부하 트랜지스터들로 사용되는 P채널 벌크 트랜지스터들에 상응하는 전기적인 특성을 갖는 고성능 P채널 박막 트랜 지스터들(high performance P-channel thin film transistors)을 구비한다면, 상기 박막 트랜지스터 씨모스 에스램 셀은 상기 벌크 씨모스 에스램 셀에 비하여 집적도(integration density) 및 래치업 면역성(latch-up immunity) 등의 측면에서 우수한 장점들을 갖는다.
상기 고성능 P채널 박막 트랜지스터를 구현하기 위해서는, 상기 박막 트랜지스터가 단결정 반도체층으로 이루어진 바디 패턴에 형성되어야 한다. 또한, 도 1에 보여진 상기 제1 및 제2 노드들(N1, N2)에서 저항성 접촉(ohmic contact)이 형성되어야 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 에스램 셀의 일 부분을 도시한 단면도이다. 구체적으로, 도 2는 도 1의 제1 하프 셀(H1)에 상응하는 단면도이다. 도 1의 제2 하프 셀(H2)의 구조는 제1 하프 셀(H1)의 구조와 유사하므로 제2 하프 셀(H2)의 구조에 대한 설명은 본 실시예에서 생략하기로 한다.
도 2를 참조하면, 반도체 기판(1) 소정영역에 소자분리막(3)이 제공되어 활성영역(3a)을 한정한다. 상기 반도체 기판(1)은 단결정 반도체기판일 수 있다. 예를 들면, 상기 반도체 기판(1)은 단결정 실리콘 기판일 수 있다. 상기 활성영역(3a) 내에 제1 소오스 영역(9s) 및 제1 드레인 영역(9d)이 제공된다. 상기 제1 소오스 영역(9s) 및 제1 드레인 영역(9d) 사이의 채널 영역 상에 제1 게이트 절연막(5) 및 제1 구동 게이트 전극(7a)이 차례로 적층된다. 이에 더하여, 상기 제1 드레인 영역(9d)에 인접한 상기 소자분리막(3) 상에 제2 구동 게이트 전극(7b)의 일부(연장부)가 배치될 수 있다. 상기 제1 구동 게이트 전극(7a), 제1 소오스 영 역(9s) 및 제1 드레인 영역(9d)은 도 1에 도시된 제1 구동 트랜지스터(TD1)를 구성하고, 상기 제2 구동 게이트 전극(7b)은 도 1의 제2 구동 트랜지스터(TD2)의 게이트 전극에 해당한다. 상기 제1 구동 트랜지스터(TD1)는 N채널 모스 트랜지스터일 수 있다. 즉, 상기 제1 소오스 영역(9s) 및 제1 드레인 영역(9d)은 N형 불순물 영역들일 수 있다.
상기 제1 구동 트랜지스터(TD1), 상기 제2 구동 게이트 전극(7b) 및 상기 소자분리막(3)은 제1 하부 절연막(11)으로 덮여진다. 상기 제1 하부 절연막(11) 상에 하부 채널 바디 패턴(15)이 배치되고, 상기 하부 채널 바디 패턴(15) 내에 제2 소오스 영역(21s) 및 제2 드레인 영역(21d)이 제공된다. 상기 하부 채널 바디 패턴(15)은 반도체 패턴, 예컨대 실리콘 패턴일 수 있다. 상기 제2 소오스 영역(21s) 및 제2 드레인 영역(21d) 사이의 상기 하부 채널 바디 패턴(15) 상에 제2 게이트 절연막(17) 및 제1 부하 게이트 전극(19a)이 차례로 적층된다.
이에 더하여, 상기 제2 드레인 영역(21d)에 인접한 상기 제1 하부 절연막(11) 상에 제2 부하 게이트 전극(19b)의 일부(연장부)가 배치될 수 있다. 상기 제1 부하 게이트 전극(19a), 제2 소오스 영역(21s) 및 제2 드레인 영역(21d)은 도 1에 도시된 제1 부하 트랜지스터(TL1)를 구성하고, 상기 제2 부하 게이트 전극(19b)은 도 1의 제2 부하 트랜지스터(TL2)의 게이트 전극에 해당한다. 상기 제1 부하 트랜지스터(TL1)는 P채널 모스 트랜지스터일 수 있다. 즉, 상기 제2 소오스 영역(21s) 및 제2 드레인 영역(21d)은 P형 불순물 영역들일 수 있다.
상기 제1 부하 트랜지스터(TL1), 상기 제2 부하 게이트 전극(19b) 및 상기 제1 하부 절연막(11)은 제2 하부 절연막(23)으로 덮여진다. 상기 제2 하부 절연막(23) 상에 상부 채널 바디 패턴(27)이 배치되고, 상기 상부 채널 바디 패턴(27) 내에 제3 소오스 영역(33s) 및 제3 드레인 영역(33d)이 제공된다. 상기 상부 채널 바디 패턴(27) 역시 반도체 패턴, 예컨대 실리콘 패턴일 수 있다. 상기 제3 소오스 영역(33s) 및 제3 드레인 영역(33d) 사이의 상기 상부 채널 바디 패턴(27) 상에 제3 게이트 절연막(37) 및 제1 전송 게이트 전극(31a)이 차례로 적층된다. 상기 제1 전송 게이트 전극(31a)은 비금속 도전성 물질막일 수 있다. 예를 들면, 상기 제1 전송 게이트 전극(31a)은 도우핑된 폴리실리콘막일 수 있다.
상기 제1 전송 게이트 전극(31a), 제3 소오스 영역(33s) 및 제3 드레인 영역(33d)은 도 1에 도시된 제1 전송 트랜지스터(TT1)를 구성한다. 상기 제1 전송 트랜지스터(TT1)는 N채널 모스 트랜지스터일 수 있다. 즉, 상기 제3 소오스 영역(33s) 및 제3 드레인 영역(33d)은 N형 불순물 영역들일 수 있다.
상기 제1 전송 트랜지스터(TT1) 및 제2 하부 절연막(23)은 제1 중간 절연막(35)으로 덮여진다. 상기 제1 드레인 영역(9d), 제2 드레인 영역(21d), 제3 소오스 영역(33s), 제2 구동 게이트 전극(7b) 및 제2 부하 게이트 전극(19b)은 상기 제1 중간 절연막(35), 제2 하부 절연막(23) 및 제1 하부 절연막(11)을 관통하는 제1 노드 콘택홀(36)에 의해 노출될 수 있고, 상기 제1 노드 콘택홀(36)은 제1 노드 플러그(37)로 채워질 수 있다. 결과적으로, 상기 제1 노드 플러그(37)는 상기 제1 드레인 영역(9d), 제2 드레인 영역(21d), 제3 소오스 영역(33s), 제2 구동 게이트 전극(7b) 및 제2 부하 게이트 전극(19b)을 전기적으로 접속시키는 제1 노드(도 1의 N1)에 해당할 수 있다. 상기 제1 노드 플러그(37)는 텅스텐 플러그와 같은 금속 플러그일 수 있다.
상기 제1 노드 플러그(37) 및 상기 제1 중간 절연막(35) 상에 제2 중간 절연막(39)이 적층된다. 상기 제1 전송 게이트 전극(31a)의 적어도 상부면은 상기 제2 중간 절연막(39) 및 상기 제1 중간 절연막(35) 내의 라인 형태의 워드라인 그루브(41)에 의해 노출된다. 상기 워드라인 그루브(41)는 상기 제1 전송 게이트 전극(31a)의 폭보다 큰 폭을 가질 수 있다. 이 경우에, 상기 워드라인 그루브(41)는 상기 제1 전송 게이트 전극(31a)의 상부면에 더하여 상기 제1 전송 게이트 전극(31a)의 적어도 일 측벽을 노출시킬 수 있다. 상기 워드라인 그루브(41)의 측벽 상에 절연성 스페이서(43)가 제공될 수 있고, 상기 절연성 스페이서(43)에 의해 둘러싸여진 워드라인 그루브(41)는 워드라인(45)으로 채워질 수 있다.
상기 워드라인(45)은 상기 제1 전송 게이트 전극(31a)보다 낮은 비저항을 갖는 금속 배선일 수 있다. 예를 들면, 상기 워드라인(45)은 텅스텐막과 같은 금속막으로 이루어진 배선일 수 있다. 따라서, 상기 제1 전송 게이트 전극(31a)이 비금속 도전성 물질막일지라도, 상기 금속 워드라인(45)을 통하여 제1 전송 게이트 전극(31a)에 인가되는 전기적 신호의 지연시간은 도우핑된 폴리실리콘막 또는 폴리사이드막으로 이루어진 종래의 워드라인에 인가되는 전기적 신호의 지연시간보다 현저히 감소될 수 있다.
더 나아가서, 상기 워드라인 그루브(41)가 오정렬되어 상기 제1 전송 게이트 전극(31a)에 인접한 상기 제1 노드 플러그(37)를 노출시킬지라도, 상기 워드라 인(45)은 절연성 스페이서(43)의 존재에 기인하여 상기 제1 노드 플러그(37)와 전기적으로 절연될 수 있다.
상기 워드라인(45) 및 상기 제2 중간 절연막(39)은 제1 상부 절연막(47)으로 덮여진다. 상기 제1 상부 절연막(47) 상에 전원선(51c) 및 접지선(51s)이 배치될 수 있다. 상기 접지선(51s)은 상기 제1 상부 절연막(47), 중간 절연막(35, 39) 및 하부 절연막(11, 23)을 관통하는 접지 콘택 플러그(49s)를 통하여 상기 제1 소오스 영역(9s)에 전기적으로 접속되고, 상기 전원선(51c)은 상기 제1 상부 절연막(47), 중간 절연막(35, 39) 및 제2 하부 절연막(23)을 관통하는 전원 콘택 플러그(49c)를 통하여 상기 제2 소오스 영역(21s)에 전기적으로 접속된다.
상기 접지선(51s), 전원선(51c) 및 제1 상부 절연막(47)은 제2 상부 절연막(53)으로 덮여지고, 상기 제2 상부 절연막(53) 상에 제1 비트라인(57a)이 배치될 수 있다. 상기 제1 비트라인(57a)은 상기 상부 절연막(47, 53) 및 중간 절연막(35, 39)을 관통하는 비트라인 콘택 플러그(55a)를 통하여 상기 제3 드레인 영역(33d)에 전기적으로 접속된다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 에스램 셀의 일 부분을 도시한 단면도이다. 도 3 역시 도 1의 제1 하프 셀(H1)에 상응하는 단면도이다.
도 3을 참조하면, 반도체 기판(1) 상에 도 2를 참조하여 설명된 제1 구동 트랜지스터(TD1), 제1 부하 트랜지스터(TL1), 제1 하부 절연막(11), 제2 하부 절연막(23), 제2 구동 게이트 전극(7b) 및 제2 부하 게이트 전극(19b)이 제공된다. 상기 제2 하부 절연막(23) 상에 상부 채널 바디 패턴(90)이 배치되고, 상기 채널 바 디 패턴(90) 내에 제3 소오스 영역(97s) 및 제3 드레인 영역(97d)이 제공된다. 상기 제3 소오스 영역(97s) 및 제3 드레인 영역(97d) 사이의 상부 채널 바디 패턴(90) 상에 제3 게이트 절연막(91) 및 제1 전송 게이트 전극(93a)이 차례로 적층된다. 상기 제1 전송 게이트 전극(93a), 제3 소오스 영역(97s) 및 제3 드레인 영역(97d)은 도 1의 제1 전송 트랜지스터(TT1)를 구성한다. 상기 제1 전송 게이트 전극(93a)은 도 2의 제1 전송 게이트 전극(31a)과 동일한 물질막일 수 있다. 즉, 상기 제1 전송 게이트 전극(93a)은 도우핑된 폴리실리콘막과 같은 비금속 도전성 물질막일 수 있다.
상기 제1 전송 트랜지스터(TT1) 및 제2 하부 절연막(23)은 제1 중간 절연막(99)으로 덮여진다. 상기 제1 전송 게이트 전극(93a)의 상부면은 상기 제1 중간 절연막(99) 내의 라인 형태의 워드라인 그루브(99g)에 의해 노출된다. 상기 워드라인 그루브(99g)는 상기 제1 전송 게이트 전극(93a)과 동일한 폭을 갖는다. 또한, 상기 워드라인 그루브(99g)는 상기 제1 전송 게이트 전극(93a)과 자기정렬된다. 상기 워드라인 그루브(99g)의 측벽 상에 절연성 스페이서(101)가 제공될 수 있고, 상기 절연성 스페이서(43)에 의해 둘러싸여진 워드라인 그루브(99g)는 워드라인(103)으로 채워질 수 있다.
상기 워드라인(103) 역시 도 2의 워드라인(45)과 동일한 물질막일 수 있다. 즉, 상기 워드라인(103)은 텅스텐막과 같은 금속막으로 이루어진 배선일 수 있다. 따라서, 상기 제1 전송 게이트 전극(103)이 비금속 도전성 물질막일지라도, 상기 금속 워드라인(103)을 통하여 제1 전송 게이트 전극(93a)에 인가되는 전기적 신호 의 지연시간은 도우핑된 폴리실리콘막 또는 폴리사이드막으로 이루어진 종래의 워드라인에 인가되는 전기적 신호의 지연시간보다 현저히 감소될 수 있다.
상기 워드라인(103) 및 제1 중간 절연막(99)은 제2 중간 절연막(105)으로 덮여진다. 상기 제1 드레인 영역(9d), 제2 드레인 영역(21d), 제3 소오스 영역(97s), 제2 구동 게이트 전극(7b) 및 제2 부하 게이트 전극(19b)은 상기 제2 중간 절연막(105), 제1 중간 절연막(99), 제2 하부 절연막(23) 및 제1 하부 절연막(11)을 관통하는 제1 노드 콘택홀(106)에 의해 노출될 수 있고, 상기 제1 노드 콘택홀(106)은 제1 노드 플러그(107)로 채워질 수 있다. 결과적으로, 상기 제1 노드 플러그(107)는 상기 제1 드레인 영역(9d), 제2 드레인 영역(21d), 제3 소오스 영역(97s), 제2 구동 게이트 전극(7b) 및 제2 부하 게이트 전극(19b)을 전기적으로 접속시키는 제1 노드(도 1의 N1)에 해당할 수 있다. 상기 제1 노드 플러그(107) 역시 텅스텐 플러그와 같은 금속 플러그일 수 있다.
상기 제1 노드 플러그(107) 및 제2 중간 절연막(105)은 제1 상부 절연막(109)으로 덮여지고, 상기 제1 상부 절연막(109) 상에 전원선(113c) 및 접지선(113s)이 배치될 수 있다. 상기 접지선(113s)은 상기 제1 상부 절연막(109), 중간 절연막(99, 105) 및 하부 절연막(11, 23)을 관통하는 접지 콘택 플러그(111s)를 통하여 상기 제1 소오스 영역(9s)에 전기적으로 접속되고, 상기 전원선(113c)은 상기 제1 상부 절연막(109), 중간 절연막(99, 105) 및 제2 하부 절연막(23)을 관통하는 전원 콘택 플러그(111c)를 통하여 상기 제2 소오스 영역(21s)에 전기적으로 접속된다.
상기 접지선(113s), 전원선(113c) 및 제1 상부 절연막(109)은 제2 상부 절연막(115)으로 덮여지고, 상기 제2 상부 절연막(115) 상에 제1 비트라인(119a)이 배치될 수 있다. 상기 제1 비트라인(119a)은 상기 상부 절연막(109, 115) 및 중간 절연막(99, 105)을 관통하는 비트라인 콘택 플러그(117a)를 통하여 상기 제3 드레인 영역(97d)에 전기적으로 접속된다.
이제, 본 발명의 실시예에들에 따른 박막 트랜지스터 에스램 셀의 제조방법을 설명하기로 한다.
도 4, 도 5, 도 6a, 도 6b, 도 7 및 도 8은 도 2에 보여진 박막 트랜지스터 에스램 셀의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 6b는 도 6a의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4를 참조하면, 반도체 기판(1)의 소정영역에 소자분리막(3)을 형성하여 활성영역(3a)을 한정한다. 상기 활성영역(3a)을 채널 바디로 사용하는 벌크 트랜지스터, 즉 제1 구동 트랜지스터(TD1)를 형성한다. 상기 제1 구동 트랜지스터(TD1)는 상기 활성영역(3a) 내의 제1 소오스 영역(9s) 및 제1 드레인 영역(9d)과 아울러서 상기 제1 소오스 영역(9s) 및 제1 드레인 영역(9d) 사이의 채널 영역 상에 적층된 제1 게이트 절연막(5) 및 제1 구동 게이트 전극(7a)을 구비하도록 형성된다. 상기 제1 소오스 영역(9s) 및 제1 드레인 영역(9d)은 N형 불순물 영역들일 수 있다. 즉, 상기 제1 구동 트랜지스터(TD1)은 N채널 모스 트랜지스터일 수 있다.
상기 제1 구동 게이트 전극(7a)을 형성하는 동안 상기 제1 드레인 영역(9d)에 인접한 소자분리막(3) 상에 제2 구동 게이트 전극(7b)의 일부(연장부)가 형성될 수 있다. 상기 제2 구동 게이트 전극(7b)은 도 1의 제2 구동 트랜지스터(TD2)의 게이트 전극에 해당할 수 있다. 상기 제1 구동 트랜지스터(TD1), 제2 구동 게이트 전극(7b) 및 소자분리막(3) 상에 제1 하부 절연막(11)을 형성한다.
도 5를 참조하면, 상기 제1 하부 절연막(11)을 패터닝하여 상기 제1 드레인 영역(9d)을 노출시키는 하부 노드 콘택홀을 형성하고, 상기 하부 노드 콘택홀 내에 하부 노드 콘택 플러그(13), 즉 하부 반도체 플러그를 형성한다. 상기 하부 노드 콘택 플러그(13)는 상기 제1 드레인 영역(9d)을 씨드층으로 채택하는 선택적 에피택시얼 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성할 수 있다. 이 경우에, 상기 반도체 기판(1), 즉 상기 제1 드레인 영역(9d)이 단결정 반도체층이라면, 상기 하부 노드 콘택 플러그(13) 역시 단결정 구조를 갖는 반도체 플러그일 수 있다.
상기 제1 하부 절연막(11) 상에 당업계에서 잘 알려진 기술을 사용하여 제1 부하 트랜지스터(TL1)을 형성한다. 예를 들면, 상기 제1 부하 트랜지스터(TL1)는 상기 제1 하부 절연막(11) 상에 배치된 하부 채널 바디 패턴(15), 상기 하부 채널 바디 패턴(15) 내의 제2 소오스 영역(21s) 및 제2 드레인 영역(21d), 및 상기 제2 소오스 영역(21s) 및 제2 드레인 영역(21d) 사이의 채널 영역 상에 적층된 제2 게이트 절연막(17) 및 제1 부하 게이트 전극(19a)을 구비하도록 형성될 수 있다.
상기 제1 부하 트랜지스터(TL1)는 P채널 박막 트랜지스터일 수 있다. 즉, 상기 제2 소오스 영역(21s) 및 제2 드레인 영역(21d)은 P형 불순물 영역들일 수 있다. 이 경우에, 상기 제2 드레인 영역(21d)은 상기 하부 노드 콘택 플러그(13) 상 에 형성될 수 있다. 또한, 상기 제1 부하 게이트 전극(19a)을 형성하는 동안 상기 제2 드레인 영역(21d)에 인접한 상기 제1 하부 절연막(11) 상에 제2 부하 게이트 전극(19b)의 일부(연장부)가 형성될 수 있다. 상기 제2 부하 게이트 전극(19b)은 도 1의 제2 부하 트랜지스터(TL2)의 게이트 전극에 해당할 수 있다. 상기 제1 부하 트랜지스(TL1), 상기 제2 부하 게이트 전극(19b) 및 상기 제1 하부 절연막(11) 상에 제2 하부 절연막(23)을 형성한다.
도 6a 및 도 6b를 참조하면, 상기 제2 하부 절연막(23) 내에 상부 노드 콘택 플러그(25), 즉 상부 반도체 플러그를 형성한다. 상기 상부 노드 콘택 플러그(25)는 상기 제2 드레인 영역(21d)과 접촉하도록 형성될 수 있다. 또한, 상기 상부 노드 콘택 플러그(25)는 도 5를 참조하여 설명된 상기 하부 노드 콘택 플러그(13)의 형성방법과 동일한 방법을 사용하여 형성될 수 있다.
상기 제2 하부 절연막(23) 상에 상부 채널 바디 패턴(27), 즉 상부 반도체 패턴을 형성한다. 상기 상부 채널 바디 패턴(27)은 상기 상부 노드 콘택 플러그(25)를 씨드층으로 채택하는 에피택시얼 기술을 사용하여 형성될 수 있다. 따라서, 상기 상부 노드 콘택 플러그(25)가 단결정 반도체 플러그인 경우에, 상기 상부 채널 바디 패턴(27) 역시 단결정 구조를 갖도록 형성될 수 있다.
상기 상부 채널 바디 패턴(27)의 표면 상에 제3 게이트 절연막(29)을 형성하고, 상기 제3 게이트 절연막(29) 및 상기 제2 하부 절연막(23) 상에 게이트 도전막(31)을 형성한다. 상기 게이트 도전막(31)은 도 6b에 도시된 바와 같이 상기 상부 채널 바디 패턴(27)의 측벽 상에도 형성된다. 즉, 상기 상부 채널 바디 패 턴(27)의 측벽에 인접한 상기 제1 상부 절연막(23) 상에 형성되는 상기 게이트 도전막(31)의 제1 두께(T1)는 상기 상부 채널 바디 패턴(27)의 상부면 상에 형성되는 상기 게이트 도전막(31)의 제2 두께(T2)보다 크다.
상기 게이트 도전막(31)을 패터닝하여 상기 상부 채널 바디 패턴(27)의 상부를 가로지르는 제1 전송 게이트 전극(31a)을 형성한다. 상기 제1 전송 게이트 전극(31a)은 일반적으로 상기 게이트 도전막(31)을 이방성 식각함으로써 형성될 수 있다. 따라서, 상기 상부 채널 바디 패턴(27)의 측벽에 인접한 상기 제1 상부 절연막(23) 상에 상기 게이트 도전막(31)의 잔여물이 잔존하는 것을 방지하기 위해서는 상기 이방성 식각 공정이 과도하게 진행되어야 한다.
상기 상부 채널 바디 패턴(27)에 형성되는 박막 트랜지스터의 전기적 특성(예를 들면, 스위칭 특성)을 개선하기 위해서는 상기 제3 게이트 절연막(29)의 두께를 감소시키는 것이 필요할 수 있다. 또한, 후속 공정에서 상기 상부 채널 바디 패턴(27)의 측벽과 접촉하도록 형성되는 노드 플러그의 콘택 저항을 개선하기 위해서는 상기 상부 채널 바디 패턴(27)의 두께를 증가시키는 것이 필요할 수 있다. 이 경우에, 상기 제1 전송 게이트 전극(31a)을 형성하기 위한 이방성 식각 공정은 더욱 과도하게 진행되어야 한다. 그 결과, 상기 제1 전송 게이트 전극(31a)에 인접한 상기 상부 채널 바디 패턴(27)의 상부면에 가해지는 식각 손상이 증가하여 피팅 현상(pitting phenomenon) 등을 유발시킬 수 있다.
상술한 식각 손상은 상기 게이트 도전막의 두께 및 물질에 의존할 수 있다. 예를 들면, 상기 게이트 도전막(31)이 금속을 함유하는 도전막, 예컨대 텅스텐 폴 리사이드막(tungsten polycide layer)으로 형성되는 경우에, 상기 제1 전송 게이트 전극(31a)은 텅스텐 실리사이드막 및 폴리실리콘막을 연속적으로 식각함으로써 형성될 수 있고, 상기 게이트 도전막(31)을 패터닝하기 위해서는 상기 텅스텐 실리사이드막의 존재에 기인하여 과도한 식각 공정이 요구될 수 있다.
본 실시예에서, 상기 게이트 도전막(31)은 폴리실리콘막과 같은 비금속 도전성 물질막으로 형성할 수 있다. 이 경우에, 상기 게이트 도전막(31)은 종래의 폴리사이드막으로 형성된 게이트 도전막에 비하여 작은 두께로 형성될 수 있다. 이에 따라, 상기 게이트 도전막(31)을 패터닝하기 위한 식각 공정 동안 상기 상부 채널 바디 패턴(27)에 가해지는 식각 손상을 현저히 감소시킬 수 있다.
상기 게이트 도전막(31)이 상술한 바와 같이 비금속 도전성 물질막으로 형성되면, 상기 제1 전송 게이트 전극(31a)의 전기적 저항이 증가할 수 있다. 따라서, 상기 제1 전송 게이트 전극(31a)이 에스램 셀의 워드라인 역할을 한다면, 에스램 셀의 동작 속도가 현저히 저하될 수 있다. 그러나, 본 발명은 상기 제1 전송 게이트 전극(31a)을 에스램 셀의 워드라인으로 사용하지 않고 후술되는 추가 금속배선을 워드라인으로 사용한다.
상기 제1 전송 게이트 전극(31a)을 이온주입 마스크로 사용하여 상기 상부 채널 바디 패턴(27) 내로 불순물 이온들, 예컨대 N형의 불순물 이온들을 주입하여 제3 소오스 영역(33s) 및 제3 드레인 영역(33d)을 형성한다. 상기 제3 소오스 영역(33s)은 상기 상부 노드 콘택 플러그(25) 상부에 형성될 수 있다. 상기 제1 전송 게이트 전극(31a), 제3 소오스 영역(33s) 및 제3 드레인 영역(33d)은 도 1의 제1 전송 트랜지스터(TT1)을 구성한다.
도 7을 참조하면, 상기 제1 전송 트랜지스터(TT1) 및 상기 제2 하부 절연막(23) 상에 제1 중간 절연막(35)을 형성한다. 상기 제1 중간 절연막(35), 제2 하부 절연막(23) 및 제1 하부 절연막(11)을 패터닝하여 상기 제3 소오스 영역(33s), 제2 드레인 영역(21d), 제1 드레인 영역(9d), 제2 부하 게이트 전극(19b) 및 제2 구동 게이트 전극(7b)을 노출시키는 제1 노드 콘택홀(36)을 형성한다. 상기 제1 노드 콘택홀(36)을 형성하는 동안 상기 상/하부 노드 콘택 플러그들(13, 25) 역시 식각될 수 있다. 상기 제1 노드 콘택홀(36) 내에 제1 노드 플러그(37)를 형성한다. 상기 제1 노드 플러그(37)는 텅스텐막과 같은 금속막으로 형성할 수 있다.
상기 제1 노드 플러그(37) 및 상기 제1 중간 절연막(35) 상에 제2 중간 절연막(39)을 형성하고, 상기 제2 중간 절연막(39) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 제1 전송 게이트 전극(31a) 상부에 위치하는 라인 형태의 개구부(OP)를 구비하도록 형성된다. 상기 개구부(OP)는 상기 제1 전송 게이트 전극(31a)보다 더 넓은 폭을 가질 수 있다.
도 8을 참조하면, 도 7의 포토레지스트 패턴(PR)을 식각 마스크로 사용하여 상기 제2 중간 절연막(39) 및 제1 중간 절연막(35)을 식각하여 상기 제1 전송 게이트 전극(31a)의 적어도 상부면을 노출시키는 라인 형태의 그루브(41)를 형성한다. 상기 그루브(41)가 상기 제1 전송 게이트 전극(31a)보다 넓은 폭을 갖도록 형성되는 경우에, 상기 그루브(41)는 상기 제1 전송 게이트 전극(31a)의 적어도 일 측벽을 노출시키도록 형성될 수 있다. 상기 그루브(41)는 상기 제1 전송 게이트 전 극(31a)과 평행하도록 형성될 수 있다. 상기 그루브(41)의 측벽 상에 절연성 스페이서(43)를 형성한다. 이어서, 상기 절연성 스페이서(43)에 의해 둘러싸여진 그루브(41) 내에 금속 워드라인(45)을 형성한다. 상기 금속 워드라인(45)은 텅스텐막과 같은 금속막으로 형성될 수 있다.
상술한 실시예에 따르면, 상기 제1 전송 게이트 전극(31a)에 상기 금속 워드라인(45)을 통하여 전기적인 신호가 인가된다. 따라서, 상기 제1 전송 트랜지스터(TT1)는 금속 폴리사이드막을 전송 게이트 전극으로 채택하는 종래의 전송 트랜지스터에 비하여 빠른 동작 속도를 보일 수 있다. 이는 상기 금속 워드라인(45)의 비저항이 금속 폴리사이드막을 구성하는 금속 실리사이드막에 비하여 낮은 비저항을 갖기 때문이다. 또한, 본 실시예에서, 상기 그루브(41)는 오정렬되어 상기 제1 노드 플러그(37)를 노출시킬 수도 있다. 그럼에도 불구하고, 상기 금속 워드라인(45)은 상기 절연성 스페이서(43)의 존재에 기인하여 상기 제1 노드 플러그(37)로부터 전기적으로 절연될 수 있다.
상기 금속 워드라인(45) 및 상기 제2 중간 절연막(39) 상에 제1 상부 절연막(47)을 형성한다. 이어서, 도시하지는 않았지만, 상기 제1 상부 절연막(47) 상에 도 2에 보여진 전원선(51c), 접지선(51s), 제2 상부 절연막(53) 및 제1 비트라인(57a)을 형성한다. 상기 전원선(51c), 접지선(51s), 제2 상부 절연막(53) 및 제1 비트라인(57a)은 당 업계에서 잘 알려진 방법을 사용하여 형성할 수 있다.
도 9 내지 도 11은 도 3에 보여진 박막 트랜지스터 에스램 셀의 제조방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 반도체 기판(1) 상에 제1 구동 트랜지스터(TD1), 제1 하부 절연막(11), 하부 노드 콘택 플러그(13), 제1 부하 트랜지스터(TL1), 제2 하부 절연막(23) 및 상부 노드 콘택 플러그(25)를 형성한다. 상기 제1 구동 트랜지스터(TD1), 제1 하부 절연막(11), 하부 노드 콘택 플러그(13), 제1 부하 트랜지스터(TL1), 제2 하부 절연막(23) 및 상부 노드 콘택 플러그(25)는 도 4 내지 도 6을 참조하여 설명된 것과 동일한 방법을 사용하여 형성될 수 있다.
상기 제2 하부 절연막(23) 상에 상부 채널 바디 패턴(90), 즉 상부 반도체 패턴을 형성한다. 상기 상부 채널 바디 패턴(90)은 도 6a 및 도 6b를 참조하여 설명된 상부 채널 바디 패턴(27)의 형성방법과 동일한 방법을 사용하여 형성될 수 있다. 상기 상부 채널 바디 패턴(90)의 표면 상에 제3 게이트 절연막(91)을 형성하고, 상기 제3 게이트 절연막(91) 및 상기 제2 하부 절연막(23) 상에 게이트 도전막 및 게이트 캐핑 절연막을 차례로 형성한다. 상기 게이트 도전막은 도우핑된 폴리실리콘막과 같은 비금속 도전성 물질막으로 형성될 수 있다.
상기 게이트 캐핑 절연막 및 게이트 도전막을 패터닝하여 상기 상부 채널 바디 패턴(90)의 상부를 가로지르는 제1 전송 게이트 전극(93a) 및 게이트 캐핑 패턴(95)을 형성한다. 상기 제1 전송 게이트 전극(93a) 및 게이트 캐핑 패턴(95)은 라인 형태로 형성될 수 있다. 상기 게이트 도전막은 상술한 바와 같이 비금속 도전성 물질막으로 형성되므로, 상기 제1 전송 게이트 전극(93a)을 형성하기 위한 식각 공정 동안 상기 상부 채널 바디 패턴(90)에 가해지는 식각 손상을 현저히 감소시킬 수 있다.
상기 제1 전송 게이트 전극(93a) 및 게이트 캐핑 패턴(95)을 이온주입 마스크들로 사용하여 상기 상부 채널 바디 패턴(90) 내로 불순물 이온들, 예컨대 N형의 불순물 이온들을 주입하여 제3 소오스 영역(97s) 및 제3 드레인 영역(97d)을 형성한다. 상기 제3 소오스 영역(97s)은 상기 상부 노드 콘택 플러그(25) 상부에 형성될 수 있다. 상기 제1 전송 게이트 전극(93a), 제3 소오스 영역(97s) 및 제3 드레인 영역(97d)은 도 1의 제1 전송 트랜지스터(TT1)를 구성한다. 상기 제1 전송 트랜지스터(TT1) 및 상기 제2 하부 절연막(23) 상에 절연막을 형성하고, 상기 절연막을 평탄화시키어 상기 게이트 캐핑 패턴(95)의 상부면을 노출시키는 제1 중간 절연막(99)을 형성한다. 상기 게이트 캐핑 패턴(95)은 상기 제1 중간 절연막(99)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 제1 중간 절연막(99)이 실리콘 산화막으로 형성되는 경우에, 상기 게이트 캐핑 패턴(95)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
도 10을 참조하면, 상기 노출된 게이트 캐핑 패턴(95)을 제거하여 상기 제1 전송 게이트 전극(93a)의 상부면을 노출시키는 라인 형태의 그루브(99g)를 형성한다. 결과적으로, 상기 그루브(99g)는 상기 제1 전송 게이트 전극(93a)에 자기정렬될 수 있다. 이어서, 상기 그루브(99g)의 측벽 상에 절연성 스페이서(101)를 형성한다.
도 11을 참조하면, 상기 그루브(99G) 내에 그리고 상기 제1 중간 절연막(99) 상에 텅스텐막과 같은 금속막을 형성하고, 상기 금속막을 평탄화시키어 상기 그루브(99g) 내에 라인 형태의 금속 워드라인(103)을 형성한다. 상기 금속 워드라 인(103)은 도 8을 참조하여 설명된 바와 같이 금속 실리사이드막에 비하여 상대적으로 낮은 비저항을 갖는다. 따라서, 상기 제1 전송 게이트 전극(93a)이 비금속 도전성 물질막으로 형성될지라도, 상기 금속 워드라인(103)을 통하여 상기 제1 전송 게이트 전극(93a)에 인가되는 전기적 신호의 전달 속도는 폴리사이드막을 제1 전송 게이트 전극으로 채택하는 종래의 기술에 비하여 빠를 수 있다.
상기 금속 워드라인(103) 및 상기 제1 중간 절연막(99) 상에 제2 중간 절연막(105)을 형성한다. 상기 제2 중간 절연막(105), 제1 중간 절연막(99), 제2 하부 절연막(23) 및 제1 하부 절연막(11)을 패터닝하여 상기 제3 소오스 영역(97s), 제2 드레인 영역(21d), 제1 드레인 영역(9d), 제2 부하 게이트 전극(19b) 및 제2 구동 게이트 전극(7b)을 노출시키는 제1 노드 콘택홀(106)을 형성한다. 상기 제1 노드 콘택홀(106)을 형성하는 동안 상기 상/하부 노드 콘택 플러그들(13, 25) 역시 식각될 수 있다. 상기 제1 노드 콘택홀(106) 내에 제1 노드 플러그(107)를 형성한다. 상기 제1 노드 플러그(107)는 텅스텐막과 같은 금속막으로 형성할 수 있다.
상기 제1 노드 콘택홀(106)은 오정렬되어 상기 금속 워드라인(103) 및 상기 제1 전송 게이트 전극(93a)에 인접할 수 있다. 그럼에도 불구하고, 상기 제1 노드 플러그(107) 및 상기 금속 워드라인(103) 사이의 전기적 단락 확률은 상기 절연성 스페이서(43)의 존재에 기인하여 낮아질 수 있다.
상기 제1 노드 플러그(107) 및 상기 제2 중간 절연막(105) 상에 제1 상부 절연막(109)을 형성한다. 이어서, 도시하지는 않았지만, 상기 제1 상부 절연막(109) 상에 도 3에 보여진 전원선(113c), 접지선(113s), 제2 상부 절연막(115) 및 제1 비 트라인(119a)을 형성한다. 상기 전원선(113c), 접지선(113s), 제2 상부 절연막(115) 및 제1 비트라인(119a)은 당 업계에서 잘 알려진 방법을 사용하여 형성할 수 있다.
도 1은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 씨모스 에스램 셀의 일 부분을 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 씨모스 에스램 셀의 일 부분을 도시한 단면도이다.
도 4 내지 도 8은 도 2에 보여진 박막 트랜지스터 씨모스 에스램 셀을 형성하는 방법을 도시한 단면도들이다.
도 9 내지 도 11은 도 3에 보여진 박막 트랜지스터 씨모스 에스램 셀을 형성하는 방법을 도시한 단면도들이다.
Claims (22)
- 반도체 기판 상에 형성된 하부 절연막;상기 하부 절연막 상에 형성된 상부 채널 바디 패턴;상기 상부 채널 바디 패턴 내에 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이의 상기 상부 채널 바디 패턴 상의 비금속 전송 게이트 전극;상기 비금속 전송 게이트 전극, 상기 상부 채널 바디 패턴 및 상기 하부 절연막을 덮는 중간 절연막;상기 중간 절연막 내에 배치되어 상기 비금속 전송 게이트 전극의 적어도 상부면과 접촉하는 금속 워드라인;상기 금속 워드라인의 측벽을 덮는 절연성 스페이서; 및상기 중간 절연막 및 상기 하부 절연막 내에 배치되어 상기 상부 채널 바디 패턴 내의 상기 소오스 영역과 접촉하는 금속 노드 플러그;상기 반도체 기판에 형성된 벌크 트랜지스터; 및상기 하부 절연막 내에 배치된 하부 박막 트랜지스터를 더 포함하되,상기 금속 노드 플러그는 연장하여 상기 하부 박막 트랜지스터의 드레인 영역 및 상기 벌크 트랜지스터의 드레인 영역에 접촉하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 비금속 전송 게이트 전극은 폴리실리콘막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 금속 워드라인 및 상기 금속 노드 플러그는 텅스텐막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 금속 워드라인의 상부면은 상기 금속 노드 플러그의 상부면보다 높은 레벨에 위치하는 반도체 소자.
- 제 5 항에 있어서,상기 절연성 스페이서의 폭의 2배 및 상기 금속 워드라인의 폭의 합은 상기 비금속 전송 게이트 전극의 폭보다 큰 반도체 소자.
- 제 6 항에 있어서,상기 금속 워드라인은 상기 비금속 전송 게이트 전극의 상부면 및 적어도 일 측벽과 접촉하는 반도체 소자.
- 제 1 항에 있어서,상기 금속 워드라인의 상부면은 상기 금속 노드 플러그의 상부면보다 낮은 레벨에 위치하는 반도체 소자.
- 제 8 항에 있어서,상기 절연성 스페이서의 폭의 2배 및 상기 금속 워드라인의 폭의 합은 상기 비금속 전송 게이트 전극의 폭과 동일하고, 상기 금속 워드라인은 상기 비금속 전송 게이트 전극과 자기정렬되는 반도체 소자.
- 제 1 항에 있어서,상기 중간 절연막 상에 배치된 접지선, 전원선 및 비트라인을 더 포함하되,상기 비트라인은 상기 상부 채널 바디 패턴 내의 상기 드레인 영역과 전기적으로 접속되는 반도체 소자.
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