KR100265337B1 - 하이 로드 레지스터형 에스램셀 제조 방법 - Google Patents

Abstract

본 발명은 HLR(high load resistor)형 SRAM(Static Random Access Memory) 제조 공정에서, 노드 콘택의 형성 방법을 개선시키기 위한 반도체 소자의 제조 방법에 관한것으로서, 부하(Load) 저항의 저항값을 크게 하고, 노드 콘택의 저항을 낮출 수 있는 에스램셀 제조 방법을 제공하기 위하여, 비트 라인 콘택 형성시 노드 콘택을 동시에 형성하고, 이 노드 콘택홀에 비트 라인 형성용 제2폴리 실리콘막을 형성하여, 노드 연결선을 형성한다. 그리고, 그 상부에 층간절연막을 관통하여 이루어지는 저항 콘택홀을 형성하여 저항용 제3폴리 실리콘막을 형성하므로써, 최종적으로 전달 트랜지스터의 드레인, 풀다운 트랜지스터의 드레인, 다른 풀다운 트랜지스터의 게이트 및 부하 저항의 일측단자를 전기적으로 연결된 접속된 노드를 형성할 수 있다.

Description

하이 로드 레지스터형 에스램셀 제조 방법

본 발명은 HLR(high load resistor)형 SRAM(Static Random Access Memory; 이하 에스램) 제조 공정에서, 노드 콘택의 형성 방법을 개선시키기 위한 하이 로드 레지스터형 에스램셀 제조 방법에 관한것이다.

일반적으로 에스램셀은 전달(Transfer) 트랜지스터 2개, 풀다운 N채널(pull down)구동(driver) 트랜지스터 2개, 풀업 부하 소자 2개로 구성되는데, 집적회로 제조시 소자가 고집적화, 소규모화 되어 가면서 반도체 소자 제조 공정에 여러 가지 문제가 따른다. 이에 에스램에서 풀업 소자로 사용되던 풀업 벌크(bulk) 트랜지스터의 면적을 40% 감소시킬 수 있도록 하기 위하여 부하 소자를 부하 저항으로 구성하는 HLR(high load resistor)형 셀을 사용하기도 한다.

도1은 일반적인 HLR형 에스램셀의 등가 회로도이고, 도2a 내지 도2d는 종래의 HLR형 에스램셀의 노드 콘택 형성 방법을 나타내는 공정 단면도를 각각 나타낸다.

도1에 도시된 바와 같이, 저장 노드 n1은 전달 트랜지스터의 드레인, 풀다운 트랜지스터의 드레인, 다른 풀다운 트랜지스터의 게이트 및 부하 저항의 일측단자를 전기적으로 연결시킨다. 반대로 저장 노드 n2는 전달 트랜지스터의 드레인, 풀다운 트랜지스터의 드레인, 다른 풀다운 트랜지스터의 게이트 및 다른 부하 저항의 일측 단자를 전기적으로 연결시킨다.

이중 n1 저장 노드를 예로 하여 종래의 에스램셀 저장 노드 형성 방법을 설명한다.

먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21)에 LOCOS공정을 실시하여 필드 산화막(22)을 형성한다. 그 상부에 게이트 산화막과 각 트랜지스터의 게이트용 제1폴리 실리콘막(23)을 차례로 적층하고, 그 상부에 게이트 전극용 포토레지스트 패턴(201)을 형성한다.

다음으로, 도2b에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(201)을 식각 장벽으로하여 제1폴리 실리콘막(23)과 게이트 산화막을 식각하여 실리콘 기판(21)을 노출시킨다. 노출된 실리콘 기판(21)에 모스 트랜지스터의 소스 및 드레인 접합 영역을 형성하는 이온 주입을 실시한다. 전체 구조 상부에 기 형성된 하부 단차를 따라 비도핑 산화막을 형성하고, 그 상부에 평탄화 특성이 우수한 제2절연막으로 BPSG막(24)을 형성하여 평탄화 공정을 실시한다. 그 상부에 비트 라인 콘택용 마스크를 이용한 포토레지스트 패턴(202)을 형성한다.

다음으로, 도2c에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(202)을 식각장벽으로하여 하부의 BPSG(24)막 및 제1절연막을 식각하여 기 형성된 소스 및 드레인 접합 영역을 노출시키는 비트 라인 콘택홀을 형성한다. 전체 구조 상부에 비트 라인 형성을 위한 제2폴리 실리콘막(25)을 증착한 후, 패터닝하여 비트 라인을 형성한다. 그 상부에 층간절연막으로 BPSG(BoroPhospho silicate glass)막(26)을 형성하여 소자간 절연을 유지한다. 그 상부에 노드 콘택을 형성하기 위한 마스크를 이용한 포토레지스트 패턴(203)을 형성한다.

다음으로, 도2d에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(203)을 식각장벽으로하여 BPSG막(26, 24) 및 비도핑 산화막을 식각하여 노드 콘택홀을 형성한다. 이어서, 제3폴리 실리콘막을 증착한 다음, 노드 콘택홀 부위의 제3폴리 실리콘막(27A)에 전도성을 부여하기 위해 이온 주입에 의한 도핑을 실시하고, 패터닝한다. 도면에서 "27B"는 저항을 나타낸다.

전술한 바와 같이 이루어지는 종래의 HLR형 에스램셀 구조에서는 노드 콘택홀을 매립하여 형성되는 제3 폴리 실리콘막(27A)은 BPSG막(24, 26) 및 비도핑 산화막 등의 절연막과 노드 콘택홀의 측벽에서 접촉되는 부분은 저항으로 사용되지 못하고, 또한 BPSG막(26)상부에 형성된 제3폴리 실리콘막(27B)중에서도 전원 전압 연결 부분(도시되지 않음)은 저항으로 사용되지 못하고, 이에 로드 저항값을 증가시키기 어려운 문제점이 있다.

또한 종래의 HLR구조에서는 기 형성된 제3폴리 실리콘막의 노드 콘택홀 부위에 이온 주입을 실시함에 있어서, 노드 콘택 측벽 깊은 곳의 제3폴리 실리콘막(27A)에는 이온이 확산되지 않아 구동 트랜지스터의 제1 폴리 실리콘막(23)과 접합 영역간이 콘택 저항이 증가되게 된다. 또한 노드 콘택홀 부위의 제3폴리 실리콘막(27A)에 이온 주입이 실시되므로 이와 연결되는 저항용 제3폴리 실리콘막(27B)에 측면 확산이 이루어져, 저항의 특성 또한 떨어진다.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, HLR형 에스램셀 제조시, 형성되는 부하(Load) 저항의 저항값을 크게 하고, 노드 콘택의 저항을 낮출 수 있는 하이 로드 레지스터형 에스램셀 제조 방법을 제공하고자 함을 그 목적으로 한다.

도1은 일반적인 HLR형 에스램셀의 등가 회로도.

도2a 내지 도2d는 종래의 에스램셀의 노드 콘택 형성 방법을 나타내는 공정 단면도.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 에스램셀의 노드 콘택 형성 방법을 나타내는 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 실리콘 기판 36 : 층간절연막

32 : 필드 산화막 37 : 노드 콘택용 제3폴리 실리콘막

33 : 워드라인용 제1폴리 실리콘막 38 : 전원 전압 연결 부분

34 : 층간절연막

35 : 비트 라인용 제2폴리 실리콘막

상기와 같은 목적을 달성하기 위하여 본 발명의 하이 로드 레지스터형 에스램셀 제조 방법은, 반도체 기판 상에 각기 게이트 및 소스/드레인 접합 영역을 갖는 적어도 두 개의 구동 트랜지스터와 적어도 두 개의 전달 트랜지스터를 형성하는 제1단계; 상기 제1단계가 완료된 웨이퍼 상에 제1층간절연막을 형성하는 제2단계; 상기 제1층간절연막을 선택식각하는 것에 의하여, 상기 어느한 구동 트랜지스터의 게이트와 상기 다른 구동 트랜지스터의 일측접합 및 상기 어느한 전달 트랜지스터의 일측 접합이 노출되는 노드 콘택홀과, 상기 전달 트랜지스터의 타측 접합이 노출되는 비트 라인 콘택홀을 동시에 형성하는 제3단계; 상기 노드 콘택홀과 비트 라인 콘택홀을 매립하는 전도막을 형성하고, 상기 전도막을 선택 식각하여 상기 노드 콘택홀을 매립하는 상기 전도막의 제1패턴과 상기 비트 라인 콘택홀을 매립하는 상기 전도막의 제2패턴을 형성하는 제4단계; 상기 제4단계가 완료된 웨이퍼 전체 구조 상부에 제2층간절연막을 형성하는 제5단계; 상기 제2층간절연막을 선택식각하여 상기 전도막 제1패턴의 일부를 노출시키는 제6단계; 및 상기 전도막 제1패턴에 콘택되는 저항층을 형성하는 제7단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 에스램셀의 노드 콘택 형성 방법을 나타내는 공정 단면도이다.

먼저, 도3a에 도시된 바와 같이, 실리콘 기판(31)에 LOCOS공정을 실시하여 필드 산화막(32)을 형성한다. 그 상부에 게이트 산화막과 각 트랜지스터의 게이트용 제1폴리 실리콘막(33)을 차례로 적층하고, 그 상부에 게이트 전극용 포토레지스트 패턴(301)을 형성한다.

다음으로, 도3b에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(301)을 식각장벽으로하여 게이트용 제1폴리 실리콘막(33)과 게이트 산화막을 식각하여 실리콘 기판(31)을 노출시킨다. 노출된 실리콘 기판(31)에 모스 트랜지스터의 소스 및 드레인 접합 영역을 형성하는 이온 주입을 실시한다. 전체 구조 상부에 기 형성된 하부 단차를 따라 제1절연막을 형성하고, 그 상부에 평탄화 특성이 우수한 제2절연막으로 BPSG막(34)을 형성하여 평탄화 공정을 실시한다. 그 상부에 비트 라인 콘택용 마스크를 이용한 포토레지스트 패턴(302)을 형성한다.

여기서 포토레지스트 패턴(302)의 오픈 부위는 비트 라인 콘택 부위뿐만 아니라 노드 콘택 부위도 같이 오픈됨을 유의하여야 한다.

다음으로, 도3c에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(302)을 식각장벽으로하여 하부의 BPSG(34)막 및 제1절연막을 식각하여 기 형성된 소스 및 드레인 접합 영역을 노출시키는 비트 라인용 콘택홀과 노드 콘택용 제1콘택홀을 형성한다. 여기서 노드 콘택용 제1콘택홀은 제1도의 구동 트랜지스터 Q2의 게이트 전극을 이루는 제1폴리 실리콘막(33)과 전달 트랜지스터 Q3의 소스 및 드레인 접합 영역(표시되지 않음)을 노출시킨다.

그리고, 전체 구조 상부에 제2폴리 실리콘막(35)을 적층한 후 이러한 제2폴리 실리콘막(35)의 패터닝을 위한 포토레지스트 패턴(303)을 형성한다. 여기서 포토레지스트 패턴(303)은 기 형성된 비트 라인용 콘택홀과 노드 콘택용 제1콘택홀 부분을 충분히 덮어 공정 진행 중의 여유분을 확보한 형태를 이루고 있다. 여기서 전도막으로서 형성된 제2폴리 실리콘막(35)의 전도성 향상을 위하여 그 상부에 텅스텐 실리사이드막을 형성하기도 한다.

다음으로, 도 3d에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(303)을 식각장벽으로하여 제2폴리 실리콘막(35)을 식각하므로써 비트 라인(35A) 및 노드 콘택 연결선(35B)을 패터닝 한다. 이어서 층간절연막으로 비도핑 산화막과 BPSG(BoroPhospho silicate glass)막(36)을 형성하여 소자간 절연을 유지한다. 이어서, 저항을 형성하기 위하여 제3폴리 실리콘막을 형성하는데, 저항의 일측 단자는 노드와 접속되므로, 저항을 노드에 콘택 시키기 위한 콘택홀용 포토레지스트 패턴(304)을 형성한다.

다음으로, 도 3e에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(304)을 식각장벽으로하여 BPSG막(36)을 선택 식각하여 하부의 노드 콘택 연결선용 제2폴리 실리콘막(35B)을 노출시키는 노드 콘택용 제2콘택홀을 형성한다. 그리고, 포토레지스트 패턴(304)을 제거한 후, 그 상부에 부하 저항을 이루는 제3폴리 실리콘막(37)을 형성하고, 기 형성된 제3폴리 실리콘막(37)의 일부분을 노출시켜 제1이온 주입 공정으로 전원 전압 연결 부분을 형성하기 위한 포토레지스트 패턴(305)을 형성한다. 여기서 전원 전압 연결 부분의 형성 전에 제3폴리 실리콘막(37)에 전체적으로 제2이온 주입을 실시하여 저항을 적절히 조절하는데, 제2이온 주입 공정시 주입되는 불순물 도즈량은 제1이온 주입 공정시 주입되는 불순물 도즈량에 비하여 상대적으로 적은 도즈량을 갖도록 조정하여 실시한다.

다음으로, 도 3f에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(305)을 이온 주입 장벽으로 하여 부분적으로 불순물 주입을 하여 전원 전압 연결 부분(38)을 형성하고, 최종적으로 저항 패턴을 위한 제3폴리 실리콘막의 패터닝을 실시한다.

전술한 바와 같이 이루어지는 본 발명은 노드 콘택이 형성될 부위에 비트 라인 콘택홀 형성시 노드 콘택홀을 동시에 형성하고, 이 노드 콘택홀에 비트 라인 형성용 제2폴리 실리콘막을 형성하여, 노드 연결선을 형성한다. 그리고, 그 상부에 층간절연막을 관통하여 이루어지는 저항 콘택홀을 형성하여 저항용 제3폴리 실리콘막을 형성하므로써, 최종적으로 전달 트랜지스터의 드레인, 풀다운 트랜지스터의 드레인, 다른 풀다운 트랜지스터의 게이트 및 부하 저항의 일측 단자를 전기적으로 연결된 접속된 노드를 형성할 수 있다.

이에 구동 트랜지스터의 게이트 전극과 노드 콘택과의 전기적 연결을 원활히 할 수 있고, 또한 종래 기술에 비하여 노드 콘택홀에 매립되어 형성된 제2폴리 실리콘막(35B)상에 콘택된 제3폴리 실리콘막(37)이 모두 부하 저항으로 사용됨에 따라 길이 및 면적에 비례하는 저항값을 크게 하여 소자의 특성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, HLR형 에스램셀의 노드 콘택 형성시, 노드 콘택홀이 형성될 부위에 비트 라인 형성용 제2폴리 실리콘막을 형성한후, 재차 콘택홀을 형성하여 노드 콘택용 제3폴리 실리콘막을 형성함으로 하여 이에 기존의 에스램셀보다 큰 부하 저항을 갖게 된다.

또한 노드 콘택 부분에 비트 라인용 폴리 실리콘막을 형성함으로, 이에 노드 콘택용 제3폴리 실리콘막과 노출된 구동 트랜지스터의 게이트 전극을 이루는 제1폴리 실리콘막과의 저항을 일정하게 유지하여 소자 특성을 향상시킨다.

Claims (3)

1. 반도체 기판 상에 각기 게이트 및 소스/드레인 접합 영역을 갖는 적어도 두 개의 구동 트랜지스터와 적어도 두 개의 전달 트랜지스터를 형성하는 제1단계;

   상기 제1단계가 완료된 웨이퍼 상에 제1층간절연막을 형성하는 제2단계;

   상기 제1층간절연막을 선택식각하는 것에 의하여, 상기 어느한 구동 트랜지스터의 게이트와 상기 다른 구동 트랜지스터의 일측접합 및 상기 어느한 전달 트랜지스터의 일측 접합이 노출되는 노드 콘택홀과, 상기 전달 트랜지스터의 타측 접합이 노출되는 비트 라인 콘택홀을 동시에 형성하는 제3단계;

   상기 노드 콘택홀과 비트 라인 콘택홀을 매립하는 전도막을 형성하고, 상기 전도막을 선택 식각하여 상기 노드 콘택홀을 매립하는 상기 전도막의 제1패턴과 상기 비트 라인 콘택홀을 매립하는 상기 전도막의 제2패턴을 형성하는 제4단계;

   상기 제4단계가 완료된 웨이퍼 전체 구조 상부에 제2층간절연막을 형성하는 제5단계;

   상기 제2층간절연막을 선택식각하여 상기 전도막 제1패턴의 일부를 노출시키는 제6단계; 및

   상기 전도막 제1패턴에 콘택되는 저항층을 형성하는 제7단계

   를 포함하여 이루어지는 하이 로드 레지스터형 에스램셀 제조 방법 .
2. 제1항에 있어서,

   상기 저항층은 저항값 조절을 위한 소정양의 도펀트를 갖는 폴리 실리콘막 을 포함하여 이루어지는 하이 로드 레지스터형 에스램셀 제조 방법 .
3. 제1항에 있어서,

   상기 전도막은 폴리 실리콘막 또는 폴리 사이드막을 포함하여 이루어지는 하이 로드 레지스터형 에스램셀 제조 방법.

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