KR100233626B1 - 반도체 메모리 디바이스 및 제조 방법 - Google Patents
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Abstract
본 발명은 (a) 기판, (b) 구동기로서 작용하며 기판 상에 형성된 제1 구동기 MOS 트랜지스터, (c) 부하로서 작용하며 기판 상에 형성된 절연층 상에 형성된 제2 MOS 트랜지스터, 및 (d) 제2 MOS 트랜지스터의 채널 영역 위의 게이트 절연막 상에 형성되고 반도체층 및 금속 화합물로 이루어진 층을 구비한 게이트 전극을 갖는 반도체 메모리 디바이스를 제공한다. 본 발명은 p-채널 TFT의 게이트 절연막이 박막으로 만들어지더라도, 부하로서 p-채널 TFT를 갖는 SRAM 내에서 게이트 전극의 브레이크다운 전압의 상당한 감소를 피할 수 있다.
Description
제1도는 부하 소자로서 p채널 MOS 트랜지스터를 갖는 종래의 SRAM의 메모리 셀을 도시한 회로도.
제2(a)도 및 제2(b)도는 부하 소자로서 p채널 TFT를 갖는 종래의 SRAM의 평면도.
제2(c)도는 제2(a)도 및 제2(b)도의 Z-Z 선을 따라 절취한 단면도.
제3(a)도 내지 제3(e)도는 제2(a)도 및 제2(b)도에서 Z-Z 선을 따라 절취한 단면도로서, 제2(a)도 내지 제2(c)도에 도시한 종래의 SRAM 메모리 셀을 제조하는 방법의 각 단계를 도시한 도면.
제4도는 게이트 절연막의 두께에 관한 p 채널 TFT의 온 상태 전류의 의존성을 도시한 그래프.
제5(a)도 및 제5(b)도는 본 발명의 제1실시예에 따라 제조된 반도체 메모리 디바이스를 도시한 평면도.
제5(c)도는 제5(a)도 및 제5(b)도에서 X-X 선을 따라 절취한 단면도.
제5(d)도는 제5(a)도 및 제5(b)도에서 W-W 선을 따라 절취한 단면도.
제6(a) 내지 제6(f)도는 제5(a) 및 5(b)도에서 X-X 선을 따라 절취한 단면도로서, 제5(a)도 내지 제5(d)도에 도시한 반도체 메모리 디바이스를 제조하는 방법의 각 단계를 도시한 도면.
제7(a)도 및 제7(b)도는 본 발명의 제2실시예에 따라 제조된 반도체 메모리 디바이스를 도시한 평면도.
제7(c)도는 제5(a)도 및 제5(b)도에서 Y-Y 선을 따라 절취한 단면도.
제8(a)도 내지 제8(f)도는 제7(a)도 및 제7(b)도에서 Y-Y 선을 따라 절취한 단면도로서, 제7(a)도 내지 제7(c)도에 도시한 반도체 메모리 디바이스를 제조하는 방법의 각 단계를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
101, 201 : p형 실리콘 기판 102, 202 : 필드 산화막
103, 203 : 게이트 산화막 104a, 104b, 204a, 204b : 접촉홀
105aa, 105ab, 105ba, 105bb, 205aa, 205ab, 205ba, 205bb : 게이트 전극
106aa, 106ab, 106ac, 106ba, 106bb, 106bc : n형 확산층
206aa, 206ab, 206ac, 206ba, 206bb, 206bc : n형 확산 영역
107, 207 : 층간 절연막 109, 209 : 접지 도체
108a, 108b(208a, 208b) : 제1 및 제2 접지 접촉홀
113, 213 : 제2 층간 절연막 133 : 게이트 절연막
131a, 131b : 제1 및 제2 폴리실리콘막 패턴
131aa, 213aa : 제1 채널 영역 131ba, 231ba : 제2 채널 영역
135a, 135b, 235a, 235b : 폴리실리콘막 패턴
135a, 135b, 235a, 235b : 폴리실리콘막 패턴
138b, 138a, 238a, 238b : 제1 및 제2 노드 접촉홀
141a, 141b, 241a, 241b : 도전막 패턴
144, 244 : 포토레지스트막 145a : 제5 게이트 전극
146b : 제6 게이트 전극
146aa, 146ab, 146ba, 146bb, 246aa, 246ab, 246ba, 246bb : p형 확산 영역
153, 253 : 제3 층간 절연막 154a, 254a, 254b : 비트 접촉홀
159a, 159b, 259a, 259b : 비트 라인
221a, 221b : 게이트 전극 213, 223, 233 : 게이트 절연막
TT1, TT2(TD1, TD2) : 제1 및 제2 n 채널 MOS 트랜지스터
본 발명은 반도체 메모리 디바이스 및 이를 제조하기 위한 방법에 관한 것으로, 특히 부하로서 작용하는 MOS 트랜지스터로서 p 채널 박막 트랜지스터(TFT)를 갖는 스태틱 랜덤 액세스 메모리(SRAM), 및 그 제조 방법에 관한 것이다.
스태틱 랜덤 액세스 메모리(SRAM)의 메모리 셀의 고집적도를 달성하기 위해서는 부하 소자로서 고저항 소자를 사용하는 것이 유리하다 그러나, 집적도를 더 높이고 소비 전력을 감소해야 하는 경우라면 누설 전류, 잡음 또는 알파선에 의해 야기되는 소프트 에러(soft error)에 대한 안정성을 달성하기 위해서도 부하 소자로서 p 채널 박막 트랜지스터(이하, 간단히 TFT라 함)를 사용하는 것이 유리하다.
SRAM의 메모리 셀의 회로도인 제1도를 참조하여, 이하에서는 부하로서 작용하는 p 채널 MOS 트랜지스터를 포함하는 SRAM의 메모리 셀의 구조에 대해서 설명하기로 한다.
예시된 메모리 셀은 6개의 MOS 트랜지스터를 포함하는 데, 이는 전송용의 n 채널 MOS 트랜지스터(TT1및 TT2) 2개, 구동기로서 작용하는 n-채널 MOS 트랜지스터(TD1및 TD2) 2개, 및 부하로서 작용하는 p 채널 MOS 트랜지스터(TL1및 TL2) 2개가 된다. 이들 6개의 MOS 트랜지스터들은 다음과 같이 서로 전기적으로 접속된다.
TD1및 TL1로 구성된 제1 인버터 및 TD2및 TL2로 구성된 제2 인버터는 두 개의 접합점 N1및 N2에서 교차하는 형태로 접속된다. TD1및 TD2의 n형 소스 영역 및 TL1및 TL2의 p 형 소스 영역은 전압(Vss)이 인가되고 있는 접지 도체, 및 전압(Vcc)가 인가되고 있는 전원 라인에 각각 접속된다. TT1및 TT2의 게이트 전극들은 공통적으로 워드 라인(WL)에 접속된다. TT1및 TT2의 n형 소스 영역들은 비트 라인(BL-1) 및 (BL-2)에 각각 접속되며, TT1및 TT2의 n형 드레인 영역은 각각 N1및 N2에 접속된다.
하이 레벨 전위가 N1에 인가되며, 로우 레벨 전위가 N2에 인가된다고 할 때, TL1및 TL2각각은 온 상태 및 오프 상태로 된다. 여기서, N1의 전위가 누설 전류, 잡음 또는 알파선에 의해 야기되는 소프트 에러에 기인하여 감소된다면, TL1은 더욱 온 상태로 되어 TL1이 전하들을 효과적으로 N1에 공급하게 됨으로써 이에 따라 N1의 전위를 회복하게 된다. TL1및 TL2는 N1및 N2에 전하를 공급하는 것에 관하여 고저항 소자보다 큰 능력이 있기 때문에, 메모리 셀 내에 저장된 데이타는 누설 전류, 잡음, 또는 알파선에 기인한 소프트 에러에 의해 반전되기 쉽지 않아, 이에 따라 메모리 셀의 안정성이 향상된다.
4개의 n 채널 MOS 트랜지스터 TT1, TT2, TD1및 TD2는 p형 실리콘 기판 상에 형성되며, 2개의 p채널 MOS 트랜지스터(TL1및 TL2)는 TFT로서 형성됨으로써 높은 집적도를 달성한다. 본 발명자는 부하 소자로서 p 채널 TFT를 갖는 SRAM의 메모리 셀의 예를 1991년 IEDM 테크니컬 다이제스트, 481-484페이지에 보고하였다.
이하, 제2(a)도 내지 제2(c)도를 참조하여 SRAM에 대해 보고된 메모리 셀에 대해서 설명하기로 한다. 제2(a)도 및 제2(b)도는 메모리 셀의 평면도이며, 제2(c)도는 제2(a)도 및 제2(b)도의 라인 Z-Z을 따라 절취한 단면도이다.
제2(c)도에 도시한 바와 같이, p형 실리콘 기판(301) 상에 필드 산화막(302)을 소자 분리 영역 내에 선택 산화 공정으로 형성하며, 게이트 산화막(303)을 소자 형성 영역 내에 열 산화 공정으로 형성한다. 실리콘 기판(301) 상에는 또한 전송용으로서 작용하는 2개의 n 채널 MOS 트랜지스터(TT1및 TT2)과 구동기로 작용하는 2개의 n 채널 MOS 트랜지스터(TD1및 TD2)를 형성한다. 실리콘 기판(301)은 필드 산화막(302) 사이에서 게이트 산화막(303)으로 덮힌다. 게이트 산화막(303)에는 접촉홀(304a 및 304b)가 형성된다. 게이트 산화막(303)을 관통하여 실리콘 기판(301) 상에는 게이트 전극(305aa, 305ab, 305ba, 및 305bb)가 형성된다. 이들 게이트 전극(305aa, 305ab, 305ba, 및 305bb)은 n형 폴리실리콘막 및 n형 폴리실리콘막 상에 피착된 텅스텐 실리사이드막을 포함하는 폴리사이드(polycide) 구조를 갖는다. p 형 실리콘 기판(301) 상에는 필드 산화막(302)와 게이트 전극(305aa, 305ab, 305ba, 및 305bb)에 자기 정렬 방식으로 소자 형성 영역 내에 n형 확산층(306aa, 306ab, 306ac, 306ba, 306bb 및 306bc)가 또한 형성되어 있다.
워드 라인(WL)으로서도 작용하는 게이트 전극(305ab 및 305bb)는 메모리 셀 외부에서 서로 전기적으로 접속된다. 게이트 전극(305aa 및 305ba)는 접촉홀(304b 및 304a)를 각각 관통하여 n형 확산층(306bb 및 306ab)에 전기적으로 접속된다. 제1 전송용 n채널 MOS 트랜지스터(TT1)는 게이트 전극(305ab), 게이트 산화막(303), n 형 확산층(306ac)(n형 소스 영역), 및 n형 확산층(306ab)(n형 드레인 영역)으로 구성되며, 제2 전송용 n채널 MOS 트랜지스(TT2)는 게이트 전극(305ab), 게이트 산화막(303), n형 확산층(306bc)(n형 소스 영역), 및 n형 확산층(306bb)(n형 드레인 영역)으로 구성되며, 제1 구동기 n채널 MOS 트랜지스터(TD1)는 게이트 전극(305aa), 게이트 산화막(303), n형 확산층(306aa)(n형 소스 영역), 및 트랜지스터(TT1)과 함께 공유하는 n형 확산층(306ab)(n형 드레인 영역)으로 구성되며, 제2 구동기 n 채널 MOS 트랜지스터(TD2)는 게이트 전극(305ba), 게이트 산화막(303), n형 확산층(306ba)(n형 소스 영역), 및 트랜지스터(TT2)와 함께 공유하는 n형 확산층(306bb)(n형 드레인 영역)으로 구성된다.
이들 4개의 n 채널 MOS 트랜지스터는 층간 절연막(307)으로 덮힌다. 층간 절연막(307)에는 각각 n형 확산층(306aa 및 306ba)에 이르는 접지 접촉홀(308a 및 308b)이 형성된다. n형 확산층(306aa 및 306ba)는 층간 절연막(307) 상에 피착된 접지 도체(309)에 접지 접촉홀(308a 및 308b)를 통해 전기적으로 접속된다. 접지 도체(309)는 텅스텐 실리사이드막으로 만들어지며, 이에는 다음에 설명될 임의의 영역에 개구부가 형성된다.
층간 절연막(307) 및 접지 도체(309)은 제2 층간 절연막(313)으로 덮힌다. 제2 층간 절연막(313) 상에는 각각 부하로 작용하는 2개의 바텀(bottom) 게이트형 p 채널 TFT(TL1및 TL2)가 형성된다.
접촉홀(314a 및 314b)는 제2 및 제1 층간 절연층(313 및 307)를 관통하여 각각 게이트 전극(305ba 및 305aa)에 이른다. 접촉홀(314a 및 314b)은 사실상 접촉홀(304a 및 304b) 각각의 위에 배치된다. 제2 층간 절연막(313) 상에 형성되며 폴리실리콘막으로 구성된 게이트 전극(321b 및 321a)는 접촉홀(314a 및 314b)를 통해서 게이트 전극(305ba 및 305aa)에 전기적으로 접속된다. 게이트 전극(321a 및 321b)와 함께 제2 층간 절연막(313)은 게이트 절연막(323)으로 덮힌다. 게이트 절연막(323)은 사실상 접촉홀(314a 및 314b) 위에 배치되며, 게이트 전극(321b 및 321a) 각각에 이르는 접촉홀(324a 및 324b)이 형성된다.
게이트 절연막(323) 상에는 2개의 폴리실리콘막 패턴이 형성된다. 제1 폴리실리콘막 패턴은 접촉홀(324a)을 통해 게이트 전극(321b)에 전기적으로 접속된 p형 확산 영역(346aa)(p형 드레인 영역), n형 폴리실리콘막으로 구성되며 게이트 절연막(323)을 관통하여 전체적으로 게이트 전극(321a)을 횡단하여 놓여 있는 채널 영역(331aa), 및 전원 라인의 일부를 구성하는 p형 확산 영역(346ab)(p형 소스 영역)으로 구성되며, 제2 폴리실리콘막 패턴은 접촉홀(324b)를 통해 게이트 전극(321a)에 전기적으로 접속된 p형 확산 영역(346ba)(p형 드레인 영역), n형 폴리실리콘막으로 구성되며 게이트 절연막(323)을 관통하여 전체적으로 게이트 전극(321b)을 횡단하여 놓여 있는 채널 영역(331ba), 및 전원 라인의 일부를 구성하는 p형 확산 영역(346bb)(p형 소스 영역)으로 구성된다. p형 확산 영역(346ab 및 346bb)는 메모리 셀 외부에서 서로 전기적으로 접속된다.
부하로서의 제1 p채널 TFT(TL1)은 모두 제1 폴리실리콘막 패턴을 구성하는 p형 확산 영역(346aa), 채널 영역(331aa) 및 p형 확산 영역(346ab)과, 게이트 절연막(323) 및 게이트 전극(321a)로 구성되며, 반면 부하로서의 제2 p채널 TFT(TL2)은 모두 제2 폴리실리콘막 패턴을 구성하는 p형 확산 영역(346ba), 채널 영역(331ba) 및 p형 확산 영역(346bb)과, 게이트 절연막(323) 및 게이트 전극(321b)로 구성된다.
제2 층간 절연막(313) 및 제1 및 제2 p 채널 TFT는 제3 층간 절연막(353)으로 덮힌다. 비트 접촉홀(354a 및 354b)는 제3 층간 절연막(353), 게이트 절연막(323), 제2 층간 절연막(313), 제1 층간 절연막(307) 및 게이트 산화막(303)을 관통하여, 각각 n형 확산층(306ac 및 306bc)에 이른다. 한 쌍의 비트 라인(359a;BL-1) 및 (359b;BL-2)는 제3 층간 절연막(353) 상에 형성되어, 비트 접촉홀(354a 및 354b) 각각을 통해 n형 확산층(306ac 및 306bc)에 전기적으로 접속된다. 접지 도체(309)의 임의의 영역 내에 형성될 상기 언급한 개구는 접촉홀(314a 및 314b)와 비트 접촉홀(354a 및 354b)가 형성될 영역이 된다.
제2(a)도 및 제2(b)도의 Z-Z라인을 따라 절취한 단면도인 제3(a)도 내지 제3(e)도를 참조하여, 상기 언급된 문헌에서 제시되었던 SRAM은 다음과 같이하여 0.4㎛ 디자인 룰에 따라서 제조된다.
p형 실리콘 기판(301) 상에는 선택 산화에 의해서 소자 분리 영역에 필드 산화막(302)과, 열 산화에 의해서 소자 형성 영역에 게이트 산화막(303)이 형성된다. 접촉홀(304a 및 304b)는 완충된 불화 수소산을 사용하여 습식 에칭에 의해서 게이트 산화막(303) 내의 임의의 장소에 형성된다. 접촉홀(304a 및 304b)를 형성함에 있어 습식 에칭을 사용할 수 있는 이유는 접촉홀의 직경이 과도 에칭에 기인하여 약간 너무 크게 되더라도 곤란성이 없기 때문이다.
이어서, n형 폴리실리콘막 및 텅스텐-실리사이드막이 연속적으로 피착되며, 이들 피착된 막들은 패터닝되어 게이트 전극(305aa, 305ab, 305ba 및 305bb)를 형성하게 된다. 게이트 전극(305aa 및 305ba)는 접촉홀(304b 및 304a)를 관통하여 p형 실리콘 기판(301)의 표면에 전기적으로 접속된다. 게이트 전극(305aa)의 말단부와 접촉홀(304b) 내의 게이트 산화막(303)이 중첩되는 중첩 마진은 약 0.1㎛이다. 이어서, 필드 산화막(302) 및 게이트 전극(305aa, 305ab, 305ba 및 305bb)를 마스크로 사용하여 예를 들면 비소(As) 이온 주입으로, p형 실리콘 기판(301) 상에 n형 확산층(306aa, 306ab, 306ac, 306ba, 300bb 및 306bc)를 형성한다. n형 확산층(306aa, 306ab, 306ac, 306ba, 306bb 및 306bc)는 1020내지 1021㎝-3범위의 불순물 농도를 갖는다. 예를 들면, n형 확산층(306ab)는 접촉홀(304a) 바로 밑에서부터 0.2 내지 0.3㎛ 범위의 접합 깊이를 가지며, 게이트 산화막(303) 바로 밑에서부터의 접합 깊이는 0.15 내지 0.2㎛이다.
다음에, 제1 층간 절연막(307)을 LPCVD로 최종 생성물 전면에 걸쳐 피착한다. 이어서, 각각 n형 확산층(306aa 및 306ba)에 이르는 접지 접촉홀(308a 및 308b)는 제1 층간 절연막(307) 내에 형성된다. 이어서, 텅스텐-실리사이드막을 최종 생성물 상에 피착한다. 텅스텐-실리사이드막은 임의의 영역에서 개구를 갖고 형성됨으로써, 제2(a)도, 제2(c) 및 제3(a)도에 도시한 바와같이 접지 접촉홀(308a 및 308b)를 관통하여 n형 확산층(306aa 및 306ba)에 전기적으로 접속되는 접지 도체(309)를 형성하게 된다. 이와 같이 하여 형성된 접지 도체(309)는 텅스텐-실리사이드막으로 구성된다. 상기 언급된 임의의 영역은 A 및 B 부분을 포함하는 영역으로서, 후속되는 단계에서 형성될 접촉홀(314a, 314b, 354a 및 354b)는 A부분을 관통하고, B부분은 A부분 주위에 위치된 마진 영역으로, 0.1 내지 0.2㎛ 범위의 길이를 갖는다.
다음에, 평탄면을 갖는 제2 층간 절연막(313)을 LPCVD로 최종 생성물 상에 피착한다. 이어서, 접촉홀(314b 및 314a)를 제2 및 제1 층간 절연막(313 및 307)를 관통하여 각각 접촉홀(304b 및 304a) 바로 위에 배치된 게이트 전극(305aa 및 305ba) 부분에 이르게 되도록 형성한다. 다음에, 폴리실리콘막을 LPCVD로 최종 생성물 상에 피착하여, 1016내지 1019㎝-3농도의 이온 주입으로 최종 생성물 내로 n형 또는 p형 불순물을 도핑한다. 다음에, 폴리실리콘막을 패터닝하여 게이트 전극(321a 및 321b)을 형성한다. 이들 게이트 전극(321a 및 321b)는 접촉홀(314b 및 314a)를 관통하여 게이트 전극(305aa 및 305ba)에 전기적으로 접속된다. 이어서, 실리콘 이산화막(HTO 막)으로 구성된 게이트 절연막(323)을 제2(a)도 내지 제2(c)도 및 제3(b)도에 도시한 바와 같이, LPCVD로 최종 생성물 상에 피착한다.
다음에, 접촉홀(314b 및 314a)와 전체적으로 정렬되는 개구부를 포함하도록 포토레지스트(329)를 형성한다. 이어서, 게이트 절연막(323)을 포토레지스트(329)를 마스크로하여 비등방성 건식 에칭시킴으로써, 제2(a)도 내지 제2(c)도 및 제3(c)도에 도시한 바와 같이, 각각 게이트 전극(321a 및 321b) 내에 접촉홀(324b 및 324a)이 형성된다. 이 때, 약간 과도 에칭이 되도록 비등방성 건식 에칭을 행하는 것이 바람직하다. 그 이유는 게이트 절연막(323)이 접촉홀(314a)의 측벽을 덮고 있는 게이트 전극(321b)의 표면에서 측벽 스페이서로서 제거되지 않고 남아있게 되는 것을 회피하기 위한 것이다.
등방성 에칭은 접촉홀(324a 및 324b)를 형성시 사용하지 말아야한다. 등방성 에칭을 접촉홀(324a 및 324b) 형성시 사용한다면, 과도 에칭에 의해서 접촉홀이 게이트 전극(321a 및 321b) 밖으로 부분적으로 돌출하게 되어, 후속 단계에서 행해질 폴리실리콘막의 에칭 시에 곤란을 가져오게 된다. 게이트 전극(321a 및 321b)는 바람직하기로는 폴리실리콘막으로 구성된다. 게이트 전극(321a 및 321b)가 실리사이드막, 폴리사이드막 또는 내화성 금속막으로 구성된다면, 게이트 절연막(323)은 게이트 전극(321a 및 321b)와 부분적으로 접촉하게 되어, 신뢰성이 저하되는 결과를 초래한다.
다음에, 포토레지스트(329)를 애싱(ashing)으로 제거한다. 이어서, 최종 생성물을 산으로 세척한다. 다음에, 게이트 절연막(323)을 약한 플르오르화 수소산으로 세척하여 접촉홀(314a)의 측벽을 덮고 있는 게이트 전극의 표면에 제거되지 않고 남아있었던 게이트 절연막(323)의 부분을 제거하며, 아울러 전에 행해진 산 세척에 기인하여 형성된 자연 산화막을 제거하도록 한다. 연이어서, 비정질 실리콘막을 LPCVD로 최종 생성물 상에 피착한다. 비정질 실리콘막을 약 600℃에서 어닐링하여 폴리실리콘막으로 전환시킨다. 이어서, n형 불순물을 폴리실리콘막에 이온 주입하여 폴리실리콘막이 1016내지 1018㎝-3범위 내의 불순물 농도를 포함하는 n형의 막으로 되게한다. 이와 같이 하여 형성된 n형 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴(331a 및 331b)를 형성하도록 한다. 이들 폴리실리콘막 패턴(331a 및 331b)은 제2(a)도 내지 제2(c)도 및 제3(d)도에 도시한 바와 같이 각각 접촉홀(324a 및 324b)를 관통하여 게이트 전극(321b 및 321a)에 전기적으로 접속된다.
예를 들면 접촉홀(324a) 상의 폴리실리콘막 패턴(331a)의 큰 중첩 마진을 갖는 것은 가능하지 않다. 중첩 마진은 가장 커야 0.2㎛이다. 그러므로, 앞에서 언급하였던 것처럼, 완충된 불화 수소산을 사용하는 등방성 에칭은 접촉홀(324a 및 324b)의 형성용으로 사용할 수 없다.
이어서, 게이트 전극(321a)를 덮는 폴리실리콘막 패턴(331a)의 일부분과 게이트 전극(321b)를 덮는 폴리실리콘막 패턴(331b)의 일부분을 적어도 덮는 포토레지스트(339)을 형성한다. 다음에, 상기 포토레지스트를 마스크로 하여 붕소 이온 주입을 행한다. 이렇게 하여, 폴리실리콘막 패턴(331a)의 이온 주입된 부분은 p형 확산 영역(346aa 및 346ab)를 만들게 되며, 패턴(331a)의 이온 주입이 안된 부분은 채널 영역(331a)으로 된다. 마찬가지로, 제2(a)도 내지 제2(c)도 및 제3(e)도에 도시한 바와 같이, 폴리실리콘막 패턴(331b)의 이온 주입된 부분은 p형 확산 영역(346ba 및 346bb)를 만들게 되며, 패턴(331b)의 이온 주입이 안된 부분은 채널 영역(331ba)으로 된다. p형 확산 영역(346aa, 346ab, 346ba 및 346bb)는 1018내지 1020㎝-3범위의 불순물 농도를 갖는다. 특히, 드레인 영역으로 작용하는 p형 확산 영역(346aa 및 346ba)이 1021㎝-3정도의 불순물 농도를 갖는다면, p형 확산 영역(346aa 및 346ba)를 포함하는 p채널 TFT에서 누설 전류가 증가하게 될 것이다. p형 확산 영역(346aa 및 346ba)은 각각 게이트 전극(321a 및 321b)에 오프-셋되는 관계로 배치되며, 각각 접촉홀(324a 및 324b)를 관통하여 게이트 전극(321b 및 321a)에 전기적으로 접속된다. p형 확산 영역(346aa 및 346bb)는 게이트 전극(321a 및 321b)와 오프-셋 되는 관계 없이 배치되며, 전원 라인의 일부를 구성한다. p형 확산 영역(346ab 및 346bb)는 메모리 셀 외부에서 서로에 대해 전기적으로 접속된다.
포토레지스트(339)가 제거된 후에, 평탄면을 갖는 제3 층간 절연막(353)을 최종 생성물 상에 형성하고, 이어서 n형 확산층(306ac 및 306bc)에 이르는 비트 접촉홀(354a 및 354b)를 형성한다. 이어서, 한 쌍의 비트 라인(359a 및 359b)가 제2(a도) 내지 제2(c)도에 도시한 바와 같이, 각각 비트 접촉홀(354a 및 354b)를 관통하여 n형 확산층(306ac 및 306bc)에 전기적으로 접속되어 형성된다.
제4도는 실리콘 이산화막으로 구성된 게이트 절연막을 갖는 p채널 TFT에서 단위 게이트 폭의 게이트 산화막 두께에 대한 온 상태 전류의 의존성을 나타낸 그래프이다. 제4도의 그래프에서 보아 명백하듯이, 온 상태 전류는 p 채널 TFT에서도 또한 게이트 절연막의 보다 얇은 두께에서 온 전류는 증가하게 될 것이다. 따라서, 상기 언급한 문헌에서 게이트 절연막(323)을 얇게 하여야만 고전류 구동 능력을 갖는 고속 SRAM을 얻게된다.
상기 언급한 문헌에서 제시되었던 TFT를 포함하는 SRAM의 메모리 셀을 제조하는 방법에 있어서는 게이트 전극(321b 및 321a)가 폴리실리콘막으로 구성되는 것이 좋고, 또한 게이트 전극(321a 및 324b) 외부로 돌출하지 않도록 접촉홀(324a 및 324b)를 형성해야 하고, 더욱이 게이트 절연막(323)이 예를 들면 접촉홀(314a)의 측벽을 덮는 게이트 전극(321b)의 표면에서 측벽 스페이서로서 제거되지 않고 남게 되는 것을 회피해야 하므로, 게이트 절연막(323) 내에 접촉홀(324a 및 324b)를 형성하기 위해서는 비등방성 건식 에칭, 특히 약간 과도 에칭을 행할 필요가 있다. 따라서, 산소 플라즈마 증강 애싱에 의해 포토레지스트(329)를 제거하여 최종 생성물을 산으로 세척해야 한다. 그 결과, 약한 플르오르화 수소산을 사용하여 게이트 절연막(323)의 표면을 처리할 필요도 있다. 이러한 표면 처리에 의해서 게이트 절연막(323)은 국소적으로 얇아지게 된다. 게이트 절연막(323)의 두께가 감소함에 따라, 게이트의 항복 전압도 이에 따라서 현저하게 낮아진다.
이러한 문제는 부분적으로는 제조 방법에 의해 야기되는 것이나, 대부분은 반도체 메모리 디바이스 구조에 의한 것이다. 즉, 버텀 게이트 구조를 갖는 TFT가 사용되지 않는다면, 폴리실리콘막으로 구성된 게이트 전극 및 게이트 절연막 내에 접촉홀들을 필요 불가결하게 형성해야 한다.
일본국 미심사 특허 공개 번호 제5-251666호에는 TFT의 게이트 전극들이 채널 영역을 샌드위치하도록 형성되는 셀 구조를 개시하고 있다. 이 공개 특허에서 개시된 셀 구조는 부하로서 작용하며 더블 게이트 TFT로 구성된 MOSFET에 적용된다. 또한 이 공개 특허는 이 특허의 제11도에 도시한 접촉홀(112) 내에 형성된 자연 산화막을 제거하는 단계에서 게이트 절연막(107)이 얇게된 것에 기인한, 게이트 전극(Gpl) 및 채널 영역의 실리콘층(108)의 항복 전압의 저하를 회피하는 방법을 개시하고 있다. 이와 같이 하여, 이 특허의 제12도에 도시한 바와 같이, 버텀-게이트 전극(Gpl)을 덮는 절연층(107)을 제1실리콘층(118)으로 보호한 후에, 접촉홀의 자연 산화막을 제거시켜야 한다. 더욱이, 제1실리콘층(118) 위에는 접촉홀을 관통하여 p형 불순물 확산층(116)에 전기적으로 접속될 제2실리콘층(128)을 피착시켜 제2실리콘층(128)은 전원(Vcc)에 전기적으로 접속시킨다.
공개 특허의 제2도에 도시한 바와 같이, 첫번째 층의 폴리실리콘(10)과 두번째 층의 폴리실리콘(13) 사이에 절연막(11)을 형성하여, 2층 구조의 채널 영역을 갖는 TFT 내의 누설 전류를 감소시킨다. 그 결과, 첫번째 층을 이룬 폴리실리콘(10) 밑에 형성된 게이트 전극(Gpl)을 직접적으로 덮고 있는 절연막(9) 위에 폴리실리콘(10)이 형성되어 있으므로해서 이 절연막(9)이 손상되는 것을 회피할 수 있게 되고, 또한 폴리실리콘(10)과 (13)간에 절연막(11)이 형성되어 있으므로 드레인 전류의 감소 및 누설 전류의 발생을 회피할 수 있다.
그러나, 이 공개 특허는 첫번째 층을 이루고 있는 폴리실리콘(10)을 덮는 절연막(11)이 손상되는 것을 회피할 수 없다는 것을 스스로 인정하고 있다. 이 방법에서는, 제2(d)도에 도시한 단계에서 접촉홀(12)이 형성되며, 이어서 접촉홀(12)을 통해 노출된 반도체 기판(1)의 표면은 플르오르화 수소산으로 세척된다. 따라서, 절연막(9)이 손상되는 것을 회피할 수 있더라도, 첫번째 층의 폴리실리콘(10)을 덮고 있는 절연막(11)이 손상되는 것을 회피할 수는 없다. 따라서, 공개 번호 5-251666에 개시된 방법으로는 채널 영역 또는 폴리실리콘(10) 상에 피착되어 있는 절연막(11)을 보호하는 것은 불가능하다.
본 발명의 목적은 p채널 TFT의 게이트 절연막을 얇게 만들어도, 게이트 전극의 항복 전압이 현저하게 낮아지지 않는 구조를 갖는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 반도체 메모리 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 한 특징에 따르면, (a) 기판; (b) 상기 기판 상에 형성되어, 구동기로서 작용하는 제1 MOS 트랜지스터; (c) 상기 기판 상에 형성된 절연층 상에 형성되어, 부하로서 작용하는 제2 MOS 트랜지스터; 및 (d) 상기 제2 MOS 트랜지스터의 채널 영역 위의 게이트 절연막 상에 형성되어, 반도체층과 금속 화합물로 이루어진 층을 포함하는 게이트 전극을 포함하는 반도체 메모리 디바이스를 제공한다.
바람직한 실시예에서, 상기 제2 MOS 트랜지스터의 소스/드레인 영역은 상기 금속 화합물층을 통해 상기 제1 MOS 트랜지스터의 게이트 전극과 전기적으로 접속된다. 상기 반도체층은 폴리실리콘층을 포함하고, 금속 화합물로 이루어진 상기 층은 실리사이드 폴리실리콘층을 포함한다.
또한, 본 발명은 (a) 기판; (b) 상기 기핀 상에 형성되어, 구동기로서 작용하는 제1 MOS 트랜지스터; (c) 상기 기판 상에 형성된 절연층 상에 형성되어, 부하로서 작용하는 제2 MOS 트랜지스터; (d) 상기 제2 MOS 트랜지스터의 채널 영역 상에 형성되며 반도체층과 금속 화합물로 이루어진 층을 포함하는 상부 게이트 전극-상기 상부 게이트 전극과 제2 MOS 트랜지스터의 채널 영역 사이에는 게이트 절연막이 샌드위치되어 있음-; 및 (e) 상기 제2 MOS 트랜지스터의 상기 채널 영역 밑에 형성되며 반도체층을 포함하는 하부 게이트 전극-상기 하부 게이트 전극과 제2 MOS 트랜지스터의 채널 영역 사이에는 게이트 절연막이 샌드위치되어 있음-을 포함하는 반도체 메모리 디바이스를 제공한다.
상기 제2 MOS 트랜지스터의 소스/드레인 영역은 바람직하기로는 상기 금속 화합물층을 통해 상기 제1 MOS 트랜지스터의 게이트 전극과 전기적으로 접속된다. 상기 상부 및 하부 게이트 전극들의 상기 반도체층은 폴리실리콘층을 포함하고, 금속 화합물로 이루어진 상기 층은 실리사이드 폴리실리콘층을 포함한다.
또한, 본 발명은 (a) 전송용으로 작용하고 제1 도전형의 실리콘 기판 상에 형성되며, 한 쌍의 비트라인 중 하나와 전기적으로 접속된 제1 소스 영역, 제1 드레인 영역, 게이트 절연막 및 워드라인과 전기적으로 접속된 제1 게이트 영역을 갖는 제1 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제1 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제1 전송용 MOS 트랜지스터; (b) 전송용으로 작용하고 상기 제1 도전형 실리콘 기판 상에 형성되며, 상기 한 쌍의 비트라인 중 다른 하나와 전기적으로 접속된 제2 소스 영역, 제2 드레인 영역, 게이트 절연막 및 상기 워드라인과 전기적으로 접속된 제2 게이트 영역을 갖는 제2 게이트 전극을 포함하며 제2 도전형 채널을 가지며, 상기 제2 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제2 전송용 MOS 트랜지스터; (c) 상기 제1 도전형 실리콘 기판 상에 형성된 구동기로서 작용하고, 접지 도체와 전기적으로 접속된 제3 소스 영역, 상기 제1 드레인 영역과 전기적으로 접속된 제3 드레인 영역, 게이트 절연막 및 제3 게이트 영역을 갖는 제3 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제3 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제1 구동기 MOS 트랜지스터; (d) 구동기로서 작용하고 상기 제1 도전형 실리콘 기판 상에 형성되며, 상기 접지 도체와 전기적으로 접속된 제4 소스 영역, 상기 제2 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4 드레인 영역, 게이트 절연막 및 상기 제3 드레인 영역과 전기적으로 접속된 제4 게이트 영역을 갖는 제4 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제4 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제2 구동기 MOS 트랜지스터; (e) 상기 제1 및 제2 전송용 MOS 트랜지스터들과 상기 제1 및 제2 구동기 MOS 트랜지스터들의 표면을 함께 덮는 층간 절연막; (f) 상기 층간 절연막 상에 피착된 제1 폴리실리콘막으로 이루어지고, 상기 제4 게이트 전극 위의 연장 부분 A를 갖는 제1의 제1 도전형 드레인 영역, 제1 채널 영역, 및 전원 라인과 전기적으로 접속된 제1의 제1 도전형 소스 영역을 포함하는 제1 폴리실리콘막 패턴; (g) 상기 제1 폴리실리콘막으로 이루어지고, 상기 제3 게이트 전극 위의 일장 부분 B를 갖는 제2의 제1 도전형 드레인 영역, 제2 채널 영역, 및 상기 전원 라인과 전기적으로 접속된 제2의 제1 도전형 소스 영역을 포함하는 제2 폴리실리콘막 패턴; (h) 상기 제1 및 제2 폴리실리콘막 패턴들의 표면을 덮기 위해 상기 층간 절연막 위에 피착된 게이트 절연막; (i) 상기 게이트 절연막 상에 피착된 제2 폴리실리콘막으로 이루어지고, 상기 부분 B 위의 연장 부분을 가지며, 상기 제1 채널 영역을 덮는 제3 폴리실리콘막 패턴-상기 제3 폴리실리콘막 패턴과 상기 제1 채널 영역 사이에 게이트 절연막이 샌드위치되어 있음-; (j) 상기 제2 폴리실리콘막으로 이루어지고, 상기 부분 A 위의 연장 부분을 가지며, 상기 제2 채널 영역을 덮는 제4 폴리실리콘막 패턴-상기 제4 폴리실리콘막 패턴과 상기 제2 채널 영역 사이에 게이트 절연막이 샌드위치되어 있음-; (k) 상기 제3 폴리실리콘막 패턴, 게이트 절연막, 제2의 제1 도전형 드레인 영역 및 층간 절연막을 통해 상기 제3 게이트 전극에 도달하는 제1 노드 접촉홀을 한정하는 제1 측벽; (l) 상기 제4 폴리실리콘막 패턴, 게이트 절연막, 제1의 제1 도전형 드레인 영역 및 층간 절연막을 통해 상기 제4 게이트 전극에 도달하는 제2 노드 접촉홀을 한정하는 제2 측벽; (m) 상기 제3 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며, 상기 제1 노드 접촉홀을 통해 상기 제3 게이트 전극 및 상기 제2의 제1 도전형 드레인 영역과 전기적으로 접속된 제1 도전막 패턴을 포함하는 제5 게이트 전극; (n) 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며, 상기 제2 노드 접촉홀을 통해 상기 제4 게이트 전극 및 상기 제1의 제1 도전형 드레인 영역과 전기적으로 접속된 제2 도전막 패턴을 포함하는 제6 게이트 전극; (o) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제1의 제1 도전형 소스 영역, 제1 채널 영역, 제1의 제1 도전형 드레인 영역, 게이트 절연막 및 제5 게이트 전극을 포함하는 제1 박막 트랜지스터; 및 (P) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제2의 제1 도전형 소스 영역, 제2 채널 영역, 제2의 제1 도전형 드레인 영역, 게이트 절연막 및 제6 게이트 전극을 포함하는 제2 박막 트랜지스터를 포함하는 반도체 메모리 디바이스를 제공한다.
본 발명은 또한 (a) 전송용으로 작용하고 제1 도전형 실리콘 기판 상에 형성되며, 한 쌍의 비트라인 중 하나와 전기적으로 접속된 제1 소스 영역, 제1 드레인 영역, 게이트 절연막 및 워드라인과 전기적으로 접속된 제1 게이트 영역을 갖는 제1 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제1 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제1 전송용 MOS 트랜지스터; (b) 전송용으로 작용하고 상기 제1 도전형 실리콘 기판 상에 형성되며, 상기 한 쌍의 비트라인 중 다른 하나와 전기적으로 접속된 제2 소스 영역, 제2 드레인 영역, 게이트 절연막 및 상기 워드라인과 전기적으로 접속된 제2 게이트 영역을 갖는 제2 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제2 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제2 전송용 MOS 트랜지스터; (c) 상기 제1 도전형 실리콘 기판 상에 형성된 구동기로서 작용하고, 접지 도체와 전기적으로 접속된 제3 소스 영역, 상기 제1 드레인 영역과 전기적으로 접속된 제3 드레인 영역, 게이트 절연막 및 제3 게이트 영역을 갖는 제3 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제3 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제1 구동기 MOS 트렌지스터; (d) 상기 제1 도전형 실리콘 기판 상에 형성된 구동기로서 작용하고, 상기 접지 도체와 전기적으로 접속된 제4 소스 영역, 상기 제2 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4 드레인 영역, 게이트 절연막 및 상기 제3 드레인 영역과 전기적으로 접속된 제4 게이트 영역을 갖는 제4 게이트 전극을 포함하며 제2 도전형의 채널을 가지며, 상기 제4 소스 및 드레인 영역들은 상기 채널과 동일한 도전형을 갖는 제2 구동기 MOS 트랜지스터; (e) 상기 제1 및 제2 전송용 MOS 트랜지스터들과 상기 제1 및 제2 구동기 MOS 트랜지스터들의 표면을 함께 덮는 층간 절연막; (f) 상기 층간 절연막 상에 형성되며 상기 제3 게이트 전극 위의 연장 부분 A를 갖는 제5 게이트 전극; (g) 상기 층간 절연막 상에 형성되며 상기 제4 게이트 전극 위의 연장 부분 B를 갖는 제6 게이트 전극; (h) 상기 제5 및 제6 게이트 전극들의 표면을 덮기 위해 상기 층간 절연막 위에 피착된 제1 게이트 절연막, (i) 상기 제1 게이트 절연막 상에 피착된 제1 폴리실리콘막으로 이루어지며, 상기 제6 게이트 전극 위의 연장 부분 C를 갖는 제1의 제1 도전형 드레인 영역, 상기 제5 게이트 전극 위에 위치한 제1 채널 영역, 및 전원 라인과 전기적으로 접속된 제1의 제1 도전형 소스 영역을 포함하는 제1 폴리실리콘막 패턴; (j) 상기 제1 폴리실리콘막으로 이루어지며, 상기 제5 게이트 전극 위의 연장 부분 D를 갖는 제2의 제1 도전형 드레인 영역, 상기 제6 게이트 전극 위에 위치한 제2 채널 영역, 및 상기 전원 라인과 전기적으로 접속된 제2의 제1 도전형 소스 영역을 포함하는 제2 폴리실리콘막 패턴; (k) 상기 제1 및 제2 폴리실리콘막 패턴들의 표면을 덮기 위해 상기 제1 게이트 절연막 위에 피착된 제2 게이트 절연막; (l) 상기 제2 게이트 절연막 상에 피착된 제2 폴리실리콘막으로 이루어지며 상기 제5 게이트 전극 위에 위치한 제3 폴리실리콘막 패턴; (m) 상기 제2 폴리실리콘막으로 이루어지며 상기 제6 게이트 전극 위에 위치한 제4 폴리실리콘막 패턴; (n) 상기 제3 폴리실리콘막 패턴, 제2 게이트 절연막, 제2의 제1 도전형 드레인 영역, 제1 게이트 절연막, 제5 게이트 전극 및 층간 절연막을 통해 상기 제3 게이트 전극에 도달하는 제1 노드 접촉홀을 한정하는 제1 측벽; (o) 상기 제4 폴리실리콘막 패턴, 제2 게이트 절연막, 제1의 제1 도전형 드레인 영역, 제1 게이트 절연막, 제6 게이트 전극 및 층간 절연막을 통해 상기 제4 게이트 전극에 도달하는 제2 노드 접촉홀을 한정하는 제2 측벽; (p) 상기 제3 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며, 상기 제1 노드 접촉홀 및 상기 제3 폴리실리콘막 패턴을 통해 상기 제3 게이트 전극 및 상기 제2의 제1 도전형 드레인 영역과 전기적으로 접속된 제1 도전막 패턴을 포함하는 제7 게이트 전극; (q) 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며, 상기 제2 노드 접촉홀 및 및 상기 제4 폴리실리콘막 패턴을 통해 상기 제4 게이트 전극 및 상기 제1의 제1 도전형 드레인 영역과 전기적으로 접속된 제2 도전막 패턴을 포함하는 제8 게이트 전극; (r) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제5 게이트 전극, 제1 게이트 절연막, 제1의 제1 도전형 소스 영역, 제1 채널 영역, 제1의 제1 도전형 드레인 영역, 제2 게이트 절연막 및 제7 게이트 전극을 포함하는 제1 박막 트랜지스터; 및 (s) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제6 게이트 전극, 제1 게이트 절연막, 제2의 제1 도전형 소스 영역, 제2 채널 영역, 제2의 제1 도전형 드레인 영역, 제2 게이트 절연막 및 제8 게이트 전극을 포함하는 제2 박막 트랜지스터를 포함하는 반도체 메모리 디바이스를 제공한다.
예를 들면, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형이다. 상기 제1 및 제2 도전막 패턴들은 바람직하기로는 내화 금속, 내화 금속 실리사이드 티타늄 니트라이드 및 티타늄 텅스텐으로 이루어진다.
본 발명의 또 다른 특징에 따르면, 본 발명은 (a) 제1 도전형 실리콘 기판 상에서, 소자 분리 영역 및 소자 형성 영역 내에 필드 산화물 및 게이트 산화물을 각각 형성하는 단계; (b) (A) 전송용으로서 작용하며 제1의 제2 도전형 소스 영역, 제1의 제2 도전형 드레인 영역, 및 게이트 산화물과 워드라인 둘다로서 작용하는 제1 게이트 전극을 포함하는 제1의 제2 도전형 전송용 MOS 트랜지스터, (B) 전송용으로서 작용하며 제2의 제2 도전형 소스 영역, 제2의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 상기 워드라인 둘다로서 작용하는 제2 게이트 전극을 포함하는 제2의 제2 도전형 전송용 MOS 트랜지스터, (C) 구동기로서 작용하며 제3의 제2 도전형 소스 영역, 상기 제1의 제2 도전형 드레인 영역과 전기적으로 접속된 제3의 제2 도전형 드레인 영역, 상기 게이트 산화물 및 제3 게이트 전극을 포함하는 제1의 제2 도전형 구동기 MOS 트랜지스터, 및 (D) 구동기로서 작용하며 제4의 제2 도전형 소스 영역, 상기 제2의 제2 도전형 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 제3의 제2 도전형 드레인 영역 둘다에 전기적으로 접속된 제4 게이트 전극을 포함하는 제2의 제2 도전형 구동기 MOS 트렌지스터를 상기 실리콘 기판 상에 형성하는 단계; (c) 최종 생성물 위에 제1 층간 절연막을 피착하는 단계; (d) 상기 제3 및 제4의 제2 도전형 소스 영역들에 각각 도달하는 제1 및 제2 접지 접촉홀들을 상기 제1 층간 절연막과 함께 형성하는 단계; (e) 개구부를 갖고 있으며, 상기 제1 및 제2 접지 접촉홀들을 통해 상기 제3 및 제4의 제2 도전형 소스 영역들과 전기적으로 접지 도체를 형성하는 단계; (f) 최종 생성물 위에 제2 층간 절연막을 피착하는 단계; (g) 최종 생성물 위에 제1의 제2 도전형 폴리실리콘막을 형성하는 단계; (h) 상기 제1 폴리실리콘막을 패터닝하여 상기 제4 게이트 전극 위의 연장 부분 A를 갖는 제1 폴리실리콘막 패턴, 및 상기 제3 게이트 전극 위의 연장 부분 B를 갖는 제2 폴리실리콘막 패턴 둘다를 형성하는 단계; (i) 최종 생성물 위에 게이트 절연막을 피착하는 단계; (j) 최종 생성물 위에 제2 폴리실리콘막을 형성하는 단계; (k) 상기 연장 부분 A 및 B, 게이트 절연막, 제2 및 제1 폴리실리콘막 패턴들, 제2 층간 절연막, 및 제1 층간 절연막을 연속적으로 에칭하여 상기 제3 및 제4 게이트 전극들에 도달하는 제1 및 제2 노드 접촉홀들을 한정하는 단계; (l) 최종 생성물 위에 도전막을 피착하는 단계; (m) 상기 도전막 및 상기 제2 폴리실리콘막을 패터닝하여 상기 게이트 절연막을 통해 상기 제1 폴리실리콘막 패턴의 특정 영역을 가로질러 상기 제1 노드 접촉홀에 도달하는 제3 폴리실리콘막 패턴, 및 상기 제3 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제1 노드 접촉홀을 통해 상기 제3 게이트 전극과 상기 제2 폴리실리콘막 패턴에 전기적으로 접속된 제1 도전막 패턴을 갖는 제5 게이트 전극과, 상기 게이트 절연막을 통해 상기 제2 폴리실리콘막 패턴의 특정 영역을 가로질러 상기 제2 노드 접촉홀에 도달하는 제4 폴리실리콘막 패턴, 및 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제2 노드 접촉홀을 통해 상기 제4 게이트 전극과 상기 제1 폴리실리콘막 패턴에 전기적으로 접속된 제2 도전막 패턴을 갖는 제6 게이트 전극을 형성하는 단계; (n) 마스크로서 상기 제5 및 제6 게이트 전극들을 사용하여 상기 제1 및 제2 폴리실리콘막 패턴들 내에 제1 도전형 불순물을 확산하여 전원 라인의 일부를 구성하는 제1의 제1 도전형 소스 영역, 제1 채널 영역, 및 상기 제2 노드 접촉홀을 통해 상기 제6 게이트 전극과 전기적으로 접속된 제1의 제1 도전형 드레인 영역을 상기 제1 폴리실리콘막 패턴 내에 형성하고, 또한 상기 전원 라인의 일부를 구성하는 제2의 제1 도전형 소스 영역, 제2 채널 영역, 및 상기 제1 노드 접촉홀을 통해 상기 제5 게이트 전극과 전기적으로 접속된 제2의 제1 도전형 드레인 영역을 상기 제2 폴리실리콘막 패턴 내에 형성함으로써 부하로서 작용하며 상기 제1의 제1 도전형 소스 영역, 제1 채널 영역, 제1의 제1 도전형 드레인 영역, 게이트 절연막 및 제5 게이트 전극을 포함하는 제1의 제1 도전형 박막 트랜지스터를 형성하고 또한, 부하로서 작용하며 상기 제2의 제1 도전형 소스 영역, 제2 채널 영역, 제2의 제1 도전형 드레인 영역, 게이트 절연막 및 제6 게이트 전극을 포함하는 제2의 제1 도전형 박막 트랜지스터를 형성하는 단계; (o) 최종 생성물 위에 제3 층간 절연막을 피착하는 단계; 및 (p) 상기 제3, 제2 및 제1 층간 절연막들을 연속적으로 에칭하여 상기 제1 및 제2의 제2 도전형 소스 영역들에 각각 도달하는 상기 제1 및 제2 비트 접촉홀들을 형성함으로써 제1 및 제2 비트 접촉홀들을 각각 통해 상기 제1 및 제2의 제2 도전형 소스 영역들과 각자 전기적으로 접속되는 한 쌍의 비트라인들을 형성하는 단계를 포함하는 반도체 메모리 디바이스 제조 방법을 제공한다.
더욱이, 본 발명은 (a) 제1 도전형 실리콘 기판 상에 소자 분리 영역 및 소자 형성 영역 내에 필드 산화물 및 게이트 산화물을 각각 형성하는 단계; (b) (A) 전송용으로서 작용하며 제1의 제2 도전형 소스 영역, 제1의 제2 도전형 드레인 영역, 및 게이트 산화물과 워드라인 둘다로서 작용하는 제1 게이트 전극을 포함하는 제1의 제2 도전형 전송용 MOS 트랜지스터, (B) 전송용으로서 작용하며 제2의 제2 도전형 소스 영역, 제2의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 상기 워드라인 둘다로서 작용하는 제2 게이트 전극을 포함하는 제2의 제2 도전형 전송용 MOS 트랜지스터, (C) 구동기로서 작용하며 제3의 제2 도전형 소스 영역, 상기 제1의 제2 도전형 드레인 영역과 전기적으로 접속된 제3의 제2 도전형 드레인 영역, 상기 게이트 산화물 및 제3 게이트 전극을 포함하는 제1의 제2 도전형 구동기 MOS 트랜지스터, 및 (D) 구동기로서 작용하며 제4의 제2 도전형 소스 영역, 상기 제2의 제2 도전형 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 상기 제3의 제2 도전형 드레인 영역 둘다에 전기적으로 접속된 제4 게이트 전극을 포함하는 제2의 제2 도전형 구동기 MOS 트랜지스터를 상기 실리콘 기판 상에 형성하는 단계; (c) 최종 생성물 위에 제1 층간 절연막을 피착하는 단계; (d) 상기 제3 및 제4의 제2 도전형 소스 영역들에 각각 도달하는 제1 및 제2 접지 접촉홀들을 상기 제1 층간 절연막과 함께 형성하는 단계; (e) 개구부를 갖고 있으며, 상기 제1 및 제2 접지 접촉홀들을 통해 상기 제3 및 제4의 제2 도전형 소스 영역들과 전기적으로 접속된 접지 도체를 형성하는 단계; (f) 최종 생성물 위에 제2 층간 절연막을 피착하는 단계; (g) 상기 제3 게이트 전극 위의 연장 부분 A를 갖는 제5 게이트 전극과, 상기 제4 게이트 전극 위의 연장 부분 B를 갖는 제6 게이트 전극을 둘다 형성하는 단계; (h) 최종 생성물 위에 제1 게이트 절연막을 피착하는 단계; (i) 최종 생성물 위에 제1의 제2 도전형 폴리실리콘막을 형성하는 단계; (j) 상기 제1 폴리실리콘막을 패터닝하여 상기 제5 게이트 전극을 가로질러 상기 부분 B 위를 연장하는 부분 C를 갖는 제1 폴리실리콘막 패턴, 및 상기 제6 게이트 전극을 가로질러 상기 부분 A 위를 연장하는 부분 D를 갖는 제2 폴리실리콘막 패턴 둘다를 형성하는 단계; (k) 최종 생성물 위에 제2 게이트 절연막을 피착하는 단계; (l) 최종 생성물 위에 제2 폴리실리콘막을 형성하는 단계; (m) 상기 연장 부분 A 및 B, 제2 게이트 절연막, 제2 및 제1 폴리실리콘막 패턴들, 제1 게이트 절연막, 제5 및 제6 게이트 전극들, 제2 층간 절연막, 및 제1 층간 절연막을 연속적으로 에칭하여 상기 제3 및 제4 게이트 전극들에 도달하는 제1 및 제2 노드 접촉홀들을 한정하는 단계; (n) 최종 생성물 위에 도전막을 피착하는 단계; (o) 상기 도전막 및 상기 제2 폴리실리콘막을 패터닝하여 상기 제2 및 제1 게이트 절연막들을 통해 상기 제5 게이트 전극을 덮으며 상기 제1 노드 접촉홀에 도달하는 제3 폴리실리콘막 패턴, 및 상기 제3 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제1 노드 접촉홀을 통해 상기 제3 게이트 전극과 상기 제2 폴리실리콘막 패턴에 전기적으로 접속된 제1 도전막 패턴을 갖는 제7 게이트 전극과, 상기 제2 및 제1 게이트 절연막들을 통해 상기 제6 게이트 전극을 덮으며 상기 제2 노드 접촉홀에 도달하는 제4 폴리실리콘막 패턴, 및 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제2 노드 접촉홀을 통해 상기 제4 게이트 전극과 상기 제1 폴리실리콘막 패턴에 전기적으로 접속된 제2 도전막 패턴을 갖는 제8 게이트 전극을 형성하는 단계; (p) 마스크로서 상기 제7 및 제8 게이트 전극들을 사용하여 상기 제1 및 제2 폴리실리콘막 패턴들 내에 제1 도전형 불순물을 확산하여 전원라인의 일부를 구성하는 제1의 제1 도전형 소스 영역, 제1 채널 영역, 및 상기 제2 노드 접촉홀을 통해 상기 제6 및 제8 게이트 전극들에 전기적으로 접속된 제1의 제1 도전형 드레인 영역을 상기 제1 폴리실리콘막 패턴 내에 형성하고, 또한 상기 전원 라인의 일부를 구성하는 제2의 제1 도전형 소스 영역, 제2 채널 영역, 및 상기 제1 노드 접촉홀을 통해 상기 제5 및 제7 게이트 전극들에 전기적으로 접속된 제2의 제1 도전형 드레인 영역을 상기 제2 폴리실리콘막 패턴 내에 형성함으로써 부하로서 작용하며 상기 제5 게이트 전극, 제1 게이트 절연막, 제1의 제1 도전형 소스 영역, 제1 채널 영역, 제1의 제1 도전형 드레인 영역, 제2 게이트 절연막 및 제7 게이트 전극을 포함하는 제1의 제1 도전형 박막 트랜지스터를 형성하고 또한, 부하로서 작용하며 상기 제6 게이트 전극, 제1 게이트 절연막, 제2의 제1 도전형 소스 영역, 제2 채널 영역, 제2의 제1 도전형 드레인 영역, 제2 게이트 절연막 및 제8 게이트 전극을 포함하는 제2의 제1 도전형 박막 트랜지스터를 형성하는 단계; (q) 최종 생성물 위에 제3 층간 절연막을 피착하는 단계; 및 (r) 상기 제3, 제2 및 제1 층간 절연막들을 연속적으로 에칭하여 상기 제1 및 제2의 제2 도전형 소스 영역들과 각자 전기적으로 접속되는 한 쌍의 비트라인들을 형성함으로써 상기 제1 및 제2 비트 접촉홀들을 각각 통해 상기 제1 및 제2의 제2 도전형 소스 영역들에 각각 도달하는 상기 제1 및 제2 비트 접촉홀들을 형성하는 단계를 포함하는 반도체 메모리 디바이스 제조 방법을 제공한다.
상기 언급한 본 발명에 의해서 얻어진 효과에 대해서 이하 기술하기로 한다.
이미 기술한 바와 같이, 본 발명에 따라 만들어진 반도체 메모리 디바이스는 층간 절연막의 표면 상에 형성된 더블 게이트 p채널 TFT 또는 상부 게이트를 포함하는 부하 소자를 갖는다. 본 발명이 적용되는 p채널 TFT에 있어서, 소스, 채널 및 드레인 영역은 제1 폴리실리콘막 내에 형성되며, 상측 게이트 전극은 제2 폴리실리콘막 및 이 막 상에 피착된 도전막으로 구성된다. 따라서, 이 도전막은 한 쌍의 CMOS 인버터의 교차 접속부의 일부로서 사용할 수 있다. CMOS 인버터를 구성하는 n채널 MOS 트랜지스터의 게이트 전극과 p채널 TFT의 게이트 전극간 접속은 상기 언급된 도전막에 의해서 달성되며, 이 도전막은 제2 폴리실리콘막으로부터 연장되어 p 채널 TFT의 게이트 절연막, 제1 폴리실리콘막 및 층간 절연막을 관통하는 노드 접촉홀을 관통하여 p채널 TFT의 게이트 전극으로부터 연장되어 n채널 MOS 트랜지스터의 게이트 전극에 도달한다.
본 발명에 따른 상기 언급된 구조의 반도체 메모리 디바이스는 노드 접촉홀의 형성을 위해 행해질 p채널 TFT의 게이트 절연막의 에칭이 게이트 절연막을 제2 폴리실리콘막으로 피복함으로써 행해지는 보장한다. 이로써, 게이트 절연막은 노드 접촉홀의 형성을 위해 행해지는 에칭시에 손상되지 않으며, 더욱이, 에칭의 사후 처리로서 행해지는 에시드를 사용한 세척 및 약한 플르오르화 수소산을 사용한 처리에 의해서 게이트 절연막이 국소적으로 두께가 얇게되는 것을 회피할 수 있다. 따라서, 본 발명은 p채널 TFT의 게이트 전극이 항복 전압의 현저한 감소를 회피할 수 있게 한다.
상기 언급된 일본국 미심사 특허 공개 번호 제5-251666호에서는 폴리실리콘층(10 및 13)이 부하 MOSFET로서 작용하는 이중 게이트 형 TFT에서 Vcc 전원 라인(22)에 전기적으로 접속되는 경우 접촉홀(12) 상에 형성된 자연 산화막을 불화수소산으로 제거할 때 발생하게 되는 문제를 해결하려 하고 있다. 요약하자면, 공개 특허에서는 이 특허의 제21도에 도시한 바와 같이 개구(15)를 형성함으로써 그 문제를 해결하고 있다. 한편, 본 발명은 구동기 트랜지스터의 게이트 전극에 부하 TFT의 게이트 전극을 접속하기 위한 접촉부(contact)를 형성할 때 발생하게 되는 문제를 해결한다. 보다 상세히 기술하자면, 본 발명은 접촉부를 형성할 때, 또는 채널 및 소스/드레인 영역으로 될 폴리실리콘막이 이미 형성되고, TFT의 게이트 절연막으로 될 절연막 또는 실리콘 이산화막이 폴리실리콘막 상에 이미 형성된 위치 상에 접촉부를 형성한 후에 절연막이 손상되는 것을 방지한다. 이것은 바로 상기 언급한 공개 특허가 해결할 수 없는 것이다. 왜냐하면 공개 특허에서는 접촉홀(12)을 플르오르화 수소산으로 처리할 때 폴리실리콘(12) 상에 배치된 절연막(11)이 손상되는 것을 방지할 수 없다고 인정하고 있기 때문이다. 본 발명에서는, 채널 영역 상에 형성된 절연막 상에 폴리실리콘층 및 실리사이드화된 폴리실리콘층을 포함하는 2층 구조를 갖는 게이트 전극을 형성하며, 부하 MOS 트렌지스터의 소스/드레인 영역은 실리사이드화된 폴리실리콘막을 관통하여 구동기 MOS 트랜지스터의 게이트 전극에 전기적으로 접속된다. 따라서, 본 발명은 상기 언급된 공개 특허에 의해서 해결될 수 없는 문제를 극복할 수 있다.
상기 언급한 잇점 외에도, 본 발명은 소프트 에러 면역을 증강시키기 위한 RC 지연 회로의 제조를 용이하게 한다. 게이트 전극은 두개의 폴리실리콘층을 포함할 수 있으며, 하부 폴리실리콘막의 저항은 불순물 농도를 감소시킴으로써 증가될 수 있다. 보다 상세히 기술하자면, 후술될 제5(d)도에 도시한 저항치 R은 증가된다. 한편, 상부 폴리실리콘층은 실리사이드화되므로 저저항인채로 있게 된다. 이렇게 하여, 구동기 트랜지스터의 게이트 전극은 저저항의 TFT의 소스/드레인 영역에 접속될 수 있다.
본 발명의 상기 및 기타 목적 및 잇점들은 도면 전체를 통해 동일 요소에 동일 참조 부호를 도시한 첨부한 도면을 참조하여 다음의 설명으로부터 명백하게 될 것이다.
본 발명에 따른 바람직한 실시예를 이하 도면을 참조로 하여 설명하기로 한다.
제5(a), 5(b), 5(c) 및 5(d)도에서, 본 발명의 제1실시예에 따라 제조된 SRAM 메모리 셀은 부하 소자로서 상부 게이트형 p채널 TFT을 갖는다. 메모리 셀은 다음의 구조를 갖는다.
약 1016내지 1018㎝-3범위의 불순물 농도를 갖는 p형 실리콘 기판(101) 상에 500㎚ 두께의 필드 산화막(102)을 소자 분리 영역에 선택 산화 공정으로 형성하며, 10㎚ 두께의 게이트 산화막(103)을 소자 형성 영역에 열산화 공정으로 형성한다. 실리콘 기판(101) 상에 전송용으로 작용하는 제1 및 제2 n채널 MOS 트랜지스터(TT1및 TT2)와, 구동기로서 작용하는 제1 및 제2 채널 MOS 트랜지스터(TD1및 TD2)를 형성한다.
실리콘 기판(101)은 필드 산화막(102) 사이에서 게이트 산화막(103)으로 피복된다. 게이트 산화막(103)에는 접촉홀(104a 및 104b)가 형성된다. 접촉홀(104a 및 104b) 각각은 약 0.4㎛의 직경을 갖는다. 게이트 산화막(103)을 통해 p형 실리콘 기판(101) 상에는 제3 게이트 전극(105aa), 제1 게이트 전극(105ab), 제4 게이트 전극(105ba) 및 제2 게이트 전극(105bb)가 형성된다. 이들 게이트 전극(105aa, 105ab, 105ba 및 105bb)는 약 100㎚의 두께를 갖는 n형 폴리실리콘막 및 약 150㎚의 두께를 가지며 n형 폴리실리콘막 상에 피착되는 텅스텐-실리사이드막을 포함하는 폴리사이드화된 구조를 갖는다. 이들 게이트 전극(105aa, 105ab, 105ba, 105bb)는 약 0.4㎛의 게이트 길이를 갖는다. 게이트 전극(105aa 및 105ba)는 약 1.0㎛의 게이트폭을 가지며, 게이트 전극(105ab 및 105bb)는 약 0.4㎛의 게이트 폭을 갖는다. 게이트 전극(105aa 및 105ba) 각각은 각각 접촉홀(104b 및 104a)을 관통하여 p형 실리콘 기판(101)에 전기적으로 접속된다.
p형 실리콘 기판(101) 상의 소자 형성 영역에는 필드 산화막(120)와 게이트 전극(105aa, 105ab, 105ba, 105bb)와 자기 정렬되게 n형 확산층(106aa, 106ab, 106ac, 106ba, 106bb 및 106bc)가 형성된다. 이들 n형 확산층(106aa, 106ab, 106ac, 106ba, 106bb 및 106bc)은 약 1020내지 1021㎝-3범위의 불순물 농도를 갖는다. 접촉홀(104b 및 104a)에 대한 게이트 전극(105aa 및 105ba)의 중첩 마진 각각은 대략 0.2㎛이다. 예를 들면, n형 확산층(106ab)은 게이트 산화막(103) 바로 밑에서부터 약 0.15 내지 약 0.2㎛ 범위의 접합 깊이를 가지며, 접촉홀(104a) 바로 밑에서는 약 0.2 내지 약 0.3㎛ 범위의 깊이를 갖는다. 그 결과, 게이트 전극(105aa 및 105ba)는 각각 접촉홀(104b 및 1043)를 관통하여 n형 확산층(106bb 및 106ab)에 전기적으로 접속된다.
워드 라인(WL)로서도 작용하는 게이트 전극(105ab 및 105bb)는 메모리 셀 외부에서 서로 전기적으로 접속된다. 제1 전송용 n채널 MOS 트랜지스터(TT1)은 게이트 전극(105ab), 게이트 절연막(103), 제1 n형 소스 영역으로 작용하는 n형 확산층(106ab), 및 제1 및 제3 n형 드레인 영역 모두로서 작용하는 n형 확산층(106ab)를 포함하며, 제2 전송용 n채널 MOS 트랜지스터(TT2)은 게이트 전극(105bb), 게이트 절연막(103), 제2 n형 소스 영역으로 작용하는 n형 확산층(106bc), 및 제2 및 제4 n형 드레인 영역 모두로서 작용하는 n형 확산층(106bb)를 포함하며, 제1 구동기 n채널 MOS 트랜지스터(TD1)은 게이트 전극(105aa), 게이트 절연막(103), 제3 n형 소스 영역으로 작용하는 n형 확산층(106aa), 및 n형 확산층(106ab)를 포함하며, 제2 구동기 n채널 MOS 트랜지스터(TD2)은 게이트 전극(105ba), 게이트 절연막(103), 제4 n형 소스 영역으로 작용하는 n형 확산층(106ba), 및 n형 확산층(106bb)를 포함한다.
이들 4개의 n채널 MOS 트랜지스터들은 평탄면 및 실리콘 이산화막으로 구성된 적어도 저면을 갖는 층간 절연막(107)으로 피복된다. 층간 절연막(107)은 약 100㎚의 두께를 갖는 실리콘 이산화막으로 구성된 하부층과, 약 600㎚의 두께를 갖는 BPSG막으로 구성된 상부층을 포함하는 2층 구조를 포함한다. 층간 절연막(107)은 가장 크더라도 약 700㎚의 두께, 및 가장 작더라도 약 200㎚의 두께를 가지며, 접촉홀(104b 및 104a) 바로 위에 배치된 게이트 전극(105aa 및 105ba)에 대해서는 약 450㎚의 두께를 갖는다. 층간 절연막(107)에는 각각 n형 확산층(106aa 및 106ba)에 이르는 제1 및 제2 접지 접촉홀(108a 및 108b)가 형성된다. n형 확산층(106aa 및 106ba)는 접지 접촉홀(108a 및 108b)를 관통하여 층간 절연막(107) 상에 형성된 접지 도체(109)에 전기적으로 접속된다. 접지 도체(109)는 약 100㎚ 두께를 갖는 텅스텐 실리사이드막으로 만들어지며, 임의 한 영역에는 개구가 형성되어 이 영역을 통해 노드 접촉부 및 비트 접촉부가 패스(pass)하게 된다. 개구는 이들 홀들의 직경보다 약 0.2㎛ 큰 직경을 갖는다.
층간 절연막(107) 및 접지 도체(109)는 평탄면 및 실리콘 이산화막으로 구성된 적어도 저면을 갖는 제2 층간 절연막(113)으로 피복된다. 제2 층간 절연막(113)은 약 150㎚의 두께를 갖는 BPSG막으로 구성된 하부층과 약 150㎚의 두께를 갖는 실리콘 이산화막으로 구성된 상부층을 포함하는 2층 구조를 포함한다. 제2 층간 절연막(113)은 약 200㎚의 두께를 가지며, 접지 도체(109) 상에 배치된 부분을 갖는다. 제2 층간 절연막(113)의 이 부분은 150㎚의 두께를 갖는 BPSG막과, 약 50㎚의 두께를 갖는 실리콘 이산화막을 포함한다. 제2 층간 절연막(113) 상에는 부하로서 각각 작용하는 2개의 상부 게이트형 p채널 TFT(TL1및 TL2)가 형성된다.
제2 층간 절연막(113) 상에는 제1 및 제2 폴리실리콘막 패턴이 형성되며, 이 패턴 각각은 약 40㎚의 두께를 갖는 제1 폴리실리콘막으로 구성된다. 제1 폴리실리콘막 패턴은 제1 p형 드레인 영역으로서 작용하는 p형 확산 영역(146aa), 제1 채널 영역(131aa), 및 제1 p형 소스 영역으로 작용하는 p형 확산 영역(146ab)을 포함하며, 제2 폴리실리콘막 패턴은 제2 p형 드레인 영역으로서 작용하는 p형 확산 영역(146ba), 제2 채널 영역(131ba), 및 제2 p형 소스 영역으로 작용하는 p형 확산 영역(146bb)를 포함한다.
이들 p형 확산 영역(146aa, 146ab, 146ba 및 146bb)은 약 1018내지 1020㎝-3범위의 불순물 농도를 갖는다. p형 확산 영역(146aa, 146ab, 146ba 및 146bb)은 1021㎝-3정도의 불순물 농도를 가지며, TFT에서의 채널 누설은 바람직하지 못하게 증가된다. 제1 및 제2 채널 영역(131aa 및 131ba)는 각각 약 1016내지 1018㎝-3범위의 불순물 농도를 갖는 n형 폴리실리콘막으로 구성된다. p형 확산 영역(146ba)는 게이트 전극(105aa)가 접촉홀(104b)에 접속되는 게이트 전극(105aa)의 일부분 상에서 연장하는 부분을 가지며 이들 간에는 제1 및 제2 층간 절연막(113) 및 (107)이 샌드위치되어 있고, p형 확산 영역(146aa)는 게이트 전극(105ba)가 접촉홀(104a)에 접속되는 게이트 전극(105ba)의 일부분 상에서 연장하는 부분을 가지며 이들 간에는 제1 및 제2 층간 절연막(113) 및 (107)이 샌드위치되어 있다. p형 확산 영역(146ba 및 146bb)는 전원 라인의 일부를 구성하며 메모리 셀 외부에서 서로 전기적으로 접속된다.
제1 및 제2 폴리실리콘막과 함께 제2 층간 절연막(113)은 약 15㎚ 두께를 갖는 실리콘 이산화막으로 구성된 게이트 절연막(133)으로 피복된다. 게이트 절연막(133) 상에는 1016내지 1020㎝-3범위의 농도의 n 또는 p형 불순물을 포함하며 약 100㎚의 두께를 갖는 제2 폴리실리콘막으로 구성된 제3 및 제4 폴리실리콘막이 형성된다. 제3 폴리실리콘막 패턴(135a)은 게이트 절연막(133)을 통해 채널 영역(131aa)를 덮고 게이트 전극(105aa)가 접촉홀(104b)에 접속되는 게이트 전극(105aa)의 일부분 위로 연장하는 부분을 가지며 이들 가에는 제1 및 제2 층간 절연막(113 및 107)이 샌드위치되어 있다. 제4 폴리실리콘막 패턴(135a)은 게이트 절연막(133)를 거쳐 채널 영역(131ba)를 덮고 게이트 전극(105baa)가 접촉홀(104a)에 접속되는 게이트 전극(105ba)의 일부분 위로 연장하는 부분을 가지며 게이트 절연막(133)과 제1 및 제2 층간 절연막(113 및 107)이 샌드위치되어 있다.
폴리실리콘막 패턴(135a), 게이트 절연막(133), p형 확산 영역(146ba), 제2 층간 절연막(113), 제1 층간 절연막(107) 및 게이트 절연막(103)를 관통하여, 게이트 전극(105aa)에 도달하는 제1 노드 접촉홀(138b), 및 폴리실리콘막 패턴(135b), 게이트 절연막(133), p형 확산 영역(146aa), 제2 층간 절연막(113), 제1 층간 절연막(107) 및 게이트 산화막(103)를 관통하여 게이트 전극(105ba)에 도달하는 제2 노드 접촉홀(138a)가 형성된다. 이들 노드 접촉홀(138a 및 138b)는 약 0.4㎛의 직경을 갖는다.
약 100㎚ 두께의 도전성 텅스텐-실리사이드막으로 구성된 제1 도전막 패턴 또는 텅스텐 실리사이드막 패턴(141a)은 선택적으로 폴리실리콘막 패턴(135a)를 피복하며, 노드 접촉홀(138b)를 통해 게이트 전극(105aa)에 전기적으로 접속된다. 제5 게이트 전극(145a)는 텅스텐 실리사이드막 패턴(141a) 및 폴리실리콘막 패턴(135a)를 포함한다. 공통의 도전성 텅스텐-실리사이드막으로 구성된 제2 도전성 막 패턴 또는 텅스텐-실리사이드막 패턴(141b)은 선택적으로 폴리실리콘막 패턴(135b)를 피복하며, 노드 접촉홀(138a)를 통해 게이트 전극(105ba)에 전기적으로 접속된다. 제6 게이트 전극(145b)는 텅스텐 실리사이드막 패턴(141b) 및 폴리실리콘 막 패턴(135b)를 포함한다. 제5 및 제6 게이트 전극(145a 및 145b)는 약 0.4㎛의 게이트 폭과 약 0.8㎛의 게이트 길이를 갖는다.
부하로서 작용하는 제1 p채널 TFT(TL1)은 제5 게이트 전극(145a), 게이트 절연막(133), p형 확산 영역(146aa), 채널 영역(131aa) 및 p형 확산 영역(146ab)를 포함한다. 부하로서 작용하는 제2 p채널 TFT(TL1)은 제6 게이트 전극(145b), 게이트 절연막(133), p형 확산 영역(146ba), 채널 영역(131ba) 및 p형 확산 영역(146bb)를 포함한다. 제5 게이트 전극(145a), p형 확산 영역(146ba) 및 n형 확산층(106bb)에 접속된 게이트 전극(105aa)은 텅스텐-실리사이드막 패턴(141a) 및 노드 접촉홀(138b)을 통해 상호 접속됨으로써, 제2 노드(N2)를 형성하게 된다. 마찬가지로, 제6 게이트 전극(145b), p형 확산 영역(146aa) 및 n형 확산층(106ab)에 접속된 게이트 전극(105ba)은 텅스텐-실리사이드막 패턴(141b) 및 노드 접촉홀(138a)을 통해 상호 접속됨으로써, 제1 노드(N1)를 형성하게 된다.
실시예에서, 텅스텐-실리사이드막은 도전막으로서 사용된다. 유의할 점은 도전막을 만드는 재료는 텅스텐-실리사이드막으로 한정되는 것이 아니라는 것이다. 도전막은 텅스텐 또는 몰리브덴막 등의 내화성 금속막, 몰리브덴 실리사이드막 및 티타늄 실리사이드막 등의 내화성 금속 실리사이드막, 또는 티타늄 질화막이나 티타늄 텅스텐막으로 구성될 수 있다.
제2 층간 절연막(113), 제1 및 제2 p채널 TFT 및 게이트 절연막(133)은 평탄면 및 실리콘 이산화막으로 구성된 적어도 저면을 갖는 제3 층간 절연막(153)으로 피복된다. 제3 층간 절연막(153)은 약 100㎚의 두께를 갖는 실리콘 이산화막으로 구성된 하부층 및 약 400㎚의 두께를 갖는 BPSG막으로 구성된 상부층을 포함하는 2층 구조를 포함한다. 제3 층간 절연막(153), 게이트 절연막(133), 제1 층간 절연막(113), 제2 층간 절연막(107) 및 게이트 절연막(103)를 관통하여 n형 확산층(106ac)에 도달하는 제1 비트 접촉홀(154a)이 형성되며, 제3 층간 절연막(153), 게이트 절연막(133), 제2 층간 절연막(113), 제1 층간 절연막(107) 및 게이트 절연막(103)를 관통하여 n형 확산층(106bc)에 도달하는 제2 비트 접촉홀(154b)이 형성된다. 이들 비트 접촉홀(154a 및 154b)는 약 0.4㎛ 직경을 갖는다. 제3 층간 절연막(153) 상에는 n형 확산층(106ac 및 106bc)에 전기적으로 접속된 한 쌍의 비트 라인(159a;BL-1) 및 (159b;BL-2)가 각각 비트 접촉홀(154a 및 154b)를 관통하여 형성된다.
비록 접지 도체(109)가 본 실시예에서 제1 층간 절연막(107) 상에 배치되어 있지만, 접지 도체(109)의 위치 및 구조는 본 실시예의 경우로 한정되는 것은 아니다. 예를 들면, 부하로서 작용하는 p 채널 TFT는 제1 층간 절연막(107) 상에 형성될 수 있으며, 접지 도체(109)는 제2 층간 절연층(113)이나 제3 층간 절연층(153) 상에 형성될 수 있다.
제5(a)도 내지 제5(d)도와, 제5(a)도 및 제5(b)도의 X-X 선을 따라 절취한 단면도인 제6(a)도 내지 제6(f)도에서, 제1실시예의 상기 언급된 SRAM 메모리는 다음과 같은 0.4㎛의 디자인 룰에 따라 제조된다.
p형 실리콘 기판(101) 상에는 약 500㎚ 두께의 필드 산화막(102)을 소자 분리 영역에 선택 산화 공정으로 형성하며, 약 10㎚ 두께의 게이트 산화막(103)을 소자 형성 영역에 열산화 공정으로 형성한다. 게이트 산화막(103)의 임의의 장소에는 접촉홀(104a 및 104b)이 완충된 불화 수소산을 사용한 습식 에칭에 의해서 형성된다. 접촉홀(104a 및 104b)은 약 0.4㎛의 직경을 갖는다. 접촉홀(104a 및 104b)를 형성함에 있어 습식 에칭을 사용할 수 있는 이유는 접촉홀의 직경이 과도 에칭에 기인하여 약간 너무 크게 되더라도 곤란성이 없기 때문이다.
이어서, 약 100㎚의 두께를 갖는 n형 폴리실리콘막이 최종 생성물 상에 LPCVD 및 이온 주입에 의해서 피착되며, 이에 연속하여 약 150㎚ 두께의 텅스텐-실리사이드막이 스퍼터링에 의해서 그 위에 피착된다. 텅스텐-실리사이드막이 더 두꺼운 두께를 갖는 이유는 n형 폴리실리콘막 및 텅스텐-실리사이드막의 적층으로 형성될 게이트 전극의 저항을 감소시키기 위한 것이다. 이와 같은 적층막은 예를 들면 SF6, HBr 및 Cl2를 포함하는 에칭 가스를 사용하는 비등방성 건식 에칭에의 해서 패터닝됨으로써 폴리사이드된 게이트 전극(105aa, 105ab, 105ba 및 105bb)를 형성하게 된다. 이들 게이트 전극(105aa, 105ab, 105ba, 105bb)는 약 0.4㎛의 게이트 길이를 갖는다. 게이트 전극(105aa 및 105ba)는 약 0.1㎛의 게이트 폭을 가지며, 게이트 전극(105ab 및 105bb)는 약 0.4㎛의 게이트 폭을 가진다. 게이트 전극 (105aa 및 105ba)는 각각 접촉홀(104b 및 104a)를 관통하여 p형 실리콘 기판(101)에 전기적으로 접속된다. 예를 들면, 게이트 전극(105aa)의 말단부와 접촉홀(104b) 내의 게이트 산화막(103)간의 중첩 마진은 약 0.2㎛이다. 환언하자면, 예를 들면 게이트 전극(105aa)는 접촉홀(104b) 내에서 1.0㎛ 스퀘어로 형상화된다. 게이트 전극(105aa 및 105ba)가 접촉홀(104b 및 104a)와 정렬되어 크게된 이유는 게이트 전극 (105aa 및 105ba)의 상부면이 노드 접촉홀의 저면으로 되기 때문이다.
이어서, 필드 산화막(102) 및 게이트 전극(105aa, 105ab, 105ba 및 105bb)를 마스크로 하여, 예를 들면 비소(As) 이온 주입에 의해서 p형 실리콘 기판(101) 상에 n형 확산층(106aa, 106ab, 106ac, 106ba, 106bb 및 106bc)를 형성한다. n형 확산층(106aa, 106ab, 106ac, 106ba, 106bb 및 106bc)는 약 1020내지 1021㎝-3범위의 불순물 농도를 갖는다. 예를 들면, 폴리사이드화된 텅스텐-실리사이드막 및 n형 폴리실리콘막으로부터의 확산에 의해서 접촉홀(104a) 바로 밑에 형성될 n형 확산층은 0.2 내지 0.3㎛ 범위의 접합 깊이를 가지며, 이온 주입에 의해서 게이트 산화막(103) 바로 밑에 형성될 n형 확산층은 0.2 내지 0.3㎛ 범위의 접합 깊이를 갖는다. 이와 같이 하여, 이들 2개의 n형 확산층은 수평 확산에 의해서 서로에 대해 전기적으로 접속됨으로써 n형 확산층(106ab)를 형성하게 된다.
다음에, 최종 생성물 상에 평탄면 및 실리콘 이산화막으로 된 적어도 저면을 갖는 제1 층간 절연막(107)을 LPCVD 및 예를 들면 화학 및 기계식 연마(CMP)에 의해 형성한다. 제1 층간 절연막(107)은 예를 들면 다음과 같이 하여 형성된다. 약 100㎚
의 두께를 갖는 실리콘 이산화막이 먼저 최종 생성물 상에 LPCVD로 피착되며, 이어서 약 600㎚의 두께를 갖는 BPSG막이 LPCVD에 의해서 실리콘 이산화막 상에 피착된다. 다음에, 리플로우(re-flow) 처리를 800 내지 850℃ 범위의 온도에서 행한 후, 최종 생성물의 표면을 CMP에 의해 평탄화시킨다. 이어서, n형 확산층(106aa 및 106ba)에 이르는 접지 접촉홀(108a 및 108b)을 제1 층간 절연막(107) 내에 형성한다. 이어서, 텅스텐-실리사이드막이 최종 생성물 상에 피착된다. 다음에, 텅스텐-실리사이드막의 임의의 영역 내에 예를 들면 SF6, HBr 및 Cl2로 구성된 에칭 가스를 사용하는 비등방성 건식 에칭으로 개구를 형성한다. 여기서, 임의의 영역은 후속 단계에서 형성될 노드 접촉홀 및 비트 접촉홀의 직경보다 약 0.2㎛ 더 큰 직경을 가진다. 개구는 약 1.0㎛의 내직경을 갖는다. 따라서, 제5(a), 5(c) 및 6(a)도에 도시한 바와 같이, 접지 접촉홀(108a 및 108b)를 관통하여 n형 확산층(106aa 및 106ba)에 전기적으로 접속된 접지 도체(109)가 형성된다.
이어서, 최종 생성물 상에 LPCVD 및 CMP를 사용하여 평탄면 및 실리콘 이산화막으로 된 적어도 저면을 갖는 제2 층간 절연막(113)을 형성한다. 제2 층간 절연막(113)은 예를 들면 다음과 같이 하여 형성된다. 약 150㎚의 두께를 갖는 BPSG막이 LPCVD에 의해서 피착된다. 이어서, 리플로우 처리를 행한 후, 약 150㎚의 두께를 갖는 실리콘 이산화막을 LPCVD를 사용하여 최종 생성물 상에 피착한다. 다음에, 실리콘 산화막 표면을 CMP로 평탄화시킨다. 다음에, 약 40㎚ 두께의 비정질 실리콘막을 LPCVD로 피착한다. 최종 생성물을 약 10시간 동안 약 600℃에서 열적으로 어닐링시킴으로써 비정질 실리콘막이 폴리실리콘막으로 전환된다. 다음에, n형 불순물을 폴리실리콘막에 이온 주입한다. 이렇게 하여, 1016내지 1018㎝-3의 불순물 농도를 갖는 n형 폴리실리콘막(제1 폴리실리콘막)이 형성된다.
이와 같이 하여 형성된 제1 폴리실리콘막은 예를 들면 HBr 및 Cl2로 구성된 에칭 가스를 사용하는 비등방성 건식 에칭에 의해서 패터닝되어, 제1 및 제2 폴리실리콘막 패턴(131a 및 131b)를 형성한다. 제1 폴리실리콘막 패턴(131a)은 접촉홀(104a)를 덮고 있는 게이트 전극(105ba)의 일부분 위의 제2 및 제1 층간 절연막(113) 및 107)를 관통하여 연장하는 단부를 갖는다. 제2 폴리실리콘막 패턴(131b)는 접촉홀(104b)를 덮고 있는 게이트 전극(105aa)의 일부분 위의 제2 및 제1 층간 절연막(113 및 107)를 관통하여 일장하는 단부를 갖는다. 이어서, 최종 생성물 상에는 LPCVD를 사용하여 약 15㎚의 두께 및 실리콘 이산화막(HTO막)으로 된 게이트 절연막(133)을 피착한다. 이어서, 약 100㎚의 두께를 갖는 폴리실리콘막을 최종 생성물 상에 LPCVD로 피착한다. 1016내지 1019㎝-3범위 농도의 n 또는 p형 불순물이 폴리실리콘막에 이온 주입되어 제6(b)도에 도시한 바와 같이 제2 폴리실리콘막(135)를 형성한다.
다음에, 폴리실리콘막(135), 게이트 절연막(133), 폴리실리콘막 패턴(131a 및 131b), 제2 층간 절연막(113), 및 제1 층간 절연막(107)은 마스크로서 포토레지스트막(도시 없음)을 사용하여 연속적으로 비등방성으로 에칭됨으로서, 제1 및 제2 노드 접촉홀(138a 및 138b)를 형성하게 된다. 제5(a) 내지 5(c)도 및 제6(c)도에 도시한 바와 같이, 제1 노드 접촉홀(138a)은 대체로 접촉홀(104a) 바로 위에 있는 게이트 전극(105ba)에 도달하며, 제2 노드 접촉홀(138b)은 대체로 접촉홀(104b) 바로 위에 있는 게이트 전극(105aa)에 이른다. 이들 노드 접촉홀(138a 및 138b)는 약 0.4㎛의 직경을 갖는다. 노드 접촉홀(138a 및 138b)에 대한 폴리실리콘막 패턴(131a 및 131b)의 마진은 약 0.2㎛이다.
노드 접촉홀(138a 및 138b)의 형성을 위한 비등방성 에칭은 다음과 같이 하여 행해진다. 먼저, 폴리실리콘막(135)은 HBr 및 Cl2로 구성된 에칭 가스를 사용하여 비등방성으로 건식 에칭된다. 이어서, 게이트 절연막(133)은 CHF3로 된 에칭 가스를 사용하여 비등방성으로 건식 애칭된다. 이어서, 폴리실리콘막 패턴(131a 및 131b)는 HBr 및 Cl2로 구성된 에칭 가스를 사용하여 비등방성으로 건식 에칭된다. 이어서, 제2 및 제1 층간 절연막(113 및 107)은 CHF3로 된 에칭 가스를 사용하여 연속하여 비등방성으로 건식 에칭된다. 제2 및 제1 층간 절연막(113 및 107)의 표면이 평탄화되기 때문에, 비등방식 건식 에칭의 적절한 제어성을 가질 수 있게 된다. 상기 언급된 포토레지스트의 제거는 산소 플라즈마 증강 애싱에 의해 행하는 것이 바람직한 데, 그 이유는 포토레지스트가 비교적 장시간 동안 비등방성 에칭에 노출되기 때문이다. 따라서, 산으로 세척하고 이에 연이어서 약한 플르오르화 수소산으로 표면 처리를 수행해야 한다. 본 실시예에서, 게이트 절연막(133)은 포토레지스트와 직접적으로 접촉되어 있지 않으므로, 게이트 절연막(133)은 약한 플르오르화 수소산에 의한 표면 처리에 의해 약간 언더-컷팅되나, 게이트 절연막(133)의 두께가 국소적으로 얇게 되는 것을 방지할 수 있다.
이어서, 제6(d)도에 도시한 바와 같이, 최종 생성물 상에 LPCVD로 전기적 도전막인 텅스텐-실리사이드막(141)을 피착한다. LPCVD에서, WF6및 SiH2Cl2로 된 소스 가스를 사용하며, WF6은 텅스텐-실리사이드막(141)의 형성 결과로, SiH2Cl2에 의해서 환원된다. 요철부(irregularities)에 대한 커버리지가 좋지 않은 스퍼터링은 텅스텐-실리사이드막(141)의 형성시 적합하지 않은데, 왜냐하면, 노드 접촉홀(138a 및 138b)는 약 2.3의 비교적 높은 종횡비를 가지며, 또한 게이트 절연막(133)이 언더-컷되기 때문이다. 선택적으로 성장된 텅스텐막으로 노드 접촉홀(138a 및 138b)를 매립하는 것도 적합하지 않은데, 그 이유는 폴리실리콘막(135)이 텅스텐-실리사이드막(141)의 표면에 노출되어 있고, 폴리실리콘막 패턴(131a 및 131b)이 노드 접촉홀(138a 및 138b)의 측벽에 노출되어 있기 때문이다. 텅스텐-실리사이드막 이외의 다른 재료를 전기적 도전막으로서 사용하면, 스퍼터링을 사용하는 것은 바람직하지 않으며, 피착으로서 LPCVD, MOCV 또는 MBE를 사용하는 것이 좋다. 예를 들면, 몰리브덴 실리사이드막은 MoCl5가 SiH4로 환원되는 LPCVD에 의해서 피착될 수 있다.
이어서, 텡스텐 실리사이드막(141) 및 폴리실리콘막(135)을 연속적으로 포토레지스트막(144)을 마스크로서 사용하는 비등방성 에칭으로 패터닝함으로써 제3 폴리실리콘막 패턴(135a) 및 제1 도전막 패턴으로서의 텅스텐 실리사이드막 패턴(141a)을 포함하는 폴리사이드된 구조를 갖는 제5 게이트 전극(145a)이 그 위에 피착되며, 제4 폴리실리콘막 패턴(135b) 및 제2 도전막 패턴으로서의 텅스텐 실리사이드막 패턴(141b)을 포함하는 폴리사이드된 구조를 갖는 제6 게이트 전극(145b)이 그 위에 피착된다. 텅스텐 실리사이드막 패턴(141a)은 노드 접촉홀(138b)를 관통하여 게이트 전극(105aa)에 전기적으로 접속됨으로써, 게이트 전극(145a)는 게이트 전극(105aa)에 전기적으로 접속된다. 마찬가지로, 텅스텐 실리사이드막 패턴(141b)은 노드 접촉홀(138a)을 관통하여 게이트 전극(105ba)에 전기적으로 접속됨으로써, 게이트 전극(145b)은 제5(a) 내지 5(c)도 및 제6(e)도에 도시한 바와 같이, 노드 접촉홀(138a)를 관통하여 게이트 전극(105ba)에 전기적으로 접속된다. 노드 접촉홀(138a 및 138b)에 대한 게이트 전극(145b 및 1453)의 중첩 마진 각각은 약 0.2㎛이다. 게이트 전극(145a 및 145b) 각각은 약 0.8㎛의 게이트 길이를 가지며, 게이트 폭은 0.4㎛이다.
다음에, 게이트 전극(145a 및 145b)를 마스크로 하여 최종 생성물에 붕소 이온 주입을 한다. 붕소 이온 주입은 포토레지스트(144)가 제거되지 않은 상태에서 또는 포토레지스트(144)가 제거된 상태에서 행해질 것이다. 붕소 이온 주입 및 포토레지스트(144) 제거에 연이어서, 급속 열 어닐링(RTA)을 10초동안 1000℃에서 행한다. 이와 같이 하여, 제1 폴리실리콘막 패턴(131a) 내에는 제1 p형 드레인 영역으로서 작용하는 p형 확산 영역(146aa), 및 제1 p형 드레인 영역으로서 작용하며 전원 라인의 일부를 구성하는 p형 확산 영역(146ab)가 형성된다. 동시에, 제1 채널 영역(131aa)은 게이트 전극(145a) 밑에서 변화없이 그대로 있으며, n형 폴리실리콘막 패턴(131ab)는 노드 접촉홀(138b) 주위에 부분적으로 변화없이 그대로 있다. 제2 폴리실리콘막 패턴(131b) 내에는 제2 p형 드레인 영역으로 작용하며 p형 확산 영역(146ba), 및 제2 p형 소스 영역으로 작용하는 전원 라인의 일부를 구성하는 p형 확산 영역(146bb)가 형성된다. 동시에, 제2 채널 영역(131ba)은 게이트 전극(145b) 밑에 변화없이 그대로 있으며, n형 폴리실리콘막 패턴(131bb)는 노드 접촉홀(138a) 주위에 부분적으로 변화없이 그대로 있다.
급속 열 어닐링(RTA)에 의해서 p형 확산 영역(146aa 및 146ba)가 수평으로 약 0.2㎛ 내지 0.25㎛로 확장되며, 이것은 노드 접촉홀(138a 및 138b)에 대한 게이트 전극(145b 및 145a)의 중첩 마진(약 0.2㎛)과 동일하다. 그러나, 텅스텐 실리사이드막 패턴(141b 및 141a)에 첨가되어 있는 붕소가 노드 접촉홀(138a 및 138b)의 측벽 밖으로 확산하기 때문에, p형 확산 영역(146aa 및 146ba)는 노드 접촉홀(138a 및 138b) 각각의 측벽에 도달하게 된다. p형 확산 영역(146ba)은 노드 접촉홀(138b)의 측벽에서 텅스텐 실리사이드막 패턴(141a)에 접속됨으로써, p형 확산 영역(141a), 게이트 전극(145a), 게이트 전극(105aa), 및 n형 확산층(106bb)는 서로 접속된다. 마찬가지로, p형 확산 영역(146aa)는 노드 접촉홀(138a)의 측벽에서 텅스텐 실리사이드막 패턴(141b)에 접속되어, p형 확산 영역(146aa), 게이트 전극(145b), 게이트 전극(105ba), 및 n형 확산층(106ab)는 제5(a) 내지 5(c)도 및 제6(f)도에 도시한 바와 같이 서로 접속된다.
이어서, 최종 생성물 상에는 평탄면 및 실리콘 이산화막으로 된 적어도 저면을 갖는 제3 층간 절연막(153)을 LPCV 및 CMP로 형성한다. 제3 층간 절연막(153)은 예를 들면 다음과 같이 하여 형성된다. 약 100㎚의 두께를 갖는 실리콘 이산화 막은 LPCVD에 의해서 피착된다. 이어서, 약 400㎚의 두께를 갖는 BPSG는 LPCVD에 의해서 최종 생성물 상에 피착된다. 이어서, BPSG막의 표면은 CMP에 의해서 평탄화되어 이어서 리플로우 처리된다. 제3 층간 절연막(153), 게이트 절연막(133), 제2 층간 절연막(113), 제1 층간 절연막(107) 및 게이트 산화막(103)은 연속하여 비등방성으로 건식 에칭됨으로써 n형 확산층(106ac)에 이르는 제1 비트 접촉홀(154a) 및 n형 확산층(106bc)에 이르는 제2 비트 접촉홀(154b)을 형성하게 된다. 실리콘 이산화족으로 구성된 절연막만이 비등방성 건식 에칭에 의해서 에칭된다. 비트 접촉홀(154a 및 154b)는 약 0.4㎛의 직경 및 3.8의 종횡비를 갖는다.
이어서, 플러그 텅스텐막(도시 없음)을 WF6이 SiH4로 환원되는 고진공 LPCVD에 의해서 비트 접촉홀(154a 및 154b) 내에 선택적으로 성장된다. 고진공 LPCVD가 선택된 이유는 비트 접촉홀(154a 및 1554b)가 큰 어스펙트비를 갖고 있기 때문이다. 이어서, 최종 생성물 상에는 티타늄막, 질화티타늄막 및 알루미늄막이 연속적으로 피착된다. 이들 알루미늄막, 질화티타늄막 및 티타늄막은 연속적으로 패터닝되어 한 쌍의 비트 라인(159a 및 159b)를 형성하게 된다. 비트 라인(159a)는 접촉홀(154a)를 관통하여 n형 확산층(106ac)에 전기적으로 접속되며, 비트 라인(159b)는 제5(a)도 내지 제5(c)도에 도시한 바와 같이, 접촉홀(154b)를 관통하여 n형 확산층(106ba)에 전기적으로 접속된다.
상기 언급된 제1실시예에 따라 제조된 부하 소자는 폴리실리콘막 및 이 위에 피착된 텅스텐 실리사이드막을 포함하는 게이트 전극을 갖는 상부 게이트형 p형 채널 TFT이다. 따라서, 텅스텐 실리사이드막이 한 쌍의 CMOS 인버터의 교차 접속부의 일부를 구성하게 할 수 있게 된다. CMOS 인버터들 중 하나를 구성하는 n 채널 MOS 트랜지스터의 게이트 전극과 p채널 TFT의 게이트 전극간의 접속은 층간 절연막 내에 형성된 노드 접촉홀을 통하여 p채널 TFT의 게이트 전극으로부터 연장하는 텅스텐 실리사이드막에 의해서 달성된다. 텅스텐 실리사이드막에 의해서 게이트 전극들은 공통의 노드 접촉홀을 관통하여 다른 CMOS 인버터의 p채널 TFT의 p형 드레인 영역에 접속하게 된다.
본 실시예에 따라 제조된 SRAM 메모리 셀의 구조에 의해 노드 접촉홀들의 형성을 위해 행해질 p채널 TFT의 게이트 절연막을 위한 에칭은 p채널 TFT의 하부 게이트 전극층을 구성하는 폴리실리콘막으로 게이트 절연막이 피복된 상태에서 행해질 수 있다. 따라서, 게이트 절연막은 노드 접촉홀의 형성을 위해 에칭될 때 손상되거나 오염되지 않게 되며, 더욱이 산으로 세척하고 이 세척에 이어서 행해지는 약한 플르오르화 수소산으로 표면 처리함에 기인하여 게이트 절연막이 국소적으로 얇게 되는 것을 회피할 수 있게 된다. 그 결과, p채널 TFT의 게이트 전극의 전압 저항의 현저한 감소를 피할 수 있는 것이다.
본 실시예는 두개의 피착된 층을 포함하는 게이트 전극의 하부층의 불순물 농도를 감소시킴으로써 게이트 전극 내에 저항을 형성할 수 있는 부가적인 잇점을 제공한다. 예를 들면, 전자 통신 협회 1991년 가을 회합에서 나온 문헌 C-427은 TFT의 게이트 전극이 고저항을 갖게 하며, TFT형 SRAM 메모리 셀의 소프프 에러 면역을 향상시키기 위해 RC 지연 회로를 제공하는 것을 제안하였다. 그러나, 상기 언급된 일본국 미심사 특허 공개 번호 제5-251666호에서, TFT의 상부 게이트 전극은 TFT의 드레인 영역을 벌크 트랜지스터에 접속시키는 노드 접촉부의 전극으로 작용하며, 따라서, TFT의 상부 게이트 전극이 고저항을 갖도록 만들어지면, TFT의 셀 노드에 전류를 공급하는 능력이 악화되는 문제가 발생하게 된다. 한편, 본 발명에서, 노드 접촉부의 전극으로서 작용하게 될 게이트 전극의 상부막은 저저항으로 만들어져, 게이트 전극의 하부막 내의 불순물 농도는 감소됨으로써, 게이트 전극에 저항 R(제5(d)도 참조)를 형성할 수 있게 된다. 따라서, 소프트 에러 면역을 향상시키기 위한 RC 지연 회로를 쉽게 구성할 수 있게 되며, TFT의 셀 노드에 전류를 공급하는 능력이 악화되는 것을 방지할 수 있게 된다.
제7(a), 7(b) 및 7(c)도에서, 본 발명의 실시예에 따라 제조된 SRAM 메모리 셀은 제1실시예와는 달리 부하 소자로서 이중 게이트형 p채널 TFT를 갖는다. 메모리 셀은 다음의 구조를 갖는다.
약 1016내지 1018㎝-3의 범위의 불순물 농도를 갖는 p형 실리콘 기판(201) 상에 약 500㎚ 두께의 필드 산화막(202)을 소자 분리 영역에 선택 산화 공정으로 형성하며, 약 10㎚ 두께의 게이트 산화막(203)을 소자 형성 영역에 열산화 공정으로 형성한다. 실리콘 기판(201) 상에 전송용으로 작용하는 제1 및 제2 n채널 MOS 트랜지스터(TT1및 TT2)와, 구동기로서 작용하는 제1 및 제2 채널 MOS 트랜지스터(TD1및 TD2)를 형성한다.
실리콘 기판(201)은 필드 산화막(202) 사이에서 게이트 산화막(203)으로 피복된다. 게이트 산화막(203)에는 접촉홀(204a 및 204b)가 형성된다. 접촉홀(204a 및 204b) 각각은 약 0.4㎛의 직경을 갖는다. 게이트 산화막(203)을 거쳐 p형 실리콘 기판(201) 상에는 제3 게이트 전극(205aa), 제1 게이트 전극(205ab), 제4 게이트 전극(205ba) 및 제2 게이트 전극(205bb)가 형성된다. 이들 게이트 전극(205aa, 205ab, 205ba 및 205bb)는 약 100㎚의 두께를 갖는 n형 폴리실리콘막 및 약 150㎚의 두께를 가지며 n형 폴리실리콘막 상에 피착되는 텅스텐-실리사이드막을 포함하는 폴리사이드화된 구조를 갖는다. 이들 게이트 전극(205aa, 205ab, 205ba, 205bb)는 약 0.4㎛의 게이트 길이를 갖는다. 게이트 전극(205aa 및 205ba)는 약 1.0㎛의 게이트 폭을 가지며, 게이트 전극(205ab 및 205bb)는 약 0.4㎛의 게이트 폭을 갖는다. 게이트 전극(205aa 및 205ba) 각각은 각각 접촉홀(204b 및 204a)을 관통하여 p형 실리콘 기판(201)에 전기적으로 접속된다.
p형 실리콘 기판(101) 상의 소자 형성 영역에는 필드 산화막(202)와 게이트 전극(205aa, 205ab, 205ba, 205bb)와 정렬되게, 제3 n형 소스 영역으로서의 n형 확산층(206aa), 제1 n형 드레인 영역 및 제3 n형 드레인 영역으로서의 n형 확산층(206ab), 제1 n형 소스 영역으로서의 n형 확산층(206ac), 제4 소스 영역으로서의 n형 확산층(206ba), 제1 및 제4 n형 확산 영역으로서의 n형 확산층(206bb) 및 제2 n형 확산 영역으로서의 n형 확산층(206bc)가 형성된다. 이들 n형 확산층(206aa, 206ab, 206ac, 206ba, 206bb 및 206bc)은 약 1020내지 1021㎝-3범위의 불순물 농도를 갖는다. 접촉홀(204b 및 204a)에 대한 게이트 전극(205aa 및 205ba)의 중첩 마진 각각은 대략 0.2㎛이다. 예를 들면, n형 확산층(206ab)은 게이트 산화막(203) 바로 밑에서 약 0.15 내지 약 0.2㎛ 범위의 접합 깊이를 가지며, 접촉홀(204a) 바로 밑에서는 약 0.2 내지 약 0.3㎛ 범위의 깊이를 갖는다. 그 결과, 게이트 전극(205aa 및 205ba)는 각각 접촉홀(204b 및 204a)를 관통하여 n형 확산층(206bb 및 206ab)에 전기적으로 접속된다.
워드 라인(WL)로서도 작용하는 게이트 전극(205ab 및 205bb)는 메모리 셀 외부에서 서로 전기적으로 접속된다. 제1 전송용 n채널 MOS 트랜지스터(TT1)은 게이트 전극(205ab), 게이트 절연막(203), n형 확산층(206ac), 및 n형 확산층(206ab)를 포함하며, 제2 전송용 n채널 MOS 트랜지스터(TT2)은 게이트 전극(205bb), 게이트 절연막(203), n형 확산층(206bc), 및 n형 확산층(206bb)를 포함하며, 제1 구동기 n 채널 MOS 트랜지스터(TD1)은 게이트 전극(205aa), 게이트 절연막(203), n형 확산층(206aa), 및 n형 확산층(206ab)를 포함하며, 제2 구동기 n채널 MOS 트랜지스터(TD2)은 게이트 전극(205ba), 게이트 절연막(203), n형 확산층(206ba), 및 n형 확산층(206bb)를 포함한다.
이들 4개의 n채널 MOS 트랜지스터들은 평탄면 및 실리콘 이산화막으로 구성된 적어도 저면을 갖는 층간 절연막(207)으로 피복된다. 층간 절연막(207)은 약 100㎚의 두께를 갖는 실리콘 이산화막으로 구성된 하부층과 약 600㎚의 두께를 갖는 BPSG막으로 구성된 상부층을 포함하는 2층 구조를 포함한다. 층간 절연막(207)은 가장 크더라도 약 700㎚의 두께, 및 가장 작더라도 약 200㎚의 두께를 가지며, 접촉홀(204b 및 204a) 바로 위에 배치된 게이트 전극(205aa 및 205ba)에 대해서는 약 450㎚의 두께를 갖는다. 층간 절연막(207)에는 각각 n형 확산층(206aa 및 206ba)에 이르는 제1 및 제2 접지 접촉홀(208a 및 208b)가 형성된다. n형 확산층(206aa 및 206ba)는 접지 접촉홀(208a 및 208b)를 관통하여 층간 절연막(207) 상에 형성된 접지 도체(209)에 전기적으로 접속된다. 접지 도체(209)는 약 100㎚ 두께를 갖는 텅스텐 실리사이드막으로 만들어지며, 이의 한 영역에는 개구가 형성되어 이 영역을 통해 노드 접촉부 및 비트 접촉부가 패스하게 된다. 개구는 이들 홀들의 직경보다 약 0.2㎛ 큰 직경을 갖는다.
층간 절연막(207) 및 접지 도체(209)는 평탄면 및 실리콘 이산화막으로 구성된 적어도 저면을 갖는 제2 층간 절연막(213)으로 피복된다. 제2 층간 절연막(213)은 약 150㎚의 두께를 갖는 BPSG막으로 구성된 하부층과 약 150㎚의 두께를 갖는 실리콘 이산화막으로 구성된 상부층을 포함하는 2층 구조를 포함한다. 제2 층간 절연막(213)은 약 200㎚의 두께를 가지며, 접지 도체(109) 상에 배치된 일부분을 갖는다. 제2 층간 절연막(213)의 이 부분은 150㎚의 두께를 갖는 BPSG막과, 약 50㎚의 두께를 갖는 실리콘 이산화막을 포함한다. 제2 층간 절연막(113) 상에는 부하로서 각각 작용하는 2개의 이중 게이트형 p채널 TFT(TL1및 TL2)가 형성된다.
제2 층간 절연막(213) 상에는 약 1016내지 1020㎝-3범위의 n 또는 p형 불순물 농도를 포함하며 약 100㎚ 두께를 갖는 폴리실리콘막으로 구성된 제5 및 제6 게이트 전극(221a 및 221b)가 형성된다. 게이트 전극(221a 및 221b)는 제2 층간 절연층(213)을 관통하여 각각 접촉홀(204b 및 204a)에 게이트 전극(205aa 및 205ba)이 접속하는 접속부 위로 연장하는 일부분을 갖는다. 게이트 전극(221a 및 221b)와 더불어 제2 층간 절연막(213)은 제1 게이트 절연막(223)으로 피복된다. 제1 게이트 절연막(223)은 약 15㎚의 두께를 갖는 실리콘 이산화막으로 구성된다.
게이트 절연막(213) 상에는 제1 및 제2 폴리실리콘막 패턴이 형성되며, 이 패턴 각각은 약 40㎚의 두께를 갖는 제1 폴리실리콘막으로 구성된다. 제1 폴리실리콘막 패턴은 제1 p형 드레인 영역으로서 작용하는 p형 확산 영역(246aa), 제1 채널 영역(231aa), 및 제1 p형 소스 영역으로 작용하는 p형 확산 영역(246ab)을 포함하며, 제2 폴리실리콘막 패턴은 제2 p형 드레인 영역으로서 작용하는 p형 확산 영역 (246ba), 제2 채널 영역(231ba), 및 제2 p형 소스 영역으로 작용하는 p형 확산 영역(246bb)를 포함한다.
이들 p형 확산 영역(246aa, 246ab, 246ba 및 246bb)은 약 1018내지 1020㎝-3범위의 불순물 농도를 갖는다. 제1 및 제2 채널 영역(213a 및 231b)는 각각 1016내지 1018㎝-3범위의 불순물 농도를 갖는 n형 폴리실리콘막으로 구성되며, 게이트 절연막(223)을 관통하여 게이트 전극(221a 및 221b)를 각각 덮는다. p형 확산 영역(246ba)는 게이트 전극(205aa)가 접촉홀(204b)에 접속되는 게이트 전극(205aa)의 일부분 상에서 연장하는 부분을 가지며 이들 간에는 게이트 절연막(223)이 샌드위치되어 있고, p형 확산 영역(246aa)는 게이트 전극(205ba)가 접촉홀(204a)에 접속되는 게이트 전극(205ba)의 일부분 상에서 연장하는 부분을 가지며 게이트 절연막(223)이 샌드위치되어 있다. p형 확산 영역(246ba 및 246bb)는 전원 라인의 일부를 구성하며 메모리 셀 외부에서 서로에 대해 전기적으로 접속된다.
제1 및 제2 폴리실리콘막과 함께 게이트 절연막(223)은 약 15㎚ 두께를 갖는 실리콘 이산화막으로 구성된 제2 게이트 절연막(233)으로 피복된다. 게이트 절연막(233) 상에는 1016내지 1020㎝-3범위의 농도의 n 또는 p형 불순물을 포함하며 약 100㎚의 두께를 갖는 제2 폴리실리콘막으로 구성된 제3 및 제4 폴리실리콘막 패턴(235a 및 235b)가 형성된다. 제3 폴리실리콘막 패턴(235a)은 게이트 절연막(233)을 통해 채널 영역(231aa)를 덮고, 또한 게이트 절연막(233 및 223)을 통해 게이트 전극(221a)를 덮는다. 제4 폴리실리콘막 패턴(235a)은 게이트 절연막(233)를 거쳐 채널 영역(231ba)를 덮고, 또한 게이트 절연막(233 및 223)을 통해 게이트 전극(221b)를 덮는다.
폴리실리콘막 패턴(235a), 게이트 절연막(233), p형 확산 영역(246ba), 게이트 절연막(223), 게이트 전극(221a), 제2 층간 절연막(213), 제1 층간 절연막(207) 및 게이트 산화막(203)을 관통하여 게이트 전극(205aa)에 도달하는 제1 노드 접촉홀(238b) 및; 폴리실리콘막 패턴(235b), 게이트 절연막(233), p형 확산 영역(246aa), 게이트 절연막(223), 게이트 전극(221b), 제2 층간 절연막(213), 제1 층간 절연막(207) 및 게이트 절연막(203)를 관통하여 게이트 전극(205ba)에 도달하는 제2 노드 접촉홀(238a)가 형성된다. 이들 노드 접촉홀(238a 및 238b)는 약 0.4㎛의 직경을 갖는다.
약 100㎚ 두께의 도전성 텅스텐-실리사이드막으로 구성된 제1 도전막 패턴 또는 텅스텐 실리사이드막 패턴(241a)은 폴리실리콘막 패턴(235a)를 선텍적으로 피복하며, 노드 접촉홀(238b)를 통해 게이트 전극(205aa)에 전기적으로 접속된다. 제7 게이트 전극(245a)는 텅스텐 실리사이드막 패턴(241a) 및 폴리실리콘막 패턴(235a)를 포함한다. 공통의 도전성 텅스텐-실리사이드막으로 구성된 제2 도전성 막 패턴 또는 텅스텐-실리사이드막 패턴(241b)은 폴리실리콘막 패턴(235b)를 선택적으로 피복하며, 노드 접촉홀(238a)를 통해 게이트 전극(205ba)에 전기적으로 접속된다. 제8 게이트 전극(245b)는 텅스텐 실리사이드막 패턴(241b) 및 폴리실리콘막 패턴(235b)를 포함한다. 제7 및 제8 게이트 전극(245a 및 245b)는 약 0.4㎛의 게이트 폭과 약 0.8㎛의 게이트 길이를 갖는다. 마찬가지로, 제5 및 제6 게이트 전극(221a 및 221b)는 약 0.4㎛의 게이트 폭과 약 0.8㎛의 게이트 길이를 갖는다.
부하로서 작용하는 제1 p채널 TFT(TL1)은 게이트 전극(245a), 게이트 절연막(233), p형 확산 영역(246aa), 채널 영역(231aa) 및 p형 확산 영역(246ab), 게이트 절연막(223) 및 게이트 전극(221a)를 포함한다. 부하로서 작용하는 제2 p채널 TFT(TL2)은 게이트 전극(245b), 게이트 절연막(233), p형 확산 영역(246ba), 채널 영역(231ba) 및 p형 확산 영역(246bb), 게이트 절연막(223) 및 게이트 전극(221b)를 포함한다. 게이트 전극(245a 및 221a), p형 확산 영역(246ba) 및 n형 확산층(206bb)에 접속된 게이트 전극(205aa)은 텅스텐-실리사이드막 패턴(241a) 및 노드 접촉홀(238b)을 통해 상호 접속됨으로써, 제2 노드(N2)를 형성하게 된다. 마찬가지로, 게이트 전극(245b, 221b), p형 확산 영역(246aa) 및 n형 확산층(206ab)에 접속된 게이트 전극(205ba)은 텅스텐-실리사이드막 패턴(241b) 및 노드 접촉홀(238a)을 통해 상호 접속됨으로써, 제1 노드(N1)를 형성하게 된다.
제2실시예에서, 텅스텐-실리사이드막은 도전막으로서 사용된다. 유의할 것은 도전막을 만드는 재료는 텡스텐-실리사이드막으로 한정되는 것이 아니라는 것이다. 제1실시예와 마찬가지로, 도전막은 텡스텐 또는 몰리브덴막 등의 내화성 금속막, 몰리브데늄 실리사이드막 및 티타늄 실리사이드막 등의 내화성 금속 실리사이드막, 또는 티타늄 질화막이나 티타늄 텅스텐막으로 구성될 수 있다.
제2 층간 절연막(213), 제1 및 제2 p채널 TFT 및 게이트 절연막(233)은 평탄면 및 실리콘 이산화막으로 구성된 적어도 저면을 갖는 제3 층간 절연막(253)으로 피복된다. 제3 층간 절연막(253)은 약 100㎚의 두께를 갖는 실리콘 이산화막으로 구성된 하부층 및 약 450㎚의 두께를 갖는 BPSG막으로 구성된 상부층을 포함하는 2층 구조를 포함한다. 제3 층간 절연막(253)은 제1 및 제2 p채널 TFT를 덮는 부분에서 약 200㎚의 두께를 가지며, 이 부분은 약 100㎚의 두께를 갖는 BPSG막과 약 100㎚의 두께를 갖는 실리콘 이산화막으로 구성된다. 제3 층간 절연막(253), 게이트 절연막(233 및 223), 제2 층간 절연막(213), 제1 층간 절연막(233 및 207) 및 게이트 절연막(203)를 관통하여, n형 확산층(206ac 및 206bc)에 각각 도달하는 제1 및 제2 비트 접촉홀(254a 및 254b)이 형성된다. 이들 비트 접촉홀(254a 및 254b)는 약 0.4㎛ 직경을 갖는다. 제3 층간 절연막(253) 상에는 n형 확산층(206ac 및 206bc)에 전기적으로 접속된 한 쌍의 비트 라인(259a;BL-1) 및 (259b;BL-2)가 각각 비트 접촉홀(254a 및 254b)를 관통하여 형성된다.
비록 접지 도체(209)가 본 제2실시예에서 제1 층간 절연막(205) 상에 배치되어 있지만, 접지 도체(209)의 위치 및 구조는 본 실시에의 경우로 한정되는 것은 아니다. 예를 들면, 부하로서 작용하는 p 채널 TFT는 제1 층간 절연막(207) 상에 형성될 수 있으며, 접지 도체(209)는 제2 층간 절연층(213)이나 제3 층간 절연층(253) 상에 형성될 수 있다.
제7(a) 내지 7(c)도와, 7(a) 및 7(b)도의 X-X 선을 따라 절취한 단면도인 제8(a) 내지 8(f)도에서, 제2실시예의 상기 언급된 SRAM 메모리는 다음과 같은 0.4㎛의 디자인 룰에 따라 제조된다.
p형 실리콘 기판(201) 상에는 약 500㎚ 두께의 필드 산화막(202)을 소자 분리 영역에 선택 산화 공정으로 형성하며, 약 10㎚ 두께의 게이트 산화막(203)을 소자 형성 영역에 열산화 공정으로 형성한다. 게이트 산화막(203)의 임의의 장소에는 접촉홀(204a 및 204b)이 완충된 불화 수소산을 사용한 습식 에칭에 의해서 형성된다. 접촉홀(204a 및 204b)은 약 0.4㎛의 직경을 갖는다.
이어서, 약 100㎚의 두께를 갖는 n형 폴리실리콘막이 최종 생성물 상에 LPCVD 및 이온 주입에 의해서 피착되며, 이에 연속하여 약 150㎚ 두께의 텅스텐-실리사이드막이 스퍼터링에 의해서 그 위에 피착된다. 이와 같은 피착막은 예를 들면 SF6, HBr 및 Cl2를 포함하는 에칭 가스를 사용하는 비등방성 건식 에칭에 의해서 패터닝됨으로써 폴리사이드된 게이트 전극(205aa, 205ab, 205ba 및 205bb)를 형성하게 된다. 예를 들면, 게이트 전극(205aa)의 말단부와 접촉홀(204b) 내의 게이트 산화막(203)간의 중첩 마진은 약 0.2㎛이다. 환언하자면, 예를 들면 게이트 전극(205aa)는 접촉홀(204b) 내에서 1.0㎛ 스퀘어로 형상화된다. 게이트 전극(205aa 및 205ba)가 접촉홀(204b 및 204a)와 정렬되어 크게 된 이유는 게이트 전극(204aa 및 205ba)의 상부면이 노드 접촉홀의 저면으로 되기 때문이다.
이어서, 필드 산화막(202) 및 게이트 전극(205aa, 205ab, 205ba 및 205bb)를 마스크로서 사용하여, 예를 들면 비소(As) 이온 주입에 의해서 p형 실리콘 기판(201) 상에 n형 확산층(206aa, 206ab, 206ac, 206ba, 206bb 및 206bc)를 형성한다. n형 확산층(206aa, 206ab, 206ac, 206ba, 206bb 및 206bc)는 약 1020내지 1021㎝-3범위의 불순물 농도를 갖는다. 예를 들면, 접촉홀(204a) 바로 밑에 형성될 n형 확산층은 0.2 내지 0.3㎛ 범위의 접합 깊이를 가지며, 게이트 산화막(203) 바로 밑에 형성될 n형 확산층은 0.2 내지 0.3㎛ 범위의 접합 깊이를 갖는다. 이와 같이 하여, 이들 2개의 n형 확산층은 수평 확산에 의해서 서로에 대해 전기적으로 접속됨으로써 n형 확산층(206ab)를 형성하게 된다.
다음에, 최종 생성물 상에 평탄면 및 실리콘 이산화막으로 된 적어도 저면을 갖는 제1 층간 절연막(207)을 LPCVD 및 예를 들면 화학 및 기계식 연마(CMP)에 의해 형성한다. 제1 층간 절연막(207)은 예를 들면 다음과 같이 하여 형성된다. 약 100㎚
의 두께를 갖는 실리콘 이산화막이 먼저 최종 생성물 상에 LPCVD로 피착되며, 이어서 약 600㎚의 두께를 갖는 BPSG막이 LPCVD에 의해서 실리콘 이산화막 상에 피착된다. 다음에, 리플로우 처리를 800 내지 850℃ 범위의 온도에서 처리한 후, 최종 생성물의 표면을 CMP에 의해 평탄화시킨다. 이어서, n형 확산층(206aa 및 206ba)에 이르는 접지 접촉홀(208a 및 208b)을 제1 층간 절연막(207) 내에 형성한다. 이어서, 텅스텐-실리사이드막이 최종 생성물 상에 피착된다. 다음에, 텅스텐-실리사이드막의 임의의 영역 내에 예를 들면 SF6, HBr 및 Cl2로 구성된 애칭 가스를 사용 하는 비등방성 건식 에칭으로 개구를 형성한다. 여기서, 임의의 영역은 후속 단계에서 형성될 노드 접촉홀 및 비트 접촉홀의 직경보다 약 0.2㎛ 더 큰 직경을 가진다. 개구는 약 1.0㎛의 내직경을 갖는다. 따라서, 제7(a), 7(c) 및 8(a)도에 도시한 바와 같이, 접지 접촉홀(208a 및 208b)를 관통하여 n형 확산층(206aa 및 206ba)에 전기적으로 접속된 접지 도체(209)가 형성된다.
이어서, 최종 생성물 상에 LPCVD 및 CMP를 사용하여 평탄면 및 실리콘 이산화막으로 된 적어도 저면을 갖는 제2 층간 절연막(213)을 형성한다. 제2 층간 절연막(213)은 예를 들면 다음과 같이 하여 형성된다. 약 150㎚의 두께를 갖는 BPSG막이 LPCVD에 의해서 피착된다. 이어서, 리플로우 처리를 행한 후, 약 150㎚의 두께를 갖는 실리콘 이산화막을 LPCVD를 사용하여 최종 생성물 상에 피착한다. 다음에, 실리콘 이산화막 표면을 CMP로 평탄화시킨다. 다음에, 약 100㎚ 두께의 폴리실리콘막을 LPCVD로 피착한다. 이어서 1019내지 1018㎝-3불순물 농도를 갖는 n 또는 p형 불순물을 폴리실리콘막에 이온 주입한다.
이와 같이 하여 형성된 제1 폴리실리콘막은 예를 들면 HBr 및 Cl2로 구성된 에칭 가스를 사용하는 비등방성 건식 에칭에 의해서 패터닝되어, 제5 및 제6 게이트 전극(221a 및 221b)를 형성한다. 제5 게이트 전극(221a)은 접촉홀(204a)과 접속관계에 있는 게이트 전극(205ba)의 일부분 위의 제2 및 제1 층간 절연막(213 및 207)를 관통하여 연장하는 단부를 갖는다. 제6 게이트 전극(221b)는 접촉홀(204a)에 접속관계로 게이트 전극(205ba)의 일부분 위의 제2 및 제1 층간 절연막(213 및 207)를 관통하여 연장하는 단부를 갖는다. 이어서, 최종 생성물 상에는 LPCVD를 사용하여 약 15㎚의 두께 및 실리콘 이산화막(HTO막)으로 된 게이트 절연막(233)을 피착한다.
이어서, 약 40㎚의 두께를 갖는 비정질 실리콘막을 LPCVD로 피착한다. 최종 생성물은 약 10시간 동안 약 600℃에서 열적으로 어닐링되어 비정질 실리콘막이 폴리실리콘막으로 전환된다. 이때, n형 불순물이 폴리실리콘막에 이온 주입된다. 따라서, 1016내지 1018㎝-3범위의 불순물 농도를 갖는 n형 폴리실리콘막(제1 폴리실리콘막)이 형성된다.
이와 같이 하여 형성된 제1 폴리실리콘막은 예를 들면 HBr 및 Cl2로 구성된 에칭 가스를 사용하는 비등방성 건식 에칭에 의해서 패터닝됨으로써, 제1 및 제2 폴리실리콘막 패턴(231a 및 231b)를 형성한다. 제1 폴리실리콘막 패턴(231a)은 제6 게이트 전극(221b)의 앞서 언급된 단부 위의 게이트 절연막(223)을 관통하여 연장하는 단부를 갖는다. 제2 폴리실리콘막 패턴(231b)는 제5 게이트 전극(221a)의 앞서 언급된 단부 위의 게이트 절연막(223)를 관통하여 연장하는 단부를 갖는다. 이어서, 최종 생성물 상에는 LPCVD를 사용하여 약 15㎚의 두께 및 실리콘 이산화막(HTO막)으로 된 제2 게이트 절연막(233)을 피착한다. 이어서, 약 100㎚의 두께를 갖는 폴리실리콘막이 LPCVD으로 최종 생성물 상에 피착된다. 1016내지 1019㎝-3범위 농도의 n 또는 p형 불순물이 폴리실리콘막에 이온 주입되므로 도핑됨으로써, 제8(b)도에 도시한 바와 같이, 제2 폴리실리콘막(235)를 형성하게 된다.
다음에, 폴리실리콘막(235), 게이트 절연막(233), 폴리실리콘막 패턴(231a 및 231b), 게이트 절연막(223), 제6 및 제5 게이트 전극(221b 및 221a), 제2 층간 절연막(213), 및 제1 층간 절연막(207)은 마스크로서 포토레지스트막(도시 없음)을 사용하여 연속적으로 비등방성으로 에칭됨으로서, 제1 및 제2 노드 접촉홀(238a 및 238b)를 형성하게 된다. 제7(a) 내지 7(c)도 및 제8(c)도에 도시한 바와 같이, 제1 노드 접촉홀(238a)은 대체로 접촉홀(204a) 바로 위에 있는 게이트 전극(205ba)에 도달하며, 제2 노드 접촉홀(238b)은 대체로 접촉홀(204b) 바로 위에 있는 게이트 전극(205aa)에 이른다. 이들 노드 접촉홀(238a 및 238b)는 약 0.4㎛의 직경을 갖는다. 노드 접촉 홀(238a 및 238b)에 대한 폴리실리콘막 패턴(231a 및 231b)의 마진은 약 0.2㎛이다.
노드 접촉홀(238a 및 238b)의 형성을 위한 비등방성 에칭은 다음과 같이 하여 행해진다. 먼저, 폴리실리콘막(235)은 HBr 및 Cl2로 구성된 에칭 가스를 사용하여 비등방성으로 건식 에칭된다. 이어서, 게이트 절연막(233)은 CHF3로 된 에칭 가스를 사용하여 비등방성으로 건식 에칭된다. 이어서, 폴리실리콘막 패턴(231a 및 231b)는 HBr 및 Cl2로 구성된 에칭 가스를 사용하여 비등방성으로 건식 에칭된다. 이어서, 게이트 절연막(223)은 에칭 가스로서 CHF3를 사용하여 비등방성으로 건식 에칭된다. 이어서, 제5 및 제6 게이트 전극(221a 및 221b)은 에칭 가스로서 HBr 및 Cl2를 사용하여 이방성 건식 에칭된다. 다음에, 절연막(213 및 207)은 CHF3로 된 에칭 가스를 사용하여 연속적으로 이방성 건식 에칭된다. 제2 및 제1 층간 절연막(213 및 207)의 표면이 평탄화되기 때문에, 비등방성 건식 에칭의 적절한 제어성을 가질 수 있게 된다. 상기 언급된 포토레지스트의 제거는 산소 플라즈마 증강 애싱에 의해서 행해지는 것이 바람직한 데, 그 이유는 포토레지스트가 장시간 동안 일련의 비등방성 에칭에 노출되기 때문이다. 따라서, 산으로 세척하고 이에 연이어서 약한 플르오르화 수소산으로 표면 처리를 행해야 한다. 본 실시예에서, 게이트 절연막(233)은 포토레지스트와 직접적으로 접촉되어 있지 않으므로, 게이트 절연막(233)은 약한 플르오르화 수소산에 의한 표면 처리에 의해 약간 언더-컷팅되나, 게이트 절연막(233)의 두께가 국소적으로 얇게 되는 것을 방지할 수 있다.
이어서, 제8(d)도에 도시한 바와 같이, 제1실시예와 마찬가지로 최종 생성물 상에 LPCVD로 전기적 도전막인 텅스텐-실리사이드막(241)을 피착한다. LPCVD에서, WF6및 SiH2Cl2로 된 소스 가스를 사용하며, WF6은 텅스텐-실리사이드막(141)의 형성 결과로, SiH2Cl2에 의해서 환원된다. 불균일성으로 피복성이 좋지 않은 스퍼터링은 텅스텐-실리사이드막(241)의 형성시 적합하지 않다. 왜냐하면, 노드 접촉홀(238a 및 238b)는 약 2.5의 비교적 높은 종횡비를 가지며, 또한 게이트 절연막(233 및 223) 등은 언더-컷되기 때문이다. 선택적으로 성장된 텅스텐막으로 노드 접촉홀(238a 및 238b)를 매립하는 것도 적합하지 않다. 텅스텐-실리사이드막 이외의 다른 재료를 전기적 도전막으로서 사용할 때, 스퍼터링을 사용하는 것은 바람직하지 않으며, 피착을 위한 LPCVD, MOCVD 또는 MBE를 사용하는 것이 좋다. 예를 들면, 몰리브덴 실리사이드막은 MoCl5가 SiH4로 환원되는 LPCVD에 의해서 피착될 수 있다.
이어서, 텡스텐 실리사이드막(241) 및 폴리실리콘막(235)을 연속적으로 포토 레지스트막(244)을 마스크로 사용하는 비등방성 에칭으로 패티닝함으로써 제3 폴리실리콘막 패턴(235a) 및 제1 도전막 패턴으로서의 텅스텐 실리사이드막 패턴(241a)을 포함하는 폴리사이드된 구조를 갖는 제7 게이트 전극(245a)이 그 위에 피착되며, 제4 폴리실리콘막 패턴(235b) 및 제2 도전막 패턴으로서의 텅스텐 실리사이드막 패턴(241b)을 포함하는 폴리사이드된 구조를 갖는 제8 게이트 전극(245b)이 그 위에 피착된다. 제7 및 제8 게이트 전극(245a 및 245b)은 게이트 절연막(233 및 223) 등을 관통하여 제5 및 제6 게이트 전극(221a 및 221b) 바로 위에 전체적으로 피착된다. 텅스텐 실리사이드막 패턴(241a)은 노드 접촉홀(238b)를 관통하여 게이트 전극(221a 및 205aa)에 전기적으로 접속됨으로써, 제7 및 제5 게이트 전극(245a 및 221a)는 게이트 전극(205aa)에 전기적으로 접속된다. 마찬가지로, 텅스텐 실리사이드막 패턴(241b)은 노드 접촉홀(238a)을 관통하여 게이트 전극(221b 및 205ba)에 전기적으로 접속됨으로써, 제8 및 제6 게이트 전극(245b 및 221b)은 제7(a) 내지 7(c)도 및 제8(e)도에 도시한 바와 같이, 게이트 전극(205ba)에 전기적으로 접속된다. 노드 접촉홀(238a 및 238b)에 대한 게이트 전극(245b 및 2453)의 중첩 마진 각각은 약 0.2㎛이다. 게이트 전극(245a, 245b, 221a 및 221b) 각각은 약 0.8㎛의 게이트 길이를 가지며, 게이트 폭은 0.4㎛이다.
다음에, 게이트 전극(245a 및 245b)를 마스크로 하여 최종 생성물에 붕소 이온 주입을 한다. 붕소 이온 주입은 포토레지스트(244)가 제거되지 않은 상태에서 또는 포토레지스트(244)가 제거된 상태에서 행해질 수 있다. 붕소 이온 주입 및 포토레지스트(144) 제거에 연이어서, 급속 열 어닐링(RTA)가 10초동안 1000℃에서 행해진다. 이와 같이 하여, 제1 폴리실리콘막 패턴(231a) 내에는 제1 p형 드레인 영역으로서 작용하는 p형 확산 영역(246aa), 및 제1 p형 소스 영역으로서 작용하며 전원 라인의 일부를 구성하는 p형 확산 영역(246ab)가 형성된다. 동시에, 제1 채널 영역(231aa)은 게이트 전극(245a) 밑에 거의 변화없이 그대로 있으며, n형 폴리실리콘막 패턴(231ab)는 노드 접촉홀(238b) 주위에 부분적으로 변화없이 그대로 있다. 제2 폴리실리콘막 패턴(231b) 내에는 제2 p형 드레인 영역으로 작용하며 p형 확산 영역(246ba), 및 제2 p형 소스 영역으로 작용하는 전원 라인의 일부를 구성하는 p형 확산 영역(246ba)가 형성된다. 동시에, 제2 채널 영역(231ba)은 게이트 전극(245b) 밑에 거의 변화없이 그대로 있으며, n형 폴리실리콘막 패턴(231bb)는 노드 접촉홀(238a) 주위에 부분적으로 변화없이 그대로 있다.
급속 열 어닐링(RTA)에 의해서 p형 확산 영역(246aa 및 246ba)가 수평으로 약 0.2㎛ 내지 0.25㎛로 확장되며, 이것은 노드 접촉홀(238a 및 238b)에 대한 게이트 전극(245b 및 245a)의 중첩 마진(약 0.2㎛)과 동일하다. 그러나, 텅스텐 실리사이드막 패턴(241b 및 241a)에 첨가되어 있는 붕소가 노드 접촉홀(238a 및 238b)의 측벽 밖으로 확산되기 때문에, p형 확산 영역(246aa 및 246ba)는 노드 접촉홀(238a 및 238b) 각각의 측벽에 도달하게 된다. p형 확산 영역(246ba)은 노드 접촉홀(238b)의 측벽에서 텅스텐 실리사이드막 패턴(241a)에 접속됨으로써, p형 확산 영역(241a), 게이트 전극(221a, 205aa), 및 n형 확산층(206bb)는 서로 접속된다. 마찬가지로, p형 확산 영역(246aa)는 노드 접촉홀(238a)의 측벽에서 텅스텐 실리사이드막 패턴(241b)에 접속되어, p형 확산 영역(246aa), 게이트 전극(245b), 게이트 전극(221b 및 205ba), 및 n형 확산층(206ab)는 제7(a) 내지 7(c)도 및 제8(f)도에 도시한 바와 같이 서로 접속된다.
이어서, 최종 생성물 상에는 평탄면 및 실리콘 이산화막으로 된 적어도 저면을 갖는 제3 층간 절연막(253)을 LPCVD 및 CMP로 형성한다. 제3 층간 절연막(253)은 예를 들면 다음과 같이 하여 형성된다. 약 100㎚의 두께를 갖는 실리콘 이산화막은 LPCVD에 의해서 피착된다. 이어서, 약 450㎚의 두께를 갖는 BPSG는 LPCVD에 의해서 최종 생성물 상에 피착된다. 이어서, BPSG막의 표면은 CMP에 의해서 평탄화되어 이어서 리플로우 처리된다. 제3 층간 절연막(253), 게이트 절연막(233 및 223), 제2 층간 절연막(213), 제1 층간 절연막(207) 및 게이트 산화막(203)은 연속하여 비등방성으로 건식 에칭됨으로써 n형 확산층(206ac)에 이르는 제1 비트 접촉홀(254a) 및 n형 확산층(206bc)에 이르는 제2 비트 접촉홀(254b)을 형성하게 된다. 실리콘 이산화족으로 구성된 절연막만이 비등방성 건식 에칭에 의해서 에칭된다. 비트 접촉홀(254a 및 254b)는 약 0.4㎛의 직경 및 3.9의 종횡비를 갖는다.
이어서, 플러그 텅스텐막(도시 없음)을 WF6이 SiH4로 환원되는 고진공 LPCVD에 의해서 비트 접촉홀(254a 및 254b) 내에 선택적으로 성장된다. 이어서, 최종 생성물 상에는 티타늄막, 질화 티타늄막 및 알루미늄막이 연속적으로 피착된다. 이들 알루미늄막, 질화 티타늄막 및 티타늄막은 연속적으로 패터닝되어 한 쌍의 비트 라인(259a 및 259b)를 형성하게 된다. 제7(a) 내지 7(c)도에 도시한 바와 같이, 비트 라인(259a)는 접촉홀(254a)를 관통하여 n형 확산층(106ac)에 전기적으로 접속되며, 비트 라인(259b)는 접촉홀(254b)를 관통하여 n형 확산층(206bc)에 전기적으로 접속된다.
상기 언급된 제2실시예에 따라 제조된 부하 소자는 폴리실리콘막 및 이 위에 피착된 텅스텐 실리사이드막을 포함하는 게이트 전극을 갖는 이중 게이트형 p채널 TFT이다. 따라서, 제1실시예와 마찬가지로 텅스텐 실리사이드막이 한 쌍의 CMOS 인버터의 상호 접속부의 일부를 구성하게 할 수 있게 된다. 따라서, 제2실시예는 제1실시예와 동일한 효과를 가질 수 있다. 더욱이, 제2실시예는 부하 소자로서 이중 게이트형 p채널 TFT를 포함하기 때문에, 제1실시예에 비해 우수한 전류 구동 능력을 제공한다.
본 발명에 대해서 바람직한 실시예에 따라 설명하였으나, 본 발명이 포함하는 요지는 언급한 특정의 실시예로 한정되는 것은 아니다. 반대로, 첨부한 청구의 범위의 정신 및 범위 내에 포함될 수 있는 모든 대체, 수정 및 동등물을 본 발명이 포함한다.
Claims (24)
- 반도체 메모리 디바이스에 있어서, (a) 기판; (b) 상기 기판 상에 형성되어 구동기로서 작용하는 제1 게이트 전극을 갖는 제1 MOS 트랜지스터; (c) 상기 기판 상에 놓여 있는 절연층 상에 형성되어 부하로서 작용하는 제2 MOS 트랜지스터-상기 제2 MOS 트랜지스터의 제2 게이트 전극, 소스/드레인 영역, 채널 영역, 및 상기 채널 영역과 상기 제2 게이트 전극 사이에 샌드위치되어 있는 게이트 절연막을 포함하고, 상기 제2 게이트 전극은 하부 반도체층과 상기 하부 반도체층의 금속 화합물을 구비하고 상부층을 포함하고, 상기 상부 금속 화합물층은 접촉홀의 내측벽을 커버하고 상기 게이트 절연막을 관통하여 상기 제1 게이트 전극에 도달하고, 상기 상부 금속 화합물층에 상기 제1 게이트 전극과 직접 접촉함-를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 반도체층은 폴리실리콘층을 포함하고, 상기 반도체층의 금속 화합물로 이루어진 상기 층은 실리사이드된 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 금속 화합물층은 상기 반도체층보다 작은 저항을 가져 최종 SRAM 셀의 노드 간에 RC 지연 회로를 형성하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 반도체 메모리 디바이스에 있어서, (a) 제1 도전형의 실리콘 기판 상에 형성되어 전송기로서 작용하는 제1 전송기 MOS 트랜지스터-상기 제1 전송기 MOS 트랜지스터는 한 쌍의 비트라인 중 하나와 전기적으로 접속된 제1 소스 영역, 제1 드레인 영역, 게이트 절연막, 및 워드라인과 전기적으로 접속된 제1 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐-; (b) 상기 제1 도진형의 실리콘 기판 상에 형성되어 전송기로서 작용하는 제2 전송기 MOS 트랜지스터-상기 제2 전송기 MOS 트랜지스터는 상기 한 쌍의 비트라인 중 나머지 다른 하나와 전기적으로 접속된 제2 소스 영역, 제2 드레인 영역, 게이트 절연막, 및 상기 워드라인과 전기적으로 접속된 제2 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐-; (c) 상기 제1 도전형의 실리콘 기판 상에 형성되어 구동기로서 작용하는 제1 구동기 MOS 트랜지스터-상기 제1 구동기 MOS 트랜지스터는 접지 도체와 전기적으로 접속된 제3 소스 영역, 상기 제1 드레인 영역과 전기적으로 접속된 제3 드레인 영역, 게이트 절연막, 및 제3 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐-; (d) 상기 제1 도전형 실리콘 기판 상에 형성되어 구동기로서 작용하는 제2 구동기 MOS 트랜지스터-상기 제2 구동기 MOS 트랜지스터는 상기 접지 도체와 전기적으로 접속된 제4 소스 영역, 상기 제2 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4 드레인 영역, 게이트 절연막, 및 상기 제3 드레인 영역과 전기적으로 접속된 제4 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐; (e) 상기 제1 및 제2 전송기 MOS 트랜지스터들과 상기 제1 및 제2 구동기 MOS 트렌지스터들의 표면을 함께 커버하는 층간 절연막; (f) 상기 층간 절연막 상에 피착된 제1 폴리실리콘막으로 이루어지며 상기 제4 게이트 전극 상으로 연장하는 부분 A를 갖는 제1의 제1 도전형 드레인 영역, 제1 채널 영역, 및 전원 라인과 전기적으로 접속된 제1의 제1 도전형 소스 영역을 포함하는 제1 폴리실리콘막 패턴; (g) 상기 제1 폴리실리콘막으로 이루어지며, 상기 제3 게이트 전극 상으로 연장하는 부분 B를 갖는 제2의 제1 도전형 드레인 영역, 제2 채널 영역, 및 상기 전원 라인과 전기적으로 접속된 제2의 제1 도전형 소스 영역을 포함하는 제2 폴리실리콘막 패턴; (h) 상기 제1 및 제2 폴리실리콘막 패턴들의 표면을 커버하기 위해 상기 층간 절연막 위에 피착된 게이트 절연막; (i) 상부 도전막층과 상기 게이트 절연막 상에 피착된 제2 폴리실리콘막으로 이루어진 하부층을 포함하고, 상기 부분 B 상으로 연장하는 일부분을 가지며, 상기 게이트 절연막을 사이에 두고 상기 제1 채널 영역을 커버하는 제3 막패턴; (j) 상부 도전막층과 상기 제2 폴리실리콘막으로 이루어진 하부층을 포함하고, 상기 부분 A 상으로 연장하는 일부분을 가지며, 상기 게이트 절연막을 사이에 두고 상기 제2 채널 영역을 커버하는 제4 막패턴; (k) 상기 제3 막패턴, 상기 게이트 절연막, 상기 제2의 제1 도전형 드레인 영역 및 상기 층간 절연막을 관통하여 상기 제3 게이트 전극에 도달하는 제1 노드 접촉홀을 한정하는 제1 측벽; (l) 상기 제4 막패턴, 상기 게이트 절연막, 상기 제1의 제1 도전형 드레인 영역 및 상기 층간 절연막을 관통하여 상기 제4 게이트 전극에 도달하는 제2 노드 접촉홀을 한정하는 제2 측벽-상기 제4 막패턴의 상기 상부 도전막층은 상기 제2 측벽을 커버하고, 상기 도전막층은 상기 제4 게이트 전극과 직접 접촉함-; (m) 상기 제3 막패턴의 상부면을 선택적 및 직접적으로 커버하며, 상기 제1 노드 접촉홀을 통해 상기 제3 게이트 전극 및 상기 제2의 제1 도전형 드레인 영역과 전기적으로 접속된 제1 도전막 패턴을 포함하는 제5 게이트 전극; (n) 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며, 상기 제2 노드 접촉홀을 통해 상기 제4 게이트 전극 및 상기 제1의 제1 도전형 드레인 영역과 전기적으로 접속된 제2 도전막 패턴을 포함하는 제6 게이트 전극; (o) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제1의 제1 도전형 소스 영역, 상기 제1 채널 영역, 상기 제1의 제1 도전형 드레인 영역, 상기 게이트 절연막 및 상기 제5 게이트 전극을 포함하는 제1 박막 트랜지스터; 및 (p) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제2의 제1 도전형 소스 영역, 상기 제2 채널 영역, 상기 제2의 제1 도전형 드레인 영역, 상기 게이트 절연막 및 상기 제6 게이트 전극을 포함하는 제2 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제1 및 제2 도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제1 및 제2 도전막 패턴들은 질화 티타늄 및 티타늄-텅스텐 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 반도체 메모리 디바이스에 있어서, (a) 제1 도전형의 실리콘 기판 상에 형성되어 전송기로서 작용하는 제1 전송기 MOS 트랜지스터-상기 제1 전송기 MOS 트랜지스터는 한 쌍의 비트라인 중 하나와 전기적으로 접속된 제1 소스 영역, 제1 드레인 영역, 게이트 절연막, 및 워드라인과 전기적으로 접속된 제1 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐-; (b) 상기 제1 도전형의 실리콘 기판 상에 형성되어 전송기로서 작용하는 제2 전송기 MOS 트랜지스터-상기 제2 전송기 MOS 트랜지스터는 상기 한 쌍의 비트라인 중 나머지 다른 하나와 전기적으로 접속된 제2 소스 영역, 제2 드레인 영역, 게이트 절연막, 및 상기 워드라인과 전기적으로 접속된 제2 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐-; (c) 상기 제1 도전형의 실리콘 기판 상에 형성되어 구동기로서 작용하는 제1 구동기 MOS 트랜지스터-상기 제1 구동기 MOS 트랜지스터는 접지 도체와 전기적으로 접속된 제3 소스 영역, 상기 제1 드레인 영역과 전기적으로 접속된 제3 드레인 영역, 게이트 절연막, 및 제3 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐-; (d) 상기 제1 도전형 실리콘 기판 상에 형성되어 구동기로서 작용하는 제2 구동기와 MOS 트랜지스터-상기 제2 구동기 MOS 트랜지스터는 상기 접지 도체와 전기적으로 접속된 제4 소스 영역, 상기 제2 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4 게이트 영역, 게이트 절연막, 및 상기 제3 드레인 영역과 전기적으로 접속된 제4 게이트 전극을 포함하며, 제2 도전형의 채널을 가짐; (e) 상기 제1 및 제2 전송기 MOS 트랜지스터들과 상기 제1 및 제2 구동기 MOS 트랜지스터들의 표면을 함께 커버하는 층간 절연막; (f) 상기 층간 절연막 상에 형성되며 상기 제3 게이트 전극 상으로 연장하는 부분 A를 갖는 제5 게이트 전극; (g) 상기 층간 절연막 상에 형성되며 상기 제4 게이트 전극 상으로 연장하는 부분 B를 갖는 제6 게이트 전극; (h) 상기 제5 및 제6 게이트 전극들의 표면을 커버하기 위해 상기 층간 절연막 위에 피착된 제1 게이트 절연막; (i) 상기 제1 게이트 절연막 상에 피착된 제1 폴리실리콘막으로 이루어지며 상기 제6 게이트 전극 상으로 연장하는 부분 C를 갖는 제1의 제1 도전형 드레인 영역, 상기 제5 게이트 전극 위에 위치한 제1 채널 영역, 및 전원 라인과 전기적으로 접속된 제1의 제1 도전형 소스 영역을 포함하는 제1 폴리실리콘막 패턴; (j) 상기 제1 폴리실리콘막으로 이루어지며 상기 제5 게이트 전극 상으로 연장하는 부분 D를 갖는 제2의 제1 도전형 드레인 영역, 상기 제6 게이트 전극 위에 위치한 제2 채널 영역, 및 상기 전원 라인과 전기적으로 접속된 제2의 제1 도전형 소스 영역을 포함하는 제2 폴리실리콘막 패턴; (k) 상기 제1 및 제2 폴리실리콘막 패턴들의 표면을 커버하기 위해 상기 제1 게이트 절연막 위에 피착된 제2 게이트 절연막; (l) 상부 도전막층과, 상기 제2 게이트 절연막 상에 피착된 제2 폴리실리콘막으로 이루어지며 상기 제5 게이트 전극 위에 위치한 하부층을 포함하는 제3 막패턴; (m) 상부 도전막층과 상기 제2 폴리실리콘막으로 이루어지며 상기 제6 게이트 전극 위에 위치한 하부층을 포함하는 제4 막패턴; (n) 상기 제3 막패턴, 상기 제2 게이트 절연막, 상기 제2의 제1 도전형 드레인 영역, 상기 제1 게이트 절연막, 상기 제5 게이트 전극 및 상기 층간 절연막을 통해 상기 제3 게이트 전극에 도달하는 제1 노드 접촉홀을 한정하는 제1 측벽; (o) 상기 제4 막패턴, 상기 제2 게이트 절연막, 상기 제1의 제1 도전형 드레인 영역, 상기 제1 게이트 절연막, 상기 제6 게이트 전극 및 상기 층간 절연막을 통해 상기 제4 게이트 전극에 도달하는 제2 노드 접촉홀을 한정하는 제2 측벽-상기 제4 막패턴의 상기 상부 도전막층은 상기 제2 측벽을 커버하고, 상기 상부 도전막층은 상기 제4 게이트 전극과 직접 접촉됨-; (p) 상기 제3 막패턴의 상부면을 선택적 및 직접적으로 커버하며, 상기 제1 노드 접촉홀 및 상기 제3 막패턴을 통해 상기 제3 게이트 전극 및 상기 제2의 제1 도전형 드레인 영역과 전기적으로 접속된 제1 도전막 패턴을 포함하는 제7 게이트 전극; (q) 상기 제4 막패턴의 상부면을 선택적 및 직접적으로 커버하며, 상기 제2 노드 접촉홀 및 상기 제4 막패턴을 통해 상기 제4 게이트 전극 및 상기 제1의 제1 도전형 드레인 영역과 전기적으로 접속된 제2 도전막 패턴을 포함하는 제8 게이트 전극; (r) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제5 게이트 전극, 상기 제1 게이트 절연막, 상기 제1의 제1 도전형 소스 영역, 상기 제1 채널 영역, 상기 제1의 제1 도전형 드레인 영역, 상기 제2 게이트 절연막 및 상기 제7 게이트 전극을 포함하는 제1 박막 트랜지스터; 및 (s) 부하로서 작용하고 제1 도전형 채널을 가지며, 상기 제6 게이트 전극, 상기 제1 게이트 절연막, 상기 제2의 제1 도전형 소스 영역, 상기 제2 채널 영역, 상기 제2의 제1 도전형 드레인 영역, 상기 제2 게이트 절연막 및 상기 제8 게이트 전극을 포함하는 제2 박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 제1 및 제2 도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 제1 및 제2 도전막 패턴들은 질화 티타늄 및 티타늄-텅스텐 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 반도체 메모리 디바이스 제조 방법에 있어서, (a) 제1 도전형 실리콘 기판 상에서, 소자 분리 영역 및 소자 형성 영역 내에 필드 산화물 및 게이트 산화물을 각각 형성하는 단계; (b) (A) 전송용으로서 작용하며 제1의 제2 도전형 소스 영역, 제1의 제2 도전형 드레인 영역, 및 게이트 산화물과 워드라인 둘다로서 작용하는 제1 게이트 전극을 포함하는 제1의 제2 도전형 전송용 MOS 트랜지스터, (B) 전송용으로서 작용하며 제2의 제2 도전형 소스 영역, 제2의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 상기 워드라인 둘다로서 작용하는 제2 게이트 전극을 포함하는 제2의 제2 도전형 전송용 MOS 트랜지스터, (C) 구동기로서 작용하며 제2의 제2 도전형 소스 영역, 상기 제1의 제2 도전형 드레인 영역과 전기적으로 접속된 제3의 제2 도전형 드레인 영역, 상기 게이트 산화물 및 제3 게이트 전극을 포함하는 제1의 제2 도전형 구동기 MOS 트랜지스터, 및 (D) 구동기로서 작용하며 제4의 제2 도전형 소스 영역, 상기 제2의 제2 도전형 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 제3의 제2 도전형 드레인 영역 둘다에 전기적으로 접속된 제4 게이트 전극을 포함하는 제2의 제2 도전형 구동기 MOS 트랜지스터를 상기 실리콘 기판 상에 형성하는 단계; (c) 최종 생성물 위에 제1 층간 절연막을 피착하는 단계; (d) 상기 제3 및 제4의 제2 도전형 소스 영역들에 각각 도달하는 제1 및 제2 접지 접촉홀들을 상기 제1 층간 절연막과 함께 형성하는 단계; (e) 개구부를 갖고 있으며, 상기 제1 및 제2 접지 접촉홀들을 통해 상기 제3 및 제4의 제2도전형 소스 영역들과 전기적으로 접속된 접지 도체를 형성하는 단계; (f) 최종 생성물 위에 제2 층간 절연막을 피착하는 단계; (g) 최종 생성물 위에 제1의 제2 도전형 폴리실리콘막을 형성하는 단계; (h) 상기 제1 폴리실리콘막을 패터닝하여 상기 제4 게이트 전극 위의 연장 부분 A를 갖는 제1 폴리실리콘막 패턴, 및 상기 제3 게이트 전극 위의 연장 부분 B를 갖는 제2 폴리실리콘막 패턴 둘다를 형성하는 단계, (i) 최종 생성물 위에 게이트 절연막을 피착하는 단계; (j) 최종 생성물 위에 제2 폴리실리콘막을 형성하는 단계; (k) 상기 연장 부분 A 및 B, 게이트 절연막, 제2 및 제1 폴리실리콘막 패턴들, 제2 층간 절연막, 및 제1 층간 절연막을 연속적으로 에칭하여 상기 제3 및 제4 게이트 전극들에 도달하는 제1 및 제2 노드 접촉홀들을 한정하는 단계, (l) 최종 생성물 위에 도전막을 피착하는 단계; (m) 상기 도전막 및 상기 제2 폴리실리콘막을 패터닝하여 상기 게이트 절연막을 통해 상기 제1 폴리실리콘막 패턴의 특정 영역을 가로질러 상기 제1 노드 접촉홀에 도달하는 제3 폴리실리콘막 패턴, 및 상기 제3 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제1 노드 접촉홀을 통해 상기 제3 게이트 전극과 상기 제2 폴리실리콘막 패턴에 전기적으로 접속된 제1 도전막 패턴을 갖는 제5 게이트 전극과, 상가 게이트 절연막을 통해 상기 제2 폴리실리콘막 패턴의 특정 영역을 가로길러 상기 제2 노드 접촉홀에 도달하는 제4 폴리실리콘막 패턴, 및 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제2 노드 접촉홀을 통해 상기 제4 게이트 전극과 상기 제1 폴리실리콘막 패턴에 전기적으로 접속된 제2 도전막 패턴을 갖는 제6 게이트 전극을 형성하는 단계; (n) 마스크로서 상기 제5 및 제6 게이트 전극들을 사용하여 상기 제1 및 제2 폴리실리콘막 패턴들 내에 제1 도전형 불순물을 확산하여 전원 라인의 일부를 구성하는 제1의 제1 도전형 소스 영역, 제1 채널 영역, 및 상기 제2 노드 접촉홀을 통해 상기 제6 게이트 전극과 전기적으로 접속된 제1의 제1 도전형 드레인 영역을 상기 제1 폴리실리콘막 패턴 내에 형성하고, 또한 상기 전원 라인의 일부를 구성하는 제2의 제1 도전형 소스 영역, 제2 채널 영역, 및 상기 제1 노드 접촉홀을 통해 상기 제5 게이트 전극과 전기적으로 접속된 제2의 제1 도전형 드레인 영역을 상기 제2 폴리실리콘막 패턴 내에 형성함으로써 부하로서 작용하며 상기 제1의 제1 도전형 소스 영역, 제1 채널 영역, 제1의 제1 도전형 드레인 영역, 게이트 절연막 및 제5 게이트 전극을 포함하는 제1의 제1 도전형 박막 트랜지스터를 형성하고 또한, 부하로서 작용하며 상기 제2의 제1 도전형 소스 영역, 제2 채널 영역, 제2의 제1 도전형 드레인 영역, 게이트 절연막 및 제6 게이트 전극을 포함하는 제2의 제1 도전형 박막 트랜지스터를 형성하는 단계; (o) 최종 생성물 위에 제3 층간 절연막을 피착하는 단계, 및 (p) 상기 제3, 제2 및 제1 층간 절연막들을 연속적으로 에칭하여 상기 제1 및 제2의 제2 도전형 소스 영역들에 각각 도달하는 상기 제1 및 제2 비트 접촉홀들을 형성함으로써 제1 및 제2 비트 접촉홀들을 각각 통해 상기 제1 및 제2의 제2 도전형 소스 영역들과 각자 전기적으로 접속되는 한 쌍의 비트라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제12항에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제12항에 있어서, 상기 제1 및 제2 도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제12항에 있어서, 상기 제1 및 제2 도전막 패턴들은 질화 티타늄 및 티타늄-텅스텐 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 반도체 메모리 디바이스 제조 방법에 있어서, (a) 제1 도전형 실리콘 기판 상에 소자 분리 영역 및 소자 형성 영역 내에 필드 산화물 및 게이트 산화물을 각각 형성하는 단계; (b) (A) 전송용으로서 작용하며 제1의 제2 도전형 소스 영역, 제1의 제2 도전형 드레인 영역, 및 게이트 산화물과 워드라인 둘다로서 작용하는 제1 게이트 전극을 포함하는 제1의 제2 도전형 전송용 MOS 트랜지스터, (B) 전송용으로서 작용하며 제2의 제2 도전형 소스 영역, 제2의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 상기 워드라인 둘다로서 작용하는 제2 게이트 전극을 포함하는 제2의 제2 도전형 전송용 MOS 트랜지스터, (C) 구동기로서 작용하며 제3의 제2 도전형 소스 영역, 상기 제1의 제2 도전형 드레인 영역과 전기적으로 접속된 제3의 제2 도전형 드레인 영역, 상기 게이트 산화물 및 제3 게이트 전극을 포함하는 제1의 제2 도전형 구동기 MOS 트랜지스터, 및 (D) 구동기로서 작용하며 제4의 제2 도전형 소스 영역, 상기 제2의 제2 도전형 드레인 영역과 상기 제3 게이트 전극 둘다에 전기적으로 접속된 제4의 제2 도전형 드레인 영역, 및 상기 게이트 산화물과 상기 제3의 제2 도전형 드레인 영역 둘다에 전기적으로 접속된 제4 게이트 전극을 포함하는 제2의 제2 도전형 구동기 MOS 트랜지스터를 상기 실리콘 기판 상에 형성하는 단계; (c) 최종 생성물 위에 제1 층간 절연막을 피착하는 단계; (d) 상기 제3 및 제4의 제2 도전형 소스 영역들에 각각 도달하는 제1 및 제2 접지 접촉홀들을 상기 제1 층간 절연막과 함께 형성하는 단계; (e) 개구부를 갖고 있으며, 상기 제1 및 제2 접지 접촉홀들을 통해 상기 제3 및 제4의 제2 도전형 소스 영역들과 전기적으로 접속된 접지 도체를 형성하는 단계; (f) 최종 생성물 위에 제2 층간 절연막을 피착하는 단계; (g) 상기 제3 게이트 전극 위의 연장 부분 A를 갖는 제5 게이트 전극과, 상기 제4 게이트 전극 위의 연장 부분 B를 갖는 제6 게이트 전극을 둘다 형성하는 단계; (h) 최종 생성물 위에 제1 게이트 절연막을 피착하는 단계; (i) 최종 생성물 위에 제1의 제2 도전형 폴리실리콘막을 형성하는 단계; (j) 상기 제1 폴리실리콘막을 패터닝하여 상기 제5 게이트 전극을 가로질러 상기 부분 B 위를 연장하는 부분 C를 갖는 제1 폴리실리콘막 패턴, 및 상기 제6 게이트 전극을 가로질러 상기 부분 A 위를 연장하는 부분 D를 갖는 제2 폴리실리콘 막 패턴 둘다를 형성하는 단계; (k) 최종 생성물 위에 제2 게이트 절연막을 피착하는 단계; (l) 최종 생성물 위에 제2 폴리실리콘막을 형성하는 단계; (m) 상기 연장 부분 A 및 B, 제2 게이트 절연막, 제2 및 제1 폴리실리콘막 패턴들, 제1 게이트 절연막, 제5 및 제6 게이트 전극들, 제2 층간 절연막, 및 제1 층간 절연막을 연속적으로 에칭하여 상기 제3 및 제4 게이트 전극들에 도달하는 제1 및 제2 노드 접촉홀들을 한정하는 단계; (n) 최종 생성물 위에 도전막을 피착하는 단계; (o) 상기 도전막 및 상기 제2 폴리실리콘막을 패터닝하여 상기 제2 및 제1 게이트 절연막들을 통해 상기 제5 게이트 전극을 덮으며 상기 제1 노드 접촉홀에 도달하는 제3 폴리실리콘막 패턴, 및 상기 제3 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제1 노드 접촉홀을 통해 상기 제3 게이트 전극과 상기 제2 폴리실리콘막 패턴에 전기적으로 접속된 제1 도전막 패턴을 갖는 제7 게이트 전극과, 상기 제2 및 제1 게이트 절연막들을 통해 상기 제6 게이트 전극을 덮으며 상기 제2 노드 접촉홀에 도달하는 제4 폴리실리콘막 패턴, 및 상기 제4 폴리실리콘막 패턴의 상부면을 선택적 및 직접적으로 덮으며 상기 제2 노드 접촉홀을 통해 상기 제4 게이트 전극과 상기 제1 폴리실리콘막 패턴에 전기적으로 접속된 제2 도전막 패턴을 갖는 제8 게이트 전극을 형성하는 단계; (p) 마스크로서 상기 제7 및 제8 게이트 전극들을 사용하여 상기 제1 및 제2 폴리실리콘막 패턴들 내에 제1 도전형 불순물을 확산하여 전윈 라인의 일부를 구성하는 제1의 제1 도전형 소스 영역, 제1 채널 영역, 및 상기 제2 노드 접촉홀을 통해 상기 제6 및 제8 게이트 전극들에 전기적으로 접속된 제1의 제1 도전형 드레인 영역을 상기 제1 폴리실리콘막 패턴 내에 형성하고, 또한 상기 전원 라인의 일부를 구성하는 제2의 제1 도전형 소스 영역, 제2 채널 영역, 및 상기 제1 노드 접촉홀을 통해 상기 제5 및 제7 게이트 전극들에 전기적으로 접속된 제2의 제1 도전형 드레인 영역을 상기 제2 폴리실리콘막 패턴 내에 형성함으로써 부하로서 작용하며 상기 제5 게이트 전극, 제1 게이트 절연막, 제1의 제1 도전형 소스 영역, 제1 채널 영역, 제1의 제1 도전형 드레인 영역, 제2 게이트 절연막 및 제7 게이트 전극을 포함하는 제1의 제1 도전형 박막 트랜지스터를 형성하고 또한, 부하로서 작용하며 상기 제6 게이트 전극, 제1 게이트 절연막, 제2의 제1 도전형 소스 영역, 제2 채널 영역, 제2의 제1 도전형 드레인 영역, 제2 게이트 절연막 및 제8 게이트 전극을 포함하는 제2의 제1 도전형 박막 트랜지스터를 형성하는 단계; (q) 최종 생성물 위에 제3 층간 절연막을 피착하는 단계; 및 (r) 상기 제3, 제2 및 제1 층간 절연막들을 연속적으로 에칭하여 상기 제1 및 제2의 제2 도전형 소스 영역들과 각자 전기적으로 접속되는 한 쌍의 비트라인들을 형성함으로써 상기 제1 및 제2 비트 접촉홀들을 각각 통해 상기 제1 및 제2의 제2 도전형 소스 영역들에 각각 도달하는 상기 제1 및 제2 비트 접촉홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제16항에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제16항에 있어서, 상기 제1 및 제2 도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제16항에 있어서, 상기 제1 및 제2 도전막 패턴들은 질화 티타늄 및 티타늄-텅스텐 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
- 제4항에 있어서, 상기 상부 도전막층은 상기 하부층보다 작은 저항을 가져 최종 SRAM 셀의 노드 간에 RC 지연 회로를 형성하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 상부 도전막층은 상기 하부층보다 작은 저항을 가져 최종 SRAM 셀의 노드 간에 RC 지연 회로를 형성하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 반도체 메모리 디바이스에 있어서, (a) 기판; (b) 상기 기판 상에 형성되어 구동기로서 작용하는, 제1 게이트 전극을 갖는 제1 MOS 트랜지스터; (c) 상기 기판 상에 놓여 있는 절연층 상에 형성되어 부하로서 작용하는 제2 MOS 트랜지스터-상기 제2 MOS 트랜지스터는 소스/드레인 영역, 상부 제2 게이트 전극, 채널 영역, 상기 상부 제2 게이트 전극과 상기 채널 영역 사이에 샌드위치되어 있는 상부 게이트 절연막, 하부 제2 게이트 전극, 및 상기 하부 제2 게이트 전극과 상기 채널 영역 사이에 샌드위치되어 있는 하부 게이트 절연막을 포함함-를 포함하고, 상기 상부 제2 게이트 전극은 하부 반도체층과 상기 하부 반도체층의 금속 화합물을 구비하는 상부층을 포함하고, 상기 상부 금속 화합물층은 접촉홀의 내측벽을 커버하고 상기 게이트 절연막을 관통하여 상기 제1 게이트 전극에 도달하고, 상기 상부 금속 화합물층은 상기 제1 게이트 전극과 직접 접촉하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제22항에 있어서, 상기 상부 및 하부 제2 게이트 전극 각각의 상기 반도체층은 폴리실리콘층을 포함하고, 상기 반도체층의 금속 화합물로 이루어진 상기 층은 실리사이드된 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제22항에 있어서, 상기 급속 화합물층은 상기 반도체층보다 작은 저항을 가져 최종 SRAM 셀의 노드 간에 RC 지연 회로를 형성하는 것을 특징으로 하는 반도체 메모리 디바이스.
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