KR960032749A - 반도체 메모리 디바이스 및 제조 방법 - Google Patents

반도체 메모리 디바이스 및 제조 방법 Download PDF

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KR960032749A
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후미히꼬 하야시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 (a) 기판, (b) 구동기로서 작용하며 기판 상에 형성된 제1구동기 MOS 트랜지스터, (c) 부하로서 작용하며 기판 상에 형성된 절연층 상에 형성된 제2 MOS 트랜지스터, 및 (d) 제2 MOS 트랜지스터의 채널 영역 위의 게이트 절연막 상에 형성되어 반도체층 및 금속 화합물로 이루어진 층을 구비한 게이트 전극을 갖는 반도체 메모리 디바이스를 제공한다. 본 발명은 p-채널 TFT의 게이트 절연막이 박막으로 만들어지더라도, 부하로서 p-채널 TFT를 갖는 SRAM 내에서 게이트 전극의 브레이크다운 전압의 상당한 감소를 피할 수 있다.

Description

반도체 메모리 디바이스 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5A 및 제5B도는 본 발명의 제1실시예에 따라 제조된 반도체메모리 디바이스를 도시한 평면도
제5C도는 제5A 및 5B도에서 X-X선을 따라 취한 단면도.
제5D도는 제5A 및 제5B도에서 W-W선을 따라 취한 단면도.

Claims (22)

  1. 반도체 메모리 디바이스에 있어서, (a) 기판; (b) 상기 기판 상에 형성되어, 구동기로서 작동하는 제1MOS 트랜지스터; (c) 상기 기판 상에 형성된 절연층 상에 형성되어, 부하로서 작용하는 제2MOS 트랜지스터; 및 (d) 상기 제2MOS 트랜지스터의 채널 영역 위의 게이트 절연막 상에 형성되어, 반도체층과 금속 화합물로 이루어진 층을 포함하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 제2MOS 트랜지스터의 소스/드레인 영역은 상기 금속 화합물층을 통해 상기 제1MOS 트랜지스터의 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 반도체층은 다결정실리콘층을 포함하고, 금속 화합물로 이루어진 상기 층은 실리사이드 다결정실리콘층을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 반도체 메모리 디바이스에 있어서, (a) 기판; (b)상기 기판 상에 형성되어, 구동기로서 작용하는 제1MOS 트랜지스터; (c) 상기 기판 상에 형성된 절연층 상에 형성되어, 부하로서 작용하는 제2 MOS 트랜지스터; (d) 게이트 절연막이 그 사이에 끼워진 채로 상기 제2MOS 트랜지스터의 채널 영역 상에 형성되며, 반도체층과 금속 화합물로 이루어진 층을 포함하는 상부 게이트 전극; 및 (e) 게이트 절연막이 그 사이에 끼워진 채로 상기 제2 MOS 트랜지스터의 상기 채널 영역 밑에 형성되며, 반도체층을 포함하는 하부 게이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 제2MOS 트랜지스터의 소스/드레인 영역은 상기 금속 화합물층을 통해 상기 제1MOS 트랜지스터의 게이트 전극과 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리 디바이스
  6. 제4항에 있어서, 상기 상부 및 하부 게이트 전극들의 상기 반도체층은 다결정실리콘층을 포함하고, 금속 화합물로 이루어진 상기 층은 실리사이드 다결정실리콘층을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 반도체 메모리 디바이스에 있어서, (a) 전송용으로 작용하고 제1도전형 실리콘 기판 상에 형성되며, 한 쌍의 비트라인 중 하나의 전기적으로 접속된 제1소스 영역, 제1드레인 영역, 게이트 절연막 및 워드라인과 전기적으로 접속된 제1게이트 영역을 갖는 제1게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한도전형을 갖는 상기 제1소스 및 드레인 영역들을 포함하는 제1전송용 MOS트랜지스터; (b) 전송용으로 작용하고 상기 제1도전형 실리콘 기판 상에 형성되며, 상기 한쌍의 비트라인 중 다른 하나의 전기적으로 접속된 제2소스 영역, 제2드레인 영역, 게이트 절연막 및 상기 워드라인과 전기적으로 접속된 제2게이트 영역을 갖는 제2게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제2소스 및 드레인 영역을 포함하는 제2전송용 MOS 트랜지스터; (c) 상기 제1도전형 실리콘 기판 상에 형성된 구동기로서 작용하고, 접지 도체와 전기적 접속된 제3소스 영역, 상기 제1드레인 영역과 전기적으로 접속된 제3드레인 영역, 게이트 절연막 및 제3게이트 영역을 갖는 제3게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제3소스 및 드레인 영역들을 포함하는 제1구동기 MOS 트랜지스터; (d) 구동기로서 작용하고 상기 제1도전형 실리콘 기판 상에 형성되며, 상기 접지 도체와 전기적으로 접속된 제4소스 영역, 상기 제2드레인 영역과 상기 제3게이트 전극 둘다에 전기적으로 접속된 제4드레인 영역, 게이트 절연막 및 상기 제3드레인 영역과 전기적으로 접속된 제4게이트 영역, 게이트 절연막 및 상기 제3드레인 영역과 전기적으로 접속된 제4게이트 영역을 갖는 제4게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제4소스 및 드레인 영역들을 포함하는 제2구동기 MOS 트랜지스터; (e) 상기 제1 및 제2전송용 MOS 트랜지스터들과 상기 제1 및 제2구동기 MOS 트랜지스터들의 표면을 함께 덮는 층간 절연막; (f) 상기 층간 절연막 상에 피착된 제1다결정실리콘막으로 이루어져, 상기 제4게이트 전극 위의 연장 부분 A를 갖는 제1도전형 드레인 영역, 제1채널 영역, 및 전원 라인과 전기적으로 접속된 제1의 제1도전형 소스 영역을 포함하는 제1다결정실리콘막 패턴; (g) 상기 제1다결정실리콘막으로 이루어져, 상기 제3게이트 전극 위의 연장 부분 B를 갖는 제2의 제1도전형 드레인 영역, 제2채널 영역, 및 상기 전원 라인과 전기적으로 접속된 제2의제1도전형 소스 영역을 포함하는 제2다결정실리콘 패턴; (h) 상기 제1 및 제2다결정실리콘막 패턴들의 표면을 덮기 위해 상기 층간 절연막 위에 피착된 게이트 절연막; (i) 상기 게이트 절연막 상에 피착된 제2다결정실리콘막으로 이루어져, 상기 부분 B위의 연장 부분을 가지며, 상기 게이트 절연막이 사이에 끼워져 상기 제1채널 영역을 덮는 제3다결정실리콘 패턴; (j) 상기 제2다결정실리콘막으로 이루어져, 상기 부분 A위의 연장 부분을 가지며, 상기 게이트 절연막이 사이에 끼워져 상기 제2채널 영역을 덮는 제4다결정실리콘막 패턴; (k) 상기 제3다결정실리콘막 패턴, 게이트 절연막, 제2의 제1도전형 드레인 영역 및 층간 절연막을 관통하여 상기 제3게이트 전극에 도달하는 제1노드 접촉홀을 정하는 제1측벽; (l) 상기 제4다결정실리콘막 패턴, 게이트 절연막, 제1의 제1도전형 드레인 영역 및 층간 절연막을 관통하여 상기 제4게이트 전극에 도달하는 제2노드 접촉홀을 정하는 제2측벽; (m) 상기 제3다결정실리콘막 패턴의 상부면을 선택적으로 및 직접 덮으며, 상기 제1노드 접촉홀을 통해 상기 제3게이트 전극 및 상기 제2의 제1도전형 드레인 영역과 전기적으로 접속된 제1도전막 패턴을 포함하는 제5게이트 전극; (n) 상기 제4다결정실리콘막 패턴의 상부면을 선택적으로 및 직접 덮으며, 상기 제2노드 접촉홀을 통해 상기 제4게이트 전극 및 상기 제1의 제1도전형 드레인 영역과 전기적으로 접속된 제2도전막 패턴을 포함하는 제6게이트 전극; (o) 부하로서 작용하고 제1도전형 채널을 가지며, 상기 제1의 제1도전형 소스 영역, 제1채널 영역, 제1의 제1도전형 드레인 영역, 게이트 절연막 및 제5게이트 전극을 포함하는 제1박막 트랜지스터; 및 (p) 부하로서 작용하고 제1도전형 채널을 가지며, 상기 제2의 제1도전형 소스영역, 제2채널 영역, 제2의 제1도전형 드레인 영역, 게이트 절연막 및 제6게이트전극을 포함하는 제2박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 제1도전형은 p-형이고, 상기 제2도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 제7항에 있어서, 상기 제1 및 제2도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제7항에 있어서, 상기 제1 및 제2도전막 패턴들은 티타늄 니트라이드 및 티타늄-텅스텐 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 반도체 메모리 디바이스에 있어서, (a) 전송용으로 작용하고 제1도전형 실리콘 기판 상에 형성되며, 한 쌍의 비트라인 중 하나와 전기적으로 접속된 제1소스 영역, 제1드레이 영역, 게이트 절연막 및 워드라인과 전기적으로 접속된 제1게이트 영역을 갖는 제1게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제1소스 및 드레인 영역들을 포함하는 제1전송용 MOS 트랜지스터; (b) 전송용으로 작용하고 상기 제1도전형 실리콘 기판 상에 형성되며, 상기 한쌍의 비트라인 중 다른 하나와 전기적으로 접속된 제2소스영역, 제2드레인 영역, 게이트 절연막 및 상기 워드라인과 전기적으로 접속된 제2게이트 영역을 갖는 제2게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제2소스 및 드레인 영역들을 포함하는 제2전송용 MOS 트랜지스터; (c) 상기 제1도전형 실리콘 기판 상에 형성된 구동기로서 작용하고, 접지 도체와 전기적으로 접속된 제3소스 영역, 상기 제1드레인 영역과 전기적으로 접속된 제3드레인 영역, 게이트 절연막 및 제3게이트 영역을 갖는 제3게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제3소스 및 드레인 영역들을 포함하는 제1구동기 MOS 트랜지스터; (d) 상기 제1도전형 실리콘 기판 상에 형성된 구동기로서 작용하고, 상기 접지도체와 전기적으로 접속된 제4소스 영역, 상기 제2드레인 영역과 상기 제3게이트 전극 둘다에 전기적으로 접속된 제4드레인 영역, 게이트 절연막 및 상기 제3드레인 영역과 전기적으로 접속된 제4게이트 영역을 갖는 제4게이트 전극을 포함하며, 제2도전형 채널, 상기 채널과 동일한 도전형을 갖는 상기 제4소스 및 드레인 영역들을 포함하는 제2구동기 MOS 트랜지스터; (e) 상기 제1 및 제2전송용 MOS 트랜지스터들과 상기 제1 및 제2구동기 MOS 트랜지스터들의 표면을 함께 덮는 층간 절연막; (f) 상기 층간 절연막 상에 형성되어, 상기 제3게이트 전극 위의 연장 부분 A를 갖는 제5게이트 전극; (g) 상기 층간 절연막 상에 형성되어, 상기 제4게이트 전극 위의 연장 부분 B를 갖는 제6 게이트 전극; (h) 상기 제5 및 6게이트 전극들의 표면을 덮기 위해 상기 층간 절연막 위에 피착된 제1게이트 절연막; (i) 상기 제1게이트 절연막 상에 피착된 제1다결정실리콘막으로 이루어져, 상기 제6게이트 전극 위의 연장 부분 C를 갖는 제1의 제1도전형 드레인 영역, 상기 제5게이트 전극 위에 위치한 제1채널 영역, 및 전원 라인과 전기적으로 접속된 제1의 제1도전형 소스 영역을 포함하는 제1다결정실리콘막 패턴; (j) 상기 제1다결정실리콘막으로 이루어져, 상기 제5게이트 전극 위의 연장 부분 D를 갖는 제2의 제1도전형 드레인 영역, 상기 제6게이트 전극 위에 위치한 제2채널 영역, 및 상기 전원 라인과 전기적으로 접속된 제2의 제1도전형 소스 영역을 포함하는 제2다결정실리콘막 패턴; (k) 상기 제1 및 제2다결정 실리콘막 패턴들의 표면을 덮기 위해 상기 제1게이트 절연 막위에 피착된 제2게이트 절연막; (l)상기 제2게이트 절연막 상에 피착된 제2다결정실리콘막으로 이루어져 상기 제5게이트 전극 위에 위치한 제3다결정실리콘막 패턴; (m) 상기 제2다결정실리콘막으로 이루어져 상기 제6게이트 전극위에 위치한 제4다결정실리콘막 패턴; (n) 상기 제3다결정실리콘막 패턴, 제2게이트 절연막, 제2의 제1도전형 드레인 영역, 제1게이트 절연막, 제5게이트 전극 및 층간 절연막을 통해 상기 제3게이트전극에 도달하는 제1노드 접촉홀을 정하는 제1측벽; (o) 상기 제4다결정실리콘막 패턴, 제2게이트 절연막, 제1의 제1도전형 드레인 영역, 제1게이트 절연막, 제6게이트 전극 및 층간 절연막을 통해 상기 제4게이트 전극에 도달하는 제2노드 접촉홀을 정하는 제2측벽; (p) 상기 제3다결정실리콘 패턴의 상부면을 선택적으로 및 직접 덮으며, 상기 제1노드 접촉홀을 통해 상기 제3게이트 전극 및 상기 제2의 제1도전형 드레인 영역과 전기적으로 접속된 제1도전막 패턴, 및 상기 제3다결정실리콘막 패턴을 포함하는 제7게이트 전극; (q) 상기 제4다결정실리콘막 패턴의 상부면을 선택적으로 및, 직접 덮으며, 상기 제2노드 접촉홀을 통해 상기 제4게이트 전극 및 상기 제1의 제1도전형 드레인 영역과 전기적으로 접속된 제2도전막 패턴, 및 상기 제4다결정실리콘막 패턴을 포함하는 제8게이트 전극; (r) 부하로서 작용하고 제1도전형 채널을 가지며, 상기 제5게이트 전극, 제1게이트 절연막, 제1의 제1도전형 소스 영역, 제1채널 여역, 제1의 제1도전형 드레인 영역 제2게이트 절연막 및 제7게이트전극을 포함하는 제1박막 트랜지스터; 및 ; (s) 부하로서 작용하고 제1도전형 채널을 가지며, 상기 제6게이트전극, 제1게이트 절연막, 제2의 제1도전형 소스 영역, 제2채널 영역, 제2의 제1도전형 드레인 영역, 제2게이트 절연막 및 제8게이트 전극을 포함하는 제2박막 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  12. 제11항에 있어서, 상기 제1도전형은 p-형이고, 상기 제2도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스.
  13. 제11항에 있어서, 상기 제1 및 제2도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스.
  14. 제11항에 있어서, 상기 제1 및 제2도전막 패턴들은 티타늄 니트라이드 및 티타늄-텅스텐 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스.
  15. 반도체 메모리 디바이스 제조 방법에 있어서, (a) 제1도전형 실리콘 기판 상에서, 디바이스 분리 영역 및 디바이스 형성 영역 내에 필드 산화물 및 게이트 산화물을 각각 형성하는 단계; (b) (A) 전송용으로서 작용하며 제1의 제2도전형 소스 영역, 제1의 제2도전형 드레인 영역, 및 게이트 산화물과 워드라인 둘다로서 작용하는 제1게이트 전극을 포함하는 제1의 제2도전형 전송용 MOS 트랜지스터, (B) 전송용으로서 작용하며 제2의 제2도전형 소스 영역, 제2의 제2도전형 그레인 영역, 및 상기 게이트 산화물과 상기 워드라인 둘다로서 작용하는 제2게이트 전극을 포함하는 P2의 도전형 전송용 MOS 트랜지스터, (C) 구동기로서 작용하며 제3의 제2도전형 소스 영역, 상기 제1의 제2도전형 드레인 영역과 전기적으로 접속된 제3의 제2도전형 드레인 영역, 상기 게이트 산화물 및 제3게이트 전극을 포함하는 제1의 제2도전형 구동기 MOS 트랜지스터, 및 (D) 구동기로서 작용하며 제4의 제2도전형 소스 영역, 상기 제2의 제2도전형 드레인 영역과 상기 제3게이트 전극 둘다에 전기적으로 접속된 제4의 제2도전형 드레인 영역, 및 상기 게이트 산화물과 제3의 제2도전형 드레인 영역 둘다에 전기적으로 접속된 제4게이트 전극을 포함하는 제2의 제2도전형 구동기 MOS 트랜지스터를 상기 실리콘 기판 상에 형성하는 단계; (c) 결과물 위에 제1층간 절연막을 피착하는 단계; (d) 상기 제3 및 제4의 제2도전형 소스 영역들에 각각 도달하는 제1 및 제2접지 접촉홀들을 상기 제1층간 절연막과 함께 형성하는 단계; (e) 개구부를 갖고 있으며, 상기 제1 및 제2접지 접촉홀들을 통해 상기 제3 및 제4의 제2도전형 소스 영역들과 전기적으로 접속된 접지 도체를 형성하는 단계; (f) 결과물 위에 제2층간 절연막을 피착하는 단계; (g) 결과물 위에 제1의 제2도전형 다결정실리콘막을 형성하는 단계; (h) 상기 제4게이트 전극 위의 연장 부분 A를 갖는 제1다결정 실리콘막 패턴 및 상기 제3게이트 전극 위의 연장 부분 B를 갖는 제2다결정실리콘막 패턴 둘다를 형성하도록 상기 제1다결정실리콘막을 패터닝하는 단계; (i) 결과물 위에 게이트 절연막을 피착하는 단계; (j) 결과물 위에 제2다결정실리콘막을 형성하는 단계; (k) 상기 제3 및 제4게이트 전극들에 도달하는 제1 및 제2노드 접촉홀들을 한정하도록 상기 연장 부분 A 및 B, 게이트 절연막, 제2 및 제1다결정실리콘막 패턴들, 제2층간 절연막, 및 제1층간 절연막을 연속적으로 에칭하는 단계; (l) 결과물 위에 도전막을 피착하는 단계; (m) 상기 게이트 절연막을 통해 상기 제1다결정실리콘막 패턴의 특정 영역을 가로질러 상기 제1노드 접촉홀에 도달하는 제3다결정실리콘막 패턴 및 상기 제3다결정실리콘막 패턴의 상부면을 선택적으로 및 직접 덮으며 상기 제1노드 접촉홀을 통해 상기 제3게이트 전극과 상기 제2다결정실리콘막 패턴에 전기적으로 접속된 제1도전막 패턴을 패턴을 갖는 제5게이트 전극과, 상기 게이트 절연막을 통해 상기 제2다결정실리콘막 패턴의 특정 영역을 가로질러 상기 제2노드 접촉홀에 도달하는 제4다결정실리콘막 패턴, 및 상기 제4다결정실리콘막 패턴의 상부면을 선택적으로 및 직접 덮으며 상기 제2노드 접촉홀을 통해 상기 제4게이트 전극과 상기 제1다결정실리콘막 패턴에 전기적으로 접속된 제2도전막 패턴을 갖는 제6게이트 전극을 형성하도록, 상기 도전막 및 상기 제2다결정실리콘막을 패터닝하는 단계; (n) 부하로서 작용하며 상기 제1의 제1도전형 소스 영역, 제1채널 영역, 제1의 제1도전형 드레인 영역, 게이트 절연막 및 제5게이트 전극을 포함하는 제1의 제1도전형 박막 트랜지스터를 형성하고 또한, 부하로서 작용하며 상기 제2의 제1도전형드레인 영역, 제2채널 영역, 제2의 제1도전형 드레인영역, 게이트 절연막 및 제6게이트 전극을 포함하는 제2의 제1도전형 박막 트랜지스터를 형성하도록 전원라인의 일부를 구성하는 제1의 제1도전형 소스 영역, 제1채널 영역 및 상기 제2노드 접촉홀을 통해 상기 제6게이트 전극과 전기적으로 접속된 제1의 제1도전형 드레인 영역을 상기 제1다결정실리콘막 패턴 내에 형성하고, 또한 상기 전원 라인의 일부를 구성하는 제2의 제1도전형 소스 영역, 제2채널 및 상기 제1노드 접촉홀을 통해 상기 제5게이트 전극과 전기적으로 접속된 제2의 제1도전형 드레인 영역을 상기 제2다결정실리콘막 패턴내에 형성하기 위해, 마스크로서 상기 제5 및 제6게이트 전극들을 사용하여 상기 제1 및 제2다결정실리콘막 패턴들 내에 제1도전형 불순물을 확산하는 단계; (o) 결과물 위에 제3층간 절연막을 피착하는 단계; 및 (p) 제1 및 제2비트 접촉홀들을 각각 통해 상기 제1 및 제2의 제2도전형 소스 영역들과 각자 전기적으로 접속되는 한 쌍의 비트라인들을 형성하도록, 상기 제1 및 제2의 제2도전형 소스 영역들에 각각 도달하는 상기 제1 및 제2비트 접촉홀들을 형성하기 위해 상기 제3, 제2 및 제1층간 절연막들을 연속적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  16. 제15항에 있어서, 상기 제1도전형은 p-형이고, 상기 제2도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  17. 제15항에 있어서, 상기 제1 및 제2도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  18. 제15항에 있어서, 상기 제1 및 제2도전막 패턴들은 티타늄 니트라이드 및 티타늄-텅스텐 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조방법.
  19. 반도체 메모리 디바이스 제조 방법에 있어서, (a) 제1도전형 실리콘 기판 상에서, 디바이스 분리 영역 및 디바이스 형성 영역 내에 필드 산화물 및 게이트 산화물을 각각 형성하는 단계; (b) (A) 전송용으로서 작용하며 제1의 제2도전형 소스 영역, 제1의 제2도전형 드레인 영역 및 게이트 산화물과 워드라인 둘다로서 작용하는 제1게이트 전극을 포함하는 제1의 제2도전형 MOS 트랜지스터, (B) 전송용으로서 작용하며 제2의 제2도전형 소스 영역, 제2의 제2도전형 드레인 영역 및 상기 게이트 산화물과 상기 워드라인 둘다로서작용하는 제2게이트 전극을 포함하는 제2의 제2도전형 전송용 MOS 트랜지스터, (C) 구동기로서 작용하며 제3의 제2도전형 소스 영역, 상기 제1의 제2도전형 드레인 영역과 전기적으로 접속된 제3의 제2도전형 드레인 영역, 상기 게이트 산화물 및 제3게이트 전극을 포함하는 제1의 제2도전형 구동기 MOS 트랜지스터, 및 (D) 구동기로서 작용하며 제4의 제2도전형 소스 영역, 상기 제2의 제2도전형 드레인 영역과 상기 제3게이트 전극 둘다에 전기적으로 접속된 제4의 제2도전형 드레인 영역 및 상기 게이트 산화물과 상기 제3의 제2도전형 드레인 영역 둘다에 전기적으로 접속된 제4게이트 전극을 포함하는 제2의 제2도전형 구동기 MOS 트랜지스터를 상기 실리콘 기판 상에 형성하는 단계; (c) 결과물 위에 제1층간 절연막을 피착하는 단계; (d) 상기 제3 및 제4의 제2도전형 소스 영역들에 각각 도달하는 제1 및 제2접지 접촉홀들을 상기 제1층간 절연막과 함께 형성하는 단계; (e) 개구부를 갖고 있으며, 상기 제1 및 제2접지를 접촉홀들을 통해 상기 제3 및 제4의 제2도전형 소스 영역들과 전기적으로 접속된 접지 도체를 형성하는 단계; (f) 결과물 위에 제2층간 절연막을 피착하는 단계; (g)상기 제3게이트 전극 위의 연장 부분 A를 갖는 제5게이트 전극과, 상기 제4게이트 전극 위의 연장 부분 B를 갖는 제6게이트 전극을 둘다 형성하는 단계; (h) 결과물 위에 제1게이트 절연막을 피착하는 단계; (i) 결과물 위에 제1의 제2도전형 다결정실리콘막을 형성하는 단계; (j) 상기 제5게이트 전극을 가로질러 상기 부분 B위를 연장하는 부분 C를 갖는 제1다결정실리콘막 패턴 및 상기 제6게이트 전극을 가로질러 상기 부분 A위를 연장하는 부분 D를 갖는 제2다결정실리콘막 패턴 둘다를 형성하도록 상기 제1다결정실리콘마을 패터닝하는 단계; (k) 결과물 위에 제1게이트 절연막을 피착하는 단계; (l) 결과물 위에 제2다결정실리콘막을 형성하는 단계; (m) 상기 제3 및 제4게이트 전극들에 도달하는 제1 및 제2노드 접촉홀들을 정하도록 상기 연장 부분 A 및 B, 제2게이트 절연막, 제2 및 제1다결정실리콘막 패턴들, 제1게이트 절연막, 제5 및 제6게이트 전극들, 제2층간 절연막 및 제1층간 절연막을 연속적으로 에칭하는 단계; (n)결과물 위에 도전막을 피착하는 단계; (o) 상기 제2 및 제1게이트 절연막들을 통해 상기 제5게이트 전극을 덮으며 상기 제1노드 접촉홀에 도달하는 제3다결정실리콘막 패턴 및 상기 제3다결정실리콘막 패턴의 상부면을 선택적으로 및 직접 덮으며 상기 제1노드 접촉홀을 통해 상기 제3게이트 전극과 상기 제2다결정실리콘막 패턴에 전기적으로 접속된 제1도전막 패턴을 갖는 제7게이트 전극과, 상기 제2 및 제1게이트 절연막들을 통해 상기 제6게이트 전극을 덮으며 상기 제2노드 접촉홀에 도달하는 제4다결정실리콘막 패턴 및 상기 제4다결정실리콘막 패턴의 상부면을 선택적으로 및 직접덮으며 상기 제2노드 접촉홀을 통해 상기 제4게이트 전극과 상기 제1다결정실리콘막 패턴에 전기적으로 접속된 제2도전막 패턴을 갖는 제8게이트 전극을 형성하도록, 상기 도전막 및 상기 제2다결정실리콘막을 패터닝하는 단계; (p) 부하로서 작용하며 상기 제5게이트 전극, 제1게이트 절연막, 제1의 제1도전형 소스 영역, 제1채널 영역, 제1의 제1도전형 드레인 영역, 제2게이트 절연막 및 제7게이트 전극을 포함하는 제1의 제1도전형 박막트렌지스터를 형성하고 또한, 부하로서 작용하며 상기 제6게이트 전극, 제1게이트 절연막, 제2의 제1도전형 소스 영역, 제2채널 영역, 제2의 제1도전형 드레인 영역, 제2게이트 절연막 및 제8게이트 전극을 포함하는 제2의 제1도전형 박막 트랜지스터를 형성하도록, 전원 라인의 일부를 구성하는 제1의 제1도전형 소스 영역, 제1채널 영역 및 상기 제2노드 접촉홀을 통해 상기 제6 및 제8게이트 전극들에 전기적으로 접속된 제1의 제1도 전형 드레인 영역을 상기 제1다결정실리콘막 패턴 내에 형성하고, 또한 상기 전원라인의 일부를 구성하는 제2의 제1도전형 소스 영역, 제2채널 영역 및 상기 제1노드 접촉홀을 통해 상기 제5 및 제7게이트 전극들에 전기적으로 접속된 제2의 제1도전형 드레인 영역을 상기 제2다결정실리콘막 패턴 내에 형성하기 위해, 마스크로서 상기 제7 및 제8게이트 전극들을 사용하여 상기 제1 및 제2다결정실리콘막 패턴들 내에 제1도전형 불순물을 확산하는 단계; (q) 결과물 위에 제3층간 절연막을 피착하는 단계; 및 (r) 제1 및 제2비트 접촉홀들을 각각 통해 상기 제1 및 제2의 제2도전형 소스 영역들과 각자 전기적으로 접속되는 한 쌍의 비트라인들을 형성하도록, 상기 제1 및 제2의 제2도전형 소스 영역들에 각각 도달하는 상기 제1 및 제2비트 접촉홀들을 형성하기 위해 상기 제3, 제2 및 제1층간 절연막들을 연속적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  20. 제19항에 있어서, 상기 제1도전형은 p-형이고, 상기 제2도전형은 n-형인 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  21. 제19항에 있어서, 상기 제1 및 제2도전막 패턴들은 내화 금속 및 내화 금속 실리사이드 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  22. 제19항에 있어서, 상기 제1 및 제2 도전막 패턴들은 티타늄 니트라이드 및 티타늄-텅스텐 중 하나로 이루어진 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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