以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本発明は、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、マイクロコントローラなどの集積回路や、RFタグ、半導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)等や、記憶装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。
(実施の形態1)
半導体装置は、シリコンをチャネル領域に具備するトランジスタで構成されるフリップフロップと、酸化物半導体をチャネル領域に具備するトランジスタで構成される不揮発性の記憶部とを一組として不揮発性フリップフロップを構成している。当該不揮発性フリップフロップを単数または複数設けることで1ビットまたは複数ビットのデータを記憶することができる。本実施の形態では、まずは、nビット(nは自然数)のデータを保持する半導体装置として説明を行い、次いで1ビットのデータを保持する不揮発性フリップフロップの詳細な構成について説明していく。
図1(A)に、nビットのデータを保持できる半導体装置のブロック図の一例を示す。図1(A)に示す半導体装置100は、n個の不揮発性フリップフロップ101を有する。
不揮発性フリップフロップ101は、揮発性記憶部102及び不揮発性記憶部103を有する。
揮発性記憶部102は、フリップフロップ104を有する。図1(A)では、フリップフロップの一例としてD−フリップフロップを示している。揮発性記憶部102のフリップフロップ104は、高電源電位VDD及び低電源電位GNDによる電源の供給、クロック信号CLK、及びデータD_1乃至D_nが入力される。他にも、フリップフロップの回路構成に応じて、制御を行うための信号を入力する構成としてもよい。フリップフロップ104の端子Dに入力されるデータD_1乃至D_nは、クロック信号に同期してデータの保持及び出力端子Q_1乃至Q_nからの出力を行う構成となる。
なお、フリップフロップ104を構成するトランジスタは、シリコンをチャネル領域に具備する複数のトランジスタで構成される。フリップフロップ104を構成するトランジスタは、データを高速で読み出しまたは書き込みを行うために、微細化されたトランジスタを用いる。フリップフロップ104を構成するトランジスタは、チャネル長が0.5μm以下とすることが好適である。なおフリップフロップ104を構成するトランジスタのチャネル長の下限を示していないが、微細化による加工が可能であれば、より小さい寸法のチャネル長とすることが可能である。
なお微細化されたトランジスタのチャネル長は、最小の加工寸法で設計されたものであり、シリコンをチャネル領域に具備するトランジスタに設けられる開口部の直径に言い換えることも可能である。前述のチャネル長の場合、開口部の直径は、0.5μm以下と言い換えることができる。
不揮発性記憶部103は、酸化物半導体をチャネル領域に具備するトランジスタ105及び容量素子106を有する。図1(A)に示す不揮発性記憶部103は、制御信号WEによりトランジスタ105を導通状態にすることで、容量素子106での電荷の充放電を行うことができる、また図1(A)に示す不揮発性記憶部103は、制御信号WEによりトランジスタ105を非導通状態にすることで、容量素子106に保持された電荷の保持を行う。当該容量素子106での電荷の保持は、トランジスタ105のリーク電流が極めて小さいことを利用して、電源の供給がなくてもデータの論理状態に応じて電荷の保持を行うことができる。すなわち、トランジスタのソースまたはドレインの一方の端子と容量素子の一方の電極との間のノードで電荷を保持し、入力されたデータの論理状態の保持を行う。
トランジスタ105は、酸化物半導体をチャネル領域に具備するトランジスタである。なお図面において、トランジスタ105は酸化物半導体をチャネル領域に具備するトランジスタであることを示すために、OSの符号を付している。
酸化物半導体をチャネル領域に具備するトランジスタ105は、シリコンをチャネル領域に具備するトランジスタと同様に微細化すると、微細化によりトランジスタのチャネル長が短くなるにつれて、閾値電圧がマイナス側にシフトしてしまう。閾値電圧がマイナス側にシフトすると、十分小さいリーク電流となるトランジスタとして用いることが難しくなり、データを一時的に保持する不揮発性記憶部として用いることが難しくなってしまう。そのため本実施の形態の構成において、酸化物半導体をチャネル領域に具備するトランジスタ105のチャネル長は、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのチャネル長よりも大きくする。具体的には、酸化物半導体をチャネル領域に具備するトランジスタ105のチャネル長は、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのチャネル長の3倍以上200倍以下、好ましくは6倍以上20倍以下とする。すなわち酸化物半導体をチャネル領域に具備するトランジスタ105のチャネル長は、チャネル長が1.5μm以上100μm以下、好ましくは3μm以上10μm以下とする構成とする。当該構成とすることで、リーク電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジスタの電気的特性が大きく変化することなく、データの一時的な保持ができる不揮発性記憶部103とすることができる。
酸化物半導体をチャネル領域に具備するトランジスタのチャネル長を前述の範囲とすると、閾値電圧の変動幅を安定させることができる点については、本出願人による特開2011−192958号公報、特開2011−228679号公報等に詳細に記載されているので参考にすればよい。
なお、チャネル長とは、キャリアが流れる方向に対して平行な方向についてのチャネル領域の長さであり、言い換えれば、ソース電極とドレイン電極間の距離である。またチャネル長は、半導体層に重畳するゲート電極の幅ということも可能である。
一方で、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのチャネル長に対して、酸化物半導体をチャネル領域に具備するトランジスタ105のチャネル長を大きくとると、半導体装置の大型化が懸念される。そこで本発明の一態様では、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタと、酸化物半導体をチャネル領域に具備するトランジスタ105とを積層して配置する構成とする。当該構成とすることで、酸化物半導体をチャネル領域に具備するトランジスタ105のチャネル長を大きくしても、半導体装置の大型化を抑制することができる。
加えて本実施の形態の構成では、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのうちの複数のトランジスタと、酸化物半導体をチャネル領域に具備するトランジスタ105と、を重畳するように設ける構成とする。フリップフロップ104を構成するトランジスタ数は、インバータ回路、スイッチ等を構成するトランジスタをカウントすると、10個以上となる。従ってフリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのいずれか複数を、酸化物半導体をチャネル領域に具備するトランジスタ105に重畳するように設ける構成とすることができる。当該構成とすることで、半導体装置を構成するフリップフロップ104及びトランジスタ105を単位面積あたりで効率的に配置することができる。具体的にトランジスタ105と重畳する、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタの個数は、6個以上とすることが好適である。
また本実施の形態の構成は、酸化物半導体をチャネル領域に具備するトランジスタ105のみならず、容量素子106が占める面積を大きくして設けることができる。そして、容量素子106は、トランジスタ105と同様に、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタと積層して配置する構成とする。当該構成とすることで、容量素子106が占める面積を大きくしても、半導体装置の大型化を抑制することができる。
加えて本実施の形態の構成では、フリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのうちの複数のトランジスタと、容量素子106と、を重畳するように設ける構成とする。フリップフロップ104を構成するトランジスタ数は、インバータ回路、スイッチ等を構成するトランジスタをカウントすると、10個以上となる。従ってフリップフロップ104を構成するシリコンをチャネル領域に具備するトランジスタのいずれか複数を、容量素子106に重畳するように設ける構成とすることができる。当該構成とすることで、半導体装置を構成するフリップフロップ104及び容量素子106を単位面積あたりで効率的に配置することができる。
次いで、不揮発性フリップフロップ101を構成する、シリコンをチャネル領域に具備するトランジスタ及び酸化物半導体をチャネル領域に具備するトランジスタ105を積層して設けた模式的な断面図について図1(B)に示す。
図1(B)では、積層して設けられる、シリコンをチャネル領域に具備するトランジスタが設けられる素子層111、酸化物半導体をチャネル領域に具備するトランジスタが設けられる素子層112、素子層111と素子層112との電気的接続を図るための配線層113、及び素子層112の上方で別の配線層と電気的接続を図るための配線層114を示している。
素子層111には、素子分離層120を挟んで、シリコンをチャネル領域に具備するトランジスタ121が複数設けられている。トランジスタ121は、シリコンで形成される半導体層122、ゲート電極として機能する導電層123、並びにトランジスタ121のソース電極またはドレイン電極として機能する導電層124及び導電層125を有する。
なお、導電層124及び導電層125は、素子層111、素子層112、配線層113、及び配線層114の配線として用いることができる。導電層124及び導電層125は、ダマシン法によって層間絶縁層の溝に銅などの導電層を埋め込んで、径の異なる導電層124及び導電層125を形成すればよい。なおトランジスタを有する素子層及び各層を電気的に接続する配線層は、CMP(Chemcal Mechanical Polishing)技術を用いて平坦化した後、形成することが望ましい。
配線層113には、層間絶縁層の間に、他の素子層のトランジスタ間や配線間の電気的接続を図るための導電層124及び導電層125が設けられている。
素子層112には、酸化物半導体をチャネル領域に具備するトランジスタ126及び容量素子127が設けられている。トランジスタ126は、酸化物半導体で形成される半導体層128、ソース電極またはドレイン電極として機能する導電層129、ゲート電極として機能する導電層130を有する。容量素子127は、一方の電極として機能する導電層129、及び他方の電極として機能する導電層130を有する。
配線層114には、層間絶縁層の間に、他の素子層のトランジスタ間や配線間の電気的接続を図るための導電層124及び導電層125が設けられている。
なお素子層112は、配線層113と配線層114との間に設けられている。当該構成とすることで、素子層111のレイアウトを変更することなく、素子層112を設けることができる。
なおトランジスタ121は、トップゲート型のトランジスタとして説明するが、微細化が可能なトランジスタであれば、Fin型トランジスタ等の他の構造であってもよい。またチャネル領域が形成される半導体層は、単結晶シリコン基板上に直接トランジスタを形成して用いる構成であってもよいし、SOI(Silicon on Insulator)基板上のシリコン層を用いる構成であってもよいし、または単結晶シリコン膜を別の基板に貼り合わせて得られる半導体層を用いる構成であってもよい。また素子分離層は、LOCOS(Local Oxidation of Silicon)技術や、STI(Shallow Trench Isolation)を用いて作製すればよい。
なおトランジスタ126は、トップゲート型のトランジスタとして説明するが、ボトムゲート型のトランジスタであってもよい。また、トランジスタ126は、スタガー型またはコプレナー型のトランジスタの構成を取ることができる。なお、チャネル領域を挟んで、トランジスタ126の閾値電圧を制御するためのバックゲート電極を設ける構成としてもよい。
ここで、トランジスタ126の半導体層に用いる酸化物半導体について詳述する。
トランジスタの半導体層中のチャネル領域に用いる酸化物半導体としては、少なくともインジウム(In)または亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコニウム(Zr)、ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を有してもよい。
例えば、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三元系金属の酸化物であるIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物、In−Zr−Zn系酸化物、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−Ga系の材料、一元系金属の酸化物であるIn系酸化物、Sn系酸化物、Zn系酸化物などを用いることができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、In、Ga及びZnを主成分として有する酸化物という意味であり、In、Ga及びZnの比率は問わない。
また、酸化物半導体として、InMO3(ZnO)m(m>0)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n(n>0)で表記される材料を用いてもよい。
例えば、In:Ga:Zn=3:1:2、In:Ga:Zn=1:1:1またはIn:Ga:Zn=2:2:1の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。または、In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3またはIn:Sn:Zn=2:1:5の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物のrだけ近傍であるとは、a、b、cが、式(1)を満たすことをいう。
(a―A)2+(b―B)2+(c―C)2≦r2 (1)
rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
しかし、これらに限られず、必要とする半導体特性(電界効果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
また、酸化物半導体を半導体層中のチャネル形成領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流(ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする)を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル形成領域にIn−Ga−Zn系酸化物を用いたトランジスタで、チャネル長が10μm、半導体膜の膜厚が30nm、ドレイン電圧が1V〜10V程度の範囲である場合、オフ電流を、1×10−13A以下とすることが可能である。またチャネル幅あたりのオフ電流(オフ電流をトランジスタのチャネル幅で除した値)を1×10−23A/μm(10yA/μm)から1×10−22A/μm(100yA/μm)程度とすることが可能である。
また、成膜される酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする。
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
以上がトランジスタ126の半導体層に用いる酸化物半導体についての説明である。
図1(A)でも説明したように本実施の形態の構成では、図1(B)のトランジスタ121のチャネル長をLs、トランジスタ126のチャネル長をLo、とすると、Ls/Lo比を1/3以上1/200以下、好ましくは1/6乃至1/20、とする。当該構成とすることで、トランジスタ121のチャネル長を微細化しても、トランジスタ126のチャネル長を大きくすることが可能な面積を確保することができる。そのためトランジスタ126は、十分小さいリーク電流となるトランジスタとすることができる。そして、半導体装置への電源の供給が停止しても、不揮発性記憶部内のデータの保持を行うことができる。
次いで、図1(A)で示した揮発性記憶部102が具備するフリップフロップ104の具体的な回路構成について、図2に一例を示す。図2に示す例は、一段目のフリップフロップ104の回路構成である。図2の回路構成とすることにより、電源の供給の停止及び復帰の際に、不揮発性記憶部103に保持したデータを誤動作なく、書き込み及び読み出しの制御を行うことができる。
図2に示すフリップフロップ104は、アナログスイッチ131、NAND回路132、論理回路133、アナログスイッチ134、インバータ回路135、論理回路136で構成される。なお、図2に示すインバータ回路137及びインバータ回路138は、それぞれクロック信号CLK及び制御信号RDの反転信号を生成するために設けられる回路であり、各段のフリップフロップ104に設けることを省略することも可能である。
アナログスイッチ131は、データD_1をフリップフロップ104に保持するために、クロック信号CLKに同期してオンまたはオフが制御される回路である。アナログスイッチ131は、シリコンをチャネル領域に具備するpチャネル型トランジスタと、シリコンをチャネル領域に具備するnチャネル型トランジスタと、を組み合わせて構成すればよい。
NAND回路132は、リセット信号RESと、データD_1または不揮発性記憶部に保持された信号または論理回路133より出力される信号との否定論理積を出力するための回路である。NAND回路132は、シリコンをチャネル領域に具備するpチャネル型トランジスタと、シリコンをチャネル領域に具備するnチャネル型トランジスタと、を組み合わせて構成すればよい。
論理回路133は、NAND回路132の出力信号が入力され、クロック信号CLK及び制御信号RDに同期して反転信号を出力するための回路である。論理回路133の具体的な回路構成について図3(A)に示す。
図3(A)に示す論理回路133は、シリコンをチャネル領域に具備するpチャネル型トランジスタ141、pチャネル型トランジスタ142、及びpチャネル型トランジスタ143、並びにシリコンをチャネル領域に具備するnチャネル型トランジスタ144、nチャネル型トランジスタ145、及びnチャネル型トランジスタ146を有する。論理回路133は、クロック信号CLKがHレベル、制御信号RDがLレベルの信号のとき、論理回路133はインバータ回路として機能する。また論理回路133は、クロック信号CLK及び制御信号RDが共にHレベルまたはLレベルの信号のとき、またはクロック信号CLKがLレベル、制御信号RDがHレベルの信号のとき、ハイインピーダンスの状態となり、出力端子は電気的に浮遊状態となる。
アナログスイッチ134は、フリップフロップ104に保持されたデータを出力するために、クロック信号CLKに同期してオンまたはオフが制御される回路である。なおアナログスイッチ134は、アナログスイッチ131と同時にオンしないように、クロック信号CLKが入力される。アナログスイッチ134は、シリコンをチャネル領域に具備するpチャネル型トランジスタと、シリコンをチャネル領域に具備するnチャネル型トランジスタと、を組み合わせて構成すればよい。
インバータ回路135は、フリップフロップ104に保持された際に反転したデータDataを再度反転して出力するための回路である。インバータ回路135は、シリコンをチャネル領域に具備するpチャネル型トランジスタと、シリコンをチャネル領域に具備するnチャネル型トランジスタと、を組み合わせて構成すればよい。
論理回路136は、インバータ回路135の出力信号と、リセット信号RESとの否定論理積を出力するための回路である。論理回路136の具体的な回路構成について図3(B)に示す。
図3(B)に示す論理回路136は、シリコンをチャネル領域に具備するpチャネル型トランジスタ151、pチャネル型トランジスタ152、及びpチャネル型トランジスタ153、並びにシリコンをチャネル領域に具備するnチャネル型トランジスタ154、nチャネル型トランジスタ155、及びnチャネル型トランジスタ156を有する。論理回路136は、クロック信号CLKがHレベルの信号のとき、論理回路136はNAND回路として機能し、クロック信号CLKがLレベルの信号のとき、ハイインピーダンスの状態となり、出力端子は電気的に浮遊状態となる。
次いで、データDataの保持時に電源の供給を停止して再び電源を供給する、図2で示した不揮発性フリップフロップ101の回路の駆動方法を説明する。図4は、電源停止前の通常動作(期間T1)、データバックアップ動作(期間T2)、電源停止時(期間T3)、データリカバリー動作(期間T4)、電源停止後の通常動作(期間T5)の各動作に分けて示したタイミングチャート図である。
なお図4のタイミングチャート図において、「Load_D」は図2に示す不揮発性記憶部103に接続され、データの保持及び出力が行われる揮発性記憶部102内のノードである。また、「Hold_D」は図2に示す不揮発性記憶部103内でデータの保持を行うノードである。
なお各信号及びノードの電位は、高電源電位VDDに基づくHレベル(図中、Hで表記)の電位及び低電源電位GNDに基づくLレベル(図中、Lで表記)の電位で表すことができる。
まず図4中の期間T1での動作について説明する。期間T1は、クロック信号CLKのトグル動作に応じて、データD_1を不揮発性フリップフロップ101内のノードLoad_Dに保持し、及び出力端子Q_1より出力する。具体的に期間T1では、クロック信号CLKの立ち下がりに同期してノードLoad_D及びノードHold_DにデータD_1を保持し、クロック信号CLKの立ち上がりに同期して出力端子Q_1よりデータD_1を出力する。また、期間T1では、高電源電位VDD側の電位をHレベルにして、不揮発性フリップフロップ101への電源の供給を行う。また期間T1では、リセット信号RESをHレベル、制御信号WEをHレベル、制御信号RDをLレベルにして各動作が行われる。
期間T1では、制御信号WEを常にHレベルにしておき、トランジスタ105を常に導通状態としておく。当該構成とすることで、ノードHold_Dの電位がデータD_1に応じて切り替えることができ、データアックアップ時におけるデータD_1の保持をより確実に行うことができる。
次いで図4中の期間T2の動作について説明する。期間T2は、ノードHold_Dに保持したデータD_1を保持しながら、各信号及び電源の供給を停止するデータバックアップ動作の期間である。期間T2では、クロック信号CLK、制御信号WE及びリセット信号RESをHレベル、制御信号RDをLレベルとする。そして、各信号の電位を順にLレベルにして、電源の供給を停止する。
まず期間T2では、クロック信号をHレベルに固定した状態で、制御信号WEをLレベルに切り替える。そしてノードHold_Dに保持されたデータD_1の電位を固定する。次いで、データD_1及びクロック信号をLレベルに切り替える。そしてノードLoad_Dの電位をLレベルにする。次いで、リセット信号RESをLレベルに切り替える。そして出力端子Q_1の電位をLレベルにする。最後に高電源電位VDDが供給される配線の電位をLレベルにして電源の供給を停止する。
次いで図4中の期間T3について説明する。期間T3は、電源の供給を停止する期間である。期間T3では、各信号の電位はLレベルとすることができる。このとき、ノードHold_Dに保持されたデータD_1(図4ではHレベルの電位)が保持される。データD_1の保持については、上述したように、酸化物半導体をチャネル領域に具備するトランジスタ105が、リーク電流が極めて小さいことを利用して実現することができる。
次いで図4中の期間T4の動作について説明する。期間T4は、電源の供給を再開し、ノードHold_Dに保持されたデータD_1を揮発性記憶部102のフリップフロップ104に復帰させるデータリカバリー動作の期間である。期間T2では、電源の供給を復帰した後、クロック信号CLK、次いでリセット信号RES、次いで制御信号RDをHレベルにする。そしてノードLoad_Dを電気的に浮遊状態(図4中、「X」で表記)とする。この浮遊状態にした後、制御信号WEをHレベルとし、ノードHold_Dに保持されたデータD_1をノードLoad_Dに復帰させる。
次いで図4中の期間T5の動作について説明する。期間T5は、電源停止後の通常動作をする期間である。具体的には、クロック信号CLkのトグル動作を再開させ、期間T1と同様に、データD_1を不揮発性フリップフロップ101内のノードLoad_Dに保持、及び出力端子Q_1より出力する。
以上が、図2で示した不揮発性フリップフロップ101の回路の駆動方法の説明である。
本実施の形態で示した半導体装置は、記憶回路に電源電圧が供給されない間は、揮発性記憶部に記憶されていたデータを、不揮発性記憶部に設けられた記憶ノードによって保持する構成とすることができる。特に本発明の半導体装置は、該構成において、シリコンをチャネル領域に具備するトランジスタと、酸化物半導体をチャネル領域に具備するトランジスタとを積層し、酸化物半導体をチャネル領域に具備するトランジスタのチャネル長は、シリコンをチャネル領域に具備するトランジスタのチャネル長よりも大きくする構成とすることを特徴とするものである。当該構成とすることで、リーク電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジスタの電気的特性が大きく変化することなく、データの保持ができる不揮発性記憶部103とすることができる。
(実施の形態2)
本実施の形態では、実施の形態1で説明した半導体装置を構成する不揮発性記憶部103のトランジスタ105の構成について、別の構成を示し、説明する。
図5は、図2で示した回路図におけるトランジスタ105を、バックゲートを設けたトランジスタ105BGとし、当該トランジスタ105BGのバックゲートに、閾値電圧を制御するためのバックゲート電圧BGを入力する構成としたものである。
バックゲート電圧BGの電位を制御してトランジスタ105BGの閾値電圧を制御する構成とすることで、図5に示す不揮発性記憶部103は、制御信号WEによるトランジスタ105を非導通状態とする動作を、より確実に行うことができる。したがって本実施の形態の構成では、制御信号WEによるトランジスタ105BGを非導通状態にする動作により、トランジスタ105のリーク電流が極めて小さい状態であることを確保し、電源の供給がなくてもデータの論理状態に応じて電荷の保持を行うことができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、上記実施の形態2で説明した半導体装置を構成する揮発性記憶部102及び不揮発性記憶部103の各トランジスタを配置したレイアウト図について、具体的な例を示し、説明する。
図6は、図5で説明した回路図における各トランジスタを積層して配置した上面からのレイアウト図である。また図7では、揮発性記憶部102のフリップフロップ104を構成するシリコンをチャネル領域に具備する複数のトランジスタに着目し、図5における各回路との対応関係についてのみ図示したレイアウト図である。また図8(A)に示す断面図は、図6で示したレイアウト図における一点鎖線A−Bの断面図であり、図8(B)に示す断面図は、図6で示したレイアウト図における一点鎖線C−Dの断面図である。
なお図6及び図7では、主要な配線、シリコンで形成される半導体層、及び酸化物半導体で形成される半導体層のみを示し、絶縁膜等は省略してある。
図6では、シリコンで形成される半導体層301、配線層302、配線層303、開口部304、配線層305、酸化物半導体で形成される半導体層306、配線層307及び配線層308のレイアウトを示している。なお配線層302は、図2におけるフリップフロップ104のトランジスタにおけるゲート電極層を含む配線層として機能する。なお配線層303は、図2におけるフリップフロップ104のトランジスタにおけるソース電極及びドレイン電極を含む配線層として機能する。なお開口部304は、積層して設けられた上層と下層の配線層または半導体層を電気的に接続するものとして示している。なお配線層305は、図2におけるトランジスタ105BGにおけるバックゲート電極を含む配線層として機能する。なお配線層307は、図2におけるトランジスタ105BGにおけるソース電極及びドレイン電極を含む配線層として機能する。なお配線層308は、図5におけるトランジスタ105BGにおけるゲート電極を含む配線層として機能する。
図7では、図6で示した半導体層301、配線層302、配線層303、開口部304を点線で表し、図5における各回路と対応関係にある領域に対し同じ符号を付している。また図7中、配線層に供給される電位として、VDD、GND及びバックゲート電圧BGを示しており、VDD及びバックゲート電圧BGが供給される配線側に、揮発性記憶部102のフリップフロップ104を構成するpチャネル型トランジスタ(図7中、領域311)が並んで設けられ、GNDが供給される配線側に、揮発性記憶部102のフリップフロップ104を構成するnチャネル型トランジスタ(図7中、領域312)が並んで設けられている。
また、図8(A)に示す断面図では、領域311に複数のpチャネル型トランジスタ701pが設けられる様子を示している。また、図8(A)に示す断面図では、pチャネル型トランジスタ701pの上層に、酸化物半導体をチャネル領域に具備するトランジスタ721及び容量素子722が設けられる様子を示している。
ここでpチャネル型トランジスタ701pの構成について説明する。pチャネル型トランジスタ701pは、基板700上にp型不純物領域703pを含むシリコンで形成された島状の半導体層702と、ゲート絶縁層704と、ゲート電極705と、層間絶縁層706に形成された開口部に埋め込まれた配線層707と、絶縁層709に形成された開口部に埋め込まれた配線層708を有する。
また酸化物半導体をチャネル領域に具備するトランジスタ721及び容量素子722の構成について説明する。なおトランジスタ721及び容量素子722は層間絶縁層723に覆われて設けられており、当該層間絶縁層に形成される配線層を介して、さらに上層の配線層に接続される構成を取り得るが、ここでは説明を省略する。
トランジスタ721は、pチャネル型トランジスタ701p上の絶縁層710を含む配線層(配線となる導電層は図示せず)上に、絶縁層711に形成された開口部に埋め込まれたバックゲート電極712と、絶縁膜713と、絶縁膜713上に形成された酸化物半導体を具備する半導体層714と、半導体層714の両端に形成されたソース電極またはドレイン電極として機能する配線層715及び配線層716と、ゲート絶縁層718と、ゲート電極719と、を有する。
容量素子722は、配線層715及び配線層716と同層に形成される、一方の電極として機能する配線層717と、ゲート絶縁層718と、ゲート電極719と同層に形成される、他方の電極として機能する配線層720と、を有する。
また、図8(B)に示す断面図では、領域312に複数のnチャネル型トランジスタ701nが設けられる様子を示している。また、図8(B)に示す断面図では、nチャネル型トランジスタ701nの上層に、酸化物半導体をチャネル領域に具備するトランジスタ721及び容量素子722が設けられる様子を示している。
図8(B)に示す断面図が図8(A)と異なる点は、基板700上の島状の半導体層702が有する不純物領域がn型不純物領域703nに変わった点のみであり、そのほかの構成については、図8(A)での構成と同様である。
図6乃至図8から、揮発性記憶部102のフリップフロップ104を構成するトランジスタは、高速に動作させる必要があるためチャネル長が小さいことがわかる。加えて図6乃至図8から、フリップフロップ等の機能を実現するためのトランジスタ数が多いことがわかる。
一方で不揮発性記憶部103を構成する、不揮発性記憶部103のトランジスタ105及び容量素子106は、上記実施の形態1でも説明したように、各素子の占有面積を大きくして設けることができる。具体的には、トランジスタ105ではチャネル長の大きいトランジスタとし、容量素子106では、対向する電極の面積を大きくとることができる。そのため、リーク電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジスタの電気的特性が大きく変化することなく、データの一時的な保持ができる不揮発性記憶部103とすることができる。
また、本実施の形態の構成において、図8に示す、酸化物半導体をチャネル領域に具備するトランジスタ721の各構成の積層順序は、他の構成とすることもできる。例えば、図9(A)に示すトランジスタ741のような積層順序としても良い。トランジスタ741は、絶縁膜742上に設けられたソース電極およびドレイン電極として機能する配線層743及び配線層744と、配線層743及び配線層744の上面および側面と接するように設けられた半導体層745と、半導体層745上に設けられたゲート絶縁層746と、半導体層745と重畳してゲート絶縁層746上に設けられたゲート電極747と、有する。つまり、トランジスタ741は、半導体層745が配線層743及び配線層744の上面および側面と接するように設けられている点において、トランジスタ721と異なる。
また、図9(B)に示すトランジスタ751のような積層順序としても良い。トランジスタ751は、絶縁膜752上に設けられたゲート電極753と、ゲート電極753上に設けられたゲート絶縁層754と、ゲート絶縁層754上に設けられた半導体層755と、半導体層755の上面および側面と接するように設けられたソース電極およびドレイン電極として機能する配線層756及び配線層757と、を有する。つまり、トランジスタ751は、ゲート電極753とゲート絶縁層754が半導体層755の下に設けられた、ボトムゲート構造である点において、トランジスタ721と異なる。
また、図9(C)に示すトランジスタ761のような積層順序としても良い。トランジスタ761は、絶縁膜762上に設けられたゲート電極763と、ゲート電極763上に設けられたゲート絶縁層764と、ゲート絶縁層764上に設けられたソース電極およびドレイン電極として機能する配線層765及び配線層766と、配線層765及び配線層766の上面および側面と接するように設けられた半導体層767と、を有する。つまり、トランジスタ761は、ゲート電極763とゲート絶縁層764が半導体層767の下に設けられた、ボトムゲート構造である点において、トランジスタ721と異なる。
以上説明したように、本実施の形態における、酸化物半導体をチャネル領域に具備するトランジスタは、様々な積層順序のトランジスタの構成をとることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態4)
上記実施の形態で説明した半導体装置をCPUとして機能させる場合の、具体的な一形態について説明する。図10には、CPU及びその周辺回路のブロック図の一例を示す。
CPU400は、制御装置部401と、演算装置部402を有する。また図10では、CPU400の周辺回路として、データバッファ回路403、電源制御回路404、電源切り替え回路405、及び内部制御信号生成回路406を示している。
制御装置部401は、データラッチ回路407、命令レジスタ回路408、コントロール回路409、レジスタ群410、及びアドレスバッファ回路411を有する。コントロール回路409は、ステートマシーン412を有する。またレジスタ群410は、プログラムカウンタ413、汎用レジスタ回路414、及び演算レジスタ回路415を有する。また演算装置部402は、ALU416(Arithmetic logic unit)を有する。
CPU及びその周辺回路の各回路は、データバスの他、アドレスバス、コントロールバスを介して、データ、アドレス、制御信号の入出力を行う。なお図10ではデータバスを太線、コントロールバスを細線で表し、アドレスバスを省略して示している。
データバッファ回路403は、制御装置部401に入出力される命令(プログラム)を含むデータを一時的に記憶しておく緩衝記憶回路である。電源制御回路404は、外部より入力される制御信号に応じて電源切り替え回路405における電源の供給の制御を行い、且つ制御装置部401の各回路が具備する不揮発性フリップフロップで構成されるレジスタ回路を制御するための制御信号RD及び制御信号WEを出力する回路である。電源切り替え回路405は、外部より入力される電源を電源制御回路404の制御に応じて供給するか否か切り替える回路である。内部制御信号生成回路406は、電源制御回路404の制御に応じて制御装置部401の各回路が具備する不揮発性フリップフロップで構成されるレジスタ回路を制御するためのクロック信号CLK及びリセット信号RESを出力する回路である。
データラッチ回路407は、制御装置部401に入出力される命令(プログラム)を含むデータを一時的に記憶して、データバスを介して、選択的に制御装置部401の各回路に供給する回路である。命令レジスタ回路408は、制御装置部401に送られる命令のデータを一時的に記憶しておく回路である。コントロール回路409は、入力された命令をデコードし、制御装置部401の各回路に実行させる機能を有する。またコントロール回路409のステートマシーン412は、制御装置部401の状態を一時的に記憶しておく回路である。レジスタ群410のプログラムカウンタ413は、次に実行する命令のアドレスを記憶する回路である。レジスタ群410の汎用レジスタ回路414は、外部の主記憶装置から読み出されたデータを一時的に記憶しておく回路である。レジスタ群410の演算レジスタ回路415は、ALU416の演算処理の途中で得られたデータを一時的に記憶しておく回路である。アドレスバッファ回路411は、次に実行する命令のアドレスを一時的に記憶しておき、外部の主記憶装置に出力する回路である。演算装置部402のALU416は、四則演算、論理演算などの各種演算処理を行う機能を有する。
次いで、CPU400の動作について説明する。
CPU400は、プログラムカウンタ413の複数のスタックのうち、実行する命令のアドレスに従い、主記憶装置の対応するアドレスにアドレスバッファ回路411を介してアクセスする。そして外部の主記憶装置から命令を読み出し、命令レジスタ回路408に記憶させる。
CPU400は、命令レジスタ回路408に記憶されている命令をデコードし、命令を実行する。具体的には、デコードされた命令が演算処理を行う命令であれば、コントロール回路409が、デコードされた命令に従ってALU416の動作を制御するための各種信号を生成する。ALU416は、汎用レジスタ回路414に記憶されたデータを用いて演算処理を行い、演算処理で得られたデータを汎用レジスタ回路414または演算レジスタ回路415に一時的に記憶する。デコードされた命令が、データの格納や読み出しの場合には、外部の主記憶装置やレジスタ群410の各回路へ適宜アクセスする。
なお、図10に示すCPU400では、制御装置部401の命令レジスタ回路408、コントロール回路409、レジスタ群410、及びアドレスバッファ回路411のデータを一時的に記憶する回路内に、上記実施の形態で説明した不揮発性フリップフロップで構成されるレジスタ回路を有する。すなわち、制御装置部401の命令レジスタ回路408、コントロール回路409、レジスタ群410、及びアドレスバッファ回路411のデータは、電源の供給が停止しても消去されず、再度電源を供給した際にデータを復元した状態に戻すことができる。そのため、CPU400内でのデータの再度の読み出しや、電源の供給が必要ない場合の消費電力の低減を図ることができる。
特に、上記実施の形態で説明した不揮発性フリップフロップでは、リーク電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジスタの電気的特性が大きく変化することなく、データの一時的な保持が可能なCPUとすることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。