JP6272713B2 - プログラマブルロジックデバイス及び半導体装置 - Google Patents

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Description

本発明の一態様は半導体装置に関する。例えば、本発明の一態様は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデバイスを用いた半導体装置に関する。
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、適当な規模の論理ブロック（プログラマブルロジックエレメント）で論理回路が構成されており、各論理ブロックの機能や、論理ブロック間の接続構造を、製造後において変更できることを特徴とする。具体的に、上記ＰＬＤは、複数の論理ブロックと、論理ブロック間の接続を制御する配線リソースとを有する。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデータは、各論理ブロックが有するレジスタ、または配線リソースが有するレジスタに格納される。以下、コンフィギュレーションデータを格納するためのレジスタを、コンフィギュレーションメモリと呼ぶ。
ところで、動的再構成（ダイナミックリコンフィギュレーション）と呼ばれる、動作中における論理回路の再構成が可能なＰＬＤは、通常のＰＬＤに比べて面積効率が高いという利点を有する。マルチコンテキスト方式は、コンフィギュレーションメモリに複数セットのコンフィギュレーションデータを格納することで、動的再構成を実現する手法である。コンフィギュレーションデータを１セットずつメモリエレメントからコンフィギュレーションメモリに送ることで動的再構成を実現する構成情報配送方式に比べて、マルチコンテキスト方式は、論理回路の再構成を高速に行うことができる。
下記の特許文献１には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をメモリエレメントに用い、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をコンフィギュレーションメモリに用いたプログラマブルＬＳＩについて記載されている。
特開平１０−２８５０１４号公報
上記マルチコンテキスト方式を用いたＰＬＤにおいて、コンフィギュレーションメモリやメモリエレメントなどの記憶装置にＤＲＡＭが用いられている場合、ＤＲＡＭはリフレッシュが必要であるために、記憶装置の消費電力を低く抑えることが難しい。また、上記記憶装置にＳＲＡＭが用いられている場合、ＳＲＡＭはリーク電流により消費電力が嵩みやすい。また、ＳＲＡＭは１メモリセルあたりの素子数が多いので、記憶装置の面積を小さく抑えることが難しい。
上述したような技術的背景のもと、本発明の一態様は、記憶装置の面積を小さく抑えることができるプログラマブルロジックデバイスの提供を、課題の一つとする。或いは、本発明の一態様は、記憶装置の消費電力を低く抑えることができるプログラマブルロジックデバイスの提供を、課題の一つとする。
また、本発明の一態様は、上記プログラマブルロジックデバイスを用いることで、小型化を実現することができる半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、消費電力を低く抑えることができる半導体装置の提供を、課題の一つとする。
本発明の一態様に係るプログラマブルロジックデバイスは、第１スイッチと、上記第１スイッチを介してゲートに入力される、コンフィギュレーションデータを含む信号に従って、導通状態または非導通状態が選択されるトランジスタと、第１配線の電位に従って導通状態または非導通状態が選択されることで、上記トランジスタと共に第１配線と第２配線の電気的な接続を制御する第２スイッチと、を少なくとも有する組を、複数有するものとする。
本発明の一態様に係るプログラマブルロジックデバイスは、上記構成により、複数の組の一において第２スイッチが導通状態になると、第１配線の電位が第２配線に供給されるか否かが、トランジスタのゲートに入力されたコンフィギュレーションデータに従って定められる。
そして、本発明の一態様では、第１スイッチが有するトランジスタのオフ電流が、著しく小さいものとする。上記構成により、第１スイッチが非導通状態のとき、トランジスタのゲートは他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。そのため、上記信号の電位がトランジスタのゲートにおいて保持されるので、コンフィギュレーションデータに従って定められたトランジスタの導通状態または非導通状態も、保持される。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を極めて小さくすることができるので、第１スイッチに用いるのに適している。シリコンよりもバンドギャップが広く、真性キャリア密度をシリコンよりも低くできる半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
本発明の一態様に係るプログラマブルロジックデバイスでは、上記各組の素子数がＳＲＡＭよりも小さいので、コンフィギュレーションデータを格納するための記憶装置の面積を、小さく抑えることができる。また、上記第１スイッチのオフ電流は、シリコン膜にチャネル形成領域を有するトランジスタよりも小さいので、第１スイッチにおけるデータの保持時間をＤＲＡＭよりも長くすることができる。よって、データの書き直しの頻度を少なくでき、それにより消費電力を小さく抑えることができる。
或いは、具体的に、本発明の一態様に係るプログラマブルロジックデバイスは、記憶装置を備えた論理ブロックを有する。上記記憶装置は、第１スイッチと、上記第１スイッチを介してゲートに入力される、コンフィギュレーションデータを含む信号に従って、導通状態または非導通状態が選択されるトランジスタと、第１配線の電位に従って導通状態または非導通状態が選択されることで、上記トランジスタと共に第１配線と第２配線の電気的な接続を制御する第２スイッチと、を少なくとも有する組を、複数有する。上記論理ブロックは、上記第２配線の電位に従って、入力される信号の論理レベルと、出力される信号の論理レベルの関係が定められる。
或いは、具体的に、本発明の一態様に係るプログラマブルロジックデバイスは、記憶装置と、複数の論理ブロックと、を有する。上記記憶装置は、第１スイッチと、上記第１スイッチを介してゲートに入力される、コンフィギュレーションデータを含む信号に従って、導通状態または非導通状態が選択されるトランジスタと、第１配線の電位に従って導通状態または非導通状態が選択されることで、上記トランジスタと共に第１配線と第２配線の電気的な接続を制御する第２スイッチと、を少なくとも有する組を、複数有する。上記複数の論理ブロックは、上記第２配線の電位に従って、互いの電気的な接続が定められる。
本発明の一態様により、記憶装置の面積を小さく抑えることができるプログラマブルロジックデバイスを提供することができる。或いは、本発明の一態様により、記憶装置の消費電力を低く抑えることができるプログラマブルロジックデバイスを提供することができる。
また、本発明の一態様では、上記プログラマブルロジックデバイスを用いることで、小型化を実現することができる半導体装置を提供することができる。或いは、本発明の一態様では、上記プログラマブルロジックデバイスを用いることで、消費電力を低く抑えることができる半導体装置を提供することができる。
記憶装置の構造を示す図。 記憶装置の構造を示す図。 記憶装置の動作を模式的に示す図。 タイミングチャート。 記憶装置の構造を示す図。 記憶装置の構造を示す図。 タイミングチャート。 ラッチの構造を示す図。 論理ブロックの構成を示す図。 ＰＬＤ３０の構造の一部を示す図と、スイッチ回路の構成を示す図。 ＰＬＤ全体の構成を示す図。 セルの断面図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様のプログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
〈記憶装置の構成例〉
まず、記憶装置の構成例について説明する。図１に、本発明の一態様に係る記憶装置１０の構成を、例示する。記憶装置１０は、スイッチ１１と、トランジスタ１２と、スイッチ１３とを少なくとも有する組を、複数有する。図１では、上記各組を、セル１４として図示する。図１では、記憶装置１０が、セル１４−１乃至セル１４−ｎ（ｎは２以上の自然数）で示される複数のセル１４を、有する場合を例示している。
スイッチ１１は、トランジスタ１２のゲート（ノードＦＤとして図示する）への、コンフィギュレーションデータを含む信号の入力を、制御する機能を有する。具体的には、スイッチ１１が導通状態（オン）であるとき、配線ＢＬに入力されたコンフィギュレーションデータを含む信号が、スイッチ１１を介してノードＦＤに入力される。また、スイッチ１１が非導通状態（オフ）であるとき、ノードＦＤに入力された信号が保持される。
スイッチ１１における導通状態または非導通状態の選択は、配線ＷＬの電位に従って行われる。図１では、セル１４−１乃至セル１４−ｎにおいて、スイッチ１１の導通状態または非導通状態の選択が、配線ＷＬ１乃至配線ＷＬｎで示される複数の配線ＷＬにそれぞれ入力される電位に従って、行われる場合を例示している。
トランジスタ１２は、ノードＦＤに入力されたコンフィギュレーションデータを含む信号に従って、導通状態または非導通状態が選択される。
スイッチ１３は、配線ＣＬの電位に従って、導通状態または非導通状態が選択される。図１では、セル１４−１乃至セル１４−ｎにおいて、スイッチ１３の導通状態または非導通状態の選択が、配線ＣＬ１乃至配線ＣＬｎで示される複数の配線ＣＬにそれぞれ入力される電位に従って、行われる場合を例示している。そして、スイッチ１３は、配線ＣＬの電位に従って導通状態または非導通状態が選択されることで、トランジスタ１２と共に、配線ＣＬと配線ＤＬの電気的な接続を制御する機能を有する。
よって、スイッチ１３が導通状態であるとき、トランジスタ１２が導通状態であるか、非導通状態であるかが、配線ＣＬと配線ＤＬの電気的な接続に反映される。すなわち、配線ＣＬと配線ＤＬの電気的な接続は、ノードＦＤに入力されたコンフィギュレーションデータに従って定められることとなる。具体的には、スイッチ１３が導通状態であり、トランジスタ１２が導通状態であるとき、配線ＣＬと配線ＤＬとは電気的に接続され、配線ＣＬの電位が配線ＤＬに入力される。また、スイッチ１３が導通状態であり、トランジスタ１２が非導通状態であるとき、配線ＣＬと配線ＤＬとは電気的に分離され、配線ＣＬの電位は配線ＤＬに入力されない。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。
一方、スイッチ１３が非導通状態であるとき、トランジスタ１２が導通状態であるか、非導通状態であるかに関わらず、配線ＣＬと配線ＤＬとは電気的に分離される。
図１では、セル１４−１乃至セル１４−ｎのノードＦＤに、複数セットのコンフィギュレーションデータを含む信号を、それぞれ保持させることができる。そして、セル１４−１乃至セル１４−ｎのうち、いずれか一つのセル１４においてスイッチ１３を導通状態にすることで、複数セットのコンフィギュレーションデータから一のコンフィギュレーションデータを選択し、選択されたコンフィギュレーションデータに従って、配線ＣＬと配線ＤＬの電気的な接続を定めることができる。
また、本発明の一態様に係るＰＬＤは、所定の電位が入力される配線１６と、配線１６と配線ＤＬとの電気的な接続を制御するスイッチ１７とが、記憶装置１０に設けられている。スイッチ１７は信号ＩＮＩＴに従って、導通状態または非導通状態が選択される。そして、スイッチ１７が導通状態であるとき、配線１６と配線ＤＬとは電気的に接続され、配線ＤＬが所定の電位に初期化される。また、スイッチ１７が非導通状態であるとき、配線１６の電位は配線ＤＬに入力されない。
よって、スイッチ１７を導通状態にすることで配線ＤＬの電位を初期化した後、選択されたコンフィギュレーションデータに従って配線ＣＬと配線ＤＬが電気的に接続されると、配線ＤＬには配線ＣＬの電位が入力される。一方、スイッチ１７を導通状態にすることで配線ＤＬの電位を初期化した後、選択されたコンフィギュレーションデータに従って配線ＣＬと配線ＤＬが電気的に分離されると、配線ＤＬの電位は初期化された状態を維持する。
本発明の一態様に係るＰＬＤにおいて、上記記憶装置１０が、論理ブロック（ＬＢ）に設けられている。論理ブロックでは、入力される信号の論理レベルと、出力される信号の論理レベルの関係が、配線ＤＬの電位に従って定められる。よって、本発明の一態様では、コンフィギュレーションデータに従って配線ＤＬの電位が制御されるので、論理ブロックに入力される信号の論理レベルと、論理ブロックから出力される信号の論理レベルの関係も、コンフィギュレーションデータに従って定めることができる。
なお、本発明の一態様では、スイッチ１１に用いられるトランジスタは、オフ電流が著しく小さいものとする。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が著しく小さくすることが可能である。よって、上記トランジスタはスイッチ１１として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。
上記構成を有するトランジスタを用いることで、スイッチ１１が非導通状態のときに、トランジスタ１２のゲートに接続されたノードＦＤに保持されている電荷がリークするのを防ぐことができる。そして、ノードＦＤに電荷が保持されることで、トランジスタ１２の導通状態または非導通状態が保持されるので、配線ＤＬの電位も保持される。
また、セル１４では、スイッチ１１が非導通状態にあるときノードＦＤが、他の電極や配線との間における絶縁性が極めて高い浮遊状態になることから、以下に述べるブースティング効果が期待できる。すなわち、セル１４では、ノードＦＤが浮遊状態にあると、配線ＣＬの電位がローレベルからハイレベルに変化するのに伴い、トランジスタ１２のソースとゲートの間に形成される容量Ｃｇｓにより、ノードＦＤの電位が上昇する。そして、そのノードＦＤの電位の上昇幅は、トランジスタ１２のゲートに入力されたコンフィギュレーションデータの論理レベルによって異なる。具体的に、セル１４に入力されたコンフィギュレーションデータが”０”の場合、トランジスタ１２は弱反転モードにあるため、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちノードＦＤの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。一方、セル１４に書き込まれたコンフィギュレーションデータが”１”の場合、トランジスタ１２は強反転モードにあるため、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、コンフィギュレーションデータが”１”の場合、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓが、コンフィギュレーションデータが”０”の場合よりも大きいこととなる。よって、セル１４では、コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーションデータが”０”の場合よりも、配線ＣＬの電位の変化に伴い、ノードＦＤの電位をより高く上昇させるというブースティング効果を得ることができる。よって、コンフィギュレーションデータが”１”の場合に、配線ＢＬに入力されたコンフィギュレーションデータを含む信号の電位に対して、スイッチ１１が有するトランジスタの閾値電圧分、ノードＦＤの電位が降下していたとしても、ブースティング効果によりノードＦＤの電位を上昇させることができるので、トランジスタ１２の導通状態を確保することができ、セル１４のスイッチ速度を向上させることができる。また、コンフィギュレーションデータが”０”の場合には、トランジスタ１２の非導通状態を確保することができる。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
ＰＬＤの低消費電力化を図るために電源電圧を小さくすると、トランジスタのオン電流が小さくなるので、ＰＬＤの動作速度も低くなってしまう。しかし、本発明の一態様では、ＰＬＤに供給する電源電圧を小さくすることで、トランジスタ１２のゲートに入力される信号の電圧が小さくなっても、すなわち、当該ゲートに与えられる電位が低くなっても、上記ブースティング効果により、記憶装置１０を正常に動作させることができる。
なお、図１では、トランジスタ１２のソース及びドレインの一方が配線ＣＬに接続されており、トランジスタ１２のソース及びドレインの他方が、スイッチ１３を介して配線ＤＬに接続されている場合を例示している。本発明の一態様では、トランジスタ１２のソース及びドレインの一方がスイッチ１３を介して配線ＣＬに接続され、トランジスタ１２のソース及びドレインの他方が配線ＤＬに接続されていても良い。
また、配線ＤＬや配線ＢＬの電位は、ＰＬＤの電源が切断された後に不定状態となりやすい。また、ＰＬＤの電源が切断されている期間が長すぎると、記憶装置１０に保持されているコンフィギュレーションデータが消失することがある。この場合、ＰＬＤに電源が投入されると、配線ＤＬと配線ＢＬとが記憶装置１０を介して導通状態になり、配線ＤＬと配線ＢＬとで電位が異なる場合、これらの配線に大量の電流が流れることがある。しかし、本発明の一態様では、上述したように、配線ＤＬの電位を初期化することができるので、配線ＤＬと配線ＢＬの間に大量に電流が流れるのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
また、ＰＬＤに電源が投入された直後は、論理ブロックの入力端子が、ハイレベルとローレベルの間の中間電位になってしまう場合がある。中間電位が論理ブロックの入力端子に入力されると、論理ブロックの有するＣＭＯＳ回路において貫通電流が生じやすい。しかし、本発明の一態様では、上述したように、配線ＤＬの電位を初期化することができるので、電源が投入された直後において入力端子が中間電位になるのを防ぐことができ、よって、上記貫通電流が生じるのを防ぐことができる。
さらに、本発明の一態様に係るＰＬＤでは、ＰＬＤに電源が投入され、配線ＤＬの電位を初期化した後、記憶装置１０が有する全てのセル１４においてスイッチ１３が非導通状態となるようなコンフィギュレーションデータを、コンフィギュレーションメモリに書き込むようにしても良い。上記構成により、配線ＤＬと複数の配線ＢＬとを電気的に分離させることができるので、記憶装置１０を介して配線ＤＬと複数の配線ＢＬとで電位が異なる場合、これらの配線に大量の電流が流れるのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
また、図２に、図１に示した記憶装置１０に電気的に接続された配線ＤＬの電位に従って、複数の論理ブロック１５間の電気的な接続が制御される、ＰＬＤの構成例を示す。
図２では、記憶装置１０と、記憶装置１０に電気的に接続された配線ＤＬの電位に従って、導通状態または非導通状態が選択されるスイッチ１８と、スイッチ１８により互いの電気的な接続が制御される論理ブロック１５−１及び論理ブロック１５−２が図示されている。論理ブロック１５−１及び論理ブロック１５−２は、複数の論理ブロック１５の一例に相当する。
具体的に、スイッチ１８が配線ＤＬの電位に従って導通状態になると、論理ブロック１５−１と論理ブロック１５−２とは電気的に接続され、スイッチ１８が配線ＤＬの電位に従って非導通状態になると、論理ブロック１５−１と論理ブロック１５−２とは電気的に分離される。
よって、記憶装置１０に保持されているコンフィギュレーションデータに従って、論理ブロック１５−１と論理ブロック１５−２の電気的な接続を制御することができる。
〈記憶装置の動作例〉
次いで、図１または図２に示す記憶装置１０の動作例について説明する。図３に、記憶装置１０の動作を模式的に示す。
まず、図３（Ａ）に示すように、配線ＷＬにハイレベル（Ｈ）の電位が入力されることでスイッチ１１が導通状態になり、配線ＣＬにローレベル（Ｌ）の電位が入力されることで、スイッチ１３が非導通状態になる。そして、配線ＢＬにコンフィギュレーションデータを含む信号（Ｄａｔａ）が入力されると、当該信号はスイッチ１１を介してノードＦＤに入力される。
なお、コンフィギュレーションデータを含む信号（Ｄａｔａ）の論理レベルが”１”であり、当該信号の電位がハイレベル（Ｈ）である場合、上記ハイレベル（Ｈ）の電位がノードＦＤに入力される。ただし、この場合、ノードＦＤに実際に入力される電位は、配線ＢＬの電位よりもスイッチ１１が有するトランジスタの閾値電圧分降下している。また、コンフィギュレーションデータを含む信号（Ｄａｔａ）の論理レベルが”０”であり、当該信号の電位がローレベル（Ｌ）である場合、上記ローレベル（Ｌ）の電位がノードＦＤに入力される。
また、図３（Ａ）では、信号ＩＮＩＴの電位がローレベル（Ｌ）となり、スイッチ１７は非導通状態となる。
次いで、図３（Ｂ）に示すように、配線ＷＬにローレベル（Ｌ）の電位が入力されることでスイッチ１１が非導通状態になる。よって、ノードＦＤは浮遊状態になり、コンフィギュレーションデータを含む信号（Ｄａｔａ）はノードＦＤにおいて保持される。また、配線ＣＬにローレベル（Ｌ）の電位が入力されることで、スイッチ１３は非導通状態を維持する。
また、図３（Ｂ）では、信号ＩＮＩＴの電位がハイレベル（Ｈ）となり、スイッチ１７は導通状態となる。そして、配線１６にはローレベルの電位（Ｌ）が入力されており、当該ローレベルの電位（Ｌ）は、スイッチ１７を介して配線ＤＬに入力される。
次いで、図３（Ｃ）に示すように、配線ＷＬにローレベル（Ｌ）の電位が入力されることでスイッチ１１は非導通状態を維持する。よって、ノードＦＤは浮遊状態を維持し、コンフィギュレーションデータを含む信号（Ｄａｔａ）はノードＦＤにおいて保持されたままである。また、配線ＣＬにハイレベル（Ｈ）の電位が入力されることで、スイッチ１３は導通状態になる。
また、図３（Ｃ）では、信号ＩＮＩＴの電位がローレベル（Ｌ）となり、スイッチ１７は非導通状態となる。
なお、図３（Ｃ）では、ノードＦＤに保持されている信号のコンフィギュレーションデータが、”１”の論理レベルを有する場合を例示している。”１”の論理レベルを有するコンフィギュレーションデータを含む信号（Ｄａｔａ１）がノードＦＤに保持されている場合の、ノードＦＤの電位と、配線ＣＬの電位と、配線ＤＬの電位の変化を、図４（Ａ）に示す。コンフィギュレーションデータが、”１”の論理レベルを有する場合、トランジスタ１２は強反転モードにあり、なおかつノードＦＤは浮遊状態にある。よって、図３（Ａ）において、ノードＦＤに実際に入力された電位が、配線ＢＬの電位よりもスイッチ１１が有するトランジスタの閾値電圧分降下していたとしても、図４（Ａ）に示すように、ブースティング効果により、配線ＣＬの電位がローレベル（Ｌ）からハイレベル（Ｈ）に変化するのに伴い、ノードＦＤの電位は上昇する。よって、トランジスタ１２は導通状態となり、スイッチ１３及びトランジスタ１２を介して、配線ＣＬに入力されているハイレベル（Ｈ）の電位が、配線ＤＬに入力される。
また、配線ＷＬにローレベル（Ｌ）の電位が入力され、配線ＣＬにハイレベル（Ｈ）の電位が入力され、信号ＩＮＩＴの電位がローレベル（Ｌ）である点において図３（Ｃ）と同様であるが、ノードＦＤに保持されている信号のコンフィギュレーションデータが、”０”の論理レベルを有する点において図３（Ｃ）と異なる場合の、記憶装置１０の動作を図３（Ｄ）に模式的に示す。
図４（Ｂ）に、”０”の論理レベルを有するコンフィギュレーションデータを含む信号（Ｄａｔａ０）がノードＦＤに保持されている場合の、ノードＦＤの電位と、配線ＣＬの電位と、配線ＤＬの電位の変化を示す。図４（Ｂ）に示すように、コンフィギュレーションデータが、”０”の論理レベルを有する場合、ノードＦＤは浮遊状態にあるので、ブースティング効果により、配線ＣＬの電位がローレベル（Ｌ）からハイレベル（Ｈ）に変化するのに伴い、ノードＦＤの電位が上昇する。ただし、トランジスタ１２は弱反転モードにあることから、図４（Ａ）に示した、トランジスタ１２が強反転モードである場合に比べて、ノードＦＤの電位の上昇幅は小さい。そのため、図３（Ｄ）では、トランジスタ１２は非導通状態を維持するので、配線ＣＬに入力されているハイレベル（Ｈ）の電位は、配線ＤＬに入力されない。よって、配線ＤＬはローレベル（Ｌ）の電位を維持する。
〈記憶装置の具体的な構成例〉
次いで、図１に示した記憶装置１０の、より具体的な構成例を図５に示す。
図５に示す記憶装置１０は、スイッチ１１として機能するトランジスタ１１ｔと、トランジスタ１２と、スイッチ１３として機能するトランジスタ１３ｔとを、少なくとも有するセル１４を、複数有する。図５では、記憶装置１０が、セル１４−１乃至セル１４−ｎで示される複数のセル１４を、有する場合を例示している。
トランジスタ１１ｔのゲートは、配線ＷＬ１乃至配線ＷＬｎで示される複数の配線ＷＬの一つに接続されている。また、トランジスタ１１ｔは、ソース及びドレインの一方が配線ＢＬに接続されており、ソース及びドレインの他方がトランジスタ１２のゲートに接続されている。トランジスタ１２は、ソース及びドレインの一方が、配線ＣＬ１乃至配線ＣＬｎで示される複数の配線ＣＬの一つに接続されており、ソース及びドレインの他方が、トランジスタ１３ｔのソース及びドレインの一方に接続されている。また、トランジスタ１３ｔのゲートは、上記配線ＣＬの一つに接続されている。トランジスタ１３ｔのソース及びドレインの他方は、配線ＤＬに接続されている。
なお、トランジスタ１３ｔは、トランジスタ１２と配線ＣＬの間に設けられていても良い。この場合、具体的には、トランジスタ１３ｔのソース及びドレインの一方が配線ＣＬ１乃至配線ＣＬｎで示される複数の配線ＣＬの一つに接続され、トランジスタ１３ｔのソース及びドレインの他方がトランジスタ１２のソース及びドレインの一方に接続される。また、トランジスタ１２のソース及びドレインの他方は、配線ＤＬに接続される。
また、図５では、配線ＤＬにラッチ１９が接続されている場合を例示している。ラッチ１９は、配線ＤＬの電位を、ハイレベルかローレベルのいずれか一方に保つ機能を有する。
図８に、ラッチ１９の構成を一例として示す。図８に示すラッチ１９は、インバータ１８３と、ｐチャネル型のトランジスタ１８４とを有する。インバータ１８３の入力端子は配線ＤＬに電気的に接続され、インバータ１８３の出力端子はトランジスタ１８４のゲートに電気的に接続されている。トランジスタ１８４のソース及びドレインは、一方が、配線１６よりも高い電位が与えられている配線１８５に電気的に接続され、他方が、配線ＤＬに電気的に接続されている。
本発明の一態様では、上記構成を有するラッチ１９を配線ＤＬに電気的に接続させることによって、ＰＬＤに電源が投入された後に、配線ＤＬの電位をハイレベルかローレベルのいずれか一方に保つことができるので、中間の電位が配線ＤＬに与えられることで、配線ＤＬにその入力端子が接続された論理ブロック１５に、貫通電流が生じるのを防ぐことができる。
また、図６に、図５に示した記憶装置１０に電気的に接続された配線ＤＬの電位に従って、複数の論理ブロック１５間の電気的な接続が制御される、ＰＬＤの構成例を示す。
図６では、記憶装置１０と、記憶装置１０に電気的に接続された配線ＤＬの電位に従って、導通状態または非導通状態が選択されるスイッチ１８として機能するトランジスタ１８ｔと、トランジスタ１８ｔにより互いの電気的な接続が制御される論理ブロック１５−１及び論理ブロック１５−２が図示されている。
〈記憶装置の具体的な動作例〉
次いで、図６に示す記憶装置１０の動作例について、図７に示すタイミングチャートを用いて説明する。
まず、期間Ｔ１において、配線ＷＬ１乃至配線ＷＬｎと、配線ＢＬと、配線ＣＬ１乃至配線ＣＬｎの電位を全てローレベルにした状態において、信号ＩＮＩＴの電位をハイレベルにすることで、トランジスタ１７ｔを導通状態にする。よって、トランジスタ１７ｔを介して配線１６の電位が配線ＤＬに入力され、配線ＤＬはローレベルの電位に初期化される。よって、トランジスタ１８ｔは非導通状態（ＯＦＦ）となり、論理ブロック１５−１と論理ブロック１５−２とは電気的に分離される。
ＰＬＤに電源が投入された直後、記憶装置１０にコンフィギュレーションデータの書き込みを行う前に期間Ｔ１の動作を行うことで、配線ＤＬと配線ＢＬの間に大量に電流が流れるのを防ぐことができ、それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
期間Ｔ１が終了したら、信号ＩＮＩＴの電位をローレベルにし、トランジスタ１７ｔを非導通状態にする。
次いで、コンフィギュレーションデータの書き込みを行う。具体的には、期間Ｔ２において、配線ＷＬ１の電位をハイレベルとすることで、セル１４−１が有するトランジスタ１１ｔを導通状態にする。なお、配線ＷＬ１以外の全ての配線ＷＬの電位はローレベル、信号ＩＮＩＴの電位はローレベル、配線ＣＬ１乃至配線ＣＬｎの電位はローレベルの状態を維持する。
そして、期間Ｔ２において、配線ＢＬには、論理レベルが”０”のコンフィギュレーションデータを含む、電位がローレベルの信号が入力される。そして、上記ローレベルの電位は、トランジスタ１１ｔを介してセル１４−１のノードＦＤに入力される。
期間Ｔ２が終了したら、配線ＷＬ１の電位をローレベルにし、セル１４−１が有するトランジスタ１１ｔを非導通状態にする。よって、ノードＦＤに入力されたコンフィギュレーションデータは、ノードＦＤにおいて保持される。
次いで、期間Ｔ３において、配線ＷＬ２の電位をハイレベルとすることで、セル１４−２が有するトランジスタ１１ｔを導通状態にする。なお、配線ＷＬ２以外の全ての配線ＷＬの電位はローレベル、信号ＩＮＩＴの電位はローレベル、配線ＣＬ１乃至配線ＣＬｎの電位はローレベルの状態を維持する。
そして、期間Ｔ３において、配線ＢＬには、論理レベルが”１”のコンフィギュレーションデータを含む、電位がハイレベルの信号が入力される。そして、上記ハイレベルの電位は、トランジスタ１１ｔを介してセル１４−２のノードＦＤに入力される。
期間Ｔ３が終了したら、配線ＷＬ２の電位をローレベルにし、セル１４−２が有するトランジスタ１１ｔを非導通状態にする。よって、ノードＦＤに入力されたコンフィギュレーションデータは、ノードＦＤにおいて保持される。
次いで、期間Ｔ３終了後、期間Ｔ４開始前までは、配線ＷＬ３乃至配線ＷＬｎの電位を順にハイレベルにすることで、期間Ｔ２及び期間Ｔ３と同様に、セル１４−３乃至セル１４−ｎのノードＦＤにコンフィギュレーションデータを含む信号を順に入力し、保持する。期間Ｔ２乃至期間Ｔ４までの上記動作により、全てのセル１４にコンフィギュレーションデータが書き込まれる。
次いで、コンフィギュレーションデータに従ってＰＬＤのコンフィギュレーションを行う前に、期間Ｔ５において、配線ＤＬをローレベルの電位に初期化する。具体的には、期間Ｔ５において、配線ＷＬ１乃至配線ＷＬｎと、配線ＢＬと、配線ＣＬ１乃至配線ＣＬｎの電位を全てローレベルにした状態において、信号ＩＮＩＴの電位をハイレベルにすることで、トランジスタ１７ｔを導通状態にする。上記動作により、トランジスタ１７ｔを介して配線１６の電位が配線ＤＬに入力され、配線ＤＬはローレベルの電位に初期化される。
次いで、期間Ｔ６において、セル１４−２のノードＦＤに保持されているコンフィギュレーションデータに従って、コンフィギュレーションを行う。具体的に、期間Ｔ６では、配線ＣＬ２の電位をハイレベルとすることで、セル１４−２のトランジスタ１３ｔを導通状態にする。セル１４−２では、論理レベルが”１”のコンフィギュレーションデータがノードＦＤに保持されているので、配線ＣＬ２の電位がハイレベルとなることで、導通状態であるトランジスタ１２及びトランジスタ１３ｔを介して、上記ハイレベルの電位が配線ＤＬに入力される。よって、トランジスタ１８ｔは導通状態（ＯＮ）となり、論理ブロック１５−１と論理ブロック１５−２とが電気的に接続される。
なお、期間Ｔ６では、配線ＣＬ２以外の全ての配線ＣＬの電位はローレベル、信号ＩＮＩＴの電位はローレベル、配線ＷＬ１乃至配線ＷＬｎの電位はローレベルの状態を維持する。
期間Ｔ６が終了したら、配線ＣＬ２の電位をローレベルにし、セル１４−２が有するトランジスタ１３ｔを非導通状態にする。よって、トランジスタ１８ｔのゲートの電位は保持され、トランジスタ１８ｔは導通状態（ＯＮ）を維持する。
次いで、コンフィギュレーションデータに従って２回目のコンフィギュレーションを行う前に、期間Ｔ７において、配線ＤＬをローレベルの電位に初期化する。具体的には、期間Ｔ７において、配線ＷＬ１乃至配線ＷＬｎと、配線ＢＬと、配線ＣＬ１乃至配線ＣＬｎの電位を全てローレベルにした状態において、信号ＩＮＩＴの電位をハイレベルにすることで、トランジスタ１７ｔを導通状態にする。上記動作により、トランジスタ１７ｔを介して配線１６の電位が配線ＤＬに入力され、配線ＤＬはローレベルの電位に初期化される。よって、トランジスタ１８ｔは非導通状態（ＯＦＦ）となり、論理ブロック１５−１と論理ブロック１５−２とは電気的に分離される。
次いで、期間Ｔ８において、セル１４−１のノードＦＤに保持されているコンフィギュレーションデータに従って、２回目のコンフィギュレーションを行う。具体的に、期間Ｔ８では、配線ＣＬ１の電位をハイレベルとすることで、セル１４−１のトランジスタ１３ｔを導通状態にする。そして、セル１４−１では、論理レベルが”０”のコンフィギュレーションデータがノードＦＤに保持されているので、配線ＣＬ１の電位がハイレベルとなりトランジスタ１３ｔが導通状態となっても、トランジスタ１２は非導通状態である。よって、配線ＣＬ１のハイレベルの電位は、配線ＤＬに入力されず、トランジスタ１８ｔは非導通状態（ＯＦＦ）を維持するため、論理ブロック１５−１と論理ブロック１５−２も、電気的に分離された状態を維持する。
なお、期間Ｔ８では、配線ＣＬ１以外の全ての配線ＣＬの電位はローレベル、信号ＩＮＩＴの電位はローレベル、配線ＷＬ１乃至配線ＷＬｎの電位はローレベルの状態を維持する。
期間Ｔ８が終了したら、配線ＣＬ１の電位をローレベルにし、セル１４−１が有するトランジスタ１３ｔを非導通状態にする。よって、トランジスタ１８ｔのゲートの電位は保持され、トランジスタ１８ｔは非導通状態（ＯＦＦ）を維持する。
次いで、期間Ｔ９において、論理ブロック１５−１と論理ブロック１５−２の接続の状態を維持したまま、一部のセル１４に再度コンフィギュレーションデータを書き込む。具体的には、期間Ｔ９において、配線ＷＬ１の電位をハイレベルとすることで、セル１４−１が有するトランジスタ１１ｔを導通状態にする。なお、配線ＷＬ１以外の全ての配線ＷＬの電位はローレベル、信号ＩＮＩＴの電位はローレベル、配線ＣＬ１乃至配線ＣＬｎの電位はローレベルの状態を維持する。
そして、期間Ｔ９において、配線ＢＬには、論理レベルが”１”のコンフィギュレーションデータを含む、電位がハイレベルの信号が入力される。そして、上記ハイレベルの電位は、トランジスタ１１ｔを介してセル１４−１のノードＦＤに入力される。
期間Ｔ９が終了したら、配線ＷＬ１の電位をローレベルにし、セル１４−１が有するトランジスタ１１ｔを非導通状態にする。よって、ノードＦＤに入力されたコンフィギュレーションデータは、ノードＦＤにおいて保持される。
次いで、コンフィギュレーションデータに従って３回目のコンフィギュレーションを行う前に、期間Ｔ１０において、配線ＤＬをローレベルの電位に初期化する。具体的には、期間Ｔ１０において、配線ＷＬ１乃至配線ＷＬｎと、配線ＢＬと、配線ＣＬ１乃至配線ＣＬｎの電位を全てローレベルにした状態において、信号ＩＮＩＴの電位をハイレベルにすることで、トランジスタ１７ｔを導通状態にする。上記動作により、トランジスタ１７ｔを介して配線１６の電位が配線ＤＬに入力され、配線ＤＬはローレベルの電位に初期化される。
次いで、期間Ｔ１１において、セル１４−１のノードＦＤに保持されているコンフィギュレーションデータに従って、３回目のコンフィギュレーションを行う。具体的に、期間Ｔ１１では、配線ＣＬ１の電位をハイレベルとすることで、セル１４−１のトランジスタ１３ｔを導通状態にする。セル１４−１では、論理レベルが”１”のコンフィギュレーションデータがノードＦＤに保持されているので、配線ＣＬ１の電位がハイレベルとなることで、導通状態であるトランジスタ１２及びトランジスタ１３ｔを介して、上記ハイレベルの電位が配線ＤＬに入力される。よって、トランジスタ１８ｔは導通状態（ＯＮ）となり、論理ブロック１５−１と論理ブロック１５−２とが電気的に接続される。
なお、期間Ｔ１１では、配線ＣＬ１以外の全ての配線ＣＬの電位はローレベル、信号ＩＮＩＴの電位はローレベル、配線ＷＬ１乃至配線ＷＬｎの電位はローレベルの状態を維持する。
期間Ｔ１１が終了したら、配線ＣＬ１の電位をローレベルにし、セル１４−１が有するトランジスタ１３ｔを非導通状態にする。よって、トランジスタ１８ｔのゲートの電位は保持され、トランジスタ１８ｔは導通状態（ＯＮ）を維持する。
なお、トランジスタ１８ｔは、全ての配線ＣＬの電位がローレベルであるとき、そのゲートが、他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。そのため、コンフィギュレーションデータが”１”の場合に、トランジスタ１２及びトランジスタ１３ｔの閾値電圧分、トランジスタ１８ｔのゲートの電位が降下していたとしても、ブースティング効果によりトランジスタ１８ｔのゲートの電位を上昇させることができる。よって、トランジスタ１８ｔの導通状態を確保することができ、トランジスタ１８ｔのスイッチ速度を向上させることができる。また、コンフィギュレーションデータが”０”の場合には、トランジスタ１８ｔの非導通状態を確保することができる。
〈論理ブロックの構成例〉
図９（Ａ）に、論理ブロック（ＬＢ）１５の一形態を例示する。図９（Ａ）に示す論理ブロック１５は、ＬＵＴ（ルックアップテーブル）１６０と、フリップフロップ１６１と、記憶装置１０と、を有する。ＬＵＴ１６０は、記憶装置１０が有するコンフィギュレーションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ１６０は、入力端子１６３に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ１６０からは、上記出力値を含む信号が出力される。フリップフロップ１６１は、ＬＵＴ１６０から出力される信号を保持し、クロック信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子１６４及び第２出力端子１６５から出力する。
なお、論理ブロック１５がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ１６０からの出力信号がフリップフロップ１６１を経由するか否かを選択できるようにしても良い。
また、コンフィギュレーションデータによって、フリップフロップ１６１の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ１６１がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図９（Ｂ）に、論理ブロック１５の別の一形態を例示する。図９（Ｂ）に示す論理ブロック１５は、図９（Ａ）に示した論理ブロック１５に、ＡＮＤ回路１６６が追加された構成を有している。ＡＮＤ回路１６６には、フリップフロップ１６１からの信号が、正論理の入力として与えられ、図１に示した配線ＤＬの電位を初期化するための信号ＩＮＩＴが、負論理の入力として与えられている。上記構成により、信号ＩＮＩＴに従って配線ＤＬの電位が初期化される際に、論理ブロック１５からの出力信号が供給される配線を、配線１６と同じローレベルの電位に初期化することができる。よって、図１に示した、論理ブロック１５間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。
また、図９（Ｃ）に、論理ブロック１５の別の一形態を例示する。図９（Ｃ）に示す論理ブロック１５は、図９（Ａ）に示した論理ブロック１５に、マルチプレクサ１６８が追加された構成を有している。また、図９（Ｃ）に示す論理ブロック１５は、記憶装置１０ａ及び記憶装置１０ｂで示される二つの記憶装置１０を有する。ＬＵＴ１６０は、記憶装置１０ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。また、マルチプレクサ１６８は、ＬＵＴ１６０からの出力信号と、フリップフロップ１６１からの出力信号とが入力されている。そして、マルチプレクサ１６８は、記憶装置１０ｂに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ１６８からの出力信号は、第１出力端子１６４及び第２出力端子１６５から出力される。
〈ＰＬＤの構成例〉
図１０（Ａ）にＰＬＤ３０の構造の一部を、一例として模式的に示す。図１０（Ａ）に示すＰＬＤ３０は、複数の論理ブロック（ＬＢ）１５と、複数の論理ブロック１５のいずれかに接続された配線群１２１と、配線群１２１を構成する配線どうしの接続を制御するスイッチ回路１２２とを有する。配線群１２１及びスイッチ回路１２２が、配線リソース１２３に相当する。スイッチ回路１２２によって制御される配線どうしの接続構造は、図１に例示した記憶装置１０が有するコンフィギュレーションデータによって定められる。
図１０（Ｂ）に、スイッチ回路１２２の構成例を示す。図１０（Ｂ）に示すスイッチ回路１２２は、配線群１２１に含まれる配線１２５と配線１２６の接続構造を制御する機能を有する。具体的に、スイッチ回路１２２は、トランジスタ１２７乃至トランジスタ１３２を有する。トランジスタ１２７は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２８は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２９は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３０は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３１は、配線１２５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ１３２は、配線１２６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
そして、トランジスタ１２７乃至トランジスタ１３２の導通状態または非導通状態の選択（スイッチング）は、記憶装置１０が有するコンフィギュレーションデータにより定まる。具体的に、ＰＬＤ３０の場合、端子１１０からトランジスタ１２７乃至トランジスタ１３２のゲートに入力される信号の電位が、記憶装置１０に接続された配線ＤＬの電位に従って定まる。すなわち、トランジスタ１２７乃至トランジスタ１３２は、図２で示すスイッチ１８としての機能をそれぞれ有する。
また、スイッチ回路１２２は、配線群１２１と、ＰＬＤ３０の出力端子１２４の、電気的な接続を制御する機能を有する。
図１１に、ＰＬＤ３０全体の構成を一例として示す。図１１では、ＰＬＤ３０に、Ｉ／Ｏエレメント１４０、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）１４１、ＲＡＭ１４２、乗算器１４３が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ３０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ１４１は、信号ＣＫを生成する機能を有する。ＲＡＭ１４２は、論理演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路に相当する。ＰＬＤ３０に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設ける必要はない。
〈セルの断面構造の例〉
図１２に、図５または図６に示したセル１４が有する、トランジスタ１１ｔ、トランジスタ１２、及びトランジスタ１３ｔの断面構造を、一例として示す。
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１ｔが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１２及びトランジスタ１３ｔ上に形成されている場合を例示している。
なお、トランジスタ１２またはトランジスタ１３ｔは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１２またはトランジスタ１３ｔは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１１ｔはトランジスタ１２及びトランジスタ１３ｔ上に積層されていなくとも良く、トランジスタ１１ｔとトランジスタ１２及びトランジスタ１３ｔとは、同一の層に形成されていても良い。
薄膜のシリコンを用いてトランジスタ１２またはトランジスタ１３ｔを形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１２及びトランジスタ１３ｔが形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１２では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ１２及びトランジスタ１３ｔは、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
具体的に、トランジスタ１２は、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０７とを有する。ゲート電極４０４は、ゲート絶縁膜４０７を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。
また、トランジスタ１３ｔは、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０３及び不純物領域４０５と、ゲート電極４０６と、半導体基板４００とゲート電極４０６の間に設けられたゲート絶縁膜４０７とを有する。ゲート電極４０６は、ゲート絶縁膜４０７を間に挟んで、不純物領域４０３と不純物領域４０５の間に形成されるチャネル形成領域と重なる。
トランジスタ１２及びトランジスタ１３ｔ上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０５にそれぞれ接する導電膜４１０、導電膜４１１と、ゲート電極４０４に電気的に接続されている導電膜４１２と、ゲート電極４０６に電気的に接続されている導電膜４１３とが、形成されている。
そして、導電膜４１０は、絶縁膜４０９上に形成された導電膜４１５に電気的に接続されており、導電膜４１１は、絶縁膜４０９上に形成された導電膜４１６に電気的に接続されており、導電膜４１２は、絶縁膜４０９上に形成された導電膜４１７に電気的に接続されており、導電膜４１３は、絶縁膜４０９上に形成された導電膜４１５に電気的に接続されている。
導電膜４１５乃至導電膜４１７上には、絶縁膜４２０及び絶縁膜４２１が順に積層するように形成されている。絶縁膜４２０及び絶縁膜４２１には開口部が形成されており、上記開口部に、導電膜４１５に電気的に接続された導電膜４２２と、導電膜４１７に電気的に接続された導電膜４２３とが形成されている。
そして、図１２では、絶縁膜４２１上にトランジスタ１１ｔと、導電膜４４０とが形成されている。
トランジスタ１１ｔは、絶縁膜４２１上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、導電膜４２３に電気的に接続されている。
また、導電膜４４０は導電膜４２２に電気的に接続されている。
そして、トランジスタ１１ｔ、導電膜４４０上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４２上に設けられている。
なお、図１２において、トランジスタ１１ｔは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１１ｔが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１２では、トランジスタ１１ｔが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１ｔは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
〈電子機器の例〉
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１３に示す。
図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１３（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１３（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図１３（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１３（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
１０ 記憶装置
１０ａ 記憶装置
１０ｂ 記憶装置
１１ スイッチ
１１ｔ トランジスタ
１２ トランジスタ
１３ スイッチ
１３ｔ トランジスタ
１４ セル
１４−ｎ セル
１４−１ セル
１４−２ セル
１４−３ セル
１５ 論理ブロック
１５−１ 論理ブロック
１５−２ 論理ブロック
１６ 配線
１７ スイッチ
１７ｔ トランジスタ
１８ スイッチ
１８ｔ トランジスタ
１９ ラッチ
３０ ＰＬＤ
１２１ 配線群
１２２ スイッチ回路
１２３ 配線リソース
１２４ 出力端子
１２５ 配線
１２６ 配線
１２７ トランジスタ
１２８ トランジスタ
１２９ トランジスタ
１３０ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１４０ Ｉ／Ｏエレメント
１４１ ＰＬＬ
１４２ ＲＡＭ
１４３ 乗算器
１６０ ＬＵＴ
１６１ フリップフロップ
１６３ 入力端子
１６４ 出力端子
１６５ 出力端子
１６６ ＡＮＤ回路
１６８ マルチプレクサ
１８３ インバータ
１８４ トランジスタ
１８５ 配線
４００ 半導体基板
４０１ 素子分離用絶縁膜
４０２ 不純物領域
４０３ 不純物領域
４０４ ゲート電極
４０５ 不純物領域
４０６ ゲート電極
４０７ ゲート絶縁膜
４０９ 絶縁膜
４１０ 導電膜
４１１ 導電膜
４１２ 導電膜
４１３ 導電膜
４１５ 導電膜
４１６ 導電膜
４１７ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 導電膜
４２３ 導電膜
４３０ 半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
４４０ 導電膜
４４１ 絶縁膜
４４２ 絶縁膜
４４３ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (6)

  1. 論理ブロックを有し、
    前記論理ブロックは、記憶装置を有し、
    前記記憶装置は、第１及び第２のスイッチと、第１のトランジスタと、を有し、
    前記第１のスイッチは、前記第１のトランジスタのゲートへの第１の信号の入力を制御する機能を有し、
    前記第１の信号は、コンフィギュレーションデータを含み、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
    前記第２のスイッチは、前記第１のトランジスタのソース又はドレインの他方と第２の配線との間の電気的な接続を、前記第１の配線の電位に従って制御する機能を有し、
    前記第１のスイッチは、第２のトランジスタを有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含むプログラマブルロジックデバイス。
  2. 論理ブロックを有し、
    前記論理ブロックは、記憶装置を有し、
    前記記憶装置は、第１乃至第４のスイッチと、第１及び第２のトランジスタと、を有し、
    前記第１のスイッチは、前記第１のトランジスタのゲートへの第１の信号の入力を制御する機能を有し、
    前記第３のスイッチは、前記第２のトランジスタのゲートへの前記第１の信号の入力を制御する機能を有し、
    前記第１の信号は、コンフィギュレーションデータを含み、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
    前記第２のスイッチは、前記第１のトランジスタのソース又はドレインの他方と第２の配線との間の電気的な接続を、前記第１の配線の電位に従って制御する機能を有し、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
    前記第４のスイッチは、前記第２のトランジスタのソース又はドレインの他方と前記第２の配線との間の電気的な接続を、前記第３の配線の電位に従って制御する機能を有し、
    前記第１のスイッチは、第３のトランジスタを有し、
    前記第３のスイッチは、第４のトランジスタを有し、
    前記第３のトランジスタ及び前記第４のトランジスタは、チャネル形成領域に酸化物半導体を含むプログラマブルロジックデバイス。
  3. 記憶装置と、第１及び第２の論理ブロックと、第１のスイッチと、を有し、
    前記記憶装置は、第２及び第３のスイッチと、第１のトランジスタと、を有し、
    前記第２のスイッチは、前記第１のトランジスタのゲートへの第１の信号の入力を制御する機能を有し、
    前記第１の信号は、コンフィギュレーションデータを含み、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
    前記第３のスイッチは、前記第１のトランジスタのソース又はドレインの他方と第２の配線との間の電気的な接続を、前記第１の配線の電位に従って制御する機能を有し、
    前記第１のスイッチは、前記第１の論理ブロックと前記第２の論理ブロックとの間の電気的な接続を、前記第２の配線の電位に従って制御する機能を有し、
    前記第２のスイッチは、第２のトランジスタを有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含むプログラマブルロジックデバイス。
  4. 記憶装置と、第１及び第２の論理ブロックと、第１のスイッチと、を有し、
    前記記憶装置は、第２乃至第５のスイッチと、第１及び第２のトランジスタと、を有し、
    前記第２のスイッチは、前記第１のトランジスタのゲートへの第１の信号の入力を制御する機能を有し、
    前記第４のスイッチは、前記第２のトランジスタのゲートへの前記第１の信号の入力を制御する機能を有し、
    前記第１の信号は、コンフィギュレーションデータを含み、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
    前記第３のスイッチは、前記第１のトランジスタのソース又はドレインの他方と第２の配線との間の電気的な接続を、前記第１の配線の電位に従って制御する機能を有し、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
    前記第５のスイッチは、前記第２のトランジスタのソース又はドレインの他方と前記第２の配線との間の電気的な接続を、前記第３の配線の電位に従って制御する機能を有し、
    前記第１のスイッチは、前記第１の論理ブロックと前記第２の論理ブロックとの間の電気的な接続を、前記第２の配線の電位に従って制御する機能を有し、
    前記第２のスイッチは、第３のトランジスタを有し、
    前記第４のスイッチは、第４のトランジスタを有し、
    前記第３のトランジスタ及び前記第４のトランジスタは、チャネル形成領域に酸化物半導体を含むプログラマブルロジックデバイス。
  5. 請求項１乃至４のいずれか一において、
    前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含むプログラマブルロジックデバイス。
  6. 請求項１乃至請求項５のいずれか一に記載の前記プログラマブルロジックデバイスを用いた半導体装置。
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