TWI611419B - 可程式邏輯裝置及半導體裝置 - Google Patents

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TWI611419B
TWI611419B TW102145365A TW102145365A TWI611419B TW I611419 B TWI611419 B TW I611419B TW 102145365 A TW102145365 A TW 102145365A TW 102145365 A TW102145365 A TW 102145365A TW I611419 B TWI611419 B TW I611419B
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Abstract

本發明的一個方式的目的之一是提供一種即使電路規模增大也可以將佈局的面積抑制為小的可程式邏輯裝置。本發明的一個方式的可程式邏輯裝置包括：第一可程式邏輯元件(PLE)；第二PLE；在第一期間中具有組態資料的信號被施加且在第二期間中分別電連接於第一PLE的輸出端子的第一佈線；電連接於第二PLE的輸入端子的第二佈線；以及分別對應於第一佈線的多個電路，其中，電路至少包括：第一開關；根據藉由第一開關被對應的第一佈線施加信號的節點的電位選擇導通狀態或非導通狀態的第二開關；以及與第二開關一起控制對應的第一佈線與第二佈線之間的電連接的第三開關。

Description

可程式邏輯裝置及半導體裝置
本發明的一個方式係關於一種能夠改變硬體的結構的可程式邏輯裝置和半導體裝置。
可程式邏輯裝置(PLD：Programmable Logic Device)的特徵在於：由適當的規模的可程式邏輯元件(基本塊)構成邏輯電路，在製造之後也可以改變各可程式邏輯元件的功能或可程式邏輯元件之間的連接結構。明確而言，上述PLD包括多個可程式邏輯元件和控制可程式邏輯元件之間的連接的佈線資源。可程式邏輯元件和佈線資源分別包括暫存器。在上述暫存器中，儲存用來定義各可程式邏輯元件的功能和由佈線資源構成的可程式邏輯元件之間的連接結構的電路資訊(組態資料)。
用來儲存組態資料的暫存器被稱為組態記憶體。將組態資料儲存到組態記憶體被稱為組態(configuration)。尤其是，將組態資料重新儲存到組態記憶體被稱為重組態(reconfiguration)。
下述專利文獻1公開了：藉由將從DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)被發送的組態資料儲存到由SRAM(Static Random Access Memory：靜態隨機存取記憶體)構成的組態記憶體，在短時間內進行重組態的可程式LSI。
[專利文獻1]日本專利申請公開平10-285014號公報
當可程式邏輯裝置的電路規模增大時，需要具有更大的記憶容量的組態記憶體，所以難以將可程式邏輯裝置的面積抑制為小。
於是，本發明的一個方式的目的之一是提供一種即使電路規模增大也可以將佈局的面積抑制為小的可程式邏輯裝置。
本發明的另一個方式的目的之一是提供一種即使電路規模增大也可以實現小型化的半導體裝置等。
在本發明的一個方式中，對包括在佈線資源中的開關電路附加保持其導通狀態或非導通狀態的作為記憶體裝置的功能。明確而言，開關電路包括：在第一期間中具有組態資料的信號被施加且在第二期間中分別電連接於多個第一可程式邏輯元件的輸出端子的多個第一佈線；電連接於第二可程式邏輯元件的輸入端子的第二佈線；以及分別對應於多個第一佈線的多個電路，其中，電路至少 包括：第一開關；根據藉由第一開關被對應的第一佈線施加信號的節點的電位選擇導通狀態或非導通狀態的第二開關；以及與第二開關一起控制對應的第一佈線與第二佈線之間的電連接的第三開關。
並且，根據組態資料使多個電路之一中的第二開關處於導通狀態且所有多個電路中的第三開關處於導通狀態，由此決定多個第一佈線與第二佈線之間的電連接結構。
在本發明的第一方式中，藉由採用上述結構，可以由一個開關電路控制多個第一可程式邏輯元件與第二可程式邏輯元件之間的電連接結構。而且，藉由在開關電路中使第一開關處於非導通狀態來可以保持上述連接結構，由此開關電路可以用作記憶體裝置。因此，根據本發明的一個方式，可以將佈線資源所包括的電晶體等元件的數量抑制為少，由此可以抑制可程式邏輯裝置的電路規模增大並將其面積抑制為小。
藉由本發明的一個方式，可以提供一種即使電路規模增大也可以將佈局的面積抑制為小的可程式邏輯裝置。此外，藉由本發明的一個方式，可以提供一種實現小型化的半導體裝置。
10‧‧‧開關電路
10-1‧‧‧開關電路
10-2‧‧‧開關電路
10-3‧‧‧開關電路
11‧‧‧開關
11t‧‧‧電晶體
12‧‧‧開關
12t‧‧‧電晶體
13‧‧‧開關
13t‧‧‧電晶體
14‧‧‧佈線
14-i‧‧‧佈線
14-n‧‧‧佈線
14-1‧‧‧佈線
15‧‧‧佈線
16‧‧‧電容元件
17‧‧‧佈線
17-j‧‧‧佈線
17-m‧‧‧佈線
17-1‧‧‧佈線
18‧‧‧佈線
18-j‧‧‧佈線
18-m‧‧‧佈線
18-1‧‧‧佈線
19‧‧‧佈線
20‧‧‧電路
20-i‧‧‧電路
20-ji‧‧‧電路
20-m1‧‧‧電路
20-mn‧‧‧電路
20-n‧‧‧電路
20-1‧‧‧電路
20-1n‧‧‧電路
20-11‧‧‧電路
20-m1‧‧‧電路
20-mn‧‧‧電路
20-11‧‧‧電路
21‧‧‧組
21-j‧‧‧組
21-m‧‧‧組
21-1‧‧‧組
22‧‧‧開關
23‧‧‧鎖存器
24‧‧‧反相器
25‧‧‧電晶體
26‧‧‧佈線
30‧‧‧驅動電路
31‧‧‧電路
32‧‧‧電路
33‧‧‧開關
34‧‧‧LUT
35‧‧‧正反器
36‧‧‧組態記憶體
37‧‧‧輸入端子
38‧‧‧開關
40‧‧‧PLE
41‧‧‧AND電路
42‧‧‧多工器
43‧‧‧組態記憶體
50‧‧‧PLD
51‧‧‧列
51-1‧‧‧列
51-2‧‧‧列
51-3‧‧‧列
52‧‧‧佈線
53‧‧‧佈線
53-1‧‧‧佈線
53-2‧‧‧佈線
53-3‧‧‧佈線
54‧‧‧佈線
54-1‧‧‧佈線
54-2‧‧‧佈線
54-3‧‧‧佈線
55‧‧‧佈線
55-1‧‧‧佈線
55-2‧‧‧佈線
55-3‧‧‧佈線
56‧‧‧佈線
57‧‧‧佈線
58‧‧‧佈線
59‧‧‧佈線
59-1‧‧‧佈線
59-2‧‧‧佈線
59-3‧‧‧佈線
60‧‧‧開關電路
61‧‧‧IO
62‧‧‧列
63‧‧‧佈線
64‧‧‧佈線
65‧‧‧佈線
66‧‧‧佈線
67‧‧‧佈線
70‧‧‧邏輯陣列
72‧‧‧PLL
73‧‧‧RAM
74‧‧‧乘法器
75‧‧‧佈線資源
81‧‧‧多工器
82‧‧‧多工器
83‧‧‧多工器
84‧‧‧多工器
85‧‧‧多工器
86‧‧‧多工器
87‧‧‧多工器
91‧‧‧多工器
92‧‧‧多工器
93‧‧‧多工器
94‧‧‧OR電路
350‧‧‧插板
351‧‧‧晶片
352‧‧‧端子
353‧‧‧模鑄樹脂
400‧‧‧半導體基板
401‧‧‧元件分離絕緣膜
402‧‧‧雜質區域
403‧‧‧雜質區域
404‧‧‧閘極電極
405‧‧‧閘極絕緣膜
409‧‧‧絕緣膜
410‧‧‧佈線
411‧‧‧佈線
412‧‧‧佈線
415‧‧‧佈線
416‧‧‧佈線
417‧‧‧佈線
420‧‧‧絕緣膜
421‧‧‧佈線
430‧‧‧半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極電極
435‧‧‧導電膜
440‧‧‧絕緣膜
441‧‧‧絕緣膜
442‧‧‧絕緣膜
443‧‧‧導電膜
800‧‧‧面板
801‧‧‧印刷線路板
802‧‧‧封裝
803‧‧‧FPC
804‧‧‧電池
900‧‧‧系統
901‧‧‧組件
902‧‧‧指令部
903‧‧‧電源線
904‧‧‧負載
905‧‧‧開關
906‧‧‧感測器電路
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
在圖式中： 圖1A和圖1B是開關電路的結構例；圖2是開關電路的結構例；圖3是開關電路的結構例；圖4是驅動電路的結構例；圖5是可程式邏輯裝置的結構例；圖6是時序圖；圖7是鎖存器的結構例；圖8A和圖8B是可程式邏輯裝置的結構例；圖9A至圖9C是示出PLD的結構的圖；圖10是示出開關電路的結構的圖；圖11是示出PLD的結構的圖；圖12是PLD的俯視圖；圖13A至圖13C是示出LUT的結構的圖；圖14是單元的剖面圖；圖15A至圖15F是電子裝置的圖；圖16A和圖16B示出晶片和模組；圖17是系統的圖。
以下，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為 僅侷限在以下所示的實施方式所記載的內容中。
注意，在本發明的一個方式的可程式邏輯裝置的範疇內包括使用半導體元件的各種半導體積體電路，諸如微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位訊號處理器)、微控制器等。另外，在本發明的一個方式的半導體裝置的範疇內包括使用上述半導體積體電路的RF標籤、半導體顯示裝置等各種裝置。在半導體顯示裝置的範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件(OLED)為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(場致發射顯示器：Field Emission Display)等以及在驅動電路中具有半導體元件的其他半導體顯示裝置。
〈開關電路的結構例〉
首先，說明根據本發明的一個方式的半導體裝置所包括的開關電路的結構例子。
圖1A示出開關電路10的結構。開關電路10包括表示為佈線14-1至佈線14-n(n為2以上的自然數)的多個佈線14及佈線15。開關電路10還包括至少具有開關11、開關12及開關13的多個電路20。圖1A示出開關電路10包括表示為電路20-1至電路20-n的多個電路20的情況。
多個佈線14分別對應於多個電路20。圖1A示出佈線14-i(i為n以下的自然數)對應於電路20-i的情況。
而且，佈線14之一藉由對應的電路20所包括的開關11電連接於電路20內的節點FD。就是說，開關11具有控制將佈線14所具有的電位供應到節點FD的功能。另外，開關12根據節點FD的電位選擇導通狀態或非導通狀態。在佈線14與佈線15之間開關13與開關12串聯電連接。
注意，在本說明書中，連接是指電連接，相當於能夠供應或傳送電流、電壓或電位的狀態。因此，連接狀態不一定是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻元件、二極體、電晶體等電路元件電連接的狀態。
施加到佈線14的信號根據期間而不同。在第一期間中，對佈線14施加具有組態資料的信號的電位，由此對開關電路10寫入組態資料。另外，在第二期間中，對佈線14施加從可程式邏輯元件(PLE)輸出的信號的電位，由此決定多個佈線14與佈線15之間的連接結構。
明確而言，在圖1A所示的電路中，在上述第一期間中，對佈線14施加具有組態資料的信號的電位，並且在開關11處於導通狀態(On)時上述電位藉由開關11供應到節點FD。接著，在開關11處於非導通狀態(Off)時，施加到節點FD的電位被保持。開關12根據反映了 組態資料的節點FD的電位選擇導通狀態或非導通狀態。
由於開關13與開關12串聯電連接，開關13及開關12具有控制佈線14與佈線15之間的電連接的功能。明確而言，在開關12及開關13處於導通狀態時，佈線14與佈線15電連接。此外，在開關12和開關13中的至少一個處於非導通狀態時，佈線14與佈線15電分離。
另外，在圖1A所示的電路中，在上述第二期間中，對佈線14施加從可程式邏輯元件(PLE)輸出的信號的電位，並且在開關13處於導通狀態時，根據開關12處於導通狀態或非導通狀態而決定佈線14與佈線15電連接還是電分離。就是說，根據對開關電路10的各電路20寫入的組態資料而決定多個佈線14與佈線15之間的連接結構。
此外，佈線15電連接於PLE及I/O元件(IO)的輸入端子。IO具有介面的功能，即具有控制可程式邏輯裝置(PLD)的從外部到PLE的信號的輸入或者從PLE到PLD的外部的信號的輸出。根據組態資料而決定多個佈線14與佈線15之間的連接結構意味著根據組態資料而決定多個PLE或IO的輸出端子與一個PLE或IO的輸入端子之間的連接結構。
注意，在本說明書中，輸入端子是指被供應輸入信號的佈線等的節點，藉由該節點輸入信號的電位、電壓、電流等被施加到電路。因此，可以將電連接到輸入端子的佈線也看作輸入端子的一部分。另外，在本說明書 中，輸出端子是指被供應輸出信號的佈線等的節點，藉由該節點輸出信號的電位、電壓、電流等從電路輸出。因此，可以將電連接到輸出端子的佈線也看作輸出端子的一部分。
在本發明的一個方式中，根據上述一個開關電路10可以控制多個PLE或多個IO與一個PLE或IO之間的電連接結構。而且，藉由在開關電路10中使開關11處於非導通狀態來可以保持上述連接結構，由此開關電路10可以用作組態記憶體。因此，藉由將開關電路10用於佈線資源，可以將佈線資源所包括的電晶體等元件的數量抑制為少，由此可以抑制PLD的電路規模增大並將其面積抑制為小。
接著，說明根據本發明的一個方式的半導體裝置所包括的開關電路的其他結構例。
圖1B示出開關電路10的結構。圖1B示出能夠利用多上下文方式實現動態重組態(Dynamic Reconfiguration)的開關電路10的一個例子。
圖1B所示的開關電路10的結構與圖1A所示的開關電路10的結構相同之處在於：都包括表示為佈線14-1至佈線14-n(n為2以上的自然數)的多個佈線14和佈線15。另外，圖1B所示的開關電路10的結構與圖1A所示的開關電路10的結構相同之處在於：都包括多個至少具有開關11、開關12及開關13的電路20。但是，圖1B所示的開關電路10的結構與圖1A所示的開關電路10 的結構不同之處在於：在圖1B所示的開關電路10中，兩個以上的電路20對應於被任意選擇的一個佈線14。
明確而言，圖1B所示的開關電路10包括n×m(m為2以上的自然數)個電路20。m個電路20連接於一個佈線14。此外，n×m個電路20包括m個由連接於不同的佈線14的n個電路20構成的組21。在圖1B中，表示為組21-1至組21-m的m個組21設置在開關電路10中。在n×m個電路20的組21的每一個中開關13的工作被控制。
在圖1B中，將連接於佈線14-i且包括在組21-j(j為m以下的自然數)中的電路20表示為電路20-ji。
在圖1B所示的開關電路10中，對組21的每一個中的電路20寫入組態資料。明確而言，在一個組21所包括的多個電路20中，使開關11處於導通狀態而藉由開關11對節點FD供應具有組態資料的信號的電位。而且，在該一個組21所包括的多個電路20中，使開關11處於非導通狀態，而保持節點FD的電位。接著，藉由依次反復相同工作，在其他組21所包括的多個電路20中也可以對所有電路20寫入組態資料。
此外，在圖1B所示的開關電路10中，選擇多個組21中的一個，而根據保存在被選擇的組21所包括的多個電路20中的組態資料可以決定多個佈線14與佈線15之間的連接結構。當改變多個佈線14與佈線15之間的連接結構時，在開關電路10中選擇多個組21中的另一 個，而根據保存在被選擇的組21所包括的多個電路20中的組態資料決定多個佈線14與佈線15之間的連接結構，即可。
與圖1A所示的開關電路10同樣，圖1B所示的開關電路10具有控制多個PLE或多個IO與一個PLE或IO之間的電連接結構的功能以及保持該連接結構的組態記憶體的功能。因此，藉由將圖1B所示的開關電路10用於佈線資源，可以將佈線資源所包括的電晶體等元件的數量抑制為少，由此可以抑制PLD的電路規模增大並將其面積抑制為小。
另外，在圖1B所示的開關電路10中，組21的每一個保存多個組態資料，並且藉由選擇組21可以自由地選擇組態資料。因此，可以在使一個根據組態資料決定電路結構的PLD工作的時間內，重寫其他組態資料。
另外，在上述專利文獻1中，為了在多上下文方式中切換組態資料，需要從DRAM讀出組態資料，該組態資料的讀出需要使用感測放大器。在使用圖1B所示的開關電路10的根據本發明的一個方式的PLD中，不需要在切換電路結構時使用感測放大器從DRAM等讀出組態資料。由此，可以縮短電路結構的切換所需要的時間，從而可以高速地進行可程式邏輯裝置中的邏輯電路的重組態。
另外，在圖1A及圖1B所示的開關電路10中，佈線14具有將包括組態資料的信號的電位供應到電 路20的功能以及將從PLE輸出的信號的電位供應到電路20的功能。因此，與具有將包括組態資料的信號的電位供應到電路20的功能的佈線以及具有將從PLE輸出的信號的電位供應到電路20的功能的佈線連接於電路20的結構相比，可以抑制設置在開關電路10中的佈線的數量。由此，藉由使用圖1A及圖1B所示的開關電路10，可以實現佈線資源的小型化，並能夠實現即使電路規模增大也可以將佈局的面積抑制為小的可程式邏輯裝置。此外，藉由實現佈線資源的小型化，可以實現半導體裝置的小型化。
〈開關電路的具體結構例〉
接著，說明圖1A所示的開關電路10的具體結構的一個例子。圖2所示的開關電路10包括表示為佈線14-1至佈線14-n的多個佈線14、佈線15、佈線17及佈線18。再者，圖2所示的開關電路10包括表示為電路20-1至電路20-n的多個電路20。各電路20至少包括用作開關11的電晶體11t、用作開關12的電晶體12t、用作開關13的電晶體13t及電容元件16。
明確而言，在電路20-i中，電晶體11t的閘極與佈線17電連接。另外，電晶體11t的源極和汲極中的一方與佈線14-i電連接，源極和汲極中的另一方與電晶體12t的閘極電連接。電晶體12t的源極和汲極中的一方與佈線14-i電連接，源極和汲極中的另一方與電晶體 13t的源極和汲極中的一方電連接。電晶體13t的源極和汲極中的另一方與佈線15電連接。電晶體13t的閘極與佈線18電連接。
注意，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜電連接的源極電極。與此同樣，電晶體的汲極是指用作活性層的半導體膜的一部分的汲極區或與上述半導體膜電連接的汲極電極。另外，閘極是指閘極電極。
此外，電晶體所具有的源極和汲極的名稱根據電晶體的通道型及施加到各端子的電位的高低互相調換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，雖然有時為了方便起見假設源極和汲極被固定而說明電晶體的連接關係，但是在實際上根據上述電位的關係調換源極和汲極的名稱。
電路20根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
再者，在圖2所示的開關電路10中示出在佈線15中設置有控制佈線15與被施加規定的電位的佈線19之間的電連接的開關22的情況。圖2示出作為開關22使用一個電晶體的情況。開關22根據信號INIT進行導通狀態或非導通狀態的選擇(切換操作)。明確而言，在開關 22處於導通狀態時，佈線19的電位被施加到佈線15，在開關22處於非導通狀態時，佈線19的電位不被施加到佈線15。
藉由使開關22成為導通狀態，可以使佈線15的電位初始化，以便具有規定的位準。另外，在關斷PLD的電源之後，佈線15或佈線14的電位容易地成為不定狀態。此外，根據組態記憶體所具有的記憶元件的結構，在關斷PLD的電源之後，有時組態資料消失。在此情況下，當開啟PLD的電源時，藉由開關電路10佈線15與多個佈線14成為導通狀態，當佈線15與多個佈線14的電位不同時，有時大量的電流流過這些佈線。但是，如上所述，藉由使佈線15的電位初始化，可以防止大量的電流在佈線15與多個佈線14之間流動。由此，可以防止PLD的損壞。
另外，在剛開啟PLD的電源之後，有時PLE的輸入端子成為高位準與低位準之間的中間電位。當中間電位被施加到PLE的輸入端子時，在PLE所具有的CMOS電路中容易產生貫通電流。但是，如上所述，可以使佈線15的電位初始化，所以可以防止在剛開啟電源之後輸入端子成為中間電位，因此，可以防止產生上述貫通電流。
另外，鎖存器也可以電連接於佈線15。在圖2中示出除了用來進行初始化的開關22之外鎖存器23也電連接於佈線15的情況。鎖存器23具有將電連接到PLE 的輸入端子的佈線15的電位保持為高位準和低位準中的任一個的功能。藉由將鎖存器23與佈線15電連接，可以在開啟PLD的電源之後將佈線15的電位保持為高位準和低位準中的任一個，所以可以防止由於中間的電位被施加到佈線15導致在其輸入端子連接到佈線15的PLE中產生貫通電流。
接著，對圖1B所示的開關電路10的具體結構的一個例子進行說明。圖3所示的開關電路10包括表示為佈線14-1至佈線14-n的多個佈線14、佈線15、表示為佈線17-1至佈線17-m的多個佈線17以及表示為佈線18-1至佈線18-m的多個佈線18。再者，圖3所示的開關電路10包括m×n個電路20。各電路20至少包括用作開關11的電晶體11t、用作開關12的電晶體12t、用作開關13的電晶體13t及電容元件16。
而且，m×n個電路20包括m個由連接於佈線17-j及佈線18-j的n個電路20構成的組21。在圖3中，m個組21表示為組21-1至組21-m。
明確而言，在電路20-ji中，電晶體11t的閘極與佈線17-j電連接。另外，電晶體11t的源極和汲極中的一方與佈線14-i電連接，源極和汲極中的另一方與電晶體12t的閘極電連接。電晶體12t的源極和汲極中的一方與佈線14-i電連接，源極和汲極中的另一方與電晶體13t的源極和汲極中的一方電連接。電晶體13t的源極和汲極中的另一方與佈線15電連接。電晶體13t的閘極與 佈線18-j電連接。
電路20根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
再者，與圖2所示的開關電路10同樣，在圖3所示的開關電路10中示出在佈線15中設置有控制佈線15與被施加規定的電位的佈線19之間的電連接的開關22的情況。另外，圖3示出鎖存器23電連接於佈線15的情況。鎖存器23具有將電連接到PLE的輸入端子的佈線15的電位保持為高位準和低位準中的任一個的功能。
另外，在圖2及圖3所示的開關電路10中，因為電晶體11t具有保持節點FD的電位的功能，所以較佳為關態電流(off-state current)顯著小的電晶體。在其能帶間隙寬於矽的能帶間隙且其本質載子密度低於矽的本質載子密度的半，導體膜中形成通道形成區的電晶體的關態電流顯著小，所以較佳為將其用作電晶體11t。作為這種半導體，例如可以舉出具有矽的能帶間隙的2倍以上的能帶間隙較大的氧化物半導體、氮化鎵等。具有上述半導體的電晶體與一般的使用矽或鍺等半導體形成的電晶體相比，可以使關態電流極低。因此，藉由使用具有上述結構的電晶體11t，可以防止保持在節點FD的電荷洩漏。
另外，在圖2及圖3所示的開關電路10中，因為當電路20中的開關11處於非導通狀態時節點FD成為浮動狀態而節點FD與其他電極或佈線之間的絕緣性變極高，所以可以期待以下所述的升壓效果。即，在電路 20中，當節點FD處於浮動狀態時，隨著佈線14的電位從低位準變為高位準，藉由形成在用作開關12的電晶體的源極與閘極之間的電容Cgs，節點FD的電位上升。並且，該節點FD的電位的上升幅度根據輸入到該電晶體的閘極的組態資料的邏輯位準不同。明確而言，在輸入到電路20的組態資料為“0”的情況下，該電晶體處於弱反轉模式，所以有助於節點FD的電位上升的電容Cgs包括閘極電極的電位，即不依賴於節點FD的電位的電容Cos。明確而言，電容Cos包括形成在閘極電極與源極區重疊的區域的重疊電容、形成在閘極電極與源極電極之間的寄生電容等。另一方面，在寫入到電路20的組態資料為“1”的情況下，該電晶體處於強反轉模式，所以有助於節點FD的電位上升的電容Cgs除了上述電容Cos之外，還包括形成在通道形成區與閘極電極之間的電容Cox的一部分。因此，在組態資料為“1”的情況下，有助於節點FD的電位上升的電容Cgs大於組態資料為“0”的情況下的電容Cgs。因此，在電路20中，與組態資料為“0”的情況相比，在組態資料為“1”的情況下，可以獲得升壓效果，即隨著佈線14的電位的變化，進一步提高節點FD的電位。因此，即使在組態資料為“1”的情況下，與具有輸入到佈線14的組態資料的信號的電位相比，節點FD的電位低出相當於開關11所包括的電晶體的臨界電壓的值，也可以藉由升壓效果使節點FD的電位上升，所以可以確保用作開關12的電晶體的導通狀態，由此可以提高電路20的開關速 度。此外，在組態資料為“0”的情況下，可以確保用作開關12的該電晶體的非導通狀態。
〈驅動電路的結構例〉
接著，在圖4中，作為一個例子示出控制對佈線14供應具有組態資料的信號的驅動電路30的結構。圖4所示的驅動電路30包括：控制具有組態資料的信號Sig的取樣的時序的移位暫存器等電路31；根據由電路31決定的時序進行上述信號的取樣的電路32；以及分別控制對佈線14-1至佈線14-n供應被取樣的上述信號的多個開關33。在圖4中示出作為開關33使用根據信號WE處於高阻抗狀態的三態緩衝器的情況。
明確而言，在圖4中，在信號WE的電位為高位準時，開關33將具有與輸入到輸入端子的信號相同的邏輯值的信號施加到佈線14-1至佈線14-n。此外，在信號WE的電位為低位準時，開關33處於高阻抗狀態，而輸入到輸入端子的信號不被施加到佈線14-1至佈線14-n。
〈PLE的結構例1〉
圖5示出PLE40的一個方式。圖5所示的PLE40包括LUT(查找表)34、正反器35、組態記憶體36。組態記憶體36具有儲存從記憶體元件發送的組態資料的功能。根據儲存在組態記憶體36中的組態資料，使由 LUT34決定的邏輯運算不同。並且，當根據組態資料確定在LUT34中進行的邏輯運算時，LUT34輸出對應於施加到輸入端子37的多個輸入信號的輸出信號。正反器35保持從LUT34輸出的信號，並且，與時脈信號CK同步地輸出對應於該信號的輸出信號。
開關38具有控制將從正反器35輸出的信號供應到佈線14的功能。在圖5中示出作為開關38使用根據信號EN處於高阻抗狀態的三態緩衝器的情況。
明確而言，在圖5中，在信號EN的電位為高位準時，開關38將具有與輸入到輸入端子的信號相同的邏輯值的信號施加到佈線14。此外，在信號EN的電位為低位準時，開關38處於高阻抗狀態，而輸入到輸入端子的信號不被施加到佈線14。
另外，也可以採用如下結構：PLE40還具有多工器電路，藉由該多工器電路選擇來自LUT34的輸出信號是否經過正反器35。
此外，也可以採用藉由組態資料來定義正反器35的種類的結構。明確而言，也可以採用如下結構：藉由組態資料，正反器35具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個功能。
〈開關電路的工作例子〉
下面，參照圖6所示的時序圖對圖3所示的開關電路10的工作的一個例子進行說明。圖6所示的時序圖還示 出：在圖4所示的驅動電路30中控制開關33的工作的信號WE，在圖5所示的PLE40中控制正反器35的輸出信號的輸出的時脈信號CK以及控制開關38的工作的信號EN。另外，圖6所示的時序圖例示出電晶體11t至電晶體13t為n通道型的情況。另外，對佈線19施加低位準的電位VSS。
首先，說明在開啟PLD的電源之後的時刻T1至時刻T2中進行的佈線15的電位的初始化。
在時刻T1至時刻T2中，對用於開關22的電晶體的閘極輸入具有高位準的電位的信號INIT而開關22處於開啟狀態。因此，佈線19的電位VSS藉由開關22施加到佈線15。
藉由對佈線15施加電位VSS，即使開啟PLD的電源之後佈線15的電位處於不定狀態，也可以使佈線15的電位初始化。因此，電連接於佈線15的PLE的輸入端子的電位不處於不定狀態，從而在該PLE所包括的CMOS電路中可以防止產生貫通電流。由此，可以防止PLD的損壞。另外，藉由在開啟PLD的電源的同時將信號INIT的電位設定為高位準，可以縮短佈線15的電位處於不定狀態的期間。
另外，在時刻T1至時刻T2中，對佈線18-1至佈線18-m施加低位準的電位。藉由採用上述結構，可以使佈線15與多個佈線14電分離。再者，在時刻T1至時刻T2中，信號EN的電位處於低位準，信號WE的電 位處於高位準，低位準電位，明確而言與佈線19相同的電位VSS，從驅動電路30施加到佈線14-1至佈線14-n。藉由採用上述結構，可以使佈線15的電位的位準大致與多個佈線14相同。因此，可以防止在開啟PLD的電源之後大量的電流在佈線15與多個佈線14之間流動。由此，可以防止PLD的損壞。
在佈線15的電位的初始化結束的時刻T3之後，信號INIT的電位維持低位準而開關22處於非導通狀態。
接著，說明在時刻T3至時刻T5中進行的組態資料的寫入。在上述期間中，信號EN的電位成為低位準電位而停止將信號從PLE40供應到佈線14。此外，由於在上述期間中信號WE的電位成為高位準電位，所以具有組態資料的信號從驅動電路30供應到佈線14。此外，對所有佈線18施加低位準電位。
首先，在時刻T3至時刻T4中，對佈線17-1施加高位準電位，對佈線17-1以外的包括佈線17-m的所有佈線17施加低位準電位。另外，對佈線14-1施加低位準電位，對佈線14-n施加高位準電位。藉由進行上述工作，對連接於佈線17-1和佈線14-1或佈線14-n的電路20-11及電路20-1n寫入組態資料。明確而言，在電路20-11中，藉由對節點FD施加低位準電位可以儲存對應於“0”的邏輯值的組態資料。此外，在電路20-1n中，藉由對節點FD施加高位準電位可以儲存對應於“1”的邏輯值的 組態資料。
接著，在時刻T4至時刻T5中，對包括佈線17-1的佈線17-m以外的所有佈線17施加低位準電位，對佈線17-m施加高位準電位，對佈線14-1施加高位準電位，對佈線14-n施加低位準電位。藉由進行上述工作，對連接於佈線17-m和佈線14-1或佈線14-n的電路20-m1及電路20-mn寫入組態資料。明確而言，在電路20-m1中，藉由對節點FD施加高位準電位可以儲存對應於“1”的邏輯值的組態資料。此外，在電路20-mn中，藉由對節點FD施加低位準電位可以儲存對應於“0”的邏輯值的組態資料。
注意，雖然在圖6所示的時序圖中只示出對電路20-11、電路20-1n、電路20-m1、電路20-mn寫入組態資料，但是也可以同樣地對上述以外的電路20寫入組態資料。但是，在多個組21中，儲存組態資料的組21只有一個。
接著，說明在時刻T6至時刻T8中進行的電路結構的切換。在上述期間中，信號EN的電位成為高位準電位而將信號從PLE40供應到佈線14。此外，由於在上述期間中信號WE的電位成為低位準電位，所以停止具有組態資料的信號從驅動電路30供應到佈線14。
首先，在時刻T6至時刻T7中，對所有佈線17施加低位準電位。接著，對佈線18-1施加高位準電位，對佈線18-1以外的包括佈線18-m的所有佈線18施 加低位準電位。藉由進行上述工作，根據連接於佈線18-1的電路20-11至電路20-1n而決定佈線14-1至佈線14-n與佈線15之間的連接結構。明確而言，由於在電路20-11至電路20-1n中的電路20-1n中儲存有對應於“1”的邏輯值的組態資料，所以佈線14-n與佈線15藉由電路20-1n電連接。
此外，在時刻T7至時刻T8中，對所有佈線17施加低位準電位。接著，對佈線18-m以外的包括佈線18-1的所有佈線18施加低位準電位，對佈線18-m施加高位準電位。藉由進行上述工作，根據連接於佈線18-m的電路20-m1至電路20-mn而決定佈線14-1至佈線14-n與佈線15之間的連接結構。明確而言，由於在電路20-m1至電路20-mn中的電路20-m1中儲存有對應於“1”的邏輯值的組態資料，所以佈線14-1與佈線15藉由電路20-m1電連接。
接著，說明在時刻T8至時刻T9中進行的組態資料的重寫。在上述期間中，信號EN的電位成為低位準電位而停止將信號從PLE40供應到佈線14。此外，由於在上述期間中信號WE的電位成為高位準電位，所以具有組態資料的信號從驅動電路30供應到佈線14。此外，對所有佈線18施加低位準電位。
明確地說，在時刻T8至時刻T9中，對佈線17-1施加高位準電位，對佈線17-1以外的包括佈線17-m的所有佈線17施加低位準電位。另外，對佈線14-1施加 高位準電位，對佈線14-n施加低位準電位。藉由進行上述工作，對連接於佈線17-1和佈線14-1或佈線14-n的電路20-11及電路20-1n寫入組態資料。明確而言，在電路20-11中，藉由對節點FD施加高位準電位可以儲存對應於“1”的邏輯值的組態資料。此外，在電路20-1n中，藉由對節點FD施加低位準電位可以儲存對應於“0”的邏輯值的組態資料。
此外，因為在時刻T8至時刻T9中對所有佈線18施加低位準電位，所以由鎖存器23保持在時刻T8之前施加到佈線15的信號的邏輯值。明確而言，在圖5所示的PLE40中，在時刻T8之前的出現時脈信號CK的上升邊的時刻A中從正反器35輸出且藉由佈線14-1及電路20-m1施加到佈線15的信號保持在鎖存器23中。注意，較佳為將時刻T8設定為如下程度：在出現時脈信號CK的上述上升邊之後PLE40的輸出信號被確定，而可以確保充分的時間以使上述輸出信號的邏輯值能夠被儲存在鎖存器23中。
因此，由於施加到佈線15的信號的邏輯值保持在鎖存器23中，所以電路20-11及電路20-1n中的組態資料的重寫不阻礙PLD的工作。
另外，藉由將時刻T9設定為時刻A之後時脈信號CK的2週期後的出現上升邊的時刻B之前的時刻，能夠重寫組態資料而不停止PLD的工作。明確而言，較佳為將時刻T9設定為如下程度：在時刻T9之後能夠確保 充分的設定時間，以使PLE40的輸出信號(與時刻T8之後的時脈信號CK的上升邊同步地從PLE40的正反器35輸出的信號)藉由佈線14-1至佈線14-n及電路20-11至電路20-mn施加到佈線15，且從佈線15輸入到PLE的上述信號在時刻B中儲存在正反器35中。
此外，在對開關電路10寫入組態資料的速度不充分高時，將時刻T8至時刻T9中的時脈信號CK的週期設定為比時刻T8至時刻T9以外的期間中的時脈信號CK的週期更長，即可。藉由採用上述結構，可以確保較長的寫入時間而在時刻T8至時刻T9中結束組態資料的寫入。另外，PLD的關鍵路徑(critical path)所包括的開關電路的被要求的寫入時間與其他開關電路不同。在此情況下，也可以根據被要求的寫入時間使時脈信號CK的週期不同。
注意，雖然在圖6中示出在開啟電源之後使佈線15的電位初始化的結構，但是也可以除了使佈線15的電位初始化之外還可以使電路20內的節點FD的電位初始化。節點FD的電位既可以按順序使每個電路20初始化，又可以在所有電路20中同時使節點FD的電位初始化。
〈鎖存器的結構例〉
接下來，圖7示出鎖存器23的結構的一個例子。圖7所示的鎖存器23包括反相器24及p通道型電晶體25。 反相器24的輸入端子與佈線15電連接，反相器24的輸出端子與電晶體25的閘極電連接。電晶體25的源極和汲極中的一方與被施加比佈線19的電位高的電位的佈線26電連接，源極和汲極中的另一方與佈線15電連接。
在本發明的一個方式中，藉由將具有上述結構的鎖存器23與佈線15電連接，可以在開啟PLD的電源之後將佈線15的電位保持為高位準和低位準中的任一個，所以可以防止由於中間的電位施加到佈線15導致在其輸入端子連接到佈線15的PLE中產生貫通電流。
〈PLE的結構例2〉
接著，圖8A示出PLE40的另一個方式。圖8A所示的PLE40具有對圖5所示的PLE40附加AND電路41的結構。AND電路41被供應有來自正反器35的信號作為正邏輯的輸入，還被供應有用來使佈線15的電位初始化的信號INIT作為負邏輯的輸入。藉由採用上述結構，當根據信號INIT使圖7所示的佈線15的電位初始化時，可以將來自PLE40的輸出信號設定為與圖7所示的佈線19相同的電位。因此，可以防止大量的電流在被供應有來自PLE40的輸出信號的多個佈線14與佈線15之間流動。由此，可以防止PLD的損壞。
此外，圖8B示出PLE40的另一個方式。圖8B所示的PLE40具有對圖5所示的PLE40附加多工器42和組態記憶體43的結構。在圖8B中，來自LUT34的輸 出信號和來自正反器35的輸出信號被輸入到多工器42。並且，多工器42具有根據儲存在組態記憶體43中的組態資料而選擇且輸出上述兩個輸出信號中的任一個的功能。來自多工器42的輸出信號藉由開關38被施加到佈線14。
〈半導體膜〉
另外，藉由減少用作電子給體(施體)的水分或氫等雜質且減少氧缺損來實現高度純化的氧化物半導體(purified Oxide Semiconductor)是i型(本質半導體)或無限趨近於i型。因此，在實現高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流顯著小且可靠性高。
明確而言，根據各種實驗可以證明在實現高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流低。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極和汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知：根據通道寬度而被規格化的電晶體的關態電流為100zA/μm以下。此外，藉由使用如下電路來測量關態電流：在該電路中將電容元件與電晶體連接且由該電晶體控制流入到電容元件或從電容元件流出的電荷。在該測量時，將實現高度純化的氧化物半導體膜用於 上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移測量該電晶體的關態電流。其結果，可知：當電晶體的源極電極和汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將實現高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流顯著小。
此外，在沒有特別的說明的情況下，在n通道電晶體中，本說明書所述的關態電流是指如下電流，即：在汲極的電位高於源極及閘極的電位的狀態下，當以源極的電位為基準時的閘極的電位為0以下時，流過源極和汲極之間的電流。或者，在p通道電晶體中，本說明書所述的關態電流是指如下電流，即：在汲極的電位低於源極及閘極的電位的狀態下，當以源極的電位為基準時的閘極的電位為0以上時，流過源極和汲極之間的電流。
另外，在作為半導體膜使用氧化物半導體膜的情況下，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以 藉由濺射法或濕處理製造電特性優良的電晶體，並具有量產性高等的優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦；氧化鎵；氧化錫；氧化鋅；In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
另外，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻充分高而能夠充分地降低關態電流且移動率也高。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或該組成附近的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成附近的氧化物。
例如，In-Sn-Zn類氧化物比較容易得到高移動率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高移動率。
以下說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而整個膜具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，而大部分的結晶部的尺寸為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，詳細說明CAAC-OS膜。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的影像中，不能明確地觀察到結晶部與結晶部之間的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子移動率的降低。
由利用TEM所得到的大致平行於樣本面的方向上的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
在本說明書中，“平行”是指在從-10°以上且10°以下的範圍中兩個直線形成的角度，因此也包括-5°以 上且5°以下的角度的情況。另外，“垂直”是指在80°以上且100°以下的範圍中兩個直線形成的角度，因此也包括85°以上且95°以下的角度的情況。
另一方面，由利用TEM所得到的大致垂直於樣本面的方向上的CAAC-OS膜的影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間沒有金屬原子的排列的有序度。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為31°附近時出現峰值。由於該峰值歸於InGaZnO4結晶的(009)面，所以可以確認到CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的被形成面或頂面的方向上配向。
另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近時出現峰值。該峰值歸於InGaZnO4結晶的(110)面。在此，在將2θ固定為56°附近的狀態下，在以樣本面的法線向量為軸(φ軸)旋轉樣本的同時進行分析(φ掃描)。在該樣本是InGaZnO4的單晶氧化物半導體膜的情況下出現六個峰值，該六個峰值歸於相等於 (110)面的結晶面。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能明確地觀察到峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸在平行於被形成面或頂面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於平行於結晶的ab面的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，在藉由蝕刻等改變CAAC-OS膜的形狀的情況下，有時結晶的c軸未必平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度未必均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂面近旁產生的結晶生長形成的情況下，有時頂面附近的晶化度高於被形成面附近。另外，在對CAAC-OS膜添加雜質時，被添加雜質的區域的晶化度變化，而CAAC-OS膜的晶化度根據區域變化。
注意，在藉由out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜的情況下，除了2θ為31°附近的峰值之外，有時還觀察到2θ為36°附近的峰值。2θ為36°附近的峰值示出不具有c軸配向性的結晶包括在 CAAC-OS膜的一部分中。較佳的是，在CAAC-OS膜中2θ的峰值出現於31°附近並不出現於36°附近。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如使用多晶的金屬氧化物靶材，且利用濺射法形成。當離子碰撞到該靶材時，有時包含在靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以減少因雜質導致的結晶狀態的破壞。例如，只要降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度，即可。另外，只要降低成膜氣體中的雜質濃度，即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言， 在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比率並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比率設定為30vol.%以上，較佳為100vol.%。
以下，作為靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOx粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn類氧化物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合莫耳數比可以根據所製造的靶材適當地改變。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜 內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步較佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高PLD或半導體裝置的可靠性。
另外，根據用於源極電極及汲極電極的導電材料有時源極電極及汲極電極中的金屬從氧化物半導體膜抽出氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而n型化。
因為被n型化的區域用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間 的接觸電阻。因此，藉由形成n型化的區域，可以增大電晶體的移動率及通態電流(on-state current)，從而可以實現使用電晶體的開關電路的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。
另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成被n型化的區域。作為上述導電材料，例如可以舉出Al、Cr、Cu、Ta、Ti、Mo或W等。
此外，氧化物半導體膜既可以使用一個金屬氧化物膜構成，又可以使用被層疊的多個金屬氧化物膜構成。例如，在依次層疊有第一至第三金屬氧化物膜的半導體膜中，第一金屬氧化物膜及第三金屬氧化物膜是作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一個的氧化物膜，其導帶底能量比第二金屬氧化物膜近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。再者，第二金屬氧化物膜較佳為至少包含銦，以使載子移動率得到提高。
在電晶體包括上述結構的半導體膜的情況下，當對閘極電極施加電壓而電場施加到半導體膜時，通道區形成在半導體膜中的導帶底能量低的第二金屬氧化物 膜中。換言之，藉由在第二金屬氧化物膜與閘極絕緣膜之間設置第三金屬氧化物膜，能夠將通道區形成在與閘極絕緣膜隔離的第二金屬氧化物膜中。
另外，由於第三金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第三金屬氧化物膜之間的介面不容易發生介面散射。因此，在該介面載子的移動不易被妨礙，因此電晶體的場效移動率得到提高。
另外，當在第二金屬氧化物膜與第一金屬氧化物膜之間的介面形成介面能階時，通道區還形成在介面附近的區域，因此電晶體的臨界電壓會發生變動。然而，由於第一金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第一金屬氧化物膜之間的介面不容易形成介面能階。由此，藉由採用上述結構，能夠降低電晶體的臨界電壓等電特性的偏差。
此外，為了防止因雜質存在於金屬氧化物膜之間而在各膜之間的介面形成妨礙載子的移動的介面能階，較佳為層疊多個氧化物半導體膜。這是因為當雜質存在於層疊的金屬氧化物膜之間時，金屬氧化物膜之間的導帶底能量失去連續性，從而在介面附近載子會被俘獲或因再結合而消失。藉由減少各膜之間的雜質，與只是層疊作為主成分至少包含相同一種金屬的多個金屬氧化物膜的情況相比，更容易形成連續結合(在此尤其是指各膜的導帶 底能量連續變化的U型井(U-shaped well)結構的狀態)。
為了形成連續結合，需要使用具備裝載閉鎖室的多室成膜裝置(濺射裝置)以不暴露於大氣的方式連續地層疊各膜。在濺射裝置中的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體從排氣系統倒流到處理室內。
為了獲得高純度本質的氧化物半導體，不僅需要對各處理室進行高真空抽氣，而且濺射氣體的高度純化也是重要的。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，來使所使用的氣體高度純化，能夠盡可能地防止水分等混入氧化物半導體膜。
例如，第一金屬氧化物膜或第三金屬氧化物膜可以為以高於第二金屬氧化物膜的原子數比包含鋁、矽、鈦、鎵、鍺、釔、鋯、錫、鑭、鈰或鉿的氧化物膜。明確而言，第一金屬氧化物膜或第三金屬氧化物膜可以為上述元素的原子數比為第二金屬氧化物膜的1.5倍以上，較佳為2倍以上，更佳為3倍以上的氧化物膜。因為上述元素與氧堅固地鍵合，所以具有抑制在氧化物膜中產生氧缺陷的功能。因此，當採用上述結構時，與第二金屬氧化物膜相比，在第一金屬氧化物膜或第三金屬氧化物膜中更不容易產生氧缺陷。
明確而言，當第二金屬氧化物膜及第一金屬氧化物膜或第三金屬氧化物膜都是In-M-Zn類氧化物時，並且在第一金屬氧化物膜或第三金屬氧化物膜的原子數比為In：M：Zn=x1：y1：z1，第二金屬氧化物膜的原子數比為In：M：Zn=x2：y2：z2的情況下，較佳為以使y1/x1大於y2/x2的方式設定原子數比即可。在此，元素M為與In相比其與氧的鍵合更堅固的金屬元素，例如為Al、Ti、Ga、Y、Zr、Sn、La、Ce、Nd或Hf等。較佳為以使y1/x1為y2/x2的1.5倍以上的方式設定原子數比即可。更佳為以使y1/x1為y2/x2的2倍以上的方式設定原子數比即可。進一步較佳為以y1/x1為y2/x2的3倍以上的方式設定原子數比即可。此時，在第二金屬氧化物膜中，在y2為x2以上的情況下，能夠對電晶體賦予穩定的電特性，因此是較佳的。注意，當y2為x2的3倍以上時，電晶體的場效移動率下降，所以較佳的是y2小於x2的3倍。
此外，將第一金屬氧化物膜及第三金屬氧化物膜的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二金屬氧化物膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，第一金屬氧化物膜至第三金屬氧化物膜有可能為非晶或具有結晶性。注意，當形成通道區的第二金屬氧化物膜具有結晶性時，能夠對電晶體賦予穩定的電特性，因此較佳為第二金屬氧化 物膜具有結晶性。
另外，通道形成區是指電晶體的半導體膜中的重疊於閘極電極且夾在源極電極與汲極電極之間的區域。另外，通道區是指通道形成區中的電流主要流過的區域。
例如，當第一金屬氧化物膜及第三金屬氧化物膜使用利用濺射法形成的In-Ga-Zn類氧化物膜時，第一金屬氧化物膜及第三金屬氧化物膜可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材形成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，壓力為0.4Pa，基板溫度為200℃，DC功率為0.5kW。
另外，當第二金屬氧化物膜為CAAC-OS膜時，第二金屬氧化物膜較佳為使用包含多晶的In-Ga-Zn類氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材形成。成膜條件例如可以為如下：成膜氣體使用30sccm的氬氣體及15sccm的氧氣體，壓力為0.4Pa，基板溫度為300℃，DC功率為0.5kW。
此外，電晶體既可以具有半導體膜的端部傾斜的結構，又可以具有半導體膜的端部為圓形的結構。
此外，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時也可以使接觸於源極電極及汲極電極的區域n型化。藉由採用上述結構，可以增大電晶體的移動率及通態電流，從而可以實現使用電晶體的PLD 或半導體裝置的高速工作。再者，當將包括被層疊的多個金屬氧化物膜半導體膜用於電晶體時，為了增大電晶體的移動率及通態電流並實現PLD或半導體裝置的更高速的工作，被n型化的區域較佳為到達用作通道區的第二金屬氧化物膜。
〈PLD的結構例子〉
接著，對包括上述開關電路10的根據本發明的一個方式的PLD的結構的一個例子進行說明。圖9A例示根據本發明的一個方式的PLD50的結構的一部分。
在圖9A中，將具有多個PLE40的第一列51-1、具有多個PLE40的第二列51-2以及具有多個PLE40的第三列51-3設置在PLD50中。圖9A例示出從圖式的左側依次並聯配置有第一列51-1、第二列51-2及第三列51-3的情況。
另外，在圖9A中，將多個佈線52、多個佈線53、多個佈線54、多個佈線55、多個佈線56、多個佈線57以及多個佈線58設置在PLD50中。
並且，第一列51-1所具有的各PLE40的第一輸出端子分別與多個佈線52中的任一個電連接。第一列51-1所具有的各PLE40的第二輸出端子分別與多個佈線53中的任一個電連接。
另外，第二列51-2所具有的各PLE40的第一輸出端子分別與多個佈線55中的任一個電連接。第二列 51-2所具有的各PLE40的第二輸出端子分別與多個佈線56中的任一個電連接。
另外，第三列51-3所具有的各PLE40的第一輸出端子分別與多個佈線54中的任一個電連接。第三列51-3所具有的各PLE40的第二輸出端子分別與多個佈線58中的任一個電連接。
此外，各PLE40所具有的第一輸出端子的個數和第二輸出端子的個數不一定侷限於一個，既可以任一方為多個，又可以兩者為多個。注意，不管第一輸出端子的個數及第二輸出端子的個數多大，一個輸出端子也必須連接到一個佈線。由此，如果一個列所具有的PLE40的個數為Y(Y是自然數)，則PLD50至少具有連接到第一輸出端子的Y個佈線和連接到第二輸出端子的Y個佈線。
並且，第一列51-1設置在多個佈線52與多個佈線53之間。第二列51-2設置在多個佈線55與多個佈線56之間。第三列51-3設置在多個佈線54與多個佈線58之間。
再者，與第二列51-2所具有的各PLE40的第一輸出端子連接的多個佈線55以橫跨第一列51-1與第二列51-2之間以及第一列51-1與圖9A的圖式中的配置在第一列51-1的左側的PLE40的列(未圖示)之間的方式配置。與第三列51-3所具有的各PLE40的第一輸出端子連接的多個佈線54以橫跨第一列51-1與第二列51-2之 間以及第二列51-2與第三列51-3之間的方式配置。另外，與圖9A的圖式中的配置在第三列51-3的右側的各PLE40(未圖示)的第一輸出端子連接的多個佈線57以橫跨第二列51-2與第三列51-3之間以及第三列51-3與配置在第三列51-3的右側的PLE40的列(未圖示)之間的方式配置。
就是說，當注目到第N列(N是3以上的自然數)時，與上述列所具有的各PLE40的第一輸出端子連接的多個佈線以橫跨第N列與第(N-1)列之間以及第(N-1)列與第(N-2)列之間的方式配置。另外，當N為2時，與第二列所具有的各PLE40的第一輸出端子電連接的多個佈線以橫跨第二列與第一列之間以及第一列與IO之間的方式配置。上述IO具有控制從PLD外部對PLE40的信號的輸入或從PLE40對PLD外部的信號的輸出的作為介面的功能。
此外，在本發明的一個方式中，當注目到第(N-1)列(N是3以上的自然數)時，與上述列所具有的各PLE40的第一輸出端子電連接的多個佈線、與第N列所具有的各PLE40的第一輸出端子電連接的多個佈線以及與第(N-2)列所具有的各PLE40的第二輸出端子電連接的多個佈線藉由包括多個開關電路10的開關電路60電連接到第(N-1)列所具有的各PLE40的多個輸入端子。
明確而言，在圖9A的情況下，例如，與第二 列51-2所具有的各PLE40的第一輸出端子電連接的多個佈線55、與第三列51-3所具有的各PLE40的第一輸出端子電連接的多個佈線54以及與第一列51-1所具有的各PLE40的第二輸出端子電連接的多個佈線53藉由開關電路60電連接到第二列51-2所具有的各PLE40的多個輸入端子。
圖9B是取出圖9A所示的控制多個佈線53、多個佈線54及多個佈線55與第二列51-2所具有的各PLE40的多個輸入端子之間的電連接的開關電路60的電路圖的圖。在圖9B中，多個佈線59分別與第二列51-2所具有的PLE40之一的多個輸入端子電連接。
並且，開關電路60具有多個圖1A和圖1B所示的開關電路10。圖9C示出圖9B所示的開關電路60的更具體的結構例子。如圖9C所示，圖9B所示的開關電路60具有表示為開關電路10-1、開關電路10-2、開關電路10-3的三個開關電路10。
另外，在圖9C中，因為例示出對應於三個佈線59的開關電路60，所以示出開關電路60具有開關電路10-1、開關電路10-2及開關電路10-3的三個開關電路10的情況。開關電路60所具有的開關電路10的個數可以根據PLE40所具有的多個輸入端子的個數來決定。
另外，在圖9B及圖9C中，示出控制多個佈線53、多個佈線54及多個佈線55與多個佈線59的電連接的開關電路60，在圖9A中，控制多個佈線與多個佈線 之間的電連接的其他開關電路60具有與上述結構同樣的結構。
接著，圖10示出圖9C所示的開關電路60的更具體的結構例子。在圖10中，更詳細地示出多個佈線53、多個佈線54及多個佈線55與開關電路60之間的連接關係。如圖10所示，各開關電路10控制多個佈線53、多個佈線54和多個佈線55的每一個與多個佈線59中的一個之間的電連接。
明確而言，在圖10中，例示出作為多個佈線53具有佈線53-1、佈線53-2、佈線53-3，作為多個佈線54具有佈線54-1、佈線54-2、佈線54-3，作為多個佈線55具有佈線55-1、佈線55-2、佈線55-3的情況。另外，在圖10中，例示出作為多個佈線59具有佈線59-1、佈線59-2、佈線59-3的情況。
並且，在圖10中，開關電路10-1控制多個佈線53、多個佈線54和多個佈線55的每一個與佈線59-1之間的電連接。明確而言，開關電路10-1具有根據組態資料選擇多個佈線53、多個佈線54和多個佈線55中的佈線之一，且將所選擇的該佈線之一電連接到佈線59-1的功能。
當將圖1A和圖1B所示的開關電路10用作圖10所示的開關電路10-1時，圖10所示的多個佈線53、多個佈線54及多個佈線55相當於圖1A和圖1B所示的佈線14-1至佈線14-n，圖10所示的佈線59-1相當於圖 1A和圖1B所示的佈線15。
此外，開關電路10-2控制多個佈線53、多個佈線54和多個佈線55的每一個與佈線59-2之間的電連接。明確而言，開關電路10-2具有根據組態資料選擇多個佈線53、多個佈線54和多個佈線55中的佈線之一，且將所選擇的該佈線之一電連接到佈線59-2的功能。
當將圖1A和圖1B所示的開關電路10用作圖10所示的開關電路10-2時，圖10所示的多個佈線53、多個佈線54及多個佈線55相當於圖1A和圖1B所示的佈線14-1至佈線14-n，圖10所示的佈線59-2相當於圖1A和圖1B所示的佈線15。
此外，開關電路10-3控制多個佈線53、多個佈線54和多個佈線55的每一個與佈線59-3之間的電連接。明確而言，開關電路10-3具有根據組態資料選擇多個佈線53、多個佈線54和多個佈線55中的佈線之一，且將所選擇的該佈線之一電連接到佈線59-3的功能。
當將圖1A和圖1B所示的開關電路10用作圖10所示的開關電路10-3時，圖10所示的多個佈線53、多個佈線54及多個佈線55相當於圖1A和圖1B所示的佈線14-1至佈線14-n，圖10所示的佈線59-3相當於圖1A和圖1B所示的佈線15。
如上所述，在本發明的一個方式中，根據組態資料選擇與PLE40的輸出端子電連接的佈線53、佈線54、佈線55等多個佈線中的佈線之一，藉由上述開關電 路10將所選擇的該佈線之一與電連接到PLE40的輸入端子的佈線59等佈線之一電連接。並且，在本發明的一個方式中，藉由將包括具有上述結構的開關電路10的開關電路60和由開關電路60控制電連接的上述各種佈線設置在第一列51-1、第二列51-2、第三列51-3等包括PLE40的列之間，在圖9A所示的PLD50中，可以由開關電路10之一控制第二列51-2所具有的PLE40之一與第二列51-2所具有的PLE40之另一之間的電連接。另外，可以由開關電路10之一控制第一列51-1所具有的PLE40之一與第二列51-2所具有的PLE40之一之間的電連接。此外，可以由開關電路10之一控制第二列51-2所具有的PLE40之一與第三列51-3所具有的PLE40之一之間的電連接。因此，根據圖9A所示的PLE40和開關電路60的配置與具有圖1A或圖1B所示的結構的開關電路10的組合，本發明的一個方式可以在提高PLD50中的設計的自由度的同時將包括在佈線資源中的開關的個數抑制為少。
〈IO與可程式邏輯元件的連接結構〉
接著，對PLD50中的IO與可程式邏輯元件的連接結構進行說明。圖11例示出根據本發明的一個方式的PLD50的一部分。
在圖11中，將具有多個PLE40的列51、具有多個IO61的列62設置在PLD50中。圖11例示出從圖式的左側依次並聯配置有列62及列51的情況。
另外，在圖11中，將多個佈線63、多個佈線64、多個佈線65、多個佈線66以及多個佈線67設置在PLD50中。
並且，列51所具有的各PLE40的第一輸出端子分別與多個佈線63及多個佈線67連接。列51所具有的各PLE40的第二輸出端子分別與多個佈線64連接。列62所具有的各IO61的輸出端子分別與多個佈線66連接。多個佈線65分別與配置在圖11的列51的右側的多個各PLE40(未圖示)所具有的第一輸出端子連接。
另外，各IO61所具有的輸出端子的個數不一定侷限於一個，也可以為多個。注意，即使上述輸出端子為多個，一個輸出端子也必須連接到一個佈線。換言之，如果列62所具有的IO61的個數為Y(Y是自然數)，則PLD50至少具有電連接到上述輸出端子的Y個佈線64。
並且，多個佈線63、多個佈線65、多個佈線66和多個佈線67設置在列62與列51之間。另外，列51設置在多個佈線63與多個佈線64之間。
另外，在圖11中，多個佈線63、多個佈線65及多個佈線66藉由開關電路60與列51所具有的各PLE40的多個輸入端子電連接。此外，在圖11中，多個佈線67藉由開關電路68與列62所具有的各IO61的輸入端子電連接。
並且，開關電路68包括一個具有上述結構的開關電路10。開關電路10所具有的開關電路68具有根 據組態資料選擇多個佈線67中的佈線之一，將所選擇的該佈線之一與各IO61的輸入端子連接的功能。
另外，在圖9A及圖11中，例示出藉由設置在具有PLE40的列之間的多個佈線屬於同一列的PLE40彼此連接的情況。但是，也可以將屬於同一列的PLE40彼此直接連接的佈線設置在PLD50中。
〈PLD的俯視圖〉
圖12示出PLD50的俯視圖的一個例子。
在圖12中，PLD50具有邏輯陣列70、IO61、PLL(phase lock loop：鎖相環)72、RAM73和乘法器74。
邏輯陣列70具有多個PLE40以及包括控制PLE40之間的連接的佈線和開關的佈線資源75。PLL72具有產生時脈信號CK的功能。RAM73具有儲存用於邏輯運算的資料的功能。乘法器74相當於乘法專用的邏輯電路。只要邏輯陣列70具有進行乘法的功能，不一定必須要設置乘法器74。
另外，在圖12中，例示出決定各PLE40的邏輯電路的組態資料在設置在PLD50的外部的記憶體元件中儲存的情況。但是，記憶體元件可以設置在PLD50中。
〈LUT的結構例子〉
在本實施方式中，對PLE40所具有的LUT34的結構例子進行說明。LUT34可以使用多個多工器構成。並且，可以採用組態資料輸入到多個多工器的輸入端子和控制端子中的任一個的結構。
圖13A示出PLE40所具有的LUT34的一個方式。
在圖13A中，LUT34使用七個雙輸入多工器(多工器81、多工器82、多工器83、多工器84、多工器85、多工器86、多工器87)構成。多工器81至多工器84的各輸入端子相當於LUT34的輸入端子M1至M8。
多工器81至多工器84的各控制端子彼此電連接，上述控制端子相當於LUT34的輸入端子IN3。多工器81的輸出端子及多工器82的輸出端子與多工器85的兩個輸入端子電連接，多工器83的輸出端子及多工器84的輸出端子與多工器86的兩個輸入端子電連接。多工器85的控制端子與多工器86的控制端子電連接，上述控制端子相當於LUT34的輸入端子IN2。多工器85的輸出端子及多工器86的輸出端子與多工器87的兩個輸入端子電連接。多工器87的控制端子相當於LUT34的輸入端子IN1。多工器87的輸出端子相當於LUT34的輸出端子OUT。
藉由將對應於儲存在組態記憶體中的組態資料的輸出信號從該組態記憶體輸入到輸入端子M1至輸入端子M8，可以決定由LUT34進行的邏輯運算的種類。
例如，在圖13A的LUT34中，當將對應於儲存在組態記憶體中且具有“0”、“1”、“0”、“1”、“0”、“1”、“1”、“1”的邏輯值的組態資料的輸出信號從該組態記憶體分別輸入到輸入端子M1至輸入端子M8時，可以實現圖13C所示的等效電路的功能。
圖13B示出PLE40所具有的LUT34的其他一個方式。
在圖13B中，LUT34使用三個雙輸入多工器(多工器91、多工器92、多工器93)和雙輸入OR電路94構成。
多工器91的輸出端子及多工器92的輸出端子與多工器93的兩個輸入端子電連接。OR電路94的輸出端子與多工器93的控制端子電連接。多工器93的輸出端子相當於LUT34的輸出端子OUT。
並且，藉由將對應於儲存在組態記憶體中的組態資料的輸出信號從該組態記憶體輸入到多工器91的控制端子A1、輸入端子A2及輸入端子A3、多工器92的控制端子A6、輸入端子A4及輸入端子A5和OR電路94的輸入端子A7及輸入端子A8中的任一個，可以決定由LUT34進行的邏輯運算的種類。
例如，在圖13B的LUT34中，當將對應於儲存在組態記憶體中且具有“0”、“1”、“0”、“0”、“0”的邏輯值的組態資料的輸出信號從該組態記憶體分別輸入到輸入端子A2、輸入端子A4、輸入端子A5、控制端子A6、輸 入端子A8時，可以實現圖13C所示的等效電路的功能。注意，在上述結構中，控制端子A1、輸入端子A3、輸入端子A7分別相當於輸入端子IN1、輸入端子IN2、輸入端子IN3。
注意，雖然圖13A及圖13B示出使用雙輸入多工器構成的LUT34的例子，但是也可以採用使用更多的輸入多工器構成的LUT34。
另外，除了多工器之外，LUT34也可以還具有二極體、電阻元件、邏輯電路、開關中的任一個或全部。作為邏輯電路，可以使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、時脈反相器等。作為開關，例如可以使用類比開關、電晶體等。
另外，雖然示出使用圖13A或圖13B所示的LUT34進行如圖13C所示那樣的三輸入單輸出的邏輯運算的情況，但是不侷限於此。藉由適當地決定LUT34及所輸入的組態資料，可以實現更多的輸入、更多的輸出的邏輯運算。
〈單元的剖面結構的例子〉
在圖14中，作為一個例子示出圖2所示的開關電路10所具有的電晶體11t、電晶體12t及電容元件16的剖面結構。注意，雖然圖14未圖示電晶體13t，但是電晶體13t可以藉由與電晶體12t相同的製程來形成。
另外，在本實施方式中，例示出將在氧化物 半導體膜中具有通道形成區的電晶體11t和電容元件16形成在電晶體12t上的情況，該電晶體12t在單晶矽基板中具有通道形成區。
另外，在電晶體12t及電晶體13t中，也可以將作為非晶、微晶、多晶或單晶的矽或鍺等的半導體膜用於活性層。或者，在電晶體12t及電晶體13t中，也可以將氧化物半導體用於活性層。當在所有的電晶體中將氧化物半導體用於活性層時，電晶體11t也可以不層疊在電晶體12t及電晶體13t上，電晶體11t和電晶體12t及電晶體13t也可以形成在同一個層中。
在使用薄膜矽形成電晶體12t及電晶體13t的情況下，也可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
作為在其上形成電晶體12t的半導體基板400，例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖14中例示出使用具有n型導電型的單晶矽基板的情況。
另外，電晶體12t由元件分離絕緣膜401與其他電晶體電分離。作為元件分離絕緣膜401的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法等。
明確而言，電晶體12t包括：形成在半導體基板400上並用作源極區或汲極區的雜質區402域及雜質區403；閘極電極404；以及設置在半導體基板400與閘極電極404之間的閘極絕緣膜405。閘極電極404隔著閘極絕緣膜405重疊於形成在雜質區402與雜質區403之間的通道形成區。
在電晶體12t上設置有絕緣膜409。在絕緣膜409中形成有開口部。在上述開口部中形成有接觸於雜質區402的佈線410、接觸於雜質區403的佈線411以及與閘極電極404電連接的佈線412。
佈線410與形成在絕緣膜409上的佈線415電連接，佈線411與形成在絕緣膜409上的佈線416電連接，並且佈線412與形成在絕緣膜409上的佈線417電連接。
在佈線415至佈線417上依次層疊有絕緣膜420及絕緣膜440。在絕緣膜420及絕緣膜440中形成有開口部，在上述開口部中形成有與佈線417電連接的佈線421。
在圖14中，在絕緣膜440上形成有電晶體11t及電容元件16。
電晶體11t在絕緣膜440上包括：包含氧化物半導體的半導體膜430；半導體膜430上的用作源極電極或汲極電極的導電膜432及導電膜433；半導體膜430、 導電膜432及導電膜433上的閘極絕緣膜431；以及位於閘極絕緣膜431上並在導電膜432與導電膜433之間重疊於半導體膜430的閘極電極434。另外，導電膜433與佈線421電連接。
另外，在閘極絕緣膜431上並重疊於導電膜433的位置設置有導電膜435。將隔著閘極絕緣膜431導電膜435重疊於導電膜433的部分用作電容元件16。
另外，在圖14中例示出電容元件16與電晶體11t一起設置在絕緣膜440上的情況，但是電容元件16也可以與電晶體12t一起設置在絕緣膜440下。
在電晶體11t及電容元件16上依次層疊有絕緣膜441及絕緣膜442。在絕緣膜441及絕緣膜442中設置有開口部，在上述開口部中接觸於閘極電極434的導電膜443設置在絕緣膜441上。
另外，在圖14中，電晶體11t在半導體膜430的至少一側具有閘極電極434即可，但是也可以具有隔著半導體膜430存在的一對閘極電極。
在電晶體11t具有隔著半導體膜430存在的一對閘極電極的情況下，也可以處於如下狀態：對一方的閘極電極供應用來控制導通狀態或非導通狀態的信號，另一方的閘極電極被施加外部電位。在此情況下，既可以對一對電極施加相同位準的電位，又可以只對另一方的閘極電極施加接地電位等固定電位。藉由控制對另一方的閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
另外，在圖14中，例示出電晶體11t具有包括對應於一個閘極電極434的一個通道形成區的單閘極結構的情況。但是，電晶體11t也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
〈電子裝置的例子〉
根據本發明的一個方式的半導體裝置或可程式邏輯裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位通用磁片(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置或可程式邏輯裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生装置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及音頻再生装置等。在圖15A至圖15F中示出這些電子裝置的具體例子。
圖15A是一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。注意，雖然圖15A所示的可攜式遊戲機包括 兩個顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖15B是可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。而且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。另外，可以藉由在顯示裝置中設置觸控面板附加作為位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中附加作為位置輸入裝置的功能。
圖15C是筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。
圖15D是電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。
圖15E是視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透 鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。而且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖15F是一般的汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。
〈晶片的結構〉
圖16A示出使用引線框架型插板(interposer)的封裝的剖面結構的透視圖。
在圖16A所示的封裝中，相當於根據本發明的一個方式的半導體裝置的晶片351藉由利用打線接合法與插板350上的端子352連接。端子352配置在設置有插板350的晶片351的面上。雖然晶片351也可以由模鑄樹脂353密封，但是在各端子352的一部分露出的狀態下進行密封。
圖16B示出將封裝安裝在電路基板中的電子裝置的模組的結構。
在圖16B所示的行動電話機的模組中，印刷線路板801安裝有封裝802及電池804。另外，設置有顯示元件的面板800藉由FPC803安裝有印刷線路板801。
〈系統〉
圖17示出使用根據本發明的一個方式的半導體裝置的系統的結構的一個例子。圖17所示的系統900包括一個或多個元件901和個別控制對元件901供應電力的指令部902。根據本發明的一個方式的半導體裝置可以應用於指令部902。
元件901的每一個包括：電源線903；消耗電力的負載904；以及切換電源線903與負載904之間的電連接的開關905。當開關905導通(處於導通狀態)時，電力從電源線903藉由開關905供應到負載904。當開關905關斷(處於非導通狀態)時，從電源線903到負載904的電力供應停止。
指令部902具有個別控制元件901的每一個包括的開關905的導通和關斷的功能。並且，元件901的每一個中的開關905的導通和關斷的選擇可以根據從系統900的外部輸入到指令部902的命令而進行。
注意，在元件所包括的負載與其他元件的負載相互作用而工作的情況下，也可以由指令部902同時控制開關905的導通和關斷。因此，本實施方式的系統可以以如下方式驅動，即，在從外部看時，對為了實現所定目的而需要的元件只在其工作所需要的期間供應電力，而每一個元件根據時間而依次互相配合地工作。
或者，也可以採用如下結構，即，系統900包括能夠監視負載904的耗電量的電流計等，並且指令部 902根據負載904的電量判斷需要還是不需要對負載904供應電力。例如，當負載904的耗電量在一定期間中與負載904處於待機狀態時耗費的洩漏電力大致相同時，指令部902可以判斷出不需要對負載904供應電力。
或者，也可以採用如下結構，即，系統900包括感測器電路，使用該感測器電路所得到的光、聲音、溫度、磁性、壓力等物理量監視負載904的利用環境及/或周圍環境，並且指令部902根據監視到的上述物理量的變化判斷需要還是不需要對負載904供應電力。在此情況下，指令部902根據需要還是不需要電力供應的判斷結果選擇開關905的導通或關斷。
例如，假設將根據本發明的一個方式的系統900應用於房屋，並且設置在房屋中的照明、電加熱器、空氣淨化器等家電相當於各組件。在此情況下，利用包括光感測器的感測器電路監視使用照明的房間的亮度。對應於從窗戶射入的光的量的變化當房間的亮度超過某一規定值時，指令部902可以將照明的開關905從導通改變為關斷，以停止對照明的電力供應。
或者，利用包括溫度感測器的感測器電路監視明確地說使用電加熱器的房間的溫度。並且，對應於外氣溫的變化當房間的溫度超過某一規定值時，指令部902可以將電加熱器的開關905從導通改變為關斷，以停止對電加熱器的電力供應。
或者，利用包括光感測器的感測器電路906 監視使用空氣淨化器的房間的使用狀況。並且，當感測器電路906在一定期間中不能檢測出人的動作時，指令部902可以將空氣淨化器的開關905從導通改變為關斷，以停止對空氣淨化器的電力供應。
另外，在上述家電相當於元件的情況下，開關905內置在各家電中。在開關905設置在家電外部的情況下，家電相當於負載904，並且元件包括作為負載904的家電和開關905。
此外，在各元件被獨立設置的情況下，由指令部902進行的開關905的導通和關斷的選擇利用無線信號來進行，即可。在此情況下，較佳的是，開關905用作非揮發性開關並使開關905為保持來自指令部902的用來改變開關的狀態的信號的結構。
感測器電路906包括感測器和用來處理從感測器輸出的感測器信號的電路群。作為感測器，可以使用溫度感測器、磁感測器、光感測器、麥克風、應變計、壓力感測器以及氣體感測器等。作為溫度感測器既可採用測溫電阻體、熱敏電阻器(thermistor)、熱電偶(thermocouple)、IC溫度感測器等的接觸式感測器，又可採用熱型紅外線感測器以及量子型紅外線感測器等的非接觸式感測器。
另外，在各元件被獨立設置的情況下，在每個元件中設置感測器電路並將感測器電路所得到的資料作為無線信號發送到指令部902，即可。如圖17所示，感 測器電路906設置在每個元件中，並個別地將關於物理量的資料發送到指令部902。指令部902監視設置在每個元件中的感測器電路906所得到的物理量而判斷需要還是不需要對負載904供應電力。
另外，感測器電路906將關於物理量的資料發送到指令部902。指令部902根據監視感測器電路906所得到的物理量而判斷需要還是不需要對負載904供應電力。例如，在根據感測器電路906而判斷出一個元件內的溫度為規定值以上時，可以對另一個元件所包括的負載904如揚聲器等發出聲音的設備開始供應電力。藉由採用上述結構，系統900還可以用作報警系統。
另外，元件可以為電腦、檢測器以及電視等電子裝置、構成電腦系統的設備(CPU、記憶體、HDD、印刷機以及監視器)或者安裝在汽車中的電控制設備。或者，元件可以為CPU或半導體記憶體那樣的LSI的內部結構。注意，這裡，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。
另外，元件的概念不但可以應用於接受電力供應而工作的電子裝置，而且還可以應用於需要系統的社會基礎設施以及住宅等廣範圍的概念。
在此，示出在將本發明的一個方式的系統應用於社會基礎設施等的廣概念的情況下的具體應用目標的例子。例如，在將本發明的一個方式的系統應用於社會基礎設施的情況下，作為圖17所示的元件可以舉出鐵路、 港灣、道路等，並且作為指令部可以舉出變電站、發電廠等。另外，作為另一個例子，作為圖17所示的元件可以舉出建築物的房間或樓層等的區間，並且作為指令部可以舉出電源管理設施或配電盤等。
〈其他〉
本發明係關於一種物體、方法或製造方法。或者，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或元件(composition of matter)。尤其是，本發明係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、上述裝置的驅動方法或它們的製造方法。
另外，本說明書中的目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要解決所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載得知並可以抽出上述以外的目的。
本發明的一個方式的目的之一是提供一種可以防止大量的電流在佈線之間流動的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種能夠降低損壞的產生的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種能夠降低貫通電流的流動的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種關態電流小的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種耗電量低的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種對眼睛刺激少的半導體 裝置等。或者，本發明的一個方式的目的之一是提供使用透明半導體層的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種使用可靠性高的半導體層的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種新穎的半導體裝置等。或者，本發明的一個方式的目的之一是提供一種優良的半導體裝置等。
10‧‧‧開關電路
11‧‧‧開關
12‧‧‧開關
13‧‧‧開關
14-n‧‧‧佈線
14-1‧‧‧佈線
14-2‧‧‧佈線
15‧‧‧佈線
20-n‧‧‧電路
20-1‧‧‧電路
20-2‧‧‧電路

Claims (13)

  1. 一種可程式邏輯裝置，包括：驅動電路；多個第一可程式邏輯元件；多個第一佈線；電連接於第二可程式邏輯元件的輸入端子的第二佈線；以及至少都包括開關的多個電路，其中，該驅動電路藉由該多個第一佈線中的一個將組態資料供應到該多個電路中的一個，並且，該多個第一可程式邏輯元件中的一個的輸出端子根據該組態資料藉由該多個第一佈線中的一個及該多個電路中的一個電連接於該第二佈線。
  2. 一種可程式邏輯裝置，包括：驅動電路；多個第一可程式邏輯元件；多個第一佈線；電連接於第二可程式邏輯元件的輸入端子的第二佈線；以及多個電路，每一該多個電路包括：第一開關、第二開關、以及第三開關；其中，該驅動電路藉由該多個第一佈線中的一個及該多個電路中的一個的該第一開關將組態資料供應到該多個電路中的該個的該第二開關， 並且，該多個第一可程式邏輯元件中的一個的輸出端子根據該組態資料藉由該多個第一佈線中的一個及該多個電路中的一個的該第二開關及該第三開關電連接於該第二佈線。
  3. 一種可程式邏輯裝置，包括：驅動電路；多個第一可程式邏輯元件；多個第一佈線；電連接於第二可程式邏輯元件的輸入端子的第二佈線；以及多個電路，都包括：第一開關，該第一開關中的一個端子電連接於該多個第一佈線中的一個；第二開關，該第二開關中的一個端子電連接於該多個第一佈線中的該一個；以及第三開關，該第三開關中的一個端子電連接於該第二開關中的另一個端子，該第三開關中的另一個端子電連接於該第二佈線，其中，該驅動電路藉由該多個第一佈線中的一個及該多個電路中的該一個的該第一開關將組態資料供應到該多個電路中的一個的該第二開關，並且，該多個第一可程式邏輯元件中的一個的輸出端子根據該組態資料藉由該多個第一佈線中的一個及該多個電路中的一個的該第二開關和該第三開關電連接於該第二 佈線。
  4. 一種可程式邏輯裝置，包括：驅動電路；多個第一可程式邏輯元件；多個第一佈線；電連接於第二可程式邏輯元件的輸入端子的第二佈線；以及多個電路，都包括：第一開關，該第一開關中的一個端子電連接於該多個第一佈線中的一個；第二開關，該第二開關中的一個端子電連接於該多個第一佈線中的該一個；以及第三開關，該第三開關中的一個端子電連接於該第二開關中的另一個端子，該第三開關中的另一個端子電連接於該第二佈線，其中，該驅動電路藉由該多個第一佈線中的一個及該多個電路中的該一個的該第一開關將組態資料供應到該多個電路中的一個的該第二開關，該多個第一可程式邏輯元件中的一個的輸出端子根據該組態資料藉由該多個第一佈線中的一個及該多個電路中的一個的該第二開關和該第三開關電連接於該第二佈線，該第一開關包括第一電晶體，並且，該第一電晶體的通道形成區包括氧化物半導體膜。
  5. 根據申請專利範圍第1項之可程式邏輯裝置，其中，該開關包括電晶體，並且，該電晶體的通道形成區包括氧化物半導體膜。
  6. 根據申請專利範圍第2項之可程式邏輯裝置，其中，該第一開關包括電晶體，並且，該電晶體的通道形成區包括氧化物半導體膜。
  7. 根據申請專利範圍第3或4項之可程式邏輯裝置，其中，該多個電路的每一個還包括電容元件，並且，該電容元件中的一個端子電連接於該第一開關中的另一個端子。
  8. 根據申請專利範圍第3或4項之可程式邏輯裝置，還包括：將第一電位供應到該第一開關的第三佈線；以及將第二電位供應到該第三開關的第四佈線。
  9. 根據申請專利範圍第4項之可程式邏輯裝置，其中，該氧化物半導體膜包含銦和鋅。
  10. 根據申請專利範圍第4項之可程式邏輯裝置，其中，該第二開關包括第二電晶體，並且，該第三開關包括第三電晶體。
  11. 根據申請專利範圍第10項之可程式邏輯裝置，其中，該第二電晶體和該第三電晶體的每一個的通道形成區包含矽。
  12. 根據申請專利範圍第1至4項中任一項之可程式邏輯裝置，還包括電連接於該第二佈線的鎖存器。
  13. 一種包括根據申請專利範圍第1至4項中任一項之可程式邏輯裝置的半導體裝置。
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