JP2544020B2 - プログラマブル論理素子 - Google Patents
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Description
本発明は、回路定義データ保持用の記憶回路と、該記
憶回路に書込まれた回路定義データを元に、ユーザの所
望の論理回路を実現する論理ゲートブロックとを有する
プログラマブル論理素子に係り、特に、集積度を向上さ
せたプログラマブル論理素子に関する。
憶回路に書込まれた回路定義データを元に、ユーザの所
望の論理回路を実現する論理ゲートブロックとを有する
プログラマブル論理素子に係り、特に、集積度を向上さ
せたプログラマブル論理素子に関する。
従来から、ユーザが手元において任意の論理回路を実
現可能に構成された集積回路であるプログラマブル論理
素子（以後、PLD（programmable logic device）と呼
ぶ）が広く使われており、様々な種類のPLDがユーザに
提供されている。 このようなPLD（集積回路）内部の論理ゲートブロッ
クの任意の各記憶素子や各論理素子を、選択して接続
し、論理回路をプログラムするために用いられている手
段（素子）としては、ＮチャネルMOSトランジスタやＰ
チャネルMOSトランジスタがスイッチング素子（トラン
スファゲート）として用いられている。 又、論理ゲートブロック内にユーザの所望の論理回路
の回路定義のためのスイッチング素子のオン状態あるい
はオフ状態の定義は、回路定義データ保持用の記憶回路
のデータに従って決定される。従って、ユーザはこの回
路定義データ保持用の記憶回路への回路定義データの書
込により、このようなPLDのユーザの所望の論理回路の
定義を行うことができる。 電子機器の集積回路化は、電子機器全体の大きさを小
型化することができるたけでなく、電子機器の信頼性の
向上や消費電力の低減等の多くの利点を有している。従
って、多くのユーザは、このようなPLDを活用すること
により、集積回路の回路設計を容易化しながら、電子機
器の集積回路化を図っている。これに従って、様々な電
子機器の電子回路をターゲットとした様々な種類のPLD
が開発され提供されている。
現可能に構成された集積回路であるプログラマブル論理
素子（以後、PLD（programmable logic device）と呼
ぶ）が広く使われており、様々な種類のPLDがユーザに
提供されている。 このようなPLD（集積回路）内部の論理ゲートブロッ
クの任意の各記憶素子や各論理素子を、選択して接続
し、論理回路をプログラムするために用いられている手
段（素子）としては、ＮチャネルMOSトランジスタやＰ
チャネルMOSトランジスタがスイッチング素子（トラン
スファゲート）として用いられている。 又、論理ゲートブロック内にユーザの所望の論理回路
の回路定義のためのスイッチング素子のオン状態あるい
はオフ状態の定義は、回路定義データ保持用の記憶回路
のデータに従って決定される。従って、ユーザはこの回
路定義データ保持用の記憶回路への回路定義データの書
込により、このようなPLDのユーザの所望の論理回路の
定義を行うことができる。 電子機器の集積回路化は、電子機器全体の大きさを小
型化することができるたけでなく、電子機器の信頼性の
向上や消費電力の低減等の多くの利点を有している。従
って、多くのユーザは、このようなPLDを活用すること
により、集積回路の回路設計を容易化しながら、電子機
器の集積回路化を図っている。これに従って、様々な電
子機器の電子回路をターゲットとした様々な種類のPLD
が開発され提供されている。
しかしながら、このようなユーザが任意の論理回路を
プログラム可能なPLDにおいては、このユーザの任意の
論理回路のプログラムのために用いられる回路定義用回
路を、PLD内部に設けなければならず、PLDの集積度を低
下させてしまうという問題がある。 このようなPLDにおいて、ユーザの所望の論理回路の
プログラム後には、このユーザの論理回路のプログラム
に用いられる回路定義用回路は不要となってしまう。 なぜならば、最終的に必要とするPLD内部における回
路は、ユーザがプログラムして定義した論理回路だけで
十分だからである。 即ち、PLDにおいては、ユーザの論理回路をプログラ
ムして定義するために用いられる回路定義用回路の集積
回路レイアウトスペースにより、このPLDの全体の集積
度を低下させてしまうという問題がある。 従来、ユーザの所望の論理回路のプログラムのための
制御回路をPLD内部には設けず、ユーザが所望の論理回
路をプログラムする際には、この論理回路のプログラム
のための制御回路をPLDに接続するというPLDもある。 しかしながら、このようなPLDにおいても、例えばPLD
内部の回路定義データ保持用の記憶回路の内部に張り巡
らされたビット数やワード線等の多くの配線は必要とな
っており、これによりPLD全体の集積度の低下を生じさ
せてしまっていた。 近年、このようなPLDにおいても集積度が向上され、
内部に配置された回路定義データ保持用の記憶回路の記
憶容量も増加されている。従って、このようなPLDにお
けるユーザの論理回路のプログラムのためだけに用いら
れるビット線やワード線等の配線による集積度の低下の
問題は無視できないものとなっている。 本発明は、前記従来の問題点を解決するべくなされた
もので、回路定義データ保持用の記憶回路と、該記憶回
路に書込まれた回路定義データを元に、ユーザの所望の
論理回路を実現する論理ゲートブロックとを有するPLD
において、該PLD内部のユーザの所望の論理回路の集積
度を向上することが可能なPLDを提供することを目的と
する。
プログラム可能なPLDにおいては、このユーザの任意の
論理回路のプログラムのために用いられる回路定義用回
路を、PLD内部に設けなければならず、PLDの集積度を低
下させてしまうという問題がある。 このようなPLDにおいて、ユーザの所望の論理回路の
プログラム後には、このユーザの論理回路のプログラム
に用いられる回路定義用回路は不要となってしまう。 なぜならば、最終的に必要とするPLD内部における回
路は、ユーザがプログラムして定義した論理回路だけで
十分だからである。 即ち、PLDにおいては、ユーザの論理回路をプログラ
ムして定義するために用いられる回路定義用回路の集積
回路レイアウトスペースにより、このPLDの全体の集積
度を低下させてしまうという問題がある。 従来、ユーザの所望の論理回路のプログラムのための
制御回路をPLD内部には設けず、ユーザが所望の論理回
路をプログラムする際には、この論理回路のプログラム
のための制御回路をPLDに接続するというPLDもある。 しかしながら、このようなPLDにおいても、例えばPLD
内部の回路定義データ保持用の記憶回路の内部に張り巡
らされたビット数やワード線等の多くの配線は必要とな
っており、これによりPLD全体の集積度の低下を生じさ
せてしまっていた。 近年、このようなPLDにおいても集積度が向上され、
内部に配置された回路定義データ保持用の記憶回路の記
憶容量も増加されている。従って、このようなPLDにお
けるユーザの論理回路のプログラムのためだけに用いら
れるビット線やワード線等の配線による集積度の低下の
問題は無視できないものとなっている。 本発明は、前記従来の問題点を解決するべくなされた
もので、回路定義データ保持用の記憶回路と、該記憶回
路に書込まれた回路定義データを元に、ユーザの所望の
論理回路を実現する論理ゲートブロックとを有するPLD
において、該PLD内部のユーザの所望の論理回路の集積
度を向上することが可能なPLDを提供することを目的と
する。
本発明は、回路定義データ保持用の記憶回路と、該記
憶回路に書込まれた回路定義データを元に、ユーザの所
望の論理回路を実現する論理ゲートブロックとを有する
プログラマブル論理素子において、回路定義中に、前記
記憶回路に回路定義データを書込むための回路の少なく
とも一部回路を、回路定義後には、前記記憶回路側への
接続を無効にし、且つ、前記論理ゲートブロック側への
接続を有効にする切替回路を有し、回路定義後には、前
記一部回路を、ユーザの所望の論理回路の一部として流
用できるようにされていることにより、前記課題を達成
したものである。 又、流用する前記一部回路を、前記記憶回路へのデー
タの書込み時に用いられる配線とすることにより、同じ
く前記課題を達成したものである。 又、流用する前記一部回路を、前記記憶回路へのデー
タの書込み時に用いられるゲート回路とすることによ
り、同じく前記課題を達成したものである。
憶回路に書込まれた回路定義データを元に、ユーザの所
望の論理回路を実現する論理ゲートブロックとを有する
プログラマブル論理素子において、回路定義中に、前記
記憶回路に回路定義データを書込むための回路の少なく
とも一部回路を、回路定義後には、前記記憶回路側への
接続を無効にし、且つ、前記論理ゲートブロック側への
接続を有効にする切替回路を有し、回路定義後には、前
記一部回路を、ユーザの所望の論理回路の一部として流
用できるようにされていることにより、前記課題を達成
したものである。 又、流用する前記一部回路を、前記記憶回路へのデー
タの書込み時に用いられる配線とすることにより、同じ
く前記課題を達成したものである。 又、流用する前記一部回路を、前記記憶回路へのデー
タの書込み時に用いられるゲート回路とすることによ
り、同じく前記課題を達成したものである。
本発明では、PLD内部の、特に、ユーザの所望の論理
回路の集積度を向上するために、従来、ユーザの論理回
路のプログラムのためだけに用いられていた回路定義用
の回路の少なくとも一部を、このユーザの論理回路のプ
ログラム後においては、プログラムされたユーザの所望
の論理回路の一部として用いることができるようにした
ものである。 このために、発明者は、ユーザの所望の論理回路のプ
ログラム時に用いられる回路定義用回路の少なくとも一
部を、回路定義後には、ユーザの所望の論理回路の一部
として流用できるように制御する切替回路を備えるとい
う構成を見出だしている。 例えば、第１実施例に関して後述するように、場合に
よっては、PLD内部の回路定義データ書込みに用いるビ
ット線やワード線等の中には配線長が比較的長いものも
ある。第２実施例に関して後述するように、場合によっ
ては、PLD内部には回路定義データ書込みに用いる集積
回路レイアウト面積が大きい出力バッファケートがあ
る。第４実施例に関して後述するように、場合によって
は、PLD内部には回路定義データ書込みに用いるデコー
ドすべきアドレス線の本数が多く、集積回路レイアウト
面積が大きいアドレスデコーダがある。本発明にあっ
て、回路定義用回路の少なくとも一部の、例えば、この
ように配線長が長いものや、集積回路レイアウト面積が
大きいものを、ユーザの所望の論理回路の一部として流
用すれば、集積度の向上を図ることができる。 第１図は、本発明の要旨を示すブロック図である。 この第１図において、回路定義用回路10は、ユーザの
所望の論理回路をプログラムするとき用いられる回路で
あり、論理ゲートだけでなく、この目的のための配線を
も含むものである。 又、ユーザ論理回路12は、主に、PLD内部における論
理ゲートブロックにおいて、プログラムして定義された
ユーザの所望の論理回路である。しかしながら、ユーザ
の所望の論理回路はこの論理ゲートブロック内の論理ゲ
ートのみで構成されている訳ではなく、PLD内部の他の
論理ゲートや配線、例えば、入力バッファゲートや出力
バッファゲート種々の配線によって構成されるものであ
る。従って、このユーザ論理回路12は、PLD内部におい
てユーザの論理回路を構成する全ての論理ゲートや配線
を含むものである。 このような回路定義用回路10を構成する回路部分や配
線と、ユーザ論理回路12を構成する回路部分や配線とを
比較すると、配置位置や構成に関して類似したものを見
出だすことができることを発明者は見出だしている。 例えば、ユーザの論理回路のプログラムのための回路
定義データ保持用の記憶回路の各記憶素子間には、ビッ
ト線やワード線等の配線が敷設されている。これらのビ
ット線やワード線等の配線は比較的長い連続した配線と
なっている。これと比較して、ユーザが定義する所望の
論理回路の配線の一部には、このような記憶素子間の配
線と類似したものがあるものである。従って、このよう
な類似配線は共用して用いることにより、PLDの集積度
を向上させることができる。 又、例えば、PLDの回路定義データ保持用の記憶回路
への回路定義データの書込は、PLDの集積回路チップ毎
に行うものであり、この回路定義データの書込のための
該当PLDのチップ選択を複数のアドレス線により行った
場合には、この回路定義用回路10内部にはアドレスデコ
ーダとしてのゲート回路が必要となる。又、ユーザがプ
ログラムして定義された論理回路についても、PLD単位
に論理回路を構成することもあり、このようなPLD毎の
ユーザの定義した論理回路の選択のための当該PLDのチ
ップ選択を、複数のアドレス線により選択するようにし
た場合には、このユーザ論理回路12内部にアドレスデコ
ーダが必要となる。 これら回路定義用回路10中のアドレスデコータと、ユ
ーザ論理回路12中のアドレスデコーダとを比較すると、
全く同一であるかほぼ同一である。従って、これら回路
定義用回路10で用いるアドレスデコーダと、ユーザ論理
回路12で用いるアドレスデコーダとを共用するようにし
た場合には、PLD全体の集積度を向上することができ
る。 このように回路定義用回路10の内部とユーザ論理回路
12の内部との、配線やゲート回路の類似回路を、発明者
は共用回路14として、回路定義用回路10にもユーザ論理
回路12にも共用して用いるようにしている。 又、このような共用回路14を、回路定義用回路10にも
ユーザ論理回路12にも用いるために、発明者は、この共
用回路14を流用できるように制御する切替回路20の構成
を見出だしている。 前記切替回路20は、回路定義中に、前記記憶回路に回
路定義データを書込むための回路の少なくとも一部回路
を、回路定義後には、前記記憶回路側から切り離し（接
続を無効にし）、且つ、前記論理ゲートブロック側へ接
続する（接続を有効にする）。従って、回路定義後に
は、前記一部回路を、ユーザの所望の論理回路の一部と
して流用することができる。 ここで、第２図に関して後述するように、回路部分10
a、10b、12a、12bについて、非イネーブル状態とされる
と共用配線14aに対する接続状態が無関係になる場合が
ある。このような場合、該当する回路部分10a、10b、12
a、12bと前記共用配線14aとの間に、改めてスイッチン
グ素子を設ける必要がなく、又、該当する回路部分10
a、10b、12a、12b内部に、該共用配線14aに対するスイ
ッチング素子があるものと考えることができる。本発明
の前記切替回路20は、このような場合をも含むものであ
る。 以上説明したように、本発明のPLDの構成によれば、
回路定義用回路とユーザ論理回路との類似回路を共用回
路とすることが可能であり、PLD内部のユーザの所望の
論理回路の集積度を向上することが可能である。
回路の集積度を向上するために、従来、ユーザの論理回
路のプログラムのためだけに用いられていた回路定義用
の回路の少なくとも一部を、このユーザの論理回路のプ
ログラム後においては、プログラムされたユーザの所望
の論理回路の一部として用いることができるようにした
ものである。 このために、発明者は、ユーザの所望の論理回路のプ
ログラム時に用いられる回路定義用回路の少なくとも一
部を、回路定義後には、ユーザの所望の論理回路の一部
として流用できるように制御する切替回路を備えるとい
う構成を見出だしている。 例えば、第１実施例に関して後述するように、場合に
よっては、PLD内部の回路定義データ書込みに用いるビ
ット線やワード線等の中には配線長が比較的長いものも
ある。第２実施例に関して後述するように、場合によっ
ては、PLD内部には回路定義データ書込みに用いる集積
回路レイアウト面積が大きい出力バッファケートがあ
る。第４実施例に関して後述するように、場合によって
は、PLD内部には回路定義データ書込みに用いるデコー
ドすべきアドレス線の本数が多く、集積回路レイアウト
面積が大きいアドレスデコーダがある。本発明にあっ
て、回路定義用回路の少なくとも一部の、例えば、この
ように配線長が長いものや、集積回路レイアウト面積が
大きいものを、ユーザの所望の論理回路の一部として流
用すれば、集積度の向上を図ることができる。 第１図は、本発明の要旨を示すブロック図である。 この第１図において、回路定義用回路10は、ユーザの
所望の論理回路をプログラムするとき用いられる回路で
あり、論理ゲートだけでなく、この目的のための配線を
も含むものである。 又、ユーザ論理回路12は、主に、PLD内部における論
理ゲートブロックにおいて、プログラムして定義された
ユーザの所望の論理回路である。しかしながら、ユーザ
の所望の論理回路はこの論理ゲートブロック内の論理ゲ
ートのみで構成されている訳ではなく、PLD内部の他の
論理ゲートや配線、例えば、入力バッファゲートや出力
バッファゲート種々の配線によって構成されるものであ
る。従って、このユーザ論理回路12は、PLD内部におい
てユーザの論理回路を構成する全ての論理ゲートや配線
を含むものである。 このような回路定義用回路10を構成する回路部分や配
線と、ユーザ論理回路12を構成する回路部分や配線とを
比較すると、配置位置や構成に関して類似したものを見
出だすことができることを発明者は見出だしている。 例えば、ユーザの論理回路のプログラムのための回路
定義データ保持用の記憶回路の各記憶素子間には、ビッ
ト線やワード線等の配線が敷設されている。これらのビ
ット線やワード線等の配線は比較的長い連続した配線と
なっている。これと比較して、ユーザが定義する所望の
論理回路の配線の一部には、このような記憶素子間の配
線と類似したものがあるものである。従って、このよう
な類似配線は共用して用いることにより、PLDの集積度
を向上させることができる。 又、例えば、PLDの回路定義データ保持用の記憶回路
への回路定義データの書込は、PLDの集積回路チップ毎
に行うものであり、この回路定義データの書込のための
該当PLDのチップ選択を複数のアドレス線により行った
場合には、この回路定義用回路10内部にはアドレスデコ
ーダとしてのゲート回路が必要となる。又、ユーザがプ
ログラムして定義された論理回路についても、PLD単位
に論理回路を構成することもあり、このようなPLD毎の
ユーザの定義した論理回路の選択のための当該PLDのチ
ップ選択を、複数のアドレス線により選択するようにし
た場合には、このユーザ論理回路12内部にアドレスデコ
ーダが必要となる。 これら回路定義用回路10中のアドレスデコータと、ユ
ーザ論理回路12中のアドレスデコーダとを比較すると、
全く同一であるかほぼ同一である。従って、これら回路
定義用回路10で用いるアドレスデコーダと、ユーザ論理
回路12で用いるアドレスデコーダとを共用するようにし
た場合には、PLD全体の集積度を向上することができ
る。 このように回路定義用回路10の内部とユーザ論理回路
12の内部との、配線やゲート回路の類似回路を、発明者
は共用回路14として、回路定義用回路10にもユーザ論理
回路12にも共用して用いるようにしている。 又、このような共用回路14を、回路定義用回路10にも
ユーザ論理回路12にも用いるために、発明者は、この共
用回路14を流用できるように制御する切替回路20の構成
を見出だしている。 前記切替回路20は、回路定義中に、前記記憶回路に回
路定義データを書込むための回路の少なくとも一部回路
を、回路定義後には、前記記憶回路側から切り離し（接
続を無効にし）、且つ、前記論理ゲートブロック側へ接
続する（接続を有効にする）。従って、回路定義後に
は、前記一部回路を、ユーザの所望の論理回路の一部と
して流用することができる。 ここで、第２図に関して後述するように、回路部分10
a、10b、12a、12bについて、非イネーブル状態とされる
と共用配線14aに対する接続状態が無関係になる場合が
ある。このような場合、該当する回路部分10a、10b、12
a、12bと前記共用配線14aとの間に、改めてスイッチン
グ素子を設ける必要がなく、又、該当する回路部分10
a、10b、12a、12b内部に、該共用配線14aに対するスイ
ッチング素子があるものと考えることができる。本発明
の前記切替回路20は、このような場合をも含むものであ
る。 以上説明したように、本発明のPLDの構成によれば、
回路定義用回路とユーザ論理回路との類似回路を共用回
路とすることが可能であり、PLD内部のユーザの所望の
論理回路の集積度を向上することが可能である。
以下、本発明の実施例を図を用いて詳細に説明する。 第２図は、本発明の第１実施例のブロック図である。 この第２図に示される本発明の第１実施例は、ユーザ
の所望の論理回路の定義時に用いられる回路定義用回路
と、この定義により実現されたユーザ論理回路との共用
回路が、共用配線14aとなっている。 この第２図において、回路定義用回路は、データ書込
ゲート回路部分10aと10bとによって示されている。又、
ユーザ論理回路は、ユーザ論理ゲート回路部分12aと12b
とにより示されている。 又、共用配線14aが回路定義用回路又はユーザ論理回
路のいずれかに用いられるように選択して切替えること
は、回路定義選択信号S1a及びS1bと、ユーザ論理回路選
択信号S2a及びS2bと、これら回路定義選択信号S1b及び
ユーザ論理回路選択信号S2bにより操作されるスイッチ
ング素子とにより行っている。 即ち、回路定義選択信号S1aは各データ書込ゲート回
路部分10a、10bに入力され、この信号が“1"の時にこれ
らデータ書込ゲート回路部分10a、10bをイネーブル状態
にするものである。回路定義選択信号S1bは制御対象と
なるスイッチング素子をオン・オフ操作するものであ
り、この信号が“1"の時に該当するスイッチング素子を
オン状態にするものである。ユーザ論理回路選択信号S2
aは各ユーザ論理ゲート回路部分12a、12bに入力され、
この信号が“1"の時にこれらユーザ論理ゲート回路部分
12a、12bをイネーブル状態とするものである。ユーザ論
理回路選択信号S2bは制御対象となるスイッチング素子
をオン・オフ操作するものであり、この信号が“1"の時
に該当するスイッチング素子をオン状態とするものであ
る。 従って、ユーザの所望の論理回路の定義時には、回路
定義選択信号S1a及びS1bが“1"となり、ユーザ論理回路
選択信号S2a及びS2bが“0"となる。これにより、データ
書込ゲート回路部分10a及び10bがイネーブル状態となる
一方、ユーザ論理ゲート回路部分12a、12bは非イネーブ
ル状態となる。同時に、共用配線14aには、データ書込
ゲート回路部分10a及び10bのみが接続されることにな
る。 一方、PLD（集積回路）内部にユーザの所望の論理回
路が定義され、この定義された論理回路の使用時には、
回路定義選択信号S1a及びS1bは“0"となり、ユーザ論理
回路選択信号S2a、S2bは“1"となる。従って、このとき
には、データ書込ゲート回路部分10a、10bは非イネーブ
ル状態となる一方、ユーザ論理ゲート回路部分12a、12b
はイネーブル状態となる。同時に、共用配線14aには、
ユーザ論理ゲート回路部分12a及び12bのみが接続される
こととなる。 従って、この第２図に示される本発明の第１実施例に
おいては、同一時刻には競合して動作することのない、
回路定義用回路としてのデータ書込ゲート回路部分10a
及び10bと、ユーザ論理回路としてのユーザ論理ゲート
回路部分12a及び12bとにおいて、同一の共用配線14aを
切替えて共用することができ、PLDにおける配線量を減
少することができ、PLDの集積度を向上することが可能
である。 なお、この第２図においては、全ての回路部分10a、1
0b、12a、12bに関して、回路定義選択信号S1a、S1b、あ
るいはユーザ論理回路選択信号S2a、S2bにより、それぞ
れの回路部分10a、10b、12a、12bをそれぞれイネーブル
状態とするか非イネーブル状態とするかを切替えること
と、それぞれの回路部分10a、10b、12a、12bをそれぞれ
共用配線14aに接続状態とするか非接続状態とするか切
替えることを共に行っている。 しかしながら、それぞれの回路部分10a、10b、12a、1
2bについて、回路定義選択信号S1aあるいはユーザ論理
回路選択信号S2aが“0"となることにより非イネーブル
状態とされた場合には、これにより共用配線14aに対す
る接続状態が無関係になる場合においては、回路定義選
択信号S1bあるいはユーザ論理回路選択信号S2bの“0"に
よりスイッチング操作をオフ状態として、共用配線14a
との接続状態を改めて非接続状態とする必要がないこと
はいうまでもない。即ち、このスイッチング操作のため
のスイッチング素子は必要に応じて備えればよい。本発
明では、この様なものも想定している。 又、これらの回路部分10a、10b、12a、12bにおいて、
回路定義選択信号S1bあるいはユーザ論理回路選択信号S
2bに従ったスイッチング操作で共用配線14aとの接続を
非接続状態とした場合に、該回路部分を改めて非アクテ
ィブ状態にする必要がない場合には、回路定義選択信号
S1a及びユーザ論理回路選択信号S2aを入力して、アクテ
ィブあるいは非アクティブの切替を行う機能を該回路部
分に備えなくてもよいことはいうまでもない。 なお、この第２図における共用配線14aとしては、例
えば、回路定義データ保持用の記憶回路の、ビット線や
ワード線等がある。このようなビット線やワード線等の
中には配線長が比較的長いものもあり、このような配線
を回路定義用回路とユーザ論理回路とで共用するように
した場合には、PLD内部のユーザの所望の論理回路の集
積度を向上することが可能である。 第３図は、本発明の第２実施例のブロック図である。 この第２実施例においては、回路定義用回路とユーザ
論理回路との共用回路となっているものは、共用ゲート
回路14bである。 この第３図において、ユーザの所望の論理回路の定義
のために用いられる回路定義用回路は、データ書込ゲー
ト回路部分10c及び10dである。又、プログラムして実現
されたユーザの所望の論理回路であるユーザ論理回路
は、ユーザ論理ゲート回路部分12c及び12dである。 この第３図において、符号S1a、S1b、S2a、S2bは、前
述の第２図の同符号のものと同一のものである。 この第３図において、ユーザの所望の論理回路の定義
時には、回路定義選択信号S1a及びS1bが“1"となり、ユ
ーザ論理回路選択信号S2a及びS2bが“0"となり、共用ゲ
ート回路14bはデータ書込ゲート回路部分10cと接続さ
れ、回路定義用回路の一部として機能する。 一方、この定義後、定義された論理回路の使用時にお
いては、回路定義選択信号S1a及びS1bが“0"となり、ユ
ーザ論理回路選択信号S2a及びS2bが“1"となり、共用ゲ
ート回路14bがユーザ論理ゲート回路部分12cに接続され
て機能し、ユーザ論理回路の一部として機能する。 なお、前述の本発明野第１実施例と同様に、回路定義
選択信号S1aとS1bとをこの第３図に示される如く全て用
いる必要はなく、又、ユーザ論理回路選択信号S2a、S2b
とをこの第３図に示される如く全て用いる必要はなく、
組合せて必要の有無を検討し備えればよい。 このように回路定義用回路とユーザ論理回路とで共用
される共用ゲート回路14bとしては、例えば、本発明の
第４実施例として後述するアドレスデコーダや、PLD
（集積回路）の外部への出力を駆動する出力バッファゲ
ート等のゲート回路がある。 PLDの外部への出力には駆動すべき負荷が大きいもの
もあり、この場合用いられる出力バッファゲートの駆動
用のトランジスタサイズは大きくされている。従って、
本発明の第２実施例を適用し、例えば、トランジスタサ
イズが大きく集積回路レイアウト面積も大きい出力バッ
ファゲートを、回路定義用回路とユーザ論理回路とで共
用するようにした場合においては、該PLD（集積回路）
内部のユーザの所望の論理回路の集積度を向上すること
が可能である。 第４図は、本発明の第３実施例のブロック図である。 この第３実施例においては、ユーザの所望の論理回路
の定義の際用いられる回路定義用回路と、この定義後用
いられるこの定義により実現されたユーザ論理回路とで
共用される共用回路は、ビット線14cである。 又、この共用回路の共用のための切替回路は、合計２
個の切替回路20a及び合計２個の切替回路20bである。 この第４図において、ユーザの所望の論理回路の定義
時においては、ビット線14cが本来のビット線として機
能するようにデータ書込制御回路10eに接続され、この
データ書込制御回路10eにより合計８個の回路定義デー
タメモリＭへの回路定義データの書込を行う。 この回路定義データメモリＭは、書込まれた回路定義
データに従って、割当てられているスイッチングステー
ション素子SSの接続の定義、及び、割当てられている論
理ゲートブロック30の論理回路の定義を行う。 なお、この回路定義データメモリＭのスイッチングス
テーション素子SS及び論理ゲートブロック30への割当
は、この第４図において破線で示されている。 一方、ユーザの所望の論理回路の定義後、この定義に
より実現されたユーザ所望の論理回路の使用時には、ビ
ット線14cが、切替回路20a及び20bによりスイッチング
ステーション素子SS、あるいはこのスイッチングステー
ション素子SSを介して論理ゲートブロック30に接続さ
れ、定義された前述のユーザの所望の論理回路の一部と
して用いられる。 第５図は、前述の本発明の第３実施例に用いられる切
替回路の回路図である。 この第５図において、符号10e、14c、20a、20b、SS
は、前述の第４図の同符号のものと同一のものである。 この第５図において、データ書込制御回路10eからの
配線と、スイチングステーション素子SSからの配線とを
切替えて、いずれか一方をビット線14cに接続する切替
回路20aは、合計２個のＮチャネルMOSトランジスタTN
1、TN2と、インバータゲート40とにより構成されてい
る。 切替信号Ｓは、ユーザの所望の論理回路の定義時には
“1"となり、定義された論理回路の使用時には“0"とな
るものであり、ＮチャネルMOSトランジスタTN1のゲート
に入力されていると共に、インバータゲート40を介して
ＮチヤネルMOSトランジスタTN2のゲートにも入力されて
いる。 従って、ユーザの所望の論理回路の定義時には、Ｎチ
ャネルMOSトランジスタTN1がオン状態となり、データ書
込制御回路10eからの配線はビット線14cに接続される。 一方、ユーザの所望の論理回路の定義後、定義された
論理回路を使用する際には、ＮチャネルMOSトランジス
タTN2がオン状態となり、スイッチングステーション素
子SSからの配線とビット線14cとが接続される。 切替回路20bは、ＮチャネルMOSトランジスタTN3と、
インバータゲート40とにより構成されている。このイン
バータゲート40は、切替信号Ｓを入力して論理極性を反
転し、ＮチャネルMOSトランジスタTN3のゲートへ出力す
るインバータゲートである。 従って、ユーザの所望の論理回路の定義後、この定義
された論理回路を使用する際には、切替信号Ｓは“0"と
なり、ＮチャネルMOSトランジスタTN3はオン状態とな
り、スイッチングステーション素子SSからの配線とビッ
ト線14cとが接続状態となる。 以上発明したように、本発明の第３実施例によれば、
PLD（集積回路）内部で比較的配線長が長くなっている
ものがあるビット線を、回路定義用回路にもユーザ論理
回路にも共用して用いることができ、該PLD内部のユー
ザの所望の論理回路の集積度を向上することができる。 第６図は、本発明の第４実施例のブロック図である。 この第６図において、集積回路１はPLDである。又、
この集積回路１は、ユーザの所望の論理回路の定義の際
用いられる回路定義用回路であるデータ書込ゲート回路
部分10fと、この定義後、定義により実現された論理回
路の使用時に用いられるユーザ論理回路であるユーザ論
理ゲート回路部分12eと、アドレスデコーダ14dとにより
構成されている。 この集積回路１は、ユーザの所望の論理回路の定義の
際には、複数のアドレス線を介してチップ選択される。
又、この定義後、定義により実現された論理回路の使用
の際にも、これらの同一の複数のアドレス線によりこの
集積回路１を選択して使用する。 従って、これら複数のアドレス線のアドレスデータを
デコードして、この集積回路１が選択されるか否かの判
定を行うアドレスデコーダは、この第６図に示されるア
ドレスデコーダ14dの如く、ユーザの所望の論理回路の
定義の際にも、この定義の後、定義により実現された論
理回路の使用の際にも共用して用いることができる。 従って、この第６図に示される本発明の第４実施例に
おいては、このアドレスデゴーダ14dの出力をデータ書
込ゲート回路部分10fに出力すると共に、ユーザ論理ゲ
ート回路部分12にも出力するようにしている。 従って、ユーザの所望の論理回路の定義の際には、切
替信号Ｓが“1"となり、データ書込ゲート回路部分10f
がアクティブ状態となり、アドレスデコーダ14dの出力
を入力して機能するようになる。 一方、ユーザの所望の論理回路の定義後、定義された
論理回路の使用の際には、切替信号Ｓが“0"となり、こ
の切替信号Ｓを反転して入力しているユーザ論理ゲート
回路部分12eはアクティブ状態となり、アドレスデコー
ダ14dの出力を入力して機能するようになる。 アドレスのための空間が広いシステムにおいて、デコ
ードすべきアドレス線の本数が多くなった場合には、ア
ドレスデコーダの論理ゲートは集積回路レイアウト面積
が大きいものとなる。 従って、この本発明の第４実施例を適用した場合に
は、回路定義用回路とユーザ論理回路とでアドレスデコ
ーダを共用することが可能であり、PLDである集積回路
１内部のユーザの所望の論理回路の集積度を向上するこ
とができる。
の所望の論理回路の定義時に用いられる回路定義用回路
と、この定義により実現されたユーザ論理回路との共用
回路が、共用配線14aとなっている。 この第２図において、回路定義用回路は、データ書込
ゲート回路部分10aと10bとによって示されている。又、
ユーザ論理回路は、ユーザ論理ゲート回路部分12aと12b
とにより示されている。 又、共用配線14aが回路定義用回路又はユーザ論理回
路のいずれかに用いられるように選択して切替えること
は、回路定義選択信号S1a及びS1bと、ユーザ論理回路選
択信号S2a及びS2bと、これら回路定義選択信号S1b及び
ユーザ論理回路選択信号S2bにより操作されるスイッチ
ング素子とにより行っている。 即ち、回路定義選択信号S1aは各データ書込ゲート回
路部分10a、10bに入力され、この信号が“1"の時にこれ
らデータ書込ゲート回路部分10a、10bをイネーブル状態
にするものである。回路定義選択信号S1bは制御対象と
なるスイッチング素子をオン・オフ操作するものであ
り、この信号が“1"の時に該当するスイッチング素子を
オン状態にするものである。ユーザ論理回路選択信号S2
aは各ユーザ論理ゲート回路部分12a、12bに入力され、
この信号が“1"の時にこれらユーザ論理ゲート回路部分
12a、12bをイネーブル状態とするものである。ユーザ論
理回路選択信号S2bは制御対象となるスイッチング素子
をオン・オフ操作するものであり、この信号が“1"の時
に該当するスイッチング素子をオン状態とするものであ
る。 従って、ユーザの所望の論理回路の定義時には、回路
定義選択信号S1a及びS1bが“1"となり、ユーザ論理回路
選択信号S2a及びS2bが“0"となる。これにより、データ
書込ゲート回路部分10a及び10bがイネーブル状態となる
一方、ユーザ論理ゲート回路部分12a、12bは非イネーブ
ル状態となる。同時に、共用配線14aには、データ書込
ゲート回路部分10a及び10bのみが接続されることにな
る。 一方、PLD（集積回路）内部にユーザの所望の論理回
路が定義され、この定義された論理回路の使用時には、
回路定義選択信号S1a及びS1bは“0"となり、ユーザ論理
回路選択信号S2a、S2bは“1"となる。従って、このとき
には、データ書込ゲート回路部分10a、10bは非イネーブ
ル状態となる一方、ユーザ論理ゲート回路部分12a、12b
はイネーブル状態となる。同時に、共用配線14aには、
ユーザ論理ゲート回路部分12a及び12bのみが接続される
こととなる。 従って、この第２図に示される本発明の第１実施例に
おいては、同一時刻には競合して動作することのない、
回路定義用回路としてのデータ書込ゲート回路部分10a
及び10bと、ユーザ論理回路としてのユーザ論理ゲート
回路部分12a及び12bとにおいて、同一の共用配線14aを
切替えて共用することができ、PLDにおける配線量を減
少することができ、PLDの集積度を向上することが可能
である。 なお、この第２図においては、全ての回路部分10a、1
0b、12a、12bに関して、回路定義選択信号S1a、S1b、あ
るいはユーザ論理回路選択信号S2a、S2bにより、それぞ
れの回路部分10a、10b、12a、12bをそれぞれイネーブル
状態とするか非イネーブル状態とするかを切替えること
と、それぞれの回路部分10a、10b、12a、12bをそれぞれ
共用配線14aに接続状態とするか非接続状態とするか切
替えることを共に行っている。 しかしながら、それぞれの回路部分10a、10b、12a、1
2bについて、回路定義選択信号S1aあるいはユーザ論理
回路選択信号S2aが“0"となることにより非イネーブル
状態とされた場合には、これにより共用配線14aに対す
る接続状態が無関係になる場合においては、回路定義選
択信号S1bあるいはユーザ論理回路選択信号S2bの“0"に
よりスイッチング操作をオフ状態として、共用配線14a
との接続状態を改めて非接続状態とする必要がないこと
はいうまでもない。即ち、このスイッチング操作のため
のスイッチング素子は必要に応じて備えればよい。本発
明では、この様なものも想定している。 又、これらの回路部分10a、10b、12a、12bにおいて、
回路定義選択信号S1bあるいはユーザ論理回路選択信号S
2bに従ったスイッチング操作で共用配線14aとの接続を
非接続状態とした場合に、該回路部分を改めて非アクテ
ィブ状態にする必要がない場合には、回路定義選択信号
S1a及びユーザ論理回路選択信号S2aを入力して、アクテ
ィブあるいは非アクティブの切替を行う機能を該回路部
分に備えなくてもよいことはいうまでもない。 なお、この第２図における共用配線14aとしては、例
えば、回路定義データ保持用の記憶回路の、ビット線や
ワード線等がある。このようなビット線やワード線等の
中には配線長が比較的長いものもあり、このような配線
を回路定義用回路とユーザ論理回路とで共用するように
した場合には、PLD内部のユーザの所望の論理回路の集
積度を向上することが可能である。 第３図は、本発明の第２実施例のブロック図である。 この第２実施例においては、回路定義用回路とユーザ
論理回路との共用回路となっているものは、共用ゲート
回路14bである。 この第３図において、ユーザの所望の論理回路の定義
のために用いられる回路定義用回路は、データ書込ゲー
ト回路部分10c及び10dである。又、プログラムして実現
されたユーザの所望の論理回路であるユーザ論理回路
は、ユーザ論理ゲート回路部分12c及び12dである。 この第３図において、符号S1a、S1b、S2a、S2bは、前
述の第２図の同符号のものと同一のものである。 この第３図において、ユーザの所望の論理回路の定義
時には、回路定義選択信号S1a及びS1bが“1"となり、ユ
ーザ論理回路選択信号S2a及びS2bが“0"となり、共用ゲ
ート回路14bはデータ書込ゲート回路部分10cと接続さ
れ、回路定義用回路の一部として機能する。 一方、この定義後、定義された論理回路の使用時にお
いては、回路定義選択信号S1a及びS1bが“0"となり、ユ
ーザ論理回路選択信号S2a及びS2bが“1"となり、共用ゲ
ート回路14bがユーザ論理ゲート回路部分12cに接続され
て機能し、ユーザ論理回路の一部として機能する。 なお、前述の本発明野第１実施例と同様に、回路定義
選択信号S1aとS1bとをこの第３図に示される如く全て用
いる必要はなく、又、ユーザ論理回路選択信号S2a、S2b
とをこの第３図に示される如く全て用いる必要はなく、
組合せて必要の有無を検討し備えればよい。 このように回路定義用回路とユーザ論理回路とで共用
される共用ゲート回路14bとしては、例えば、本発明の
第４実施例として後述するアドレスデコーダや、PLD
（集積回路）の外部への出力を駆動する出力バッファゲ
ート等のゲート回路がある。 PLDの外部への出力には駆動すべき負荷が大きいもの
もあり、この場合用いられる出力バッファゲートの駆動
用のトランジスタサイズは大きくされている。従って、
本発明の第２実施例を適用し、例えば、トランジスタサ
イズが大きく集積回路レイアウト面積も大きい出力バッ
ファゲートを、回路定義用回路とユーザ論理回路とで共
用するようにした場合においては、該PLD（集積回路）
内部のユーザの所望の論理回路の集積度を向上すること
が可能である。 第４図は、本発明の第３実施例のブロック図である。 この第３実施例においては、ユーザの所望の論理回路
の定義の際用いられる回路定義用回路と、この定義後用
いられるこの定義により実現されたユーザ論理回路とで
共用される共用回路は、ビット線14cである。 又、この共用回路の共用のための切替回路は、合計２
個の切替回路20a及び合計２個の切替回路20bである。 この第４図において、ユーザの所望の論理回路の定義
時においては、ビット線14cが本来のビット線として機
能するようにデータ書込制御回路10eに接続され、この
データ書込制御回路10eにより合計８個の回路定義デー
タメモリＭへの回路定義データの書込を行う。 この回路定義データメモリＭは、書込まれた回路定義
データに従って、割当てられているスイッチングステー
ション素子SSの接続の定義、及び、割当てられている論
理ゲートブロック30の論理回路の定義を行う。 なお、この回路定義データメモリＭのスイッチングス
テーション素子SS及び論理ゲートブロック30への割当
は、この第４図において破線で示されている。 一方、ユーザの所望の論理回路の定義後、この定義に
より実現されたユーザ所望の論理回路の使用時には、ビ
ット線14cが、切替回路20a及び20bによりスイッチング
ステーション素子SS、あるいはこのスイッチングステー
ション素子SSを介して論理ゲートブロック30に接続さ
れ、定義された前述のユーザの所望の論理回路の一部と
して用いられる。 第５図は、前述の本発明の第３実施例に用いられる切
替回路の回路図である。 この第５図において、符号10e、14c、20a、20b、SS
は、前述の第４図の同符号のものと同一のものである。 この第５図において、データ書込制御回路10eからの
配線と、スイチングステーション素子SSからの配線とを
切替えて、いずれか一方をビット線14cに接続する切替
回路20aは、合計２個のＮチャネルMOSトランジスタTN
1、TN2と、インバータゲート40とにより構成されてい
る。 切替信号Ｓは、ユーザの所望の論理回路の定義時には
“1"となり、定義された論理回路の使用時には“0"とな
るものであり、ＮチャネルMOSトランジスタTN1のゲート
に入力されていると共に、インバータゲート40を介して
ＮチヤネルMOSトランジスタTN2のゲートにも入力されて
いる。 従って、ユーザの所望の論理回路の定義時には、Ｎチ
ャネルMOSトランジスタTN1がオン状態となり、データ書
込制御回路10eからの配線はビット線14cに接続される。 一方、ユーザの所望の論理回路の定義後、定義された
論理回路を使用する際には、ＮチャネルMOSトランジス
タTN2がオン状態となり、スイッチングステーション素
子SSからの配線とビット線14cとが接続される。 切替回路20bは、ＮチャネルMOSトランジスタTN3と、
インバータゲート40とにより構成されている。このイン
バータゲート40は、切替信号Ｓを入力して論理極性を反
転し、ＮチャネルMOSトランジスタTN3のゲートへ出力す
るインバータゲートである。 従って、ユーザの所望の論理回路の定義後、この定義
された論理回路を使用する際には、切替信号Ｓは“0"と
なり、ＮチャネルMOSトランジスタTN3はオン状態とな
り、スイッチングステーション素子SSからの配線とビッ
ト線14cとが接続状態となる。 以上発明したように、本発明の第３実施例によれば、
PLD（集積回路）内部で比較的配線長が長くなっている
ものがあるビット線を、回路定義用回路にもユーザ論理
回路にも共用して用いることができ、該PLD内部のユー
ザの所望の論理回路の集積度を向上することができる。 第６図は、本発明の第４実施例のブロック図である。 この第６図において、集積回路１はPLDである。又、
この集積回路１は、ユーザの所望の論理回路の定義の際
用いられる回路定義用回路であるデータ書込ゲート回路
部分10fと、この定義後、定義により実現された論理回
路の使用時に用いられるユーザ論理回路であるユーザ論
理ゲート回路部分12eと、アドレスデコーダ14dとにより
構成されている。 この集積回路１は、ユーザの所望の論理回路の定義の
際には、複数のアドレス線を介してチップ選択される。
又、この定義後、定義により実現された論理回路の使用
の際にも、これらの同一の複数のアドレス線によりこの
集積回路１を選択して使用する。 従って、これら複数のアドレス線のアドレスデータを
デコードして、この集積回路１が選択されるか否かの判
定を行うアドレスデコーダは、この第６図に示されるア
ドレスデコーダ14dの如く、ユーザの所望の論理回路の
定義の際にも、この定義の後、定義により実現された論
理回路の使用の際にも共用して用いることができる。 従って、この第６図に示される本発明の第４実施例に
おいては、このアドレスデゴーダ14dの出力をデータ書
込ゲート回路部分10fに出力すると共に、ユーザ論理ゲ
ート回路部分12にも出力するようにしている。 従って、ユーザの所望の論理回路の定義の際には、切
替信号Ｓが“1"となり、データ書込ゲート回路部分10f
がアクティブ状態となり、アドレスデコーダ14dの出力
を入力して機能するようになる。 一方、ユーザの所望の論理回路の定義後、定義された
論理回路の使用の際には、切替信号Ｓが“0"となり、こ
の切替信号Ｓを反転して入力しているユーザ論理ゲート
回路部分12eはアクティブ状態となり、アドレスデコー
ダ14dの出力を入力して機能するようになる。 アドレスのための空間が広いシステムにおいて、デコ
ードすべきアドレス線の本数が多くなった場合には、ア
ドレスデコーダの論理ゲートは集積回路レイアウト面積
が大きいものとなる。 従って、この本発明の第４実施例を適用した場合に
は、回路定義用回路とユーザ論理回路とでアドレスデコ
ーダを共用することが可能であり、PLDである集積回路
１内部のユーザの所望の論理回路の集積度を向上するこ
とができる。
以上説明した通り、本発明によれば、回路定義データ
保持用の記憶回路と、該記憶回路に書込まれた回路定義
データを元に、ユーザの所望の論理回路を実現する論理
ゲートブロックとを有するPLDにおいて、該PLD内部のユ
ーザの所望の論理回路の集積度を向上することができる
という優れた効果を得ることができる。
保持用の記憶回路と、該記憶回路に書込まれた回路定義
データを元に、ユーザの所望の論理回路を実現する論理
ゲートブロックとを有するPLDにおいて、該PLD内部のユ
ーザの所望の論理回路の集積度を向上することができる
という優れた効果を得ることができる。
第１図は、本発明の要旨を示すブロック図、 第２図は、本発明の第１実施例のブロック図、 第３図は、本発明の第２実施例のブロック図、 第４図は、本発明の第３実施例のブロック図、 第５図は、前記第３実施例に用いられる切替回路の回路
図、 第６図は、本発明の第４実施例のブロック図である。 １……集積回路、10……データ書込回路、 10a〜10f……データ書込ゲート回路部分、 12……ユーザ論理回路、 12a〜12e……ユーザ論理ゲート回路部分、 14……共用回路、14a……共用配線、 14b……共用ゲート回路、 14c……ビット線、 14d……アドレスデコーダ、 20、20a、20b……切替回路、 30……論理ゲートブロック、 40……インバータゲート、 Ｓ……切替信号、 S1a、S1b……回路定義選択信号、 S2a、S2b……ユーザ論理回路選択信号、 SS……スイッチングステーション素子、 Ｍ……回路定義データメモリ、 TN1〜３……ＮチャネルMOSトランジスタ。
図、 第６図は、本発明の第４実施例のブロック図である。 １……集積回路、10……データ書込回路、 10a〜10f……データ書込ゲート回路部分、 12……ユーザ論理回路、 12a〜12e……ユーザ論理ゲート回路部分、 14……共用回路、14a……共用配線、 14b……共用ゲート回路、 14c……ビット線、 14d……アドレスデコーダ、 20、20a、20b……切替回路、 30……論理ゲートブロック、 40……インバータゲート、 Ｓ……切替信号、 S1a、S1b……回路定義選択信号、 S2a、S2b……ユーザ論理回路選択信号、 SS……スイッチングステーション素子、 Ｍ……回路定義データメモリ、 TN1〜３……ＮチャネルMOSトランジスタ。
Claims (3)
- 【請求項１】回路定義データ保持用の記憶回路と、該記
憶回路に書込まれた回路定義データを元に、ユーザの所
望の論理回路を実現する論理ゲートブロックとを有する
プログラマブル論理素子において、 回路定義中に、前記記憶回路に回路定義データを書込む
ための回路の少なくとも一部回路を、回路定義後には、
前記記憶回路側への接続を無効にし、且つ、前記論理ゲ
ートブロック側への接続を有効にする切替回路を有し、 回路定義後には、前記一部回路を、ユーザの所望の論理
回路の一部として流用できるようにされていることを特
徴とするプログラマブル論理素子。 - 【請求項２】請求項１において、 流用する前記一部回路が、前記記憶回路へのデータの書
込み時に用いられる配線であることを特徴とするプログ
ラマブル論理素子。 - 【請求項３】請求項１において、 流用する前記一部回路が、前記記憶回路へのデータの書
込み時に用いられるゲート回路であることを特徴とする
プログラマブル論理素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313366A JP2544020B2 (ja) | 1990-11-19 | 1990-11-19 | プログラマブル論理素子 |
| US07/791,405 US5282163A (en) | 1990-11-19 | 1991-11-14 | Programmable logic device with circuit portions common to both configuration and use circuits |
| EP19910119638 EP0486991A3 (en) | 1990-11-19 | 1991-11-18 | Programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313366A JP2544020B2 (ja) | 1990-11-19 | 1990-11-19 | プログラマブル論理素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188649A JPH04188649A (ja) | 1992-07-07 |
| JP2544020B2 true JP2544020B2 (ja) | 1996-10-16 |
Family
ID=18040395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313366A Expired - Fee Related JP2544020B2 (ja) | 1990-11-19 | 1990-11-19 | プログラマブル論理素子 |
Country Status (3)
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