WO2020203220A1 - 論理集積回路及び論理集積回路による制御方法 - Google Patents

論理集積回路及び論理集積回路による制御方法 Download PDF

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WO2020203220A1
WO2020203220A1 PCT/JP2020/011433 JP2020011433W WO2020203220A1 WO 2020203220 A1 WO2020203220 A1 WO 2020203220A1 JP 2020011433 W JP2020011433 W JP 2020011433W WO 2020203220 A1 WO2020203220 A1 WO 2020203220A1
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circuit
read
wiring
signal
write control
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PCT/JP2020/011433
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竜介 根橋
阪本　利司
信 宮村
あゆ香 多田
旭 白
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日本電気株式会社
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a logic integrated circuit and a control method using a logic integrated circuit.
  • Patent Document 1 discloses a technique relating to a rewritable logic circuit as a related technique.
  • Each aspect of the present invention aims to provide a logic integrated circuit and a control method using a logic integrated circuit that can solve the above problems.
  • the logic integrated circuit includes a switch cell array including a resistance changing element, a read / write control wiring of the resistance changing element, a logic element, and a first circuit.
  • the second circuit, the read / write control wiring is connected to the first terminal of the first circuit, and the first terminal of the second circuit, and the switch cell array is the first terminal of the first circuit.
  • the logic element is connected to the second terminal of the second circuit, and in the first mode, the first circuit transmits a signal between the read / write control wiring and the switch cell array.
  • the second circuit does not transmit a signal between the read / write control wiring and the logic element, and in the second mode, the first circuit is between the read / write control wiring and the switch cell array.
  • the second circuit transmits a signal between the read / write control wiring and the logic element without transmitting the signal.
  • the control method by the logic integrated circuit includes a switch cell array including a resistance changing element, a read / write control wiring of the resistance changing element, a logic element, and the like.
  • a first circuit and a second circuit are provided, the read / write control wiring is connected to the first terminal of the first circuit and the first terminal of the second circuit, and the switch cell array is the first terminal.
  • the signal is transmitted between the write control wiring and the switch cell array, and the signal is not transmitted between the read / write control wiring and the logic element by the second circuit in the first mode.
  • the first circuit does not transmit a signal between the read / write control wiring and the switch cell array
  • the second circuit causes the read / write control wiring and the switch cell array. Includes transmitting signals to and from logic elements.
  • FIG. 1 is a block diagram showing a configuration of a programmable logic integrated circuit 1 according to a first embodiment of the present invention.
  • the programmable logic integrated circuit 1 of the present embodiment includes a resistance changing element 10, a switch cell array 20 including the resistance changing element 10, a read / write control wiring 30 of the resistance changing element 10, a logic element 40, and a first circuit. It has 50 and a second circuit 60. Further, the read / write control wiring 30 is connected to one end of the first circuit 50, the read / write control wiring 30 is connected to one end of the second circuit 60, and the switch cell array 20 is connected to the other end of the first circuit 50. The input / output terminals of the element 40 are connected to the other end of the second circuit 60.
  • the first circuit 50 transmits a signal between the read / write control wiring 30 and the switch cell array 20, and the second circuit 60 is connected to the read / write control wiring 30. No signal is transmitted between the input / output terminals of the logic element 40. Further, when the application is operated as the second mode, the first circuit 50 does not transmit a signal between the read / write control wiring 30 and the switch cell array 20, and the second circuit 60 enters the read / write control wiring 30 and the logic element 40. Transmits signals between output terminals.
  • the programmable logic integrated circuit 1 has been described above.
  • the programmable logic integrated circuit 1 also uses the read / write control wiring 30 used for the read / write of the resistance changing element 10 in the first mode as a wiring resource as a connection element during application operation.
  • This embodiment has a demerit that the data of the configuration memory cannot be verified in the background in the second mode as in Patent Document 1.
  • the reliability of the data can be improved by using the resistance change switch 70 having high error tolerance. Therefore, the programmable logic integrated circuit 1 is a highly reliable circuit having many wiring resources as connection elements while maintaining a small chip area.
  • FIG. 2 is a block diagram showing a configuration of a programmable logic integrated circuit 1 according to a second embodiment of the present invention.
  • the programmable logic integrated circuit 1 of the present embodiment includes a programmable logic core 21, a configuration circuit 22, a general-purpose port 23, and a configuration port 24.
  • the programmable logic core 21 includes a resistance change switch 70.
  • the resistance change switch 70 connects or disconnects the wirings based on the configuration information of the logic circuit. This makes it possible to configure and reconstruct the logic of the programmable logic core 21.
  • the programmable logic core 21 inputs the input data from the general-purpose port 23 to the logic circuit configured based on the configuration information, and outputs the logical operation result to the general-purpose port 23.
  • the configuration circuit 22 receives a signal including configuration information input from the configuration port 24, outputs a control signal to the programmable logic core 21, and inputs / outputs data.
  • the configuration circuit 22 writes the input data D to the resistance change switch 70 at the address A by setting the write enable signal WE to a high level.
  • the configuration circuit 22 receives the data output Q as the data read from the resistance change switch 70 at the address A by setting the read enable signal RE to a high level.
  • the configuration circuit 22 sets the application enable signal AE to a high level, so that the programmable logic core 21 inputs the input data from the general-purpose port 23 to the logic circuit and sends the logical operation result to the general-purpose port 23. Output.
  • FIG. 3 is a block diagram showing a configuration of a programmable logic core 21 of the programmable logic integrated circuit 1 of the present embodiment.
  • the programmable logic core 21 includes a control circuit 211, a column driver 212, a row driver 213, a column selection circuit 214, a row selection circuit 215, a read circuit 216, and a logic cell 217.
  • 4 ⁇ 2 logic cells 217 are arranged in a matrix.
  • the programmable logic core 21 further includes global column selection line groups GCSEL0 and GCSEL1 extending in the column direction, row selection line groups RSEL0, RSEL1, RSEL2, and RSEL3 extending in the row direction, and wirings PH0 and PH1 extending in the column direction. And the wirings PV0, PV1, PV2, PV3, PB0, PB1, PB2, and PB3 extending in the row direction.
  • the programmable logic core 21 further includes wirings WX0, WX1, WX2, and WX3 as connecting elements extending in the row direction.
  • the control circuit 211 receives the address A, the data input D, the write enable signal WE, the read enable signal RE, and the application enable signal AE as input signals, and outputs the data output Q.
  • the control circuit 211 outputs an address signal to the column selection circuit 214 and the row selection circuit 215 based on the address A.
  • the control circuit 211 outputs a driver setting signal for writing input data to the column driver 212 and the low driver 213.
  • the control circuit 211 When the read enable signal RE is at a high level, the control circuit 211 outputs a driver setting signal for reading to the column driver 212 and the low driver 213, and outputs the read circuit control signal to the read circuit 216. Then, the control circuit 211 receives the data output IQ from the read circuit 216 and outputs the data output Q to the outside.
  • the column selection circuit 214 selects a desired global column selection line (GCSEL0 [0] or GCSEL0 [1]) based on the address signal. Further, the column selection circuit 214 outputs a decoding signal for selecting the wiring PH to the column driver 212.
  • the row selection circuit 215 selects a desired row selection line (RSEL0 or RSEL1) based on the address signal. Further, the row selection circuit 215 outputs a decode signal for selecting the wiring PV and PB to the row driver 213.
  • the column driver 212 supplies a write voltage or a read voltage to the switch cell via the wirings PH0 and PH1.
  • the low driver 213 supplies a write voltage or a read voltage to the switch cell via the wirings PV0, PV1, PV2, and PV3.
  • the low driver 213 supplies a write voltage via the wirings PB0, PB1, PB2, and PB3.
  • the low driver 213 connects the selected wiring among the wirings PB0, PB1, PB2, and PB3 to the wiring PB.
  • the read-out circuit 216 senses the resistance state of the switch cell via the wiring PB.
  • the logic cell LC00 includes a global column selection line group GCSEL0, a row selection line group RSEL0, a wiring PH0 extending in the column direction, a wiring PV0 extending in the row direction, a wiring PB0, a wiring WY0, and a wiring WX0. Connecting. Further, the logic cells LC10, LC20, LC30, LC01, LC11, LC21, and LC31 connect the wirings corresponding to each matrix in the same manner as the logic cells LC00.
  • FIG. 4 is a schematic diagram showing the configuration of the logic cell 217 of the programmable logic integrated circuit 1 of the present embodiment.
  • the logic cell 217 includes a plurality of switch cell arrays 20 and a plurality of logic elements 40.
  • FIG. 4 illustrates a case where the logic cell 217 includes one switch cell and one logic element 40.
  • the logic cell 217 of FIG. 4 further includes a column selection subcircuit 80, a row selection subcircuit 90, and an input / output circuit 100.
  • the logic cell 217 of FIG. 4 further includes global column selection lines GCSEL0 [0] and GCSEL0 [1] extended in the column direction, column selection lines CSEL0 and CSEL1 extended in the column direction, and row selection extending in the row direction.
  • the lines RSEL0 and RSEL1, the wiring PH extended in the column direction, the wirings PV and PB extended in the row direction, and WX0 [0] extended in the row direction are provided.
  • the logic cell 217 in FIG. 4 is a group of N vertical lines (N is an integer of 2 or more) extending in the column direction and M horizontal lines (M is an integer of 2 or more) extending in the row direction. Have a group.
  • FIG. 4 illustrates two horizontal lines HL0 and HL1 extending in the row direction, two vertical lines VL0 and VL1 extending in the column direction, and two vertical lines BL0 and BL1 extending in the column direction. There is.
  • the switch cell array 20 is provided at the intersection of the vertical line and the horizontal line, and has a maximum of N ⁇ M switch cells for switching between connection and non-connection of the vertical line and the horizontal line.
  • FIG. 4 shows an example of the configuration of the switch cell array 20, and includes switch cells SC00, SC01, SC10, and SC11 arranged at each portion where the vertical line and the horizontal line intersect.
  • the switch cells SC00, SC01, SC10, and SC11 have the first resistance change switch U00, U01, U10, U11, the second resistance change switch L00, L01, L10, L11, and the NMOS transistors N00, N01, N10, N11, respectively. And.
  • the logic element 40 includes a plurality of input terminals, a plurality of input / output terminals, and various logic circuits such as a look-up table and a flip-flop that perform desired logical operations.
  • FIG. 4 illustrates two input terminals T0 and T1 and three input / output terminals T2, T3 and T4.
  • the column selection sub-circuit 80 includes a first circuit 50 and NMOS (Negative-channel Metal Oxide Semiconductor) transistors NV0, NV1, NB0, and NB1 arranged in the row direction.
  • the first circuit 50 of the present embodiment includes an AND circuit.
  • the row selection sub-circuit 90 includes NMOS transistors NH0 and NH1 arranged in the column direction.
  • the input / output circuit 100 includes a second circuit 60 and a plurality of tri-state buffers.
  • the second circuit 60 of the present embodiment includes a tri-state buffer.
  • the vertical line VL0 is connected to the wiring PV via the NMOS transistor NV0.
  • the gate of the NMOS transistor NV0 is connected to the column selection line CSEL0.
  • the vertical line VL1 is connected to the wiring PV via the NMOS transistor NV1.
  • the gate of the NMOS transistor NV1 is connected to the column selection line CSEL1.
  • the read / write signal RW may be, for example, a logical sum of the write enable signal WE and the read enable signal RE.
  • the read / write signal RW may be further ANDed with a partially decoded address signal.
  • the horizontal line HL0 is connected to the wiring PH via the NMOS transistor NH0.
  • the gate of the NMOS transistor NH0 is connected to the row selection line RSEL0.
  • the horizontal line HL1 is connected to the wiring PH via the NMOS transistor NH1.
  • the gate of the NMOS transistor NH1 is connected to the row selection line RSEL1.
  • the row selection circuit 215 uses a row selection line (RSEL0 or RSEL1) to conduct a desired NMOS transistor (NH0 or NH1) to connect the wiring PH and the horizontal line (HL0 or HL1).
  • the bit line BL0 is connected to the wiring PB via the NMOS transistor NB0.
  • the gate of the NMOS transistor NB0 is connected to the column selection line CSEL0.
  • the bit line BL1 is connected to the wiring PB via the NMOS transistor NB1.
  • the gate of the NMOS transistor NB1 is connected to the column selection line CSEL1.
  • the input terminal T0 of the logic element 40 is connected to the horizontal line HL0.
  • the input terminal T1 of the logic element 40 is connected to the horizontal line HL1.
  • the input / output terminal T2 of the logic element 40 is connected to the tristate buffer pair of the second circuit 60.
  • One of the tristate buffer pairs transmits the signal of the global column selection line GCSEL0 [0] to the input / output terminal T2 of the logic element 40 when the input enable signal IE0 is at a high level, and the input enable signal IE0 is at a low level. At this time, the signal of the global column selection line GCSEL0 [0] is not transmitted to the input / output terminal T2 of the logic element 40.
  • the other of the tristate buffer pairs transmits the signal of the input / output terminal T2 of the logic element 40 to the global column selection line GCSEL0 [0] when the output enable signal OE0 is high level, and the output enable signal OE0 is low level. At this time, the signal of the input / output terminal T2 of the logic element 40 is not transmitted to the global column selection line GCSEL0 [0].
  • the input / output terminal T3 of the logic element 40 is connected to the tristate buffer pair of the second circuit 60.
  • One of the tristate buffer pairs transmits the signal of the global column selection line GCSEL0 [1] to the input / output terminal T3 of the logic element 40 when the input enable signal IE1 is at a high level, and the input enable signal IE1 is at a low level. At this time, the signal of the global column selection line GCSEL0 [1] is not transmitted to the input / output terminal T3 of the logic element 40.
  • the other of the tristate buffer pairs transmits the signal of the input / output terminal T3 of the logic element 40 to the global column selection line GCSEL0 [1] when the output enable signal OE1 is high level, and the output enable signal OE1 is low level. At this time, the signal of the input / output terminal T3 of the logic element 40 is not transmitted to the global column selection line GCSEL0 [1].
  • the input / output terminal T4 of the logic element 40 is connected to the tristate buffer pair of the input / output circuit 100.
  • One of the tristate buffer pairs transmits the signal of wiring WX0 [0] to the input / output terminal T4 of the logic element 40 when the input enable signal IE2 is high level, and wires when the input enable signal IE2 is low level.
  • the signal of WX0 [0] is not transmitted to the input / output terminal T4 of the logic element 40.
  • the other of the tristate buffer pairs transmits the signal of the input / output terminal T4 of the logic element 40 to the wiring WX0 [0] when the output enable signal OE2 is high level, and when the output enable signal OE2 is low level.
  • the signal of the input / output terminal T4 of the logic element 40 is not transmitted to the wiring WX0 [0].
  • the input enable signals IE0, IE1, and IE2 may be, for example, a logical product of the application enable signal AE and a set value for enabling the input of the input / output terminal of the logic element 40.
  • the output enable signals OE0, OE1, and OE2 may be, for example, a logical product of the application enable signal AE and a set value for enabling the output of the input / output terminal of the logic element 40.
  • the tristate buffer may be composed of a high withstand voltage transistor. In a configuration in which the global column selection line (GCSEL0 [0] or GCSEL0 [1]) is driven by a high voltage required for writing the resistance change switch 70, the tristate buffer may also be composed of a high withstand voltage transistor. This is effective in avoiding the destruction of the transistors that make up the buffer.
  • the switch cell SC00 will be described as an example.
  • the configurations of the switch cell SC01, the switch cell SC10, and the switch cell SC11 are the same as those of the switch cell SC00.
  • the switch cell SC00 includes a first resistance change switch U00, a second resistance change switch L00, and an NMOS transistor N00.
  • One terminal of the first resistance change switch U00 is connected to the horizontal line HL0.
  • the other terminal is connected to one terminal of the second resistance change switch L00 to form a shared node.
  • the other terminal of the second resistance change switch L00 is connected to the vertical line VL0.
  • the common node is connected to the source or drain of the NMOS transistor N00, and the drain or source of the NMOS transistor N00 is connected to the bit line BL0.
  • the gate of the NMOS transistor is connected to the row selection line RSEL0.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00 to connect the common node and the bit line BL0.
  • the first resistance change switch U00 and the second resistance change switch L00 connected in series function as a three-terminal resistance change switch.
  • the resistance-changing non-volatile memory element used for CBRAM can be used.
  • the memory element of the CBRAM can be a metal crosslinked bipolar resistance changing element 10 using an ion conductor for the resistance changing layer shown in FIG.
  • the metal of the active electrode becomes a metal ion and becomes a metal ion of the ionic conductor layer. It dissolves in the resistance change layer 503.
  • the metal ions in the ionic conduction layer are precipitated as metals in the ionic conduction layer, and the precipitated metal forms a metal crosslink connecting the inactive electrode and the active electrode. By this metal cross-linking, both electrodes are connected to be in a low resistance state.
  • the inert electrode when the inert electrode is grounded and a negative voltage is applied to the active electrode in a low resistance state, the metal crosslink is dissolved in the resistance change layer 503 and a part of the metal crosslink is cut. As a result, the connection between both electrodes is broken, resulting in a high resistance state.
  • the inert electrode In order to change from the high resistance state to the low resistance state again, the inert electrode may be grounded again and a positive voltage may be applied to the active electrode.
  • the resistance change switch 70 can realize the ON state and the OFF state of the switch.
  • a transient state occurs such as the resistance between both electrodes gradually decreasing or the capacitance between the electrodes changing, and finally the two electrodes are connected. It becomes a low resistance state.
  • a transient state occurs such as the resistance between both electrodes gradually increasing and the capacitance between the electrodes changing, and finally the connection between both electrodes is established. It cuts and becomes a high resistance state. It is also possible to use the above transient state to provide an intermediate state between the low resistance state and the high resistance state.
  • resistance change non-volatile memory elements used for PRAM (Phase Change Random Access Memory), ReRAM (Resistance Random Access Memory), and the like can also be used.
  • the first and second resistance change switches U00 and L00 have two resistance states, a low resistance state and a high resistance state.
  • the low resistance state is defined as the ON state
  • the high resistance state is defined as the OFF state.
  • the resistance change switch is ON, the signal given at the voltage level passes through the resistance change switch.
  • the resistance change switch is in the OFF state, the signal is cut off by the resistance change switch and does not pass through the resistance change switch.
  • the resistance states of the first and second resistance change switches U00 and L00 are associated with the data 1 and 0 of the configuration information (referred to as data 1 and data 0, respectively), and the low resistance state is the data 1 and high resistance state. Is defined as data 0.
  • the switch cell SC00 shown in FIG. 4 is realized by the switch cell having the configuration shown in the 3-terminal resistance change switch 50A shown in FIG.
  • the first electrode (corresponding to 511A) of the first resistance change switch U00 (corresponding to 510A) and the first electrode (corresponding to 521A) of the second resistance change switch L00 (corresponding to 520A) are connected, and a common node (53A) is connected. Corresponds to) is formed. That is, the first resistance change switch U00 and the second resistance change switch L00 have polarities symmetrical with respect to the common node.
  • the second electrode (corresponding to 512A) of the first resistance change switch U00 is connected to the horizontal line HL0.
  • the second electrode (corresponding to 522A) of the second resistance change switch L00 is connected to the vertical line VL0.
  • the switch cell SC00 is turned on when the first resistance change switch U00 and the second resistance change switch L00 are in the ON state, and is turned off when the first resistance change switch U00 and the second resistance change switch L00 are in the OFF state. To do.
  • the configuration shown in the 3-terminal resistance change switch 50B shown in FIG. 7 can also be used.
  • the voltage corresponding to the polarity of the resistance change switch may be set.
  • the read / write signal RW is at a high level
  • the first circuit 50 transmits the signal of the global column selection line (GCSEL0 [0] or GCSEL0 [1]) to the column selection line (CSEL0 or CSEL1) of the switch cell.
  • GCSEL0 [0] or GCSEL0 [1] the signal of the global column selection line
  • CSEL0 or CSEL1 the column selection line
  • the switch cell SC00 is set from OFF to ON
  • the first resistance change switch U00 is set from the OFF state to the ON state.
  • the column driver 212 applies a low voltage (VL) to the wiring PH.
  • the low driver 213 applies a high voltage (VH) equal to or higher than the set voltage to the wiring PB.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor NH0 and applies a low voltage VL to the horizontal line HL0.
  • the column selection circuit 214 drives the global column selection line GCSEL0 [0], conducts the NMOS transistor NB0 using the first circuit 50, and applies a high voltage VH to the bit line BL0.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00, and applies a high voltage VH to the first electrode (common node) of the first resistance change switch U00. As a result, the first resistance change switch U00 is turned on.
  • the low driver 213 may set the wiring PV to an intermediate voltage (VH + VL) / 2 or high impedance.
  • the column selection circuit 214 drives the global column selection line GCSEL0 [0], conducts the NMOS transistor NV0 using the first circuit 50, and connects the wiring PV and the vertical line VL0. Since a voltage equal to or lower than the set voltage is applied to the second resistance switch L00, L00 remains in the OFF state and does not change.
  • the second resistance change switch L00 is set from the OFF state to the ON state.
  • the low driver 213 applies a low voltage (VL) to the wiring PV and a high voltage (VH) equal to or higher than the set voltage to the wiring PB.
  • the column selection circuit 214 uses the global column selection line GCSEL0 [0] to conduct the NMOS transistors NV0 and NB0, and applies a low voltage VL to the vertical line VL0 and a high voltage VH to the bit line BL0.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00, and applies a high voltage VH to the first electrode (common node) of the second resistance change switch L00. As a result, the second resistance change switch L00 is turned on.
  • the column driver 212 may set the wiring PH to intermediate voltage (VH + VL) / 2 or high impedance.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor NH0 and connect the wiring PH and the horizontal line HL0. A voltage equal to or lower than the set voltage is applied to the first resistance switch U00. U00 remains ON and does not change.
  • the first resistance change switch U00 and the second resistance change switch L00 are set, and the switch cell SC00 is turned ON.
  • the operation when the switch cell SC00 is reset from ON to OFF will be described below.
  • the read / write signal RW is at a high level, and the first circuit 50 transmits the signal of the global column selection line (GCSEL0 [0] or GCSEL0 [1]) to the column selection line (CSEL0 or CSEL1) of the switch cell.
  • the first resistance change switch U00 is reset from the ON state to the OFF state.
  • the column driver 212 applies a high voltage (VH) equal to or higher than the reset voltage to the wiring PH.
  • the low driver 213 applies a low voltage (VL) to the wiring PB.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor NH0 and applies a high voltage VH to the horizontal line HL0.
  • the column selection circuit 214 drives the global column selection line GCSEL0 [0], conducts the NMOS transistor NB0 using the first circuit 50, and applies a low voltage VL to the bit line BL0.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00, and applies a low voltage VL to the first electrode (common node) of the first resistance change switch U00. As a result, the first resistance change switch U00 is turned off.
  • the low driver 213 may set the wiring PV to an intermediate voltage (VH + VL) / 2 or high impedance.
  • the column selection circuit 214 drives the global column selection line GCSEL0 [0], conducts the NMOS transistor NV0 using the first circuit 50, and connects the wiring PV and the vertical line VL0. Since a voltage equal to or lower than the reset voltage is applied to the second resistance change switch L00, L00 does not change in the ON state.
  • the second resistance change switch L00 is reset from the ON state to the OFF state.
  • the low driver 213 applies a high voltage (VH) equal to or higher than the reset voltage to the wiring PV and a low voltage (VL) to the wiring PB.
  • the column selection circuit 214 uses the global column selection line GCSEL0 [0] to conduct the NMOS transistors NV0 and NB0, and applies a high voltage VH to the vertical line VL0 and a high voltage VL to the bit line BL0.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00, and applies a low voltage VL to the first electrode (common node) of the second resistance change switch L00. As a result, the second resistance change switch L00 is turned off.
  • the column driver 212 may set the wiring PH to intermediate voltage (VH + VL) / 2 or high impedance.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor NH0 and connect the wiring PH and the horizontal line HL0.
  • a voltage equal to or lower than the reset voltage is applied to the first resistance switch U00.
  • U00 remains in the OFF state and does not change.
  • the first resistance change switch U00 and the second resistance change switch L00 are reset, and the switch cell SC00 is turned off.
  • the read / write signal RW is at a high level, and the first circuit 50 transmits the signal of the global column selection line (GCSEL0 [0] or GCSEL0 [1]) to the column selection line (CSEL0 or CSEL1) of the switch cell.
  • a method of reading the switch cell will be described by taking the case of reading the state of the switch cell SC00 as an example.
  • the resistance state of the first resistance change switch U00 is read out.
  • the column driver 212 applies a low voltage (VL) to the wiring PH.
  • the readout circuit 216 applies a sense voltage VS to the wiring PB.
  • the low driver 213 makes the wiring PV high impedance.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor NH0 and applies a low voltage VL to the horizontal line HL0.
  • the column selection circuit 214 drives the global column selection line GCSEL0 [0], conducts the NMOS transistor NB0 using the first circuit 50, and applies a sense voltage VS to the bit line BL0.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00, and applies a sense voltage VS to the first electrode (common node) of the first resistance change switch U00. As a result, a sense current flows according to the resistance state of the first resistance change switch U00.
  • the read-out circuit 216 converts the sense current into a voltage and then compares it with a reference voltage to determine the resistance state of the first resistance change switch U00. If the resistance value is smaller than a predetermined value, data 1 is output, and if it is larger than a predetermined value, data 0 is output as output data IQ.
  • the low driver 213 applies a low voltage VL to the wiring PV.
  • the readout circuit 216 applies a sense voltage VS to the wiring PB.
  • the column driver 212 makes the wiring PH high impedance.
  • the column selection circuit 214 drives the global column selection line GCSEL0 [0], and the first circuit 50 is used to conduct the NMOS transistors NV0 and NB0, and the low voltage VL is connected to the vertical line VL0 and the bit line BL0.
  • a sense voltage VS is applied.
  • the row selection circuit 215 uses the row selection line RSEL0 to conduct the NMOS transistor N00, and applies a sense voltage VS to the first electrode (common node) of the second resistance change switch L00. As a result, a sense current flows according to the resistance state of the second resistance change switch L00.
  • the read-out circuit 216 converts the sense current into a voltage and then compares it with a reference voltage to determine the resistance state of the second resistance change switch L00. If the resistance value is smaller than a predetermined value, data 1 is output, and if it is larger than a predetermined value, data 0 is output as output data IQ.
  • the application operation of the programmable logic integrated circuit 1 will be described.
  • the application enable signal AE is at a high level and the input enable signals IE0, IE1, and IE2 are, for example, a logical product of the application enable signal AE and a set value for enabling the input of the input / output terminal of the logic element 40.
  • the corresponding tri-state buffer transmits the signal of the global column selection line (GCSEL0 [0] or GCSEL0 [1]) or the wiring WX0 [0] to the logic element 40.
  • the corresponding tristate buffer Transmits the signal of the input / output terminal of the logic element 40 to the global column selection line (GCSEL0 [0] or GCSEL0 [1]) or the wiring WX0 [0].
  • the column selection circuit 214 puts the global column selection line (GCSEL0 [0] or GCSEL0 [1]) in a high impedance state. Further, the global column selection line (GCSEL [0] or GCSEL [1]) that is not used as a connecting element may be set to a low level. Whether or not each global wiring is used as a connection element may be stored in the setting memory.
  • the read / write signal RW is low level, and the first circuit 50 does not transmit the signal of the global column selection line (GCSEL0 [0] or GCSEL0 [1]) to the column selection line (CSEL0 or CSEL1) of the switch cell. , Set the column selection line to low level.
  • the NMOS transistors NV0 and NV1 in the column selection subcircuit 80 are in a non-conducting state, and the wiring PV is electrically disconnected from the vertical lines VL0 and VL1.
  • the NMOS transistors NB0 and NB1 in the column selection subcircuit 80 are in a non-conducting state, and the wiring PB is electrically disconnected from the bit wires BL0 and BL1.
  • the row selection circuit 215 sets the row selection lines RSEL0 and RSEL1 to the low level.
  • the NMOS transistors NH0 and NH1 in the row selection subcircuit 90 are in a non-conducting state, and the wiring PH is electrically disconnected from the horizontal lines HL0 and HL1.
  • the NMOS transistors N00, N01, N10, and N11 are in a non-conducting state.
  • the logic cell 217 transmits the input signal input to the vertical lines VL0 and VL1 to the logic element 40 via the horizontal lines HL0 and HL1 according to the conduction state / non-conduction state of the switch cell. Further, the logic cell 217 inputs a signal of the global column selection line (GCSEL0 [0] or GCSEL0 [1]) or the wiring WX to the logic element 40 by using the input / output circuit 100. The logic element 40 performs a desired logical operation, and outputs the result to the global column selection line (GCSEL0 [0] or GCSEL0 [1]) or the wiring WX via the input / output circuit 100.
  • GCSEL0 [0] or GCSEL0 [1] the global column selection line
  • the programmable logic integrated circuit 1 also uses the read / write control wiring 30 used for the read / write of the resistance changing element 10 during read / write as the first mode as a wiring resource as a connection element during application operation. ing.
  • This embodiment has a demerit that the data of the configuration memory cannot be verified in the background in the second mode as in Patent Document 1.
  • the reliability of data can be improved by using a resistance change switch having high error tolerance.
  • the programmable logic core 21 of the present embodiment is configured so that the global column selection line (GCSEL0 [0] or GCSEL0 [1]) can be used as the read / write control wiring 30 at the time of application, but the present invention is not limited to this. ..
  • the global row selection line RSEL0 or RSEL1
  • the first circuit 50 including the AND gate may be added to the row selection sub circuit 90.
  • the driver wire may also be used at the time of application.
  • the NMOS transistor in the column selection sub-circuit 80 or the row selection sub-circuit 90 may be used as the first circuit 50.
  • FIG. 8 is a block diagram showing a configuration of a programmable logic core 21 according to a third embodiment of the present invention.
  • the programmable logic core 21 of the present embodiment includes a control circuit 211, a column driver 212, a row driver 213, a column selection circuit 214, a row selection circuit 215, a read circuit 216, a logic cell 217, and a switch SW0. It is equipped with SW1.
  • the programmable logic core 21 of the second embodiment is different from the programmable logic core 21 of the second embodiment in that the global column selection line groups GCSEL0 and GCSEL1 are divided by the switches SW0 and SW1. Since the other parts are the same as those of the programmable logic core 21 of the second embodiment, the description of the overlapping portion will be omitted.
  • the switch SW0 receives the signal of the logical sum of the write enable signal WE and the read enable signal RE, and when the signal is at a high level, the switch SW0 is in a conductive state, and the global column selection line group GCSEL0 is electrically divided by the switch SW0. Not done.
  • the switch SW0 receives the signal of the logical sum of the write enable signal WE and the read enable signal RE, and when the signal is low level, the switch SW0 is in a non-conducting state, and the global column selection line group GCSEL0 is electrically operated by the switch SW0. It is divided.
  • the routing can be performed without interfering with each other.
  • the switch SW1 divides / does not divide the global column selection line group GCSEL1 in the same manner as the switch SW0.
  • an NMOS transistor or the like can be used for the switches SW0 and SW1, for example, an NMOS transistor or the like.
  • the programmable logic core 21 of the present embodiment increases the available wiring resources and wirings by dividing the global column selection line groups GCSEL0 and GCSEL1 to limit the routing between neighboring logic cells 217 at the time of application. The parasitic capacitance of can be reduced.
  • FIG. 9 is a block diagram showing a configuration of a programmable logic core 21 of a logic integrated circuit 1 using a technique related to the present invention.
  • the logic integrated circuit 1 is a programmable logic integrated circuit.
  • the programmable logic core 21 includes a control circuit 211, a column driver 212, a row driver 213, a column selection circuit 214, a row selection circuit 215, a read circuit 216, and a logic cell 217.
  • the programmable logic core 21 is characterized in that the global column selection line groups GCSEL0 and GCSEL1 of the programmable logic core 21 of the second embodiment are separated into column selection line groups CSEL0 and CSEL1 and wiring groups WY0 and WY1. It is different from the programmable logic core 21 of the second embodiment. Since the other parts are the same as those of the programmable logic core 21 of the second embodiment, the description of the overlapping portion will be omitted.
  • FIG. 10 is a schematic diagram showing the configuration of the logic cell 217 of the programmable logic integrated circuit 1 using the technique related to the present invention.
  • FIG. 10 includes a plurality of switch cell array 20s, one logic element 40, a column selection subcircuit 80, a row selection subcircuit 90, and an input / output circuit 100.
  • the logic cell 217 of FIG. 10 is further extended in the row direction with column selection lines CSEL0 and CSEL1 extending in the column direction, row selection lines RSEL0 and RSEL1 extending in the row direction, and wiring PH extending in the column direction.
  • Wiring PV, PB, WY0 [0] extended in the column direction, WY0 [1], and WX0 [0] extended in the row direction are included.
  • the logic cell 217 of FIG. 10 further comprises a group of N vertical lines (N is an integer of 2 or more) extending in the column direction and M horizontal lines (M is an integer of 2 or more) extending in the row direction.
  • N is an integer of 2 or more
  • M is an integer of 2 or more
  • FIG. 10 illustrates two horizontal lines HL0 and HL1 extending in the row direction, two vertical lines VL0 and VL1 extending in the column direction, and two vertical lines BL0 and BL1 extending in the column direction. There is.
  • the global column selection line groups GCSEL0 and GCSEL1 of the programmable logic core 21 of the second embodiment are divided into the column selection line groups CSEL0 and CSEL1 and the wirings WY0 and WY1.
  • the separated and related column selection subcircuit 80 and connection relationship are different from the programmable logic core 21 of the second embodiment. Since the other parts are the same as those of the programmable logic core 21 of the second embodiment, the description of the overlapping portion will be omitted.
  • the column selection sub-circuit 80 includes NMOS transistors NV0, NV1, NB0, NB1 arranged in the row direction.
  • the vertical line VL0 is connected to the wiring PV via the NMOS transistor NV0.
  • the gate of the NMOS transistor NV0 is connected to the column selection line CSEL0.
  • the vertical line VL1 is connected to the wiring PV via the NMOS transistor NV1.
  • the gate of the NMOS transistor NV1 is connected to the column selection line CSEL1.
  • the column selection circuit 214 uses a column selection line (GCSEL0 [0] or CSEL0 [1]) to conduct a desired NMOS transistor (NV0 or NV1) to connect the wiring PV and the vertical line (VL0 or VL1). ..
  • the input terminal T0 of the logic element 40 is connected to the horizontal line HL0.
  • the input terminal T1 of the logic element 40 is connected to the horizontal line HL1.
  • the input / output terminal T2 of the logic element 40 is connected to the tristate buffer pair of the input / output circuit 100.
  • One of the tristate buffer pairs transmits the signal of wiring WY0 [0] to the input / output terminal T2 of the logic element 40 when the input enable signal IE0 is high level, and is wired when the input enable signal IE0 is low level.
  • the WY0 [0] signal is not transmitted to the input / output terminal T2 of the logic element 40.
  • the other of the tristate buffer pairs transmits the signal of the input / output terminal T2 of the logic element 40 to the wiring WY0 [0] when the output enable signal OE0 is high level, and when the output enable signal OE0 is low level.
  • the signal of the input / output terminal T2 of the logic element 40 is not transmitted to the wiring WY0 [0].
  • the input / output terminal T3 of the logic element 40 is connected to the tristate buffer pair of the input / output circuit 100.
  • One of the tristate buffer pairs transmits the signal of wiring WY0 [1] to the input / output terminal T3 of the logic element 40 when the input enable signal IE1 is high level, and is wired when the input enable signal IE1 is low level.
  • the signal of WY0 [1] is not transmitted to the input / output terminal T3 of the logic element 40.
  • the other of the tristate buffer pairs transmits the signal of the input / output terminal T3 of the logic element 40 to the wiring WY0 [1] when the output enable signal OE1 is high level, and when the output enable signal OE1 is low level.
  • the signal of the input / output terminal T3 of the logic element 40 is not transmitted to the wiring WY0 [1].
  • the input / output terminal T4 of the logic element 40 is connected to the tristate buffer pair of the input / output circuit 100.
  • One of the tristate buffer pairs transmits the signal of wiring WX0 [0] to the input / output terminal T4 of the logic element 40 when the input enable signal IE2 is high level, and wires when the input enable signal IE2 is low level.
  • the signal of WX0 [0] is not transmitted to the input / output terminal T4 of the logic element 40.
  • the other of the tristate buffer pairs transmits the signal of the input / output terminal T4 of the logic element 40 to the wiring WX0 [0] when the output enable signal OE2 is high level, and when the output enable signal OE2 is low level.
  • the signal of the input / output terminal T4 of the logic element 40 is not transmitted to the wiring WX0 [0].
  • the wiring GCSEL0 and GCSEL1 are arranged in the column selection line groups CSEL0 and CSEL1 and the wirings WY0 and WY1 as compared with the second embodiment. It is separated.
  • the programmable logic integrated circuit 1 according to the first to third embodiments of the present invention can be used as a connection element while maintaining a smaller chip area than, for example, a programmable logic integrated circuit 1 using the technique related to the present invention. It is possible to provide a highly reliable logic integrated circuit having many wiring resources.
  • the wirings CSEL0 and WY0 are separated as shown in FIG.
  • the wiring GCSEL0 (lead / write control wiring) serves as both the wiring CSEL0 and the wiring WY0. ..
  • the area occupied by the wiring in the programmable logic integrated circuit 1 according to the first to third embodiments of the present invention is almost half of the area occupied by the wiring in the programmable logic integrated circuit 1 using the technique related to the present invention.
  • the programmable logic integrated circuit 1 according to the first to third embodiments of the present invention has more wiring than the programmable logic integrated circuit 1 using the technique related to the present invention. Can be placed. Such an effect is obtained by using the wiring GCSEL0 in time division.
  • the programmable logic integrated circuit 1 having the minimum configuration according to the embodiment of the present invention includes a switch cell array 20 including a resistance changing element, a read / write control wiring 30 of the resistance changing element, and a logic element 40.
  • a first circuit 50 and a second circuit 60 are provided.
  • the read / write control wiring 30 is connected to the first terminal of the first circuit 50 and the first terminal of the second circuit 60.
  • the switch cell array 20 is connected to the second terminal of the first circuit 50.
  • the logic element 40 is connected to the second terminal of the second circuit 60.
  • the first circuit 50 transmits a signal between the read / write control wiring 30 and the switch cell array 20.
  • the second circuit 60 does not transmit a signal between the read / write control wiring 30 and the logic element 40. Further, in the second mode, the first circuit 50 does not transmit a signal between the read / write control wiring 30 and the switch cell array 20. Further, in the second mode, the second circuit 60 transmits a signal between the read / write control wiring 30 and the logic element 40. According to this programmable logic integrated circuit 1, many wirings can be arranged while keeping the chip area small.
  • the order of the processing may be changed as long as the appropriate processing is performed.
  • FIG. 12 is a schematic block diagram showing the configuration of a computer according to at least one embodiment.
  • the computer 5 includes a CPU 6, a main memory 7, a storage 8, and an interface 9.
  • each of the above-mentioned programmable logic integrated circuit 1 and other control devices is mounted on the computer 5.
  • each processing unit described above is stored in the storage 8 in the form of a program.
  • the CPU 6 reads a program from the storage 8, expands it into the main memory 7, and executes the above processing according to the program. Further, the CPU 6 secures a storage area corresponding to each of the above-mentioned storage units in the main memory 7 according to the program.
  • Examples of the storage 8 include HDD (Hard Disk Drive), SSD (Solid State Drive), magnetic disk, magneto-optical disk, CD-ROM (Compact Disc Read Only Memory), DVD-ROM (Digital Versaille Disk). , Semiconductor memory and the like.
  • the storage 8 may be internal media directly connected to the bus of computer 5, or external media connected to computer 5 via an interface 9 or a communication line. When this program is distributed to the computer 5 via a communication line, the distributed computer 5 may expand the program to the main memory 7 and execute the above processing.
  • the storage 8 is a non-temporary tangible storage medium.
  • the above program may realize a part of the above-mentioned functions.
  • the program may be a so-called difference file (difference program), which can realize the above-mentioned functions in combination with a program already recorded in the computer device.

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Abstract

論理集積回路において、リードライト制御配線は、第１回路及び第２回路に接続され、スイッチセルアレイは、第１回路に接続され、ロジックエレメントは、第２回路に接続され、第１モード時に、前記第１回路は、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させ、前記第２回路は、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させず、第２モード時に、前記第１回路は、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させず、前記第２回路は、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させる。

Description

論理集積回路及び論理集積回路による制御方法
　本発明は、論理集積回路及び論理集積回路による制御方法に関する。
　ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などのプログラマブル論理集積回路が様々な分野で使用されている。
　特許文献１には、関連する技術として、書き換え可能な論理回路に関する技術が開示されている。
日本国特開２０１７－０３３６１６号公報
　ところで、プログラマブル論理集積回路では、チップ面積を小さく保ちつつ、多くの配線を配置することのできる技術が求められている。
　本発明の各態様は、上記の課題を解決することのできる論理集積回路及び論理集積回路による制御方法を提供することを目的としている。
　上記目的を達成するために、本発明の一態様によれば、論理集積回路は、抵抗変化素子を備えるスイッチセルアレイと、前記抵抗変化素子のリードライト制御配線と、ロジックエレメントと、第１回路と、第２回路と、を備え、前記リードライト制御配線は、前記第１回路の第１端子、及び、前記第２回路の第１端子に接続され、前記スイッチセルアレイは、前記第１回路の第２端子に接続され、前記ロジックエレメントは、前記第２回路の第２端子に接続され、第１モード時に、前記第１回路は、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させ、前記第２回路は、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させず、第２モード時に、前記第１回路は、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させず、前記第２回路は、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させる。
　上記目的を達成するために、本発明の別の態様によれば、論理集積回路による制御方法は、抵抗変化素子を備えるスイッチセルアレイと、前記抵抗変化素子のリードライト制御配線と、ロジックエレメントと、第１回路と、第２回路と、を備え、前記リードライト制御配線が、前記第１回路の第１端子、及び、前記第２回路の第１端子に接続され、前記スイッチセルアレイが、前記第１回路の第２端子に接続され、前記ロジックエレメントが、前記第２回路の第２端子に接続された論理集積回路による制御方法であって、第１モード時に、前記第１回路によって、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させることと、前記第１モード時に、前記第２回路によって、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させないことと、第２モード時に、前記第１回路によって、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させないことと、前記第２モード時に、前記第２回路によって、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させることと、を含む。
　本発明の各態様によれば、プログラマブル論理集積回路のチップ面積を小さく保ちつつ、多くの配線を配置することができる。
本発明の第１の実施形態によるプログラマブル論理集積回路の構成を示す図である。 本発明の第２の実施形態によるプログラマブル論理集積回路の構成を示す図である。 本発明の第２の実施形態によるプログラマブルロジックコアの構成を示す図である。 本発明の第２の実施形態によるロジックセルの構成を示す図である。 本発明の第２の実施形態によるメモリ素子の一例を示す図である。 本発明の第２の実施形態による３端子抵抗変化スイッチの一例を示す図である。 本発明の第２の実施形態による３端子抵抗変化スイッチの別の一例を示す図である。 本発明の第３の実施形態によるプログラマブルロジックコアの構成を示す図である。 本発明に関連する技術を用いたプログラマブルロジックコアの構成を示す図である。 本発明に関連する技術を用いたロジックセルの構成を示す図である。 本発明の実施形態による最小構成のプログラマブル論理集積回路を示す図である。 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
　以下、図面を参照しながら本発明の実施形態について詳しく説明する。なお、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
＜第１の実施形態＞
　図１は、本発明の第１の実施形態のプログラマブル論理集積回路１の構成を示すブロック図である。本実施形態のプログラマブル論理集積回路１は、抵抗変化素子１０と、抵抗変化素子１０を備えたスイッチセルアレイ２０と、前記抵抗変化素子１０のリードライト制御配線３０と、ロジックエレメント４０と、第１回路５０と、第２回路６０を有する。さらに、リードライト制御配線３０は第１回路５０の一端に接続され、リードライト制御配線３０は第２回路６０の一端に接続され、スイッチセルアレイ２０は第１回路５０の他端に接続され、ロジックエレメント４０の入出力端子は第２回路６０の他端に接続される。さらに、第１モードとして抵抗変化素子１０のリードやライト時、第１回路５０は、リードライト制御配線３０とスイッチセルアレイ２０間の信号を伝達し、第２回路６０は、リードライト制御配線３０とロジックエレメント４０の入出力端子間の信号を伝達しない。さらに、第２モードとしてアプリケーション動作時、第１回路５０は、リードライト制御配線３０とスイッチセルアレイ２０間の信号を伝達せず、第２回路６０は、リードライト制御配線３０とロジックエレメント４０の入出力端子間の信号を伝達する。
　以上、第１の実施形態によるプログラマブル論理集積回路１について説明した。
　プログラマブル論理集積回路１は、第１モード時に抵抗変化素子１０のリードやライトに用いるリードライト制御配線３０を、アプリケーション動作時には、接続要素としての配線リソースとして兼用している。本実施形態は、特許文献１のように、第２モード時、バックグラウンドで構成メモリのデータを検証することができないというデメリットがある。しかしながら、本実施形態は、エラー耐性の高い抵抗変化スイッチ７０を用いることでデータの信頼性を高めることができる。
　よって、プログラマブル論理集積回路１は、小さいチップ面積を保ちつつ、接続要素としての多くの配線リソースを備えた信頼性の高い回路となる。
＜第２の実施形態＞
　図２は、本発明の第２の実施形態のプログラマブル論理集積回路１の構成を示すブロック図である。本実施形態のプログラマブル論理集積回路１は、プログラマブルロジックコア２１と、構成用回路２２と、汎用ポート２３と、構成用ポート２４とを備える。
　プログラマブルロジックコア２１は、抵抗変化スイッチ７０を備える。抵抗変化スイッチ７０は、論理回路の構成情報に基づいて配線どうしを接続または非接続する。これにより、プログラマブルロジックコア２１の論理の構成や再構成を可能とする。プログラマブルロジックコア２１は、汎用ポート２３からの入力データを、構成情報に基づいて構成された論理回路へ入力し、論理演算結果を汎用ポート２３へ出力する。
　構成用回路２２は、構成用ポート２４から入力される構成情報を含む信号を受け、プログラマブルロジックコア２１へ制御信号を出力するとともに、データを入出力する。抵抗変化スイッチ７０の書き込み時、構成用回路２２は、書き込みイネーブル信号ＷＥをハイレベルにすることで、アドレスＡの抵抗変化スイッチ７０に、入力データＤを書き込む。抵抗変化スイッチ７０の読み出し時、構成用回路２２は、読み出しイネーブル信号ＲＥをハイレベルにすることで、アドレスＡの抵抗変化スイッチ７０から読み出されたデータとして、データ出力Ｑを受け取る。アプリケーション動作時、構成用回路２２は、アプリケーションイネーブル信号ＡＥをハイレベルにすることで、プログラマブルロジックコア２１は、汎用ポート２３からの入力データを論理回路へ入力し、論理演算結果を汎用ポート２３へ出力する。
　図３は、本実施形態のプログラマブル論理集積回路１のプログラマブルロジックコア２１の構成を示すブロック図である。プログラマブルロジックコア２１は、制御回路２１１と、カラムドライバ２１２と、ロウドライバ２１３と、カラム選択回路２１４と、ロウ選択回路２１５と、読み出し回路２１６と、ロジックセル２１７を備える。
　図３ではプログラマブルロジックコア２１の構成の一例として、４×２のロジックセル２１７がマトリックス状に配置されている。
　プログラマブルロジックコア２１は、さらに、列方向に延伸したグローバルカラム選択線群ＧＣＳＥＬ０、ＧＣＳＥＬ１と、行方向に延伸したロウ選択線群ＲＳＥＬ０、ＲＳＥＬ１、ＲＳＥＬ２、ＲＳＥＬ３と、列方向に延伸した配線ＰＨ０、ＰＨ１と、行方向に延伸した配線ＰＶ０、ＰＶ１、ＰＶ２、ＰＶ３、ＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３とを備える。
　プログラマブルロジックコア２１は、さらに、行方向に延伸した接続要素としての配線ＷＸ０、ＷＸ１、ＷＸ２、ＷＸ３を備える。
　まず、制御回路２１１と各回路部品の接続関係について説明する。制御回路２１１は、アドレスＡ、データ入力Ｄ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥと、アプリケーションイネーブル信号ＡＥを入力信号として受け取り、データ出力Ｑを出力する。制御回路２１１は、アドレスＡに基づいて、アドレス信号をカラム選択回路２１４と、ロウ選択回路２１５へ出力する。制御回路２１１は、書き込みイネーブル信号ＷＥがハイレベルの時、入力データを書き込むためのドライバ設定信号をカラムドライバ２１２と、ロウドライバ２１３へ出力する。
　制御回路２１１は、読み出しイネーブル信号ＲＥがハイレベルの時、読み出すためのドライバ設定信号をカラムドライバ２１２と、ロウドライバ２１３へ出力するとともに、読み出し回路制御信号を読み出し回路２１６へ出力する。そして、制御回路２１１は、読み出し回路２１６からのデータ出力ＩＱを受け取り、外部へデータ出力Ｑを出力する。
　次に、各回路部品の接続関係について説明する。カラム選択回路２１４は、アドレス信号に基づき所望のグローバルカラム選択線（ＧＣＳＥＬ０［０］又はＧＣＳＥＬ０［１]）を選択する。さらにカラム選択回路２１４は、配線ＰＨを選択するためのデコード信号をカラムドライバ２１２へ出力する。ロウ選択回路２１５は、アドレス信号に基づき所望のロウ選択線（ＲＳＥＬ０又はＲＳＥＬ１）を選択する。さらにロウ選択回路２１５は、配線ＰＶ、ＰＢを選択するためのデコード信号をロウドライバ２１３へ出力する。
　カラムドライバ２１２は、配線ＰＨ０、ＰＨ１を介して、書き込み電圧または読み出し電圧をスイッチセルへ供給する。ロウドライバ２１３は、配線ＰＶ０、ＰＶ１、ＰＶ２、ＰＶ３を介して、書き込み電圧または読み出し電圧をスイッチセルへ供給する。ロウドライバ２１３は、配線ＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３を介して、書き込み電圧を供給する。ロウドライバ２１３は、配線ＰＢ０、ＰＢ１、ＰＢ２、ＰＢ３のうち内、選択された配線を配線ＰＢに接続する。
　読み出し回路２１６は、配線ＰＢを介して、スイッチセルの抵抗状態をセンスする。
　次に、ロジックセル２１７の接続関係について説明する。ロジックセルＬＣ００は、グローバルカラム選択線群ＧＣＳＥＬ０と、ロウ選択線群ＲＳＥＬ０と、列方向に延伸した配線ＰＨ０と、行方向に延伸した配線ＰＶ０と、配線ＰＢ０と、配線ＷＹ０と、配線ＷＸ０とを接続する。また、ロジックセルＬＣ１０、ＬＣ２０、ＬＣ３０、ＬＣ０１、ＬＣ１１、ＬＣ２１、ＬＣ３１は、ロジックセルＬＣ００と同様に各行列に対応する配線どうしを接続する。
　図４は、本実施形態のプログラマブル論理集積回路１のロジックセル２１７の構成を示す模式図である。ロジックセル２１７は、複数のスイッチセルアレイ２０と、複数のロジックエレメント４０を備える。図４は、ロジックセル２１７が、１つのスイッチセルと、１つのロジックエレメント４０を含む場合を例示している。図４のロジックセル２１７は、さらに、カラム選択サブ回路８０と、ロウ選択サブ回路９０と、入出力回路１００を備える。
　図４のロジックセル２１７は、さらに、列方向に延伸したグローバルカラム選択線ＧＣＳＥＬ０［０］、ＧＣＳＥＬ０［１］と、列方向に延伸したカラム選択線ＣＳＥＬ０、ＣＳＥＬ１と、行方向に延伸したロウ選択線ＲＳＥＬ０、ＲＳＥＬ１と、列方向に延伸した配線ＰＨと、行方向に延伸した配線ＰＶ、ＰＢと、行方向に延伸したＷＸ０［０］を備える。
　図４のロジックセル２１７は、さらに、列方向に延伸したＮ本（Ｎは２以上の整数）の垂直線の群と、行方向に延伸したＭ本（Ｍは２以上の整数）の水平線の群とを有する。図４は、行方向に延伸した２本の水平線ＨＬ０、ＨＬ１と、列方向に延伸した２本の垂直線ＶＬ０、ＶＬ１と、列方向に延伸した２本の垂直線ＢＬ０、ＢＬ１を例示している。
　スイッチセルアレイ２０は、垂直線と水平線の交差する部分に設けられ、垂直線と水平線の接続と非接続とを切り替える最大Ｎ×Ｍ個のスイッチセルを有する。図４は、スイッチセルアレイ２０の構成の一例を示し、垂直線と水平線の交差する各部分に配置されるスイッチセルＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１を含む。スイッチセルＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１は、各々、第１抵抗変化スイッチＵ００、Ｕ０１、Ｕ１０、Ｕ１１と、第２抵抗変化スイッチＬ００、Ｌ０１、Ｌ１０、Ｌ１１と、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ１０、Ｎ１１と、を備える。
　ロジックエレメント４０は、複数の入力端子と、複数の入出力端子と、所望の論理演算を行うルックアップテーブルやフリップフロップ等の各種論理回路を備える。図４は、２つの入力端子Ｔ０、Ｔ１と、３つの入出力端子Ｔ２、Ｔ３、Ｔ４を例示している。
　カラム選択サブ回路８０は、第１回路５０と、行方向に配置されたＮＭＯＳ（Ｎｅｇａｔｉｖｅ－ｃｈａｎｎｅｌ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮＶ０、ＮＶ１、ＮＢ０、ＮＢ１を含む。本実施形態の第１回路５０は、ＡＮＤ回路を備える。
　ロウ選択サブ回路９０は、列方向に配置されたＮＭＯＳトランジスタＮＨ０、ＮＨ１を備える。
　入出力回路１００は、第２回路６０と、複数のトライステートバッファを備える。本実施形態の第２回路６０は、トライステートバッファを備える。
　次に、ロジックセル２１７の接続関係について説明する。垂直線ＶＬ０は、ＮＭＯＳトランジスタＮＶ０を介して、配線ＰＶに接続される。ＮＭＯＳトランジスタＮＶ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。垂直線ＶＬ１は、ＮＭＯＳトランジスタＮＶ１を介して、配線ＰＶに接続される。ＮＭＯＳトランジスタＮＶ１のゲートは、カラム選択線ＣＳＥＬ１に接続される。リードライト信号ＲＷがハイレベルの時、カラム選択回路２１４は、グローバルカラム選択線（ＧＣＳＥＬ０［０］又はＧＣＳＥＬ０［１]）を駆動し、第１回路５０を用いて、カラム選択線（ＣＳＥＬ０またはＣＳＥＬ１）をハイレベルにし、所望のＮＭＯＳトランジスタ（ＮＶ０又はＮＶ１）を導通させ、配線ＰＶと垂直線（ＶＬ０又はＶＬ１）を接続する。リードライト信号ＲＷは、例えば、書き込みイネーブル信号ＷＥと、読み出しイネーブル信号ＲＥの論理和としてもよい。リードライト信号ＲＷは、さらに、部分的にデコードされたアドレス信号との論理積としてもよい。
　水平線ＨＬ０は、ＮＭＯＳトランジスタＮＨ０を介して、配線ＰＨに接続される。ＮＭＯＳトランジスタＮＨ０のゲートは、ロウ選択線ＲＳＥＬ０に接続される。水平線ＨＬ１は、ＮＭＯＳトランジスタＮＨ１を介して、配線ＰＨに接続される。ＮＭＯＳトランジスタＮＨ１のゲートは、ロウ選択線ＲＳＥＬ１に接続される。ロウ選択回路２１５は、ロウ選択線（ＲＳＥＬ０又はＲＳＥＬ１）を用いて、所望のＮＭＯＳトランジスタ（ＮＨ０又はＮＨ１）を導通させ、配線ＰＨと水平線（ＨＬ０又はＨＬ１）を接続する。
　ビット線ＢＬ０は、ＮＭＯＳトランジスタＮＢ０を介して、配線ＰＢに接続される。ＮＭＯＳトランジスタＮＢ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。ビット線ＢＬ１は、ＮＭＯＳトランジスタＮＢ１を介して、配線ＰＢに接続される。ＮＭＯＳトランジスタＮＢ１のゲートは、カラム選択線ＣＳＥＬ１に接続される。リードライト信号ＲＷがハイレベルの時、カラム選択回路２１４は、グローバルカラム選択線（ＧＣＳＥＬ０［０］又はＣＳＥＬ０［１]）を駆動し、第１回路５０を用いて、カラム選択線（ＣＳＥＬ０またはＣＳＥＬ１）をハイレベルにし、所望のＮＭＯＳトランジスタ（ＮＢ０又はＮＢ１）を導通させ、配線ＰＢとビット線（ＢＬ０又はＢＬ１）を接続する。
　次に、ロジックエレメント４０の接続関係について説明する。ロジックエレメント４０の入力端子Ｔ０は、水平線ＨＬ０に接続される。ロジックエレメント４０の入力端子Ｔ１は、水平線ＨＬ１に接続される。
　ロジックエレメント４０の入出力端子Ｔ２は、第２回路６０のトライステートバッファのペアに接続される。トライステートバッファのペアの一方は、入力イネーブル信号ＩＥ０がハイレベルの時、グローバルカラム選択線ＧＣＳＥＬ０［０］の信号をロジックエレメント４０の入出力端子Ｔ２へ伝達し、入力イネーブル信号ＩＥ０がローレベルの時、グローバルカラム選択線ＧＣＳＥＬ０［０］の信号をロジックエレメント４０の入出力端子Ｔ２へ伝達しない。トライステートバッファのペアの他方は、出力イネーブル信号ＯＥ０がハイレベルの時、ロジックエレメント４０の入出力端子Ｔ２の信号を、グローバルカラム選択線ＧＣＳＥＬ０［０］へ伝達し、出力イネーブル信号ＯＥ０がローレベルの時、ロジックエレメント４０の入出力端子Ｔ２の信号をグローバルカラム選択線ＧＣＳＥＬ０［０］へ伝達しない。
　ロジックエレメント４０の入出力端子Ｔ３は、第２回路６０のトライステートバッファのペアに接続される。トライステートバッファのペアの一方は、入力イネーブル信号ＩＥ１がハイレベルの時、グローバルカラム選択線ＧＣＳＥＬ０［１］の信号をロジックエレメント４０の入出力端子Ｔ３へ伝達し、入力イネーブル信号ＩＥ１がローレベルの時、グローバルカラム選択線ＧＣＳＥＬ０［１］の信号をロジックエレメント４０の入出力端子Ｔ３へ伝達しない。トライステートバッファのペアの他方は、出力イネーブル信号ＯＥ１がハイレベルの時、ロジックエレメント４０の入出力端子Ｔ３の信号を、グローバルカラム選択線ＧＣＳＥＬ０［１］へ伝達し、出力イネーブル信号ＯＥ１がローレベルの時、ロジックエレメント４０の入出力端子Ｔ３の信号をグローバルカラム選択線ＧＣＳＥＬ０［１］へ伝達しない。
　ロジックエレメント４０の入出力端子Ｔ４は、入出力回路１００のトライステートバッファのペアに接続される。トライステートバッファのペアの一方は、入力イネーブル信号ＩＥ２がハイレベルの時、配線ＷＸ０［０］の信号をロジックエレメント４０の入出力端子Ｔ４へ伝達し、入力イネーブル信号ＩＥ２がローレベルの時、配線ＷＸ０［０］の信号をロジックエレメント４０の入出力端子Ｔ４へ伝達しない。トライステートバッファのペアの他方は、出力イネーブル信号ＯＥ２がハイレベルの時、ロジックエレメント４０の入出力端子Ｔ４の信号を、配線ＷＸ０［０］へ伝達し、出力イネーブル信号ＯＥ２がローレベルの時、ロジックエレメント４０の入出力端子Ｔ４の信号を配線ＷＸ０［０］へ伝達しない。
　入力イネーブル信号ＩＥ０、ＩＥ１、ＩＥ２は、例えば、アプリケーションイネーブル信号ＡＥと、ロジックエレメント４０の入出力端子の入力をイネーブルにする設定値との論理積としてもよい。
　出力イネーブル信号ＯＥ０、ＯＥ１、ＯＥ２は、例えば、アプリケーションイネーブル信号ＡＥと、ロジックエレメント４０の入出力端子の出力をイネーブルにする設定値との論理積としてもよい。
　尚、前記トライステートバッファは高耐圧トランジスタから構成されてもよい。グローバルカラム選択線（ＧＣＳＥＬ０［０］又はＧＣＳＥＬ０［１]）は、抵抗変化スイッチ７０の書き込み時に必要となる高電圧で駆動される構成では、トライステートバッファも高耐圧トランジスタで構成することがトライステートバッファを構成するトランジスタの破壊を回避するために有効である。
　次に、スイッチセルの接続関係について説明する。ここではスイッチセルＳＣ００を例に説明する。スイッチセルＳＣ０１、スイッチセルＳＣ１０、スイッチセルＳＣ１１の構成は、スイッチセルＳＣ００と同様である。スイッチセルＳＣ００は、第１抵抗変化スイッチＵ００と、第２抵抗変化スイッチＬ００と、ＮＭＯＳトランジスタＮ００とを備える。
　第１抵抗変化スイッチＵ００の一方の端子は水平線ＨＬ０に接続される。他方の端子は第２抵抗変化スイッチＬ００の一方の端子に接続され、共有ノードを形成する。第２抵抗変化スイッチＬ００の他方の端子は垂直線ＶＬ０に接続される。共通ノードはＮＭＯＳトランジスタＮ００のソースもしくはドレインに接続され、ＮＭＯＳトランジスタＮ００のドレインもしくはソースはビット線ＢＬ０に接続される。ＮＭＯＳトランジスタのゲートはロウ選択線ＲＳＥＬ０に接続される。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いてＮＭＯＳトランジスタＮ００を導通させ、共通ノードとビット線ＢＬ０を接続させる。直列に接続された第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００は、３端子抵抗変化スイッチとして機能する。
　第１、第２抵抗変化スイッチＵ００、Ｌ００には、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ　Ｂｒｉｄｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に用いられる抵抗変化性不揮発メモリ素子を利用することができる。ＣＢＲＡＭのメモリ素子は、図５に示す、抵抗変化層にイオン伝導体を用いた金属架橋型のバイポーラ型抵抗変化素子１０とすることができる。
　イオン伝導体を用いた抵抗変化スイッチ７０では、不活性電極の第２電極５０２を接地し、活性電極の第１電極５０１に正電圧を印加すると、活性電極の金属が金属イオンとなりイオン伝導層の抵抗変化層５０３に溶解する。イオン伝導層中の金属イオンはイオン伝導層中で金属となって析出し、析出した金属は不活性電極と活性電極とを接続する金属架橋を形成する。この金属架橋により両電極が接続して低抵抗状態となる。一方、低抵抗状態で不活性電極を接地し活性電極に負電圧を印加すると、金属架橋が抵抗変化層５０３に溶解し、金属架橋の一部が切れる。これにより両電極間の接続が切れて高抵抗状態となる。高抵抗状態から再び低抵抗状態にするには、再び不活性電極を接地し活性電極に正電圧を印加すればよい。上記の低抵抗状態と高抵抗状態とを用いて、抵抗変化スイッチ７０では、スイッチのＯＮ状態とＯＦＦ状態とを実現することができる。
　なお、金属架橋により接続する前の段階で、両電極間の抵抗が次第に小さくなったり電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に両電極間が接続して低抵抗状態となる。また、金属架橋による接続が切れる前の段階で、両電極間の抵抗が次第に大きくなったり電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に両電極間の接続が切れて高抵抗状態となる。上記の過渡的な状態を用いて、低抵抗状態と高抵抗状態との間の中間状態を設けることも可能である。
　また、第１、第２抵抗変化スイッチＵ００、Ｌ００には、ＰＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに用いられる抵抗変化性不揮発メモリ素子を利用することもできる。
　第１、第２抵抗変化スイッチＵ００、Ｌ００は、低抵抗状態と高抵抗状態との２つの抵抗状態を有する。低抵抗状態をＯＮ状態、高抵抗状態をＯＦＦ状態と定義する。抵抗変化スイッチがＯＮ状態の時、電圧レベルで与えられる信号は抵抗変化スイッチを通過する。一方、抵抗変化スイッチがＯＦＦ状態の時、信号は抵抗変化スイッチによって遮断され、抵抗変化スイッチを通過しない。
　さらに、第１、第２抵抗変化スイッチＵ００、Ｌ００の抵抗状態を構成情報の１と０のデータ（各々、データ１、データ０と呼ぶ）と対応付け、低抵抗状態をデータ１、高抵抗状態をデータ０と定義する。
　図４に示すスイッチセルＳＣ００は、図６に示す３端子抵抗変化スイッチ５０Ａに示す構成のスイッチセルによって実現される。第１抵抗変化スイッチＵ００（５１０Ａに相当）の第１電極（５１１Ａに相当）と第２抵抗変化スイッチＬ００（５２０Ａに相当）の第１電極（５２１Ａに相当）とが接続され、共通ノード（５３Ａに相当）が形成される。すなわち、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００は、共通ノードに対して対称な極性を有する。
　さらに、第１抵抗変化スイッチＵ００の第２電極（５１２Ａに相当）は水平線ＨＬ０に接続されている。第２抵抗変化スイッチＬ００の第２電極（５２２Ａに相当）は垂直線ＶＬ０に接続されている。
　スイッチセルＳＣ００は、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００とがＯＮ状態のときにＯＮとし、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００とがＯＦＦ状態のときにＯＦＦとする。
　なお、図７に示す３端子抵抗変化スイッチ５０Ｂに示す構成を用いることもできる。この場合は、以下に説明するスイッチセルの書き込みにおいては、抵抗変化スイッチの極性に対応した電圧を設定すればよい。
　次に、スイッチセルの書き込み方法について説明する。リードライト信号ＲＷはハイレベルであり、第１回路５０は、グローバルカラム選択線（ＧＣＳＥＬ０［０］またはＧＣＬＳＥＬ０［１］）の信号をスイッチセルのカラム選択線（ＣＳＥＬ０またはＣＳＥＬ１）に伝達する。ここではスイッチセルＳＣ００をＯＦＦからＯＮにセットする場合を例に説明する。まず、第１抵抗変化スイッチＵ００をＯＦＦ状態からＯＮ状態へセットする。カラムドライバ２１２は配線ＰＨに低電圧（ＶＬ）を印加する。ロウドライバ２１３は配線ＰＢにセット電圧以上の高電圧（ＶＨ）を印加する。そして、ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、水平線ＨＬ０に低電圧ＶＬを印加する。カラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を駆動し、第１回路５０を用いて、ＮＭＯＳトランジスタＮＢ０を導通させ、ビット線ＢＬ０に高電圧ＶＨを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第１抵抗変化スイッチＵ００の第１電極（共通ノード）に高電圧ＶＨを印加する。その結果、第１抵抗変化スイッチＵ００はＯＮ状態になる。
　なお、ロウドライバ２１３は配線ＰＶを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときカラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を駆動し、第１回路５０を用いて、ＮＭＯＳトランジスタＮＶ０を導通させ、配線ＰＶと垂直線ＶＬ０を接続する。第２抵抗スイッチＬ００にはセット電圧以下の電圧が印加されるため、Ｌ００はＯＦＦ状態のまま変化しない。
　続いて、第２抵抗変化スイッチＬ００はＯＦＦ状態からＯＮ状態へセットされる。ロウドライバ２１３は配線ＰＶに低電圧（ＶＬ）を、配線ＰＢにセット電圧以上の高電圧（ＶＨ）を印加する。そして、カラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を用いて、ＮＭＯＳトランジスタＮＶ０とＮＢ０を導通させ、垂直線ＶＬ０に低電圧ＶＬを、ビット線ＢＬ０に高電圧ＶＨを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第２抵抗変化スイッチＬ００の第１電極（共通ノード）に高電圧ＶＨを印加する。その結果、第２抵抗変化スイッチＬ００はＯＮ状態になる。
　なお、カラムドライバ２１２は配線ＰＨを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、配線ＰＨと水平線ＨＬ０を接続する。第１抵抗スイッチＵ００にはセット電圧以下の電圧が印加される。Ｕ００はＯＮ状態のまま変化しない。
　以上の操作により、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００はセットされ、スイッチセルＳＣ００はＯＮになる。
　スイッチセルＳＣ００がＯＮからＯＦＦにリセットされる場合の操作を次に説明する。リードライト信号ＲＷはハイレベルであり、第１回路５０は、グローバルカラム選択線（ＧＣＳＥＬ０［０］またはＧＣＬＳＥＬ０［１］）の信号をスイッチセルのカラム選択線（ＣＳＥＬ０またはＣＳＥＬ１）に伝達する。まず、第１抵抗変化スイッチＵ００をＯＮ状態からＯＦＦ状態へリセットする。カラムドライバ２１２は配線ＰＨにリセット電圧以上の高電圧（ＶＨ）を印加する。ロウドライバ２１３は配線ＰＢに低電圧（ＶＬ）を印加する。そして、ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、水平線ＨＬ０に高電圧ＶＨを印加する。カラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を駆動し、第１回路５０を用いて、ＮＭＯＳトランジスタＮＢ０を導通させ、ビット線ＢＬ０に低電圧ＶＬを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第１抵抗変化スイッチＵ００の第１電極（共通ノード）に低電圧ＶＬを印加する。その結果、第１抵抗変化スイッチＵ００はＯＦＦ状態になる。
　なお、ロウドライバ２１３は配線ＰＶを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときカラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を駆動し、第１回路５０を用いて、ＮＭＯＳトランジスタＮＶ０を導通させ、配線ＰＶと垂直線ＶＬ０を接続する。第２抵抗変化スイッチＬ００にはリセット電圧以下の電圧が印加されるため、Ｌ００はＯＮ状態のまま変化しない。
　続いて、第２抵抗変化スイッチＬ００をＯＮ状態からＯＦＦ状態へリセットする。ロウドライバ２１３は配線ＰＶにリセット電圧以上の高電圧（ＶＨ）を、配線ＰＢに低電圧（ＶＬ）を印加する。そして、カラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を用いて、ＮＭＯＳトランジスタＮＶ０とＮＢ０を導通させ、垂直線ＶＬ０に高電圧ＶＨを、ビット線ＢＬ０に高電圧ＶＬを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第２抵抗変化スイッチＬ００の第１電極（共通ノード）に低電圧ＶＬを印加する。その結果、第２抵抗変化スイッチＬ００はＯＦＦ状態になる。
　なお、カラムドライバ２１２は配線ＰＨを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、配線ＰＨと水平線ＨＬ０を接続する。第１抵抗スイッチＵ００にはリセット電圧以下の電圧が印加される。Ｕ００はＯＦＦ状態のまま変化しない。
　以上の操作により、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００はリセットされ、スイッチセルＳＣ００はＯＦＦになる。
　次に、スイッチセルの読み出し方法について説明する。リードライト信号ＲＷはハイレベルであり、第１回路５０は、グローバルカラム選択線（ＧＣＳＥＬ０［０］またはＧＣＬＳＥＬ０［１］）の信号をスイッチセルのカラム選択線（ＣＳＥＬ０またはＣＳＥＬ１）に伝達する。ここではスイッチセルＳＣ００の状態を読み出す場合を例にスイッチセルの読み出し方法を説明する。まず、第１抵抗変化スイッチＵ００の抵抗状態を読み出す。このためにカラムドライバ２１２は配線ＰＨに低電圧（ＶＬ）を印加する。読み出し回路２１６は配線ＰＢにセンス電圧ＶＳを印加する。ロウドライバ２１３は配線ＰＶをハイインピーダンスにする。そして、ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、水平線ＨＬ０に低電圧ＶＬを印加する。カラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を駆動し、第１回路５０を用いて、ＮＭＯＳトランジスタＮＢ０を導通させ、ビット線ＢＬ０にセンス電圧ＶＳを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第１抵抗変化スイッチＵ００の第１電極（共通ノード）にセンス電圧ＶＳを印加する。その結果、第１抵抗変化スイッチＵ００の抵抗状態に応じて、センス電流が流れる。
　読み出し回路２１６は、例えば、センス電流を電圧に変換後、基準電圧と比較して、第１抵抗変化スイッチＵ００の抵抗状態を判定する。抵抗値が所定の値より小さい場合にはデータ１、所定の値より大きい場合にはデータ０が出力データＩＱとして出力される。
　続いて、第２抵抗変化スイッチＬ００の抵抗状態を読み出す。ロウドライバ２１３は配線ＰＶに低電圧ＶＬを印加する。読み出し回路２１６は配線ＰＢにセンス電圧ＶＳを印加する。カラムドライバ２１２は配線ＰＨをハイインピーダンスにする。そして、カラム選択回路２１４は、グローバルカラム選択線ＧＣＳＥＬ０［０］を駆動し、第１回路５０を用いて、ＮＭＯＳトランジスタＮＶ０とＮＢ０を導通させ、垂直線ＶＬ０に低電圧ＶＬを、ビット線ＢＬ０にセンス電圧ＶＳを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第２抵抗変化スイッチＬ００の第１電極（共通ノード）にセンス電圧ＶＳを印加する。その結果、第２抵抗変化スイッチＬ００の抵抗状態に応じて、センス電流が流れる。
　読み出し回路２１６は、例えば、センス電流を電圧に変換後、基準電圧と比較して、第２抵抗変化スイッチＬ００の抵抗状態を判定する。抵抗値が所定の値より小さい場合にはデータ１、所定の値より大きい場合にはデータ０が出力データＩＱとして出力される。
　次に、プログラマブル論理集積回路１のアプリケーション動作について説明する。アプリケーションイネーブル信号ＡＥはハイレベルであり、入力イネーブル信号ＩＥ０、ＩＥ１、ＩＥ２が、例えば、アプリケーションイネーブル信号ＡＥと、ロジックエレメント４０の入出力端子の入力をイネーブルにする設定値との論理積としている場合には、対応するトライステートバッファがグローバルカラム選択線（ＧＣＳＥＬ０［０］、または、ＧＣＳＥＬ０［１］）や配線ＷＸ０［０］の信号をロジックエレメント４０へ伝達する。また、出力イネーブル信号ＯＥ０、ＯＥ１、ＯＥ２が、例えば、アプリケーションイネーブル信号ＡＥと、ロジックエレメント４０の入出力端子の出力をイネーブルにする設定値との論理積としている場合には、対応するトライステートバッファがロジックエレメント４０の入出力端子の信号をグローバルカラム選択線（ＧＣＳＥＬ０［０］やＧＣＳＥＬ０［１］）や配線ＷＸ０［０］へ伝達する。
　カラム選択回路２１４は、グローバルカラム選択線（ＧＣＳＥＬ０［０］やＧＣＳＥＬ０［１］）をハイインピーダンス状態とする。また、接続要素として利用されていないグローバルカラム選択線（ＧＣＳＥＬ［０］やＧＣＳＥＬ［１］）をローレベルに設定してもよい。各グローバル配線が、接続要素として利用されているか否かは、設定用メモリに記憶させてもよい。
　リードライト信号ＲＷはローレベルであり、第１回路５０は、グローバルカラム選択線（ＧＣＳＥＬ０［０］またはＧＣＬＳＥＬ０［１］）の信号をスイッチセルのカラム選択線（ＣＳＥＬ０またはＣＳＥＬ１）に伝達せずに、カラム選択線をローレベルにする。これにより、カラム選択サブ回路８０中のＮＭＯＳトランジスタＮＶ０、ＮＶ１は非導通状態となり、配線ＰＶは、垂直線ＶＬ０、ＶＬ１と電気的に切断される。また、カラム選択サブ回路８０中のＮＭＯＳトランジスタＮＢ０、ＮＢ１は非導通状態となり、配線ＰＢは、ビット線ＢＬ０、ＢＬ１と電気的に切断される。
　ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０、ＲＳＥＬ１をローレベルに設定する。これにより、ロウ選択サブ回路９０中のＮＭＯＳトランジスタＮＨ０、ＮＨ１は非導通状態となり、配線ＰＨは、水平線ＨＬ０、ＨＬ１と電気的に切断される。また、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ１０、Ｎ１１は非導通状態となる。
　ロジックセル２１７は、垂直線ＶＬ０、ＶＬ１に入力される入力信号を、スイッチセルの導通状態／非導通状態に応じて、水平線ＨＬ０、ＨＬ１を経由して、ロジックエレメント４０へ伝達する。また、ロジックセル２１７は、入出力回路１００を用いて、グローバルカラム選択線（ＧＣＳＥＬ０［０］又はＧＣＳＥＬ０［１]）や配線ＷＸの信号をロジックエレメント４０に入力する。ロジックエレメント４０は所望の論理演算を行い、その結果を、入出力回路１００を経由して、グローバルカラム選択線（ＧＣＳＥＬ０［０］又はＧＣＳＥＬ０［１]）や配線ＷＸへ出力する。
　以上のように、プログラマブル論理集積回路１は、第１モードとしてのリードライト時に抵抗変化素子１０のリードやライトに用いるリードライト制御配線３０を、アプリケーション動作時には、接続要素としての配線リソースとして兼用している。本実施形態は、特許文献１のように、第２モード時、バックグラウンドで構成メモリのデータを検証することができないというデメリットがある。しかしながら、本実施形態は、エラー耐性の高い抵抗変化スイッチを用いることでデータの信頼性を高めることができる。
　よって、本実施形態によれば、小さいチップ面積を保ちつつ、接続要素としての多くの配線リソースを備えた信頼性の高い論理集積回路を提供することができる。
　尚、本実施形態のプログラマブルロジックコア２１は、リードライト制御配線３０として、グローバルカラム選択線（ＧＣＳＥＬ０［０］又はＧＣＳＥＬ０［１]）を、アプリケーション時に兼用できるように構成したが、この限りではない。
　例えば、リードライト制御配線３０として、グローバルロウ選択線（ＲＳＥＬ０又はＲＳＥＬ１）を、アプリケーション時に兼用してもよい。この時、ＡＮＤゲートを含む第１回路５０をロウ選択サブ回路９０に追加してもよい。
　また、リードライト制御配線３０として、ドライバ線を、アプリケーション時に兼用してもよい。この時、カラム選択サブ回路８０やロウ選択サブ回路９０の中のＮＭＯＳトランジスタを第１回路５０として利用してもよい。
＜第３の実施形態＞
　図８は、本発明の第３の実施形態のプログラマブルロジックコア２１の構成を示すブロック図である。本実施形態のプログラマブルロジックコア２１は、制御回路２１１と、カラムドライバ２１２と、ロウドライバ２１３と、カラム選択回路２１４と、ロウ選択回路２１５と、読み出し回路２１６と、ロジックセル２１７と、スイッチＳＷ０、ＳＷ１を備える。
　本実施の形態のプログラマブルロジックコア２１は、グローバルカラム選択線群ＧＣＳＥＬ０、ＧＣＳＥＬ１がスイッチＳＷ０、ＳＷ１によって分割されている点が、第２の実施形態のプログラマブルロジックコア２１と異なる。その他は第２の実施形態のプログラマブルロジックコア２１と同様であるため、重複する部分の説明は省略する。
　スイッチＳＷ０は、書き込みイネーブル信号ＷＥと読み出しイネーブル信号ＲＥの論理和の信号を受け、その信号がハイレベルの時、スイッチＳＷ０は導通状態となり、グローバルカラム選択線群ＧＣＳＥＬ０はスイッチＳＷ０によって電気的に分割されない。
　スイッチＳＷ０は、書き込みイネーブル信号ＷＥと読み出しイネーブル信号ＲＥの論理和の信号を受け、その信号がローレベルの時、スイッチＳＷ０は非導通状態となり、グローバルカラム選択線群ＧＣＳＥＬ０はスイッチＳＷ０によって電気的に分割される。これにより、例えば、グローバルカラム選択線ＧＣＳＥＬ０を、ロジックセルＬＣ００とＬＣ１０間の信号ルーティングと、ロジックセルＬＣ２０とＬＣ３０の信号ルーティングに用いる場合、お互いに干渉せずにルーティングを行うことができる。
　スイッチＳＷ１は、スイッチＳＷ０と同様に、グローバルカラム選択線群ＧＣＳＥＬ１を分割・非分割する。
　スイッチＳＷ０、ＳＷ１は、たとえば、ＮＭＯＳトランジスタ等を用いることができる。
　本実施形態のプログラマブルロジックコア２１は、グローバルカラム選択線群ＧＣＳＥＬ０、ＧＣＳＥＬ１を分割することにより、アプリケーション時、近傍のロジックセル２１７間のルーティングに制限することにより、利用できる配線リソースを増やすとともに、配線の寄生容量を小さくすることができる。
　よって、本実施形態によれば、小さいチップ面積を保ちつつ、接続要素としての多くの配線リソースを備えた信頼性の高い論理集積回路を提供することができる。
＜関連技術＞
　ここで、本発明に関連する技術を用いた論理集積回路１について図面を参照しながら説明する。以下の説明においては、上述の本発明の各実施形態の論理集積回路と同様の構成や機能については説明を省略する。
　図９は、本発明に関連する技術を用いた論理集積回路１のプログラマブルロジックコア２１の構成を示すブロック図である。論理集積回路１は、プログラマブル論理集積回路である。プログラマブルロジックコア２１は、制御回路２１１と、カラムドライバ２１２と、ロウドライバ２１３と、カラム選択回路２１４と、ロウ選択回路２１５と、読み出し回路２１６と、ロジックセル２１７を備える。
　プログラマブルロジックコア２１は、第２の実施形態のプログラマブルロジックコア２１のグローバルカラム選択線群ＧＣＳＥＬ０、ＧＣＳＥＬ１が、カラム選択線群ＣＳＥＬ０、ＣＳＥＬ１と、配線群ＷＹ０、ＷＹ１に分離されている点が、第２の実施形態のプログラマブルロジックコア２１と異なる。その他は第２の実施形態のプログラマブルロジックコア２１と同様であるため、重複する部分の説明は省略する。
　図１０は、本発明に関連する技術を用いたプログラマブル論理集積回路１のロジックセル２１７の構成を示す模式図である。図１０は、複数のスイッチセルアレイ２０と、１つのロジックエレメント４０と、カラム選択サブ回路８０と、ロウ選択サブ回路９０と、入出力回路１００を含む。
　図１０のロジックセル２１７は、さらに、列方向に延伸したカラム選択線ＣＳＥＬ０、ＣＳＥＬ１と、行方向に延伸したロウ選択線ＲＳＥＬ０、ＲＳＥＬ１と、列方向に延伸した配線ＰＨと、行方向に延伸した配線ＰＶ、ＰＢと、列方向に延伸したＷＹ０［０］と、ＷＹ０［１］と、行方向に延伸したＷＸ０［０］を含む。
　図１０のロジックセル２１７は、さらに、列方向に延伸したＮ本（Ｎは２以上の整数）の垂直線の群と、行方向に延伸したＭ本（Ｍは２以上の整数）の水平線の群とを有する。図１０は、行方向に延伸した２本の水平線ＨＬ０、ＨＬ１と、列方向に延伸した２本の垂直線ＶＬ０、ＶＬ１と、列方向に延伸した２本の垂直線ＢＬ０、ＢＬ１を例示している。
　本発明に関連する技術を用いたプログラマブルロジックコア２１は、第２の実施形態のプログラマブルロジックコア２１のグローバルカラム選択線群ＧＣＳＥＬ０、ＧＣＳＥＬ１が、カラム選択線群ＣＳＥＬ０、ＣＳＥＬ１と、配線ＷＹ０、ＷＹ１に分離され、関連したカラム選択サブ回路８０や接続関係が、第２の実施形態のプログラマブルロジックコア２１と異なる。その他は第２の実施形態のプログラマブルロジックコア２１と同様であるため、重複する部分の説明は省略する。
　カラム選択サブ回路８０は、行方向に配置されたＮＭＯＳトランジスタＮＶ０、ＮＶ１、ＮＢ０、ＮＢ１を含む。
　次に、ロジックセル２１７の接続関係について説明する。垂直線ＶＬ０は、ＮＭＯＳトランジスタＮＶ０を介して、配線ＰＶに接続される。ＮＭＯＳトランジスタＮＶ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。垂直線ＶＬ１は、ＮＭＯＳトランジスタＮＶ１を介して、配線ＰＶに接続される。ＮＭＯＳトランジスタＮＶ１のゲートは、カラム選択線ＣＳＥＬ１に接続される。カラム選択回路２１４は、カラム選択線（ＧＣＳＥＬ０［０］又はＣＳＥＬ０［１]）を用いて、所望のＮＭＯＳトランジスタ（ＮＶ０又はＮＶ１）を導通させ、配線ＰＶと垂直線（ＶＬ０又はＶＬ１）を接続させる。
　次に、ロジックエレメント４０の接続関係について説明する。ロジックエレメント４０の入力端子Ｔ０は、水平線ＨＬ０に接続される。ロジックエレメント４０の入力端子Ｔ１は、水平線ＨＬ１に接続される。
　ロジックエレメント４０の入出力端子Ｔ２は、入出力回路１００のトライステートバッファのペアに接続される。トライステートバッファのペアの一方は、入力イネーブル信号ＩＥ０がハイレベルの時、配線ＷＹ０［０］の信号をロジックエレメント４０の入出力端子Ｔ２へ伝達し、入力イネーブル信号ＩＥ０がローレベルの時、配線ＷＹ０［０］の信号をロジックエレメント４０の入出力端子Ｔ２へ伝達しない。トライステートバッファのペアの他方は、出力イネーブル信号ＯＥ０がハイレベルの時、ロジックエレメント４０の入出力端子Ｔ２の信号を、配線ＷＹ０［０］へ伝達し、出力イネーブル信号ＯＥ０がローレベルの時、ロジックエレメント４０の入出力端子Ｔ２の信号を配線ＷＹ０［０］へ伝達しない。
　ロジックエレメント４０の入出力端子Ｔ３は、入出力回路１００のトライステートバッファのペアに接続される。トライステートバッファのペアの一方は、入力イネーブル信号ＩＥ１がハイレベルの時、配線ＷＹ０［１］の信号をロジックエレメント４０の入出力端子Ｔ３へ伝達し、入力イネーブル信号ＩＥ１がローレベルの時、配線ＷＹ０［１］の信号をロジックエレメント４０の入出力端子Ｔ３へ伝達しない。トライステートバッファのペアの他方は、出力イネーブル信号ＯＥ１がハイレベルの時、ロジックエレメント４０の入出力端子Ｔ３の信号を、配線ＷＹ０［１］へ伝達し、出力イネーブル信号ＯＥ１がローレベルの時、ロジックエレメント４０の入出力端子Ｔ３の信号を配線ＷＹ０［１］へ伝達しない。
　ロジックエレメント４０の入出力端子Ｔ４は、入出力回路１００のトライステートバッファのペアに接続される。トライステートバッファのペアの一方は、入力イネーブル信号ＩＥ２がハイレベルの時、配線ＷＸ０［０］の信号をロジックエレメント４０の入出力端子Ｔ４へ伝達し、入力イネーブル信号ＩＥ２がローレベルの時、配線ＷＸ０［０］の信号をロジックエレメント４０の入出力端子Ｔ４へ伝達しない。トライステートバッファのペアの他方は、出力イネーブル信号ＯＥ２がハイレベルの時、ロジックエレメント４０の入出力端子Ｔ４の信号を、配線ＷＸ０［０］へ伝達し、出力イネーブル信号ＯＥ２がローレベルの時、ロジックエレメント４０の入出力端子Ｔ４の信号を配線ＷＸ０［０］へ伝達しない。
　本発明に関連する技術を用いたプログラマブル論理集積回路１のプログラマブルロジックコア２１は、第２の実施形態に比べて、配線ＧＣＳＥＬ０、ＧＣＳＥＬ１が、カラム選択線群ＣＳＥＬ０、ＣＳＥＬ１と、配線ＷＹ０、ＷＹ１に分離している。
　本発明の第１～第３の実施形態によるプログラマブル論理集積回路１は、例えば、本発明に関連する技術を用いたプログラマブル論理集積回路１に比べて、小さいチップ面積を保ちつつ、接続要素としての多くの配線リソースを備えた信頼性の高い論理集積回路を提供することができる。
　具体的には、本発明に関連する技術を用いたプログラマブル論理集積回路１では、図９に示すように、配線ＣＳＥＬ０とＷＹ０は分離している。一方、本発明の第１～第３の実施形態によるプログラマブル論理集積回路１では、図３に示すように、配線ＧＣＳＥＬ０（リードライト制御配線）が配線ＣＳＥＬ０と配線ＷＹ０の両方の役割を兼ねている。
　その結果、本発明の第１～第３の実施形態によるプログラマブル論理集積回路１において配線が占める領域は、本発明に関連する技術を用いたプログラマブル論理集積回路１において配線が占める領域のほぼ半分になる。また、チップ面積が一定である場合、本発明の第１～第３の実施形態によるプログラマブル論理集積回路１は、本発明に関連する技術を用いたプログラマブル論理集積回路１に比べて、多くの配線を配置することができる。このような効果は、配線ＧＣＳＥＬ０を時分割で利用することにより得られるものである。具体的には、プログラマブル論理集積回路１が第１回路５０及び第２回路６０を備え、素子の読み出し及び書き込みモード（第１モード）とアプリケーションモード（第２モード）に応じて第１回路５０及び第２回路６０を動作させればよい。
　本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
　本発明の実施形態による最小構成のプログラマブル論理集積回路１について説明する。
　本発明の実施形態による最小構成のプログラマブル論理集積回路１は、図１１に示すように、抵抗変化素子を備えるスイッチセルアレイ２０と、前記抵抗変化素子のリードライト制御配線３０と、ロジックエレメント４０と、第１回路５０と、第２回路６０と、を備える。
　リードライト制御配線３０は、第１回路５０の第１端子、及び、第２回路６０の第１端子に接続される。スイッチセルアレイ２０は、第１回路５０の第２端子に接続される。ロジックエレメント４０は、第２回路６０の第２端子に接続される。第１モード時に、第１回路５０は、リードライト制御配線３０とスイッチセルアレイ２０との間で信号を伝達させる。また、第１モード時に、第２回路６０は、リードライト制御配線３０とロジックエレメント４０との間で信号を伝達させない。また、第２モード時に、第１回路５０は、リードライト制御配線３０とスイッチセルアレイ２０との間で信号を伝達させない。また、第２モード時に、第２回路６０は、リードライト制御配線３０とロジックエレメント４０との間で信号を伝達させる。
　このプログラマブル論理集積回路１によれば、チップ面積を小さく保ちつつ、多くの配線を配置することができる。
　なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。
　本発明の実施形態について説明したが、上述のプログラマブル論理集積回路１、その他の制御装置は内部に、コンピュータ装置を有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
　図１２は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
　コンピュータ５は、図１２に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
　例えば、上述のプログラマブル論理集積回路１、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。
　ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。
　また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータ装置にすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。
　この出願は、２０１９年３月２９日に出願された日本出願特願２０１９－０６８９１０号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明の各態様によれば、プログラマブル論理集積回路のチップ面積を小さく保ちつつ、多くの配線を配置することができる。
１・・・プログラマブル論理集積回路
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・抵抗変化素子
２０・・・スイッチセルアレイ
２１・・・プログラマブルロジックコア
２２・・・構成用回路
２３・・・汎用ポート
２４・・・構成用ポート
３０・・・リードライト制御配線
４０・・・ロジックエレメント
５０・・・第１回路
５０Ａ、５０Ｂ・・・３端子抵抗変化スイッチ
５３Ａ・・・共通ノード
６０・・・第２回路
７０・・・抵抗変化スイッチ
８０・・・カラム選択サブ回路
９０・・・ロウ選択サブ回路
１００・・・入出力回路
２１１・・・制御回路
２１２・・・カラムドライバ
２１３・・・ロウドライバ
２１４・・・カラム選択回路
２１５・・・ロウ選択回路
２１６・・・読み出し回路
２１７・・・ロジックセル
５０１、５１１Ａ、５２１Ａ・・・第１電極
５０２、５１２Ａ、５２２Ａ・・・第２電極
５０３・・・抵抗変化層
５１０Ａ・・・第１抵抗変化スイッチ
５２０Ａ・・・第２抵抗変化スイッチ

Claims (9)

  1. 　抵抗変化素子を備えるスイッチセルアレイと、
    　前記抵抗変化素子のリードライト制御配線と、
    　ロジックエレメントと、
    　第１回路と、
    　第２回路と、
    　を備え、
    　前記リードライト制御配線は、前記第１回路の第１端子、及び、前記第２回路の第１端子に接続され、
    　前記スイッチセルアレイは、前記第１回路の第２端子に接続され、
    　前記ロジックエレメントは、前記第２回路の第２端子に接続され、
    　第１モード時に、
    　前記第１回路は、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させ、
    　前記第２回路は、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させず、
    　第２モード時に、
    　前記第１回路は、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させず、
    　前記第２回路は、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させる、
    　論理集積回路。
  2. 　カラム選択回路と、
    　グローバルカラム選択線と、
    　を備え、
    　前記リードライト制御配線は、前記グローバルカラム選択線を含み、
    　前記カラム選択回路は、前記グローバルカラム選択線と接続され、
    　前記第１モード時に、
    　前記カラム選択回路は、所望の前記グローバルカラム選択線を、信号を伝達できる状態にし、
    　前記第２モード時に、
    　前記カラム選択回路は、前記グローバルカラム選択線をハイインピーダンスにする、
    　請求項１に記載の論理集積回路。
  3. 　前記第１回路は、ＡＮＤゲートを備え、
    　前記ＡＮＤゲートの入力端子は、前記グローバルカラム選択線と、リードライト信号が伝播する配線とに接続され、
    　前記ＡＮＤゲートの出力端子は、カラム選択線に接続される
    　請求項２に記載の論理集積回路。
  4. 　前記第２回路は、第１トライステートバッファと第２トライステートバッファとを備え、
    　前記第１トライステートバッファの入力端子は、入力イネーブル信号が伝播する配線と、グローバルカラム選択信号が伝播する配線とに接続され、
    　前記第１トライステートバッファの出力端子は、前記ロジックエレメントに接続され、
    　前記第２トライステートバッファの入力端子は、出力イネーブル信号が伝播する配線と、前記ロジックエレメントとに接続され、
    　前記第２トライステートバッファの出力端子は、前記グローバルカラム選択信号が伝播する配線に接続される、
    　請求項１から請求項３の何れか一項に記載の論理集積回路。
  5. 　前記第１トライステートバッファ及び前記第２トライステートバッファは、高耐圧トランジスタを備える、
    　請求項４に記載の論理集積回路。
  6. 　前記リードライト制御配線を電気的に分割可能なスイッチ、
    　を備え、
    　前記第１モード時に、
    　前記スイッチは、前記リードライト制御配線を分割せず、
    　前記第２モード時に、
    　前記スイッチは、前記リードライト制御配線を電気的に分割する、
    　請求項１から請求項５の何れか一項に記載の論理集積回路。
  7. 　ロウ選択回路と、
    　グローバルロウ選択線と、
    　を備え、
    　前記リードライト制御配線は、グローバルロウ選択線を含み、
    　前記ロウ選択回路は、前記グローバルロウ選択線に接続され、
    　前記第１モード時に、
    　前記ロウ選択回路は、所望の前記グローバルロウ選択線を、信号を伝達できる状態にし、
    　前記第２モード時に、
    　前記ロウ選択回路は、前記グローバルロウ選択線をハイインピーダンスにする、
    　請求項１から請求項６の何れか一項に記載の論理集積回路。
  8. 　ドライバ回路と、
    　ドライバ線と、
    　を備え、
    　前記リードライト制御配線は、前記ドライバ線を含み、
    　前記ドライバ回路は、前記ドライバ線に接続され、
    　前記第１モード時に、
    　前記ドライバ回路は、所望の前記ドライバ線を、信号を伝達できる状態にし、
    　前記第２モード時に、
    　前記ドライバ回路は、前記ドライバ線をハイインピーダンスにする、
    　請求項１から請求項７の何れか一項に記載の論理集積回路。
  9. 　抵抗変化素子を備えるスイッチセルアレイと、前記抵抗変化素子のリードライト制御配線と、ロジックエレメントと、第１回路と、第２回路と、を備え、前記リードライト制御配線が、前記第１回路の第１端子、及び、前記第２回路の第１端子に接続され、前記スイッチセルアレイが、前記第１回路の第２端子に接続され、前記ロジックエレメントが、前記第２回路の第２端子に接続された論理集積回路による制御方法であって、
    　第１モード時に、
    　前記第１回路によって、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させることと、
    　前記第１モード時に、
    　前記第２回路によって、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させないことと、
    　第２モード時に、
    　前記第１回路によって、前記リードライト制御配線と前記スイッチセルアレイとの間で信号を伝達させないことと、
    　前記第２モード時に、
    　前記第２回路によって、前記リードライト制御配線と前記ロジックエレメントとの間で信号を伝達させることと、
    　を含む論理集積回路による制御方法。
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