WO2017126544A1 - 再構成可能回路、再構成可能回路システム、および再構成可能回路の動作方法 - Google Patents

再構成可能回路、再構成可能回路システム、および再構成可能回路の動作方法 Download PDF

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幸秀 辻
阪本　利司
信 宮村
旭 白
あゆ香 多田
竜介 根橋
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日本電気株式会社
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Definitions

  • the present invention relates to a reconfigurable circuit, a reconfigurable circuit system, and a method for operating the reconfigurable circuit.
  • a programmable logic integrated circuit (reconfigurable circuit) has a feature that various logic circuits can be reconfigured by rewriting internal setting information.
  • a reconfigurable circuit includes a LUT (Look Up Table), a logic unit which is a memory reference type logic operation unit composed of flip-flops, and an input / output signal switching unit (hereinafter referred to as a logic unit). IMUX) and a signal path switching unit (hereinafter referred to as SMUX) between logic units.
  • LUT Look Up Table
  • a logic unit which is a memory reference type logic operation unit composed of flip-flops
  • IMUX input / output signal switching unit
  • SMUX signal path switching unit
  • the circuit scale (that is, the number of configurable logic) of the reconfigurable circuit is the logic designed by designing a CLB (Configurable Logic Block: logic cell) of a certain scale including the logic part, IMUX, and SMUX. Adjustments can be made by placing the cells adjacent to each other so that they can be connected to each other. Specifically, since the circuit scale can be adjusted by adjusting the number of logic cells arranged adjacent to each other, a semiconductor chip including a reconfigurable circuit having a different circuit scale can be easily adapted to customer needs. Can be manufactured.
  • the IMUX that is a signal switching unit and the SMUX that is a signal path switching unit are implemented using, for example, an SRAM (Static Random Access Memory) and an SRAM switch including a pass transistor.
  • SRAM Static Random Access Memory
  • SRAM switch including a pass transistor
  • Patent Document 1 and Patent Document 2 disclose a technique capable of reducing chip area and power consumption by configuring IMUX and SMUX with resistance change elements.
  • the variable resistance element is used as a switch on a reconfigurable circuit, a voltage is always applied to all the switches on the circuit. For this reason, higher reliability is required as compared with the case where it is used as a memory.
  • Patent Document 3 and Patent Document 4 are not complementary to a switch cell having a 1T1R structure in which one transistor and one resistance change element are set, but a complementary type using one transistor and two pairs of resistance change elements ( 1T2R) structure is disclosed.
  • Such a switch cell using a resistance change element is used as a switch cell (multiplexer) for switching signals such as IMUX and SMUX in a crossbar configuration.
  • the switch cell is arranged in the vicinity of each cross point of the vertical signal wiring (RV) and the horizontal signal wiring (RH). Also connected to the switch cell are two write control lines (SV, GH) for controlling the selection transistor (Tr.) In order to turn on / off the resistance change element at the cross point.
  • Non-Patent Document 1 discloses a configuration of a reconfigurable circuit that optimizes area, power, and delay for a benchmark reconfiguration target circuit (for example, MCNC 20 benchmark).
  • the size (height) of the logic cell was specified by the transistor (height of the switch cell).
  • the use efficiency of the silicon substrate in the logic cell is lowered when the height of the logic cell is limited by the wiring density that limits the height of the logic cell.
  • the switch cells are arranged at a pitch determined by the transistor size (changing the transistor arrangement cycle and the wiring pattern cycle), and space for forming semiconductor elements can be created in the upper and lower regions of the crossbar switch region in the height direction. it can.
  • this structure complicates the wiring, and further, the space for the driver control line of the crossbar switch circuit runs up and down using a lower layer wiring close to the silicon substrate, and the power line and the power line are narrow. Exists. Therefore, it becomes a dead space. A logic cell having such a dead space may be harmful in reducing the size of the logic cell.
  • An object of the present invention is to provide a reconfigurable circuit that can increase the efficiency of silicon use on a chip and can easily reduce the size of a logic cell.
  • a reconfigurable circuit of one embodiment of the present invention includes a logic memory unit that is configured by variable resistance elements and is distributed in at least two, a logic unit that performs a logical operation with reference to the logic memory unit, A signal path switching unit that receives a result of the logical operation of the logic unit and outputs the result to the outside, wherein the logic memory unit and the signal path switching unit constitute a crossbar switch circuit, and the resistance change element Share write wiring to.
  • the reconfigurable circuit according to an aspect of the present invention is connected to each other in parallel.
  • a method for operating a reconfigurable circuit wherein a logic unit performs a logical operation with reference to a logic memory unit that is distributed and arranged in at least two variable resistance elements, and a signal path
  • the switching unit receives the result of the logical operation of the logic unit and makes it external, and the logic memory unit and the signal path switching unit constitute a crossbar switch circuit and share a write wiring to the variable resistance element .
  • (A) is a schematic diagram which shows the resistance change element which concerns on embodiment of this invention.
  • (B) is the schematic diagram which simplified (a).
  • (C) is a table
  • (A) is a schematic diagram which shows the switch cell which concerns on embodiment of this invention.
  • (B) is a schematic diagram showing a state in which the switch cell according to the embodiment of the present invention is arranged in a cross-point cell.
  • (C) is a schematic diagram which shows the wiring layout of the switch cell which concerns on embodiment of this invention. It is a schematic diagram showing a crossbar switch circuit according to an embodiment of the present invention.
  • FIG. 13 is a block diagram of a reconfigurable circuit for explaining the present embodiment.
  • the reconfigurable circuit 1 includes a logic unit 2, a logic memory unit 3, and a signal path switching unit 4.
  • the logic unit 2 is a logical operation unit that can perform a logical operation by referring to the logic memory unit 3, and includes, for example, a plurality of N-input lookup tables and flip-flops.
  • the logic memory unit 3 is a memory composed of, for example, a resistance change element.
  • the signal path switching unit 4 includes a resistance change element.
  • the logic memory unit 3 and the signal path switching unit 4 share a resistance change element.
  • the resistance change element included in the logic memory unit 3 and the write wiring of the resistance change element included in the signal path switching unit 4 are shared between the logic memory unit 3 and the signal path switching unit 4 in the crossbar switch circuit. Has been.
  • FIG. 1 is a schematic diagram illustrating an example of a variable resistance element according to the present embodiment
  • FIG. 1A is a schematic diagram illustrating a variable resistance element
  • FIG. 1B is a symbolic diagram obtained by simplifying FIG.
  • the expression, FIG. 1C is a table showing the voltage for changing the resistance of the variable resistance element.
  • the resistance change element 10 includes a first wiring layer 11, a second wiring layer 12, and a solid electrolytic layer 13.
  • the variable resistance element 10 includes a solid electrolytic layer 13 between a first wiring layer 11 and a second wiring layer 12.
  • FIG. 1C is a table showing the correspondence between the resistance value and the voltage of the resistance change element 10.
  • the resistance value of the resistance change element 10 changes by applying a forward bias or a reverse bias to both ends of the resistance change element 10.
  • the resistance value of the resistance change element 10 is a high resistance state (off state) when the bias of the first wiring layer 11 is at a high level and the bias of the second wiring layer 12 is at a low level.
  • the resistance value of the resistance change element 10 is switched from the low resistance state to the high resistance state when the bias of the first wiring layer 11 is at the low level and the bias of the second wiring layer 12 is at the high level.
  • the low-resistance state of the variable resistance element 10 the ratio of the resistance value of the high resistance state, for example, is 10 5 or more.
  • the resistance change element 10 described above is not particularly limited, for example, a predetermined voltage or more such as ReRAM (Resistance Random Access Memory) using a transition metal oxide or NanoBridge (registered trademark) using an ionic conductor is predetermined.
  • a resistance change element that can change and hold resistance when applied for a time or longer is used.
  • the resistance change element 10 may be a resistance change element including two bipolar resistance change elements having polarity in the direction of application of a voltage for changing resistance.
  • the variable resistance element 10 is more preferably configured in such a manner that two bipolar variable resistance elements are opposed and connected in series, and a switch (transistor) is arranged at a connection point of the two switches.
  • the resistance element 10 having such a configuration has a high disturbance resistance when the signal is continuously passed and used.
  • the resistance change element 10 may be a resistance change element utilizing movement of metal ions and an electrochemical reaction in a solid (ion conductor) in which ions can freely move by application of an electric field or the like.
  • the resistance change element 10 since the resistance change element 10 as described above has a large resistance change amount, it can be used as a switch element that can distinguish whether a signal passes between electrodes or not.
  • the resistance change element 10 includes a solid electrolytic layer 13, a first wiring layer 11 provided in contact with the solid electrolytic layer 13, and a second wiring layer 11 provided opposite to each other.
  • the wiring layer 12 is configured.
  • the solid electrolytic layer 13 receives metal ions from the first wiring layer 11 but does not receive metal ions from the second wiring layer 12. Therefore, the resistance change element 10 controls the conduction state between the first wiring layer 11 and the second wiring layer 12 because the resistance value of the solid electrolytic layer 13 changes when the polarity of the applied voltage changes. can do.
  • FIG. 2 is a schematic diagram illustrating a configuration of the switch cell according to the present embodiment
  • FIG. 2A is a schematic diagram illustrating a switch cell including two resistance change elements and a transistor.
  • the switch cell 100 includes at least a first resistance change element 110, a second resistance change element 120, and a selection transistor 130. That is, the switch cell 100 is a complementary (1T2R) structure switch cell using one transistor and two pairs of variable resistance elements.
  • the first variable resistance element 110 is a variable resistance element having a first electrode 111 and a second electrode 112, and has the same configuration as the variable resistance element 10 shown in FIG. That is, the resistance value of the first resistance change element 110 changes according to the voltage applied to the first electrode 111 and the second electrode 112.
  • the second variable resistance element 120 is a variable resistance element having a first electrode 121 and a second electrode 122, and has the same structure as the variable resistance element 10 shown in FIG. That is, the resistance value of the second resistance change element 120 changes according to the voltage applied to the first electrode 121 and the second electrode 122.
  • the selection transistor 130 can be composed of a normal transistor, for example.
  • the second electrode 112 of the first variable resistance element 110 and the second electrode 122 of the second variable resistance element 120 are connected to each other.
  • the second electrode 112 of the first resistance change element 110 and the second electrode 122 of the second resistance change element 120 are connected to one diffusion layer (source or drain) 131 of the selection transistor 130. Has been.
  • FIG. 2B is a schematic diagram showing a switch cell arranged as a cross-point cell for signal switching.
  • the switch cell 100 is used as a switch of a crossbar switch. Specifically, in FIG. 2B, the switch cell 100 is disposed in the vicinity of a cross point between the signal line RV [j] that is a wiring in the y direction and the signal line RH [k] that is a wiring in the x direction. ing.
  • the first electrode 111 of the first resistance change element 110 is connected to the signal line RH [k]
  • the first electrode 121 of the second resistance change element 120 is connected to the signal line RV [j].
  • the signal line RV [j] and the signal line RH [k] are connected to electrodes that are not shared with the first resistance change element 110 and the second resistance change element 120, respectively. .
  • the write control line GH [k] is connected to the gate electrode 133 of the selection transistor 130, and the diffusion layer (drain, drain) on the side where the first resistance change element 110 and the second resistance change element 120 are not connected. (Or source) 132 is connected to write control line SV [j].
  • the write control line GH [k] and the write control line SV [j] are wired independently from the signal line RH [k] and the signal line RV [j], and the wiring direction is set. Shared with other switches in the network.
  • FIG. 2 (c) shows a three-dimensional schematic diagram of the switch cell 100 shown in FIG. 2 (a) and FIG. 2 (b).
  • the signal line RH [k] is located in the + z direction of the first electrode 111 of the first variable resistance element 110. Further, the signal line RH [k] and the first electrode 111 of the first resistance change element 110 are electrically connected via a via (VIA).
  • the signal line RV [j] is electrically connected in the same xy plane as the first electrode 121 of the second resistance change element 120. Note that the first electrode 111 of the first resistance change element 110 and the first electrode 121 of the second resistance change element 120 are located in the same xy plane.
  • FIG. 3 is a schematic diagram showing a crossbar switch circuit 200 according to the present embodiment. As shown in FIG. 3, the crossbar switch circuit 200 is a crossbar circuit that outputs k with respect to j inputs.
  • the crossbar switch circuit 200 includes a switch cell 100a, a switch cell 100b, a switch cell 100c, a switch cell 100d, a switch cell 100e, a switch cell 100f, a switch cell 100g, a switch cell 100h, and a switch cell 100i. Including.
  • the switch cells 100a to 100i have the same configuration as the switch cell 100 described above.
  • the switch cell 100a, the switch cell 100b, and the switch cell 100c share the write control line GH [k ⁇ 1] and the signal line RH [k ⁇ 1], which are wires in the x direction. Yes.
  • the write control line GH [k ⁇ 1] and the signal line RH [k ⁇ 1] are independent wirings.
  • the signal line RH [k ⁇ 1] is connected to one diffusion layer of the switch cell 100a, the switch cell 100b, and the first control transistor 210a connected to the switch cell 100c.
  • the power supply line PS [0] is connected to the other diffusion layer of the first control transistor 210a
  • the write control line GSH [k-1] is connected to the gate electrode.
  • the switch cell 100d, the switch cell 100e, and the switch cell 100f share the write control line GH [k] and the signal line RH [k], which are wires in the x direction.
  • the write control line GH [k] and the signal line RH [k] are independent wirings.
  • the signal line RH [k] is connected to one diffusion layer of the first control transistor 210b connected to the switch cell 100d, the switch cell 100e, and the switch cell 100f.
  • the power supply line PS [0] is connected to the other diffusion layer of the first control transistor 210b
  • the write control line GSH [k] is connected to the gate electrode.
  • the switch cell 100g, the switch cell 100h, and the switch cell 100i share the write control line GH [k + 1] and the signal line RH [k + 1], which are wires in the x direction.
  • the write control line GH [k + 1] and the signal line RH [k + 1] are independent wirings.
  • the signal line RH [k + 1] is connected to one diffusion layer of the first control transistor 210c connected to the switch cell 100g, the switch cell 100h, and the switch cell 100i.
  • the power supply line PS [0] is connected to the other diffusion layer of the first control transistor 210c
  • the write control line GSH [k + 1] is connected to the gate electrode.
  • the switch cell 100a, the switch cell 100d, and the switch cell 100g share the write control line SV [j-1] and the signal line RV [j-1], which are wirings in the y direction.
  • the write control line SV [j-1] and the signal line RV [j-1] are independent lines.
  • the write control line SV [j ⁇ 1] is connected to one diffusion layer of the second control transistor 220a connected to the switch cell 100a, the switch cell 100d, and the switch cell 100g.
  • the power supply line PS [1] is connected to the other diffusion layer of the second control transistor 220a
  • the driver control line PGV [j-1] is connected to the gate electrode.
  • the signal line RV [j ⁇ 1] is connected to one diffusion layer of the third control transistor 230a connected to the switch cell 100a, the switch cell 100d, and the switch cell 100g.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 230a, and the driver control line PGV [j-1] is connected to the gate electrode.
  • the switch cell 100b, the switch cell 100e, and the switch cell 100h share the write control line SV [j] and the signal line RV [j] that are wiring in the y direction.
  • the write control line SV [j] and the signal line RV [j] are independent lines.
  • the write control line SV [j] is connected to one diffusion layer of the second control transistor 220b connected to the switch cell 100b, the switch cell 100e, and the switch cell 100h.
  • the power supply line PS [1] is connected to the other diffusion layer of the second control transistor 220b
  • the driver control line PGV [j] is connected to the gate electrode.
  • the signal line RV [j] is connected to one diffusion layer of the third control transistor 230b connected to the switch cell 100b, the switch cell 100e, and the switch cell 100h.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 230b, and the driver control line PGV [j] is connected to the gate electrode.
  • the switch cell 100c, the switch cell 100f, and the switch cell 100i share the write control line signal line SV [j + 1] and the signal line RV [j + 1].
  • the write control line SV [j + 1] and the signal line RV [j + 1] are independent wirings.
  • the write control line SV [j + 1] is connected to one diffusion layer of the switch cell 100c, the switch cell 100f, and the second control transistor 220c connected to the switch cell 100i.
  • the power supply line PS [1] is connected to the other diffusion layer of the second control transistor 220c, and the driver control line PGV [j + 1] is connected to the gate electrode.
  • the signal line RV [j + 1] is connected to one diffusion layer of the switch cell 100c, the switch cell 100f, and the third control transistor 230c connected to the switch cell 100i.
  • the power supply line PS [2] is connected to the other diffusion layer of the third control transistor 230c, and the driver control line PGV [j + 1] is connected to the gate electrode.
  • the write control line GSH [k ⁇ 1] is a wiring used to change the resistance of the switch element included in the switch cell 100a, the switch cell 100b, and the switch cell 100c.
  • the write control wiring GSH [k ⁇ 1] is connected to the gate voltage of the control transistor 210a.
  • FIG. 4 is a schematic diagram showing the appearance of the interface of the crossbar switch circuit 200.
  • the signal line RV and the driver control line PGV are arranged on one side corresponding to the x direction.
  • a signal line RH, a write control line GH, a write control line GSH, and a power supply line PS are arranged on one side corresponding to the y direction.
  • the external view of the crossbar switch shown in FIG. 4 is an exemplification and does not limit the present invention.
  • FIG. 5 shows a block diagram of a logic cell which is a basic configuration of the reconfigurable circuit.
  • the logic cell 300 includes a logic unit (LB) 310, a logic memory unit (ME) 320, an IMUX 330, and a SMUX 340.
  • the logic unit 310 includes at least a plurality of (for example, M) N input lookup tables (LUTs). N input indicates that N control signals are input from the IMUX 330. Accordingly, when the logic unit 310 includes M look-up tables, the logic unit 310 has N ⁇ M IMUX 330 input ports. In addition, since each of the M N-input lookup tables included in the logic unit 310 has one output port, the logic unit 310 has M output ports.
  • the logic memory unit 320 includes (2 ⁇ N) memories when the logic unit 310 includes an N-input lookup table.
  • (2 ⁇ N) memories included in the logic memory unit 320 are connected to the logic unit 310, respectively.
  • the logic unit 310 has ((2 ⁇ N) ⁇ M) input ports for the logic memory unit 320. Since the logic memory unit 320 includes, for example, ⁇ memories used for input / output switching to flip-flops, etc., a total of ((2 ⁇ N) ⁇ M) + ⁇ input ports for the logic memory units 320 Have
  • FIG. 6 is a schematic diagram illustrating an example of a lookup table included in the logic unit 310.
  • the logic unit 310 can use a lookup table with an arbitrary number of inputs.
  • the lookup table 400 includes a multiplexer 401a, a multiplexer 401b, a multiplexer 401c, a multiplexer 401d, a multiplexer 401e, a multiplexer 401f, and a multiplexer 401g.
  • the multiplexers 401a to 401g each have two input ports.
  • the multiplexer 401b and the multiplexer 401c are connected to the input port of the multiplexer 401a.
  • the multiplexer 401d and the multiplexer 401e are connected to the input port of the multiplexer 401b.
  • the multiplexer 401f and the multiplexer 401g are connected to the input port of the multiplexer 401c.
  • the multiplexer 401a, the multiplexer 401b, and the multiplexer 401d each receive a signal from the IMUX 330.
  • the multiplexer 401a outputs one signal in response to signals received from the logic memory unit 320 and the IMUX 330. Then, the multiplexer 401a inputs the output signal to, for example, the multiplexer 401h and the flip-flop 410. Note that the flip-flop 410 outputs a signal according to the received signal and inputs the signal to the multiplexer 401h.
  • FIG. 7 is a schematic diagram showing connections between logic cells.
  • FIG. 7 illustrates a first logic cell 300-1, a second logic cell 300-2, a third logic cell 300-3, and a fourth logic cell 300-4 in a crossbar configuration. The case where is connected is shown. Hereinafter, the connection between the logic cells will be described with reference to FIGS. 5 and 7.
  • the logic cells are connected by P channels, and the segment length (interval between logic cells) is Q.
  • the total number of output ports of the SMUX 340 is (4 ⁇ P).
  • the SMUX 340 receives M outputs from the M look-up tables included in the logic unit 310 and (4 ⁇ P ⁇ Q) outputs from the outside of the logic cell 300. Therefore, the total number of output ports of SMUX 340 is (M + 4 ⁇ P ⁇ Q).
  • the number of output ports of the IMUX 330 is (N ⁇ M) when the logic unit 310 includes M N-input lookup tables. Further, the number of input ports of IMUX 330 is (M + 4 ⁇ P ⁇ Q) as in SMUX 340.
  • IMUX 330 and SMUX 340 have the same number of input ports, IMUX 330 and SMUX 340 can be connected to form one crossbar circuit in the direction in which the input signal runs as shown in FIG. it can.
  • the logic memory unit 320 can be mounted in the same process without using other memory by using a resistance change type switch cell (crossbar switch) used as a switch of IMUX 330 or SMUX 340. That is, the logic memory unit 320, IMUX 330, and SMUX 340 can be made common.
  • a resistance change type switch cell crossbar switch
  • segment length and the number of channels may be different from each logic cell.
  • the number of channels may be different depending on the position and direction of the logic cell in the reconfigurable circuit, and the segment length may be different depending on the channel.
  • FIG. 8 is a schematic diagram showing an appearance of a crossbar switch circuit used in the logic memory unit 320 according to the present embodiment.
  • the power supply line VDD provided on the side corresponding to the x direction and the ground wiring (GND) are input, and the signal line RH provided on the side corresponding to the y direction is logic.
  • the input port of the memory unit 220 is connected.
  • FIG. 9 is a block diagram showing a logic cell including internal wiring for logic operation and wiring for writing.
  • the wiring density in the logic cell will be described with reference to FIG.
  • the logic cell 300 ′ includes a logic unit 310, logic memory units 320-1 to 320 -Nr, IMUX 330, and SMUX 340. That is, the logic cell 300 ′ is arranged by dividing the memory into Nr pieces.
  • the minimum required size in the height direction of the crossbar switch constituting the IMUX 330 and the SMUX 340 is (the height of the switch cell) ⁇ (the number of output ports of the IMUX 330 + the number of output ports of the SMUX 340). Therefore, since the minimum required height is defined, it becomes the first factor that limits the size of the logic cell in the height direction (factor 1).
  • the second factor is the wiring density in the logic cell.
  • the crossbar switch of the logic memory unit 320 has the number of crossbar switches and cells constituting the IMUX 330 and SMUX 340 (number of IMUX 330 output ports + number of SMUX 340 output ports). It is necessary to align the height. Therefore, the crossbar switches are arranged side by side in the horizontal (x) direction by a rounded-up integer (Nr) of ((2 ⁇ N) ⁇ M + ⁇ ) / (number of output ports of IMUX 330 + number of output ports of SMUX 340).
  • the logic cell 300 ′ is wired from the logic unit 310 to each of the logic memory units 320-1 to 320-Nr, the logic cell 300 ′ is interposed between the logic unit 310 and the logic memory unit 320-1. There is the most dense wiring region 500 where the wiring density is highest.
  • FIG. 10 is a schematic diagram showing the configuration of the switch cell.
  • FIG. 10 shows a switch cell 600a and a switch cell 600b.
  • the height of the logic cell is defined by the magnitude relationship between the above-described factor 1 and factor 2.
  • the horizontal size of the logic cell can be determined by arranging the circuit so that the horizontal size becomes as small as possible after fixing the height direction. If factor 1 is simplified, it is “the height of the switch cell determined by the transistor size”, and if factor 2 is simplified, it is “P ⁇ (Nr + 4)”. That is, the magnitude relationship between the factors 1 and 2 is determined by the size of “the height of the switch determined by the transistor size” and “P ⁇ (Nr + 4)”.
  • Switch cells are arranged at a pitch in the height direction (y direction) determined by the transistor size (changing the transistor arrangement period and the wiring pattern period), and spaces for forming semiconductor elements in the upper and lower regions of the crossbar switch in the height direction Can also be made.
  • y direction the height direction
  • FIG. 11 shows that dead space is detrimental to reducing the size of the logic cell.
  • FIG. 12 is a schematic diagram showing an example of distributed arrangement in the logic cell according to the present embodiment.
  • the logic cell 300 includes a logic unit 310-1, a logic unit 310-2, logic memory units 320-1 to 320-Nr, an IMUX 330, and a SMUX 340.
  • the write control line GH and the write control line GSH are shared with the logic memory units 320-1 to 320-Nr and the SMUX 340.
  • the logic unit 310-1 includes S lookup tables. That is, the logic unit 310-1 has ((2 ⁇ N) ⁇ S + ⁇ ) inputs.
  • the logic unit 310-2 includes T look-up tables. That is, the logic unit 310-1 has ((2 ⁇ N) ⁇ T + ⁇ ) inputs.
  • the logic unit 310-1 and the logic unit 310-2 are arranged in a distributed manner in the logic cell.
  • S signal lines are connected to the IMUX 330 from the logic unit 310-1
  • T signal lines are connected to the IMUX 330 from the logic unit 310-2.
  • S + T M is satisfied.
  • the logic memory unit 320-1 corresponding to the logic unit 310-1 is disposed adjacent to the logic unit 310-1.
  • the logic memory unit 320-2 corresponding to the logic unit 310-2 is arranged adjacent to the logic unit 310-2.
  • the write control line GH and the write control line GSH are shared with the crossbar switches constituting the IMUX 330 and the SMUX 340. This makes it possible to minimize the increase in the write control line and the write decoder circuit.
  • the wiring density of the normal most dense wiring region 500 as shown in FIG. 11 is as follows for one logic cell.
  • the wiring density of the most dense wiring region 500 according to this embodiment as shown in FIG. 12 is as follows.
  • the number of lookup tables in the logic unit 310-1 is S
  • the logic memory section is divided so as to satisfy (2 ⁇ N) * S) ⁇ (N * M + 4 * P) and ((2 ⁇ N) * T) ⁇ (N * M + 4 * P). Since N-1> 1, N> 1, and M> T, the following relationship is established.
  • the wiring density can be reduced, the silicon use efficiency on the chip can be improved, and the size of the logic cell 300 can be easily reduced.
  • the crossbars in the logic cell 300 are distributed in a state where sharing of the write line is maintained. Therefore, in each crossbar, the number of write lines and the accompanying decoder circuit do not increase as the logic units are distributed.
  • the logic cell shown in FIG. 12 includes two logic units, a logic unit 310-1 and a logic unit 310-2, but this is an example, and the number of divisions of the logic unit is not limited. The number of divisions may be three or more, and the same effect can be obtained by division.
  • the logic memory units to be distributed are arranged symmetrically with respect to the x axis. This makes it easier to align the positions of the crossbars and input / output ports of each logic unit, logic memory unit, and enables more straight-line wiring, improving delay and power performance.
  • the logic operation on the critical path is mapped.
  • the number of lookup tables is 4 and the segment length between CLBs is 4 to optimize the benchmark reconfigurable circuit (for example, MCNC20) in terms of area, power, and delay. Four channels are required.
  • Nr (64 + ⁇ ) / 32> 2 (that is, Nr ⁇ 3, integer).
  • the control line to the write control transistor of the crossbar and the power supply line are high in the wiring layer close to the silicon substrate. It becomes a dead space where a transistor or the like cannot be arranged.
  • mapping logical operation information to the logic memory units 320-1 to 320-Nr and the switches of the IMUX 330 it is preferable that the logical operation preferentially uses the logic unit on the side close to the IMUX 330.
  • Mapping is to write a variable resistance element and configure a logical operation circuit on a reconfigurable circuit.
  • the operating frequency can be increased as compared with the mapping pattern randomly assigned to the logic part.
  • the direction of the arrow in a drawing shows an example and does not limit the direction of the signal between blocks.
  • [Appendix 1] A logic memory unit composed of variable resistance elements and distributed in at least two; A logic unit that performs a logical operation with reference to the logic memory unit; A signal path switching unit that receives the result of the logical operation of the logic unit and outputs the result to the outside,
  • the logic memory unit and the signal path switching unit constitute a crossbar switch circuit and share a write wiring to the variable resistance element.
  • Appendix 2 The reconfigurable circuit according to appendix 1, wherein the logic units are distributed in at least two, and the distributed logic units are respectively connected to the corresponding logic memory units.
  • the crossbar switch circuit further includes a signal switching unit that outputs a control signal to the logic unit,
  • the reconfigurable circuit according to appendix 2 wherein the logic unit closest to the signal switching unit among the logic units arranged in at least two units performs a logical operation.
  • Appendix 5 The reconfigurable circuit according to any one of appendices 1 to 4, wherein the logic memory units are arranged in reverse symmetry with respect to a predetermined direction.
  • the signal path switching unit includes a switch cell composed of the variable resistance element,
  • the switch cell includes a first resistance change element programmable to a low resistance state or a high resistance state, a second resistance change element, and at least one transistor, and one of the first resistance change elements.
  • the reconfigurable circuit according to any one of appendices 1 to 5, wherein one terminal of the second variable resistance element and one source terminal or drain terminal of the transistor are connected to each other.
  • Appendix 9 A reconfigurable circuit system in which the reconfigurable circuits according to any one of appendices 1 to 8 are connected to each other in parallel.
  • Logic operation is performed with reference to the logic memory unit that is arranged in a distributed manner in at least two logic units composed of variable resistance elements,
  • the signal path switching unit receives the result of the logical operation of the logic unit and outputs it to the outside.
  • the operation method of the reconfigurable circuit wherein the logic memory unit and the signal path switching unit constitute a crossbar switch circuit and share a write wiring to the resistance change element.
  • Appendix 11 The operation method of the reconfigurable circuit according to appendix 10, wherein the logic units are arranged in at least two parts, and the logic parts arranged in a distributed manner are connected to the corresponding logic memory units, respectively. .
  • the crossbar switch circuit further includes a signal switching unit that outputs a control signal to the logic unit, 12.
  • Appendix 14 14. The operation method of the reconfigurable circuit according to any one of appendices 10 to 13, wherein the logic memory units are arranged in reverse symmetry with respect to a predetermined direction.
  • the signal path switching unit includes a switch cell composed of the variable resistance element,
  • the switch cell includes a first resistance change element programmable to a low resistance state or a high resistance state, a second resistance change element, and at least one transistor, and one of the first resistance change elements.
  • first logic cell 300-2 ... second logic cell 300-3 ... third logic cell 300-4 ... fourth logic cell 310 ... logic unit 310-1 ... Logic part 310-2 ... Logic part 320 ... Logic memory part 320-1 ... Logic memory part 320-2 ... Logic memory part 320-Nr ... Nrth Logic memory unit 330 ... I / O signal switching unit 340 ... Signal path switching unit 400 ... Look-up table 401a to 401h ... Multiplexer 500 ... Most dense wiring region 600a, 600b ... Switch cell

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Abstract

本発明の目的は、チップ上でのシリコン使用効率が上がり、ロジックセルのサイズを容易に小さくすることである。そのために、本発明の再構成可能回路は、抵抗変化素子から構成され、少なくとも２個に分散して配置されたロジックメモリ部と、ロジックメモリ部を参照して論理演算を行うロジック部と、ロジック部の論理演算の結果を受け、外部に出力する信号パス切り替え部と、を含み、ロジックメモリ部と信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ抵抗変化素子への書込み配線を共有している。

Description

再構成可能回路、再構成可能回路システム、および再構成可能回路の動作方法
　本発明は、再構成可能回路、再構成可能回路システム、および再構成可能回路の動作方法に関する。
　プログラマブル論理集積回路（再構成可能回路）は、内部の設定情報を書き換えることにより、様々な論理回路を再構成可能であるという特徴をもつ。
　通常、再構成可能回路は、ＬＵＴ（Look Up Table：ルックアップテーブル）や、フリップフロップから構成されるメモリ参照型論理演算部であるロジック部と、ロジック部への入出力信号切り替え部（以下、IMUX）と、ロジック部間の信号パス切り替え部(以下、SMUX)とから構成される。
　再構成可能回路の回路規模（すなわち、構成可能な論理数）は、ロジック部と、ＩＭＵＸと、ＳＭＵＸとを含む、ある程度の規模のＣＬＢ（Configurable Logic Block：ロジックセル）を設計し、設計したロジックセルを相互に接続することができるように隣接して配置することで調整することができる。具体的には、隣接して配置するロジックセルの数を調整することで回路規模を調整することができるので、顧客ニーズに合わせて、異なる回路規模の再構成可能回路を含む半導体チップを容易に製造することができる。なお、信号切り替え部であるＩＭＵＸ、および信号パス切り替え部であるＳＭＵＸは、例えば、ＳＲＡＭ（Static Random Access Memory：スタティックランダムアクセスメモリ ）と、パストランジスタを含むＳＲＡＭスイッチを用いて実装される。近年、上述した技術は試作品の作成や、画像処理や通信などの分野で幅広く利用されている。
　特許文献１、および特許文献２は、ＩＭＵＸ、およびＳＭＵＸを抵抗変化素子で構成することで、チップ面積や消費電力を低減することのできる技術を開示している。抵抗変化素子を再構成可能回路上のスイッチとして用いる場合、回路上のすべてのスイッチに常時電圧が付与される。このためメモリとして用いる場合に比べて、より高い信頼性が要求される。
　特許文献３、および特許文献４は、１つのトランジスタと、１つの抵抗変化素子をセットにした１Ｔ１Ｒ構造のスイッチセルではなく、1つのトランジスタと２つの対となる抵抗変化素子を用いた相補型（１Ｔ２Ｒ）構造を開示している。このような、抵抗変化素子を用いたスイッチセルは、クロスバー構成でＩＭＵＸやＳＭＵＸ等の信号を切り替えるスイッチセル（マルチプレクサ）として利用される。
　クロスバー構成においてスイッチセルは、縦方向の信号用配線（ＲＶ）と横方向の信号用配線（ＲＨ）の各クロスポイント近傍に配置される。また、スイッチセルには、クロスポイントの抵抗変化素子をＯＮ／ＯＦＦさせるために選択トランジスタ（Ｔｒ．）を制御するための２つの書き込み制御線（ＳＶ，ＧＨ）も接続される。
　非特許文献１は、ベンチマーク用の再構成対象回路（例えば、MCNC20 benchmark）に対して、面積・電力・遅延を最適化する再構成可能回路の構成を開示している。
特許第４３５６５４２号公報 国際公開第２０１２／０４３５０２号 国際公開第２０１３／１９０７４２号 国際公開第２０１４／０３０３９３号 特開２０１０－１７０５７２号公報 特表２００８－５３９５９７号公報 特開２００６－１２０７０２号公報
"Architecture of Reconfigurable-Logic Cell Array with Atom Switch: Cluster Size & Routing Fabrics", Xu Bai, et.al., Proceedings of the 2015 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, pp.269, (2015).
　近年、抵抗変化素子の素子性能の向上に伴い、書き込み電流値や電圧が低減している。そのため３．３Ｖトランジスタや、１．８Ｖトランジスタ等の高耐圧トランジスタだけでなく、シリコン基板上に設けられる占有面積の小さな論理演算用のコアトランジスタでも抵抗変化素子を書込み制御することができるようになっている。
　ロジックセルのサイズ（高さ）は、トランジスタ（スイッチセルの高さ）で規定されていた。しかしスイッチセルの高さが小さくなると、配線密度がロジックセルの高さを制限する配線密度によってロジックセルの高さが制限される場合、ロジックセル内におけるシリコン基板の利用効率が下がってしまう。トランジスタサイズで決まる高さのピッチでスイッチセルを並べ（トランジスタの配列周期と配線パターンの周期を変えて）、クロスバースイッチ領域の高さ方向の上下領域に半導体素子形成用のスペースを作ることもできる。しかし、このような構造は配線が複雑になり、さらにスペースは、シリコン基板に近い下層配線を使ってクロスバースイッチ回路のドライバ制御用線が上下方向に走破し、電源線も含めて狭ピッチで存在する。そのためデッドスペースとなる。このようなデットスペースを有するロジックセルは、ロジックセルのサイズを小さくするうえで弊害となる可能性がある。
　本発明の目的は、チップ上でのシリコン使用効率があがり、ロジックセルのサイズを容易に小さくすることができる再構成可能回路を提供することにある。
　本発明の一態様の再構成可能回路は、抵抗変化素子から構成され、少なくとも２個に分散して配置されたロジックメモリ部と、前記ロジックメモリ部を参照して論理演算を行うロジック部と、前記ロジック部の論理演算の結果を受け、外部に出力する信号パス切り替え部と、を含み、前記ロジックメモリ部と前記信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ前記抵抗変化素子への書込み配線を共有している。
　本発明の他の態様の再構成可能回路システムは、本発明の一態様の再構成可能回路を並列に相互に接続して配置する。
　本発明の他の態様に係る再構成可能回路の動作方法は、ロジック部が抵抗変化素子から構成された少なくとも２個に分散して配置されたロジックメモリ部を参照して論理演算し、信号パス切り替え部が前記ロジック部の論理演算の結果を受け、外部にし、前記ロジックメモリ部と前記信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ前記抵抗変化素子への書込み配線を共有する。
　配線の局所的高密度化を緩和するとともに、チップ上でのシリコン使用効率があがり、ロジックセルのサイズを容易に小さくすることができる。
（ａ）は、本発明の実施形態に係る抵抗変化素子を示す模式図である。（ｂ）は、（ａ）を簡略化した模式図である。（ｃ）は、本発明の実施形態に係る抵抗変化素子の抵抗を変化させるための電圧を示す表である。 （ａ）は、本発明の実施形態に係るスイッチセルを示す模式図である。（ｂ）は、本発明の実施形態に係るスイッチセルを、クロスポイントセルに配置した様子をしめす模式図である。（ｃ）は、本発明の実施形態に係るスイッチセルの配線レイアウトを示す模式図である。 本発明の実施形態に係るクロスバースイッチ回路を示す模式図である。 本発明の実施形態に係るクロスバースイッチ回路の外観を示す模式図である。 本発明の実施形態に係るロジックセルの構成を示すブロック図である。 本発明の実施形態に係るロジックブロックの構成を示す模式図である。 本発明の実施形態に係るロジックセル間の接続を示す模式図である。 本発明の実施形態に係るクロスバースイッチ回路の構成を示すブロック図である。 本発明の実施形態に係るロジックセルの構成を示すブロック図である。 最密度配線領域の配線レイアウトを示す模式図である。 ロジックセル内のデッドスペースの発生を示すブロック図である。 本発明の実施形態に係るロジックセルの構成を示すブロック図である。 本発明の実施形態に係る再構成可能回路の原理を説明するためのブロック図である。
　以下、図面を参照しながら、本発明の実施形態について詳細に説明する。なお、繰り返し説明することによる煩雑さを避けるため、各図において同一、または相当する部分には同一の符号を付して適宜説明は省略する。
［第１の実施形態］
　図１３は、本実施形態を説明するための再構成可能回路のブロック図である。
　図１３に示すように、再構成可能回路１は、ロジック部２と、ロジックメモリ部３と、信号パス切り替え部４とを含む。
　ロジック部２は、ロジックメモリ部３を参照することによって、論理演算を行うことのできる論理演算部であり、例えば、複数のN入力のルックアップテーブル、およびフリップフロップ等から構成されている。ロジックメモリ部３は、例えば、抵抗変化素子から構成されたメモリである。信号パス切り替え部４は、ロジックメモリ部３と同様に、抵抗変化素子から構成されている。また、ロジックメモリ部３と、信号パス切り替え部４とは、抵抗変化素子を共有している。また、ロジックメモリ部３が含む抵抗変化素子と、信号パス切り替え部４が含む抵抗変化素子の書込み配線は、クロスバースイッチ回路において、ロジックメモリ部３と、信号パス切り替え部４との間で共有されている。
　以下、本実施形態の構成について詳細に説明する。
［抵抗変化素子の構成］
　図１は、本実施形態に係る抵抗変化素子の一例を示す模式図であり、図１（ａ）は、抵抗変化素子を示す模式図、図１（ｂ）は（ａ）を簡略化したシンボリック表現、図１（ｃ）は、抵抗変化素子の抵抗変化させるため電圧を示す表である。
　図１（ａ）に示すように、抵抗変化素子１０は、第１の配線層１１と、第２の配線層１２と、固体電解層１３とを含む。具体的には、抵抗変化素子１０は、第１の配線層１１と、第２の配線層１２との間に固体電解層１３とを有している。
　図１（ｃ）は、抵抗変化素子１０の抵抗値と電圧の対応関係を示す表である。図１（ｃ）に示すように、抵抗変化素子１０の抵抗値は、抵抗変化素子１０の両端に順バイアス、あるいは逆バイアスを印加することで変化する。具体的には、抵抗変化素子１０の抵抗値は、第１の配線層１１のバイアスがＨｉｇｈレベルであり、第２の配線層１２のバイアスがＬｏｗレベルの場合に、高抵抗状態（オフ状態）から低抵抗状態（オン状態）に切り替わる。一方、抵抗変化素子１０の抵抗値は、第１の配線層１１のバイアスがＬｏｗレベルであり、第２の配線層１２のバイアスがＨｉｇｈレベルの場合に、低抵抗状態から高抵抗状態に切り替わる。なお、抵抗変化素子１０の低抵抗状態と、高抵抗状態の抵抗値の比は、例えば、１０５以上である。
　上述した抵抗変化素子１０は、特に限定しないが、例えば、遷移金属酸化物を用いたReRAM（Resistance Random Access Memory)や、イオン伝導体を用いたNanoBridge(登録商標)等、一定以上の電圧を所定時間以上印加することで抵抗が変化し、かつ保持することのできる抵抗変化素子を用いる。また、抵抗変化素子１０は、抵抗を変化させための電圧の印加方向に極性を有する２つのバイポーラ型の抵抗変化素子を含む抵抗変化素子であってもよい。この場合、抵抗変化素子１０は、２つのバイポーラ型の抵抗変化素子を対向して直列に接続し、かつ２つのスイッチの接続点にスイッチ（トランジスタ）が配置されている構成がより望ましい。これは、このような構成を有する抵抗素子１０は、信号を継続的に通過させて使用する際のディスターブ耐性が高いためである。さらに、抵抗変化素子１０は、電界などの印加によってイオンが自由に動くことのできる固体(イオン伝導体)中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子であってもよい。
　上述したような抵抗変化素子１０は、抵抗変化量が大きいので、電極間を信号が通過するか、通過しないかを区別できるスイッチ素子として使用することができる。具体的に説明すると、図１に示すように、抵抗変化素子１０は、固体電解層１３と、固体電解層１３に接して、互いに対向して設けられた第１の配線層１１と第２の配線層１２から構成されている。このような構成を有する抵抗変化素子１０の場合、固体電解層１３は、第１の配線層１１から金属イオンを受けるが、第２の配線層１２からは金属イオンを受けない。そのため、抵抗変化素子１０は、印加電圧の極性が変化することで固体電解層１３の抵抗値が変化するので、第１の配線層１１と第２の配線層１２との間の導通状態を制御することができる。
［スイッチセルの構成］
　図２は、本実施形態に係るスイッチセルの構成を示す模式図であり、図２（ａ）は、２つの抵抗変化素子とトランジスタを含むスイッチセルを示す模式図である。
　スイッチセル１００は、少なくとも、第１の抵抗変化素子１１０と、第２の抵抗変化素子１２０と、選択トランジスタ１３０と、を含む。すなわち、スイッチセル１００は、1つのトランジスタと２つの対となる抵抗変化素子を用いた相補型（１Ｔ２Ｒ）構造のスイッチセルである。
　第１の抵抗変化素子１１０は、第１の電極１１１、および第２の電極１１２を有する抵抗変化素子であり、図１に示した抵抗変化素子１０と同様の構成を有している。すなわち、第１の抵抗変化素子１１０の抵抗値は、第１の電極１１１、および第２の電極１１２に印加する電圧に応じて変化する。
　第２の抵抗変化素子１２０は、第１の電極１２１、および第２の電極１２２を有する抵抗変化素子であり、図１に示した抵抗変化素子１０と同様の構造を有している。すなわち、第２の抵抗変化素子１２０の抵抗値は、第１の電極１２１、および第２の電極１２２に印加する電圧に応じて変化する。
　選択トランジスタ１３０は、例えば、通常のトランジスタで構成することができる。
　図２（ａ）に示すように、第１の抵抗変化素子１１０の第２の電極１１２と、第２の抵抗変化素子１２０の第２の電極１２２とは、互いに接続されている。また、第１の抵抗変化素子１１０の第２の電極１１２と、第２の抵抗変化素子１２０の第２の電極１２２とは、選択トランジスタ１３０の一方の拡散層（ソース、またはドレイン）１３１に接続されている。
　図２（ｂ）は、信号切り替え用にクロスポイントセルとして配置されたスイッチセルを示す模式図である。
　図２（ｂ）に示すように、スイッチセル１００は、クロスバースイッチのスイッチとして用いられている。具体的には、スイッチセル１００は、図２（ｂ）において、ｙ方向の配線である信号線ＲＶ［ｊ］と、ｘ方向の配線である信号線ＲＨ［ｋ］のクロスポイント近傍に配置されている。また、第１の抵抗変化素子１１０の第１の電極１１１は信号線ＲＨ［ｋ］と接続され、第２の抵抗変化素子１２０の第１の電極１２１は信号線ＲＶ［ｊ］と接続されている。すなわち、信号線ＲＶ［ｊ］、および信号線ＲＨ［ｋ］は、それぞれ、第１の抵抗変化素子１１０、および第２の抵抗変化素子１２０との間で共有されていない電極に接続されている。
　さらに、選択トランジスタ１３０のゲート電極１３３には書込み制御線ＧＨ［ｋ］が接続され、第１の抵抗変化素子１１０、および第２の抵抗変化素子１２０が接続されていない側の拡散層（ドレイン、またはソース）１３２には書込み制御線ＳＶ［ｊ］が接続されている。具体的には後述するが、書込み制御線ＧＨ［ｋ］、および書込み制御線ＳＶ［ｊ］は、信号線ＲＨ［ｋ］、および信号線ＲＶ［ｊ］とは独立に配線し、配線する方向に存在する他のスイッチとの間で共有される。
　図２（ｃ）は、図２（ａ）、および図２（ｂ）に示したスイッチセル１００の立体的な模式図を示している。
　図２（ｃ）に示すように、信号線ＲＨ［ｋ］は、第１の抵抗変化素子１１０の第１の電極１１１の＋ｚ方向に位置している。また、信号線ＲＨ［ｋ］と、第１の抵抗変化素子１１０の第１の電極１１１とはビア（ＶＩＡ）を介して電気的に接続されている。
　信号線ＲＶ［ｊ］は、第２の抵抗変化素子１２０の第１の電極１２１と同一のｘｙ平面内で電気的に接続されている。なお、第１の抵抗変化素子１１０の第１の電極１１１と、第２の抵抗変化素子１２０の第１の電極１２１は、同一のｘｙ平面内に位置している。
　図３は、本実施形態に係るクロスバースイッチ回路２００を示す模式図である。図３に示すように、クロスバースイッチ回路２００は、ｊ入力に対してｋ出力するクロスバー回路である。
　クロスバースイッチ回路２００は、スイッチセル１００ａと、スイッチセル１００ｂと、スイッチセル１００ｃと、スイッチセル１００ｄと、スイッチセル１００ｅと、スイッチセル１００ｆと、スイッチセル１００ｇと、スイッチセル１００ｈと、スイッチセル１００ｉとを含む。スイッチセル１００ａ～スイッチセル１００ｉは、上述したスイッチセル１００と同様の構成を有している。
　図３に示すように、スイッチセル１００ａ、スイッチセル１００ｂ、およびスイッチセル１００ｃは、ｘ方向の配線である書込み制御線ＧＨ［ｋ－１］、および信号線ＲＨ［ｋ－１］を共有している。ここで、書込み制御線ＧＨ［ｋ－１］、および信号線ＲＨ［ｋ－１］は、それぞれ、独立の配線である。また、信号線ＲＨ［ｋ－１］は、スイッチセル１００ａ、スイッチセル１００ｂ、およびスイッチセル１００ｃに接続された第１の制御トランジスタ２１０ａの一方の拡散層と接続されている。ここで、第１の制御トランジスタ２１０ａの他方の拡散層には電源線ＰＳ［０］が接続され、ゲート電極には書込み制御線ＧＳＨ［ｋ－１］が接続されている。
　スイッチセル１００ｄ、スイッチセル１００ｅ、およびスイッチセル１００ｆは、ｘ方向の配線である書込み制御線ＧＨ［ｋ］、および信号線ＲＨ［ｋ］を共有している。書込み制御線ＧＨ［ｋ］、および信号線ＲＨ［ｋ］は、それぞれ、独立の配線である。また、信号線ＲＨ［ｋ］は、スイッチセル１００ｄ、スイッチセル１００ｅ、およびスイッチセル１００ｆに接続された第１の制御トランジスタ２１０ｂの一方の拡散層と接続されている。ここで、第１の制御トランジスタ２１０ｂの他方の拡散層には電源線ＰＳ［０］が接続され、ゲート電極には書込み制御線ＧＳＨ［ｋ］が接続されている。
　スイッチセル１００ｇ、スイッチセル１００ｈ、およびスイッチセル１００ｉは、ｘ方向の配線である書込み制御線ＧＨ［ｋ＋１］、および信号線ＲＨ［ｋ＋１］を共有している。書込み制御線ＧＨ［ｋ＋１］、および信号線ＲＨ［ｋ＋１］は、それぞれ、独立の配線である。また、信号線ＲＨ［ｋ＋１］は、スイッチセル１００ｇ、スイッチセル１００ｈ、およびスイッチセル１００ｉに接続された第１の制御トランジスタ２１０ｃの一方の拡散層と接続されている。ここで、第１の制御トランジスタ２１０ｃの他方の拡散層には電源線ＰＳ［０］が接続され、ゲート電極には書込み制御線ＧＳＨ［ｋ＋１］が接続されている。
　スイッチセル１００ａ、スイッチセル１００ｄ、およびスイッチセル１００ｇは、ｙ方向の配線である書込み制御線ＳＶ［ｊ－１］、および信号線ＲＶ［ｊ－１］を共有している。書込み制御線ＳＶ［ｊ－１］、および信号線ＲＶ［ｊ－１］は、それぞれ、独立の配線である。また、書込み制御線ＳＶ［ｊ－１］は、スイッチセル１００ａ、スイッチセル１００ｄ、およびスイッチセル１００ｇに接続された第２の制御トランジスタ２２０ａの一方の拡散層と接続されている。ここで、第２の制御トランジスタ２２０ａの他方の拡散層には電源線ＰＳ［１］が接続され、ゲート電極にはドライバ制御線ＰＧＶ［ｊ－１］が接続されている。さらに、信号線ＲＶ［ｊ－１］は、スイッチセル１００ａ、スイッチセル１００ｄ、およびスイッチセル１００ｇに接続された第３の制御トランジスタ２３０ａの一方の拡散層と接続されている。ここで、第３の制御トランジスタ２３０ａの他方の拡散層には電源線ＰＳ［２］が接続され、ゲート電極にはドライバ制御線ＰＧＶ［ｊ－１］が接続されている。
　スイッチセル１００ｂ、スイッチセル１００ｅ、およびスイッチセル１００ｈは、ｙ方向の配線である書込み制御線ＳＶ［ｊ］、および信号線ＲＶ［ｊ］を共有している。書込み制御線ＳＶ［ｊ］、および信号線ＲＶ［ｊ］は、それぞれ、独立の配線である。また、書込み制御線ＳＶ［ｊ］は、スイッチセル１００ｂ、スイッチセル１００ｅ、およびスイッチセル１００ｈに接続された第２の制御トランジスタ２２０ｂの一方の拡散層と接続されている。ここで、第２の制御トランジスタ２２０ｂの他方の拡散層には電源線ＰＳ［１］が接続され、ゲート電極にはドライバ制御線ＰＧＶ［ｊ］が接続されている。さらに、信号線ＲＶ［ｊ］は、スイッチセル１００ｂ、スイッチセル１００ｅ、およびスイッチセル１００ｈに接続された第３の制御トランジスタ２３０ｂの一方の拡散層と接続されている。ここで、第３の制御トランジスタ２３０ｂの他方の拡散層には電源線ＰＳ［２］が接続され、ゲート電極にはドライバ制御線ＰＧＶ［ｊ］が接続されている。
　スイッチセル１００ｃ、スイッチセル１００ｆ、およびスイッチセル１００ｉは、書込み制御線信号線ＳＶ［ｊ＋１］、および信号線ＲＶ［ｊ＋１］を共有している。書込み制御線ＳＶ［ｊ＋１］、および信号線ＲＶ［ｊ＋１］は、それぞれ、独立の配線である。また、書込み制御線ＳＶ［ｊ＋１］は、スイッチセル１００ｃ、スイッチセル１００ｆ、およびスイッチセル１００ｉに接続された第２の制御トランジスタ２２０ｃの一方の拡散層と接続されている。ここで、第２の制御トランジスタ２２０ｃの他方の拡散層には電源線ＰＳ［１］が接続され、ゲート電極にはドライバ制御線ＰＧＶ［ｊ＋１］が接続されている。さらに、信号線ＲＶ［ｊ＋１］は、スイッチセル１００ｃ、スイッチセル１００ｆ、およびスイッチセル１００ｉに接続された第３の制御トランジスタ２３０ｃの一方の拡散層と接続されている。ここで、第３の制御トランジスタ２３０ｃの他方の拡散層には電源線ＰＳ［２］が接続され、ゲート電極にはドライバ制御線ＰＧＶ［ｊ＋１］が接続されている。
　なお、書込み制御線ＧＳＨ［ｋ－１］は、スイッチセル１００ａ、スイッチセル１００ｂ、およびスイッチセル１００ｃに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。また、書込み制御用配線ＧＳＨ［ｋ－１］は、制御トランジスタ２１０ａのゲート電圧に接続されている。
　図４は、クロスバースイッチ回路２００のインターフェースの外観を示した模式図である。図４に示すように、ｘ方向に対応する一方の辺に、信号線ＲＶ、およびドライバ制御線ＰＧＶが配置されている。また、ｙ方向に対応する一方の辺に、信号線ＲＨ、書込み制御線ＧＨ、書込み制御線ＧＳＨ、および電源線ＰＳが配置されている。なお、図４に示すクロスバースイッチの外観図は、例示であり、本発明を限定するものではない。
［再構成可能回路の構成］
　図５は、再構成可能回路の基本構成であるロジックセルのブロック図を示している。図５に示すように、ロジックセル３００は、ロジック部（ＬＢ）３１０と、ロジックメモリ部（ＭＥ）３２０と、ＩＭＵＸ３３０と、ＳＭＵＸ３４０とを含む。
　ロジック部３１０は、複数(例えば、Ｍ個)のＮ入力ルックアップテーブル（ＬＵＴ）を少なくとも含む。Ｎ入力とはＩＭＵＸ３３０からＮ個の制御信号が入力されることを示している。したがって、ロジック部３１０は、Ｍ個のルックアップテーブルを含む場合、Ｎ×Ｍ個のＩＭＵＸ３３０用の入力ポートを有する。また、ロジック部３１０が含むＭ個のＮ入力ルックアップテーブルは、それぞれが１個の出力ポートを有するので、ロジック部３１０はＭ個の出力ポートを有する。
　ロジックメモリ部３２０は、ロジック部３１０がＮ入力のルックアップテーブルを含む場合、（２^Ｎ）個のメモリを含んでいる。この場合、ロジックメモリ部３２０が含む（２^Ｎ）個のメモリは、それぞれ、ロジック部３１０と接続されている。したがって、ロジック部３１０は、Ｍ個のルックアップテーブルを含む場合、（（２^Ｎ）×Ｍ）個のロジックメモリ部３２０用の入力ポートを有する。なお、ロジックメモリ部３２０は、フリップフロップ等への入出力切り替え等で使用するメモリを例えばα個含むので、合計で（（２^Ｎ）×Ｍ）＋α個のロジックメモリ部３２０用の入力ポートを有する。
　図６は、ロジック部３１０に含まれるルックアップテーブルの一例を示す模式図である。なお、図６に示すルックアップテーブル４００は、説明を容易にするためにＮ＝３として説明するが、これは例示であり、本発明を限定するものではない。本実施形態において、ロジック部３１０は、任意の入力数のルックアップテーブルを用いることができる。
　ルックアップテーブル４００は、マルチプレクサ４０１ａ、マルチプレクサ４０１ｂ、マルチプレクサ４０１ｃ、マルチプレクサ４０１ｄ、マルチプレクサ４０１ｅ、マルチプレクサ４０１ｆ、およびマルチプレクサ４０１ｇを含む。
　マルチプレクサ４０１ａ～マルチプレクサ４０１ｇは、それぞれ、入力ポートを２個有している。マルチプレクサ４０１ａの入力ポートには、マルチプレクサ４０１ｂ、およびマルチプレクサ４０１ｃが接続されている。マルチプレクサ４０１ｂの入力ポートにはマルチプレクサ４０１ｄ、およびマルチプレクサ４０１ｅが接続されている。マルチプレクサ４０１ｃの入力ポートにはマルチプレクサ４０１ｆ、およびマルチプレクサ４０１ｇが接続されている。
　マルチプレクサ４０１ａ、マルチプレクサ４０１ｂ、およびマルチプレクサ４０１ｄは、それぞれ、ＩＭＵＸ３３０からの信号を受ける。
　マルチプレクサ４０１ｄ、マルチプレクサ４０１ｅ、マルチプレクサ４０１ｆ、およびマルチプレクサ４０１ｇのそれぞれの入力ポートは、ロジックメモリ部３２０が有するメモリが接続されている。すなわち、Ｎ＝３の場合、ルックアップテーブル４００には、２^３＝８個のメモリが接続されている。
　図６に示すように、ルックアップテーブル４００は、ロジックメモリ部３２０、およびＩＭＵＸ３３０から受けた信号に応じて、マルチプレクサ４０１ａが１つの信号を出力する。そして、マルチプレクサ４０１ａは、出力した信号を、例えば、マルチプレクサ４０１ｈ、およびフリップフロップ４１０に入力する。なお、フリップフロップ４１０は、受けた信号に応じて信号を出力し、マルチプレクサ４０１ｈに入力する。
　図７は、ロジックセル間の接続を示す模式図である。
　具体的には、図７は、クロスバー構成において、第１のロジックセル３００－１、第２のロジックセル３００－２、第３のロジックセル３００－３、および第４のロジックセル３００－４が接続されている場合が示されている。以下、図５、および図７を参照して、ロジックセル間の接続について説明する。
　図７に示されているように、ロジックセルは、それぞれ、Ｐ個のチャネルで接続されており、セグメント長（ロジックセル間の間隔）はＱである。
　したがって、図７の場合、４個のロジックセルが接続されているので、ＳＭＵＸ３４０の出力ポート数は合計で（４×Ｐ）個となる。一方、ＳＭＵＸ３４０には、ロジック部３１０が含むＭ個のルックアップテーブルからＭ個の出力と、ロジックセル３００の外部から（４×Ｐ×Ｑ）個の出力が入力される。したがって、ＳＭＵＸ３４０の出力ポート数は、合計で（Ｍ＋４×Ｐ×Ｑ）個となる。
　ＩＭＵＸ３３０の出力ポート数は、ロジック部３１０がＭ個のＮ入力のルックアップテーブルを含む場合に（Ｎ×Ｍ）個となる。また、ＩＭＵＸ３３０の入力ポート数は、ＳＭＵＸ３４０と同様に（Ｍ＋４×Ｐ×Ｑ）個である。
　ＩＭＵＸ３３０、およびＳＭＵＸ３４０は、同じ数の入力ポートを有しているので、図５に示すように、入力信号が走破する方向に、ＩＭＵＸ３３０とＳＭＵＸ３４０を連結して１つのクロスバー回路を構成することができる。
　ロジックメモリ部３２０は、ＩＭＵＸ３３０や、ＳＭＵＸ３４０のスイッチとして使用した抵抗変化型スイッチセル（クロスバースイッチ）を利用することで、他のメモリを使わず、同一プロセスで実装可能となる。すなわち、ロジックメモリ部３２０、ＩＭＵＸ３３０、およびＳＭＵＸ３４０は、共通とすることができる。
　なお、上述した構成は例示であり、各ロジックセルとの間でセグメント長、およびチャネル数が異なっていてもよい。具体的には、再構成可能回路内のロジックセルの位置や方向によってチャネル数が違っていてもよく、チャネルによってセグメント長が違っていてもよい。
　図８は、本実施形態に係るロジックメモリ部３２０に使用されるクロスバースイッチ回路の外観を示す模式図である。
　図８に示すように、クロスバースイッチ回路において、ｘ方向に対応する辺に設けた電源線ＶＤＤ、およびグランド配線（ＧＮＤ）を入力として、ｙ方向に対応する辺に設けた信号線ＲＨをロジックメモリ部２２０の入力ポートと接続させる。
　図９は、論理演算用の内部配線、および書込み用配線を含めたロジックセルを示すブロック図である。以下、図９を参照して、ロジックセル内における配線密度について説明する。
　図９に示すように、ロジックセル３００’は、ロジック部３１０と、ロジックメモリ部３２０－１～３２０－Ｎｒと、ＩＭＵＸ３３０と、ＳＭＵＸ３４０と、を含む。すなわち、ロジックセル３００’は、メモリがＮｒ個に分割して配置されている。
　図９に示すような並列に並べて相互接続できるロジックセルの高さ／横方向のサイズを規定する２つの要因について説明する。
　１つ目の要因は、抵抗変化素子を書き込むためのスイッチセル内の選択トランジスタのサイズである。具体的に説明すると、スイッチセルのサイズは、例えば、抵抗変化素子を書き換えるために４Ｖ以上の電圧耐性が必要であり、かつ１ｍＡ程度の電流を流す必要がある場合、６５ｎｍのテクニカルノードにおける高耐圧トランジスタのサイズで規定される。具体的には、高耐圧トランジスタのサイズは、例えば、３．２μｍ×０．７６μｍ（長手方向＝スイッチセルの高さ=Y方向）となる。ＩＭＵＸ３３０、およびＳＭＵＸ３４０を構成するクロスバースイッチの高さ方向の最低限必要なサイズは、（スイッチセルの高さ）×（ＩＭＵＸ３３０の出力ポート数＋ＳＭＵＸ３４０の出力ポート数）である。したがって、最低限必要な高さが規定されるので、ロジックセルの高さ方向のサイズを制限する1つ目の要因となる（要因１）。
　２つ目の要因は、ロジックセル内の配線密度である。
　ロジックメモリ部３２０のクロスバースイッチは、抵抗変化素子の書込み信号線を共有するために、ＩＭＵＸ３３０、およびＳＭＵＸ３４０を構成するクロスバースイッチ、およびセル数を（ＩＭＵＸ３３０の出力ポート数＋ＳＭＵＸ３４０の出力ポート数）にして高さを揃える必要がある。そのため、（（２^Ｎ）×Ｍ＋α）／（ＩＭＵＸ３３０の出力ポート数＋ＳＭＵＸ３４０の出力ポート数）の切り上げ整数分（Ｎｒ）だけ横（ｘ）方向にクロスバースイッチを並べて配置する。
　図９に示すように、ロジックセル３００’は、ロジック部３１０からロジックメモリ部３２０－１～３２０－Ｎｒのそれぞれに配線されるので、ロジック部３１０と、ロジックメモリ部３２０－１との間に配線密度が最も高くなる最密度配線領域５００が存在する。
　図１０は、スイッチセルの構成を示す模式図である。図１０には、スイッチセル６００ａと、スイッチセル６００ｂが示されている。
　最密度配線領域５００では、図１０に示すように、高さ（Y）方向の配線スペースをスイッチセル６００ａ、およびスイッチセル６００ｂに対して、それぞれ、（Ｎｒ＋４）グリッド分確保する必要がある。ここで、Ｎｒは、信号線ＲＶ、信号線ＲＶ’、および信号線ＲＶ’’で示している。したがって、配線ピッチをＰ（＝０．２４μｍ（６５ｎｍテクニカルノードの場合））とすると、Ｐ×（Ｎｒ＋４）×（ＩＭＵＸの出力ポート数＋ＳＭＵＸの出力ポート数）が、ロジックセルの高さ方向を規定する２つ目の要因となる（要因２）。
　ロジックセルの高さは、上述した要因１、および要因２の大小関係で規定される。ロジックセルの横方向のサイズは、高さ方向を固定した上で、横方向のサイズがなるべく小さくなるように回路を配置することで決めることができる。なお、要因１を簡略化すると「トランジスタサイズで決まるスイッチセルの高さ」であり、要因２を簡略化すると「Ｐ×（Ｎｒ＋４）」である。すなわち、要因１、２の大小関係は、「トランジスタサイズで決まるスイッチの高さ」と「Ｐ×（Ｎｒ＋４）」の大小で決まる。
　近年では、上述したように、スイッチセルの高さが小さくなったため、配線密度がロジックセルの高さを制限している。
　ロジックセル内の配線密度によってロジックセルの高さが制限される場合、ロジックセル内におけるシリコン基板の利用効率が下がってしまう。トランジスタサイズで決まる高さ方向（ｙ方向）のピッチでスイッチセルを並べ（トランジスタの配列周期と配線パターンの周期を変えて）、クロスバースイッチの高さ方向の上下領域に半導体素子形成用のスペースを作ることもできる。しかしながら、このようなスペースは、デッドスペースと成り、かつ配線も複雑になる。図１１は、デッドスペースが、ロジックセルのサイズを小さくする上で弊害になることを示している。
　図１２は、本実施形態に係るロジックセル内の分散配置の例を示す模式図である。
　図１２に示すように、ロジックセル３００は、ロジック部３１０－１と、ロジック部３１０－２と、ロジックメモリ部３２０－１～３２０－Ｎｒと、ＩＭＵＸ３３０と、ＳＭＵＸ３４０とを含んでいる。ロジックセル３００において、書込み制御線ＧＨ、および書込み制御線ＧＳＨは、ロジックメモリ部３２０－１～３２０－Ｎｒ、およびＳＭＵＸ３４０との間で共有されている。
　ロジック部３１０－１はＳ個のルックアップテーブルを含む。すなわち、ロジック部３１０－１は、（（２^Ｎ）×Ｓ＋α）個の入力を有する。ロジック部３１０－２はＴ個のルックアップテーブルを含む。すなわち、ロジック部３１０－１は、（（２^Ｎ）×Ｔ＋α）個の入力を有する。
　また、ロジック部３１０－１、およびロジック部３１０－２は、ロジックセル内において、分散して配置されている。この場合、ロジック部３１０－１からはＳ本の信号線がＩＭＵＸ３３０に接続され、ロジック部３１０－２からはＴ本の信号線がＩＭＵＸ３３０に接続される。ここで、Ｓ＋Ｔ＝Ｍを満たす。
　ロジックメモリ部３２０－１～３２０－Ｎｒの内、ロジック部３１０－１と対応するロジックメモリ部３２０－１は、ロジック部３１０－１と隣接して配置されている。また、ロジックメモリ部３２０－１～３２０－Ｎｒの内、ロジック部３１０－２と対応するロジックメモリ部３２０－２はロジック部３１０－２と隣接して配置されている。
　ここで、特に限定しないが、書込み制御線ＧＨ、および書込み制御線ＧＳＨは、ＩＭＵＸ３３０、ＳＭＵＸ３４０を構成するクロスバースイッチと共有させることが望ましい。
これにより、書込み制御線、および書込みデコーダ回路の増大を最小限に抑えることが可能になる。
［配線密度の比較］
　図１１に示すような通常の最密度配線領域５００の配線密度は１つのロジックセルに対して以下のようになる。
　Ｐ×［（Ｎｒ＋４）×（ＩＭＵＸの出力ポート数＋ＳＭＵＸの出力ポート数）］／ロジックセルの面積・・・（Ａ）
　となる。
　それに対して、図１２に示すような本実施形態に係る最密度配線領域５００の配線密度は以下のようになる。
　Ｐ×［（１＋４）×（ＩＭＵＸの出力ポート数＋ＳＭＵＸの出力ポート数）＋Ｔ］／ロジックセルの面積・・・（Ｂ）
となる。
　ロジック部３１０－１のルックアップテーブル数はＳであり、ロジック部３１０－２のルックアップテーブル数はＴである。すなわち、Ｓ＋Ｔ=Ｍを満たす。また、ロジックメモリ部を、（２^Ｎ）×Ｓ）≦（Ｎ×Ｍ＋４×Ｐ），（（２^Ｎ）×Ｔ）≦（Ｎ×Ｍ＋４×Ｐ）を満たすように分割している。Ｎ－１＞１，Ｎ＞１，Ｍ＞Ｔであるため以下の関係が成り立つ。
（Ａ）－（Ｂ）∝
｛（Ｎｒ－１）×（Ｎ×Ｍ＋４×Ｐ）＋Ｔ｝
＞｛（Ｎｒ－１）×（Ｎ×Ｍ）－Ｔ｝
＞０
となる。
　上述で示すように、本発明は、配線密度を小さくすることができるので、チップ上のシリコン使用効率があがり、ロジックセル３００のサイズを容易に小さくすることができる。また、ロジックセル３００内の各クロスバーは、書込み線の共用を維持した状態で分散配置される。そのため、各クロスバーは、ロジック部の分散配置することに伴って、書込み線が増加したり、付随するデコーダ回路が増加したりすることもない。
　なお、図１２に示したロジックセルは、ロジック部３１０－１、およびロジック部３１０－２の２つのロジック部を含むが、これは例示であり、ロジック部の分割数を限定するものではない。分割数は３つ以上であってもよく、分割によって同様の効果が得ることが出来る。
　なお、分散配置するロジックメモリ部は、ｘ軸反転対称に配置することがより望ましい。これにより、それぞれのロジック部と、ロジックメモリ部のクロスバーと入出力ポートの位置を合わせやすくなり、より直線的な配線が可能で遅延、電力性能が向上する。
　また、ロジックメモリ部３１０、およびＩＭＵＸ３３０のスイッチに対して論理演算情報をマッピング(抵抗変化素子を書き込んで論理演算回路を再構成可能回路上にコンフィギュレーション)する際に、クリティカルパス上にある論理演算は、優先的にＩＭＵＸ３３０に近いロジック部を利用する構成が好ましい。このような構成とすることで、同じ論理演算を行う場合でも、ランダムにロジックメモリ部に割り振るマッピングパターンと比較して、動作周波数を高めることができる。
［第２の実施形態］
　第２の実施形態として４入力のルックアップテーブルを例に説明する。
　４入力のルックアップテーブルにおいて、ベンチマーク用の再構成対象回路(例えば、ＭＣＮＣ２０)を面積・電力・遅延において最適化する上で、ルックアップテーブル数は４つ、ＣＬＢ間のセグメント長は４、接続チャネル数は４つ必要になる。
　このため、ＳＭＵＸ用クロスバーの出力用に４×４＝１６個分のスイッチセル配列が必要である。また、ＩＭＵＸ用クロスバーの出力用に４×４＝１６個分のスイッチセル配列が必要である。したがって、ロジックセルの高さ(Y方向)は、少なくとも１６＋１６＝３２個分のスイッチセルの高さが必要になる。
　一方、ロジックメモリ部３２０のメモリとして少なくとも（２^４）×４＝６４個必要である。これに、フリップフロップ等への入出力切り替え等で使用するメモリの数αを含めると、Ｎｒ＝（６４＋α）／３２＞２ （すなわち、Ｎｒ≧３, 整数）となる。
　６５ｎｍ－ｎｏｄｅのコアトランジスタを用いたスイッチセルのサイズは、１．４μｍ×０．５２μｍ（スイッチセルの高さ＝１．４μｍ）となるため、ロジックセルのサイズ（高さ）は少なくとも３２×１．４＝４４．８μｍにする必要がある。
　一方、図１０に示すように、Ｎｒ＝３の場合、１つのスイッチセルに対して、（Ｎｒ＋４）×０．２４μｍ＝１．６８μｍとなる。したがって、配線スペースを確保するために必要なロジックセルのサイズ（高さ）は少なくとも、３２×１．６８＝５３．８μｍ必要である。これによりクロスバーの上部領域、または下部領域に、５３．８－４４．８＝９μｍ（ロジックセルの高さ（ｙ）方向に２０％）のスペースを基板上に確保することができる。
　しかしながら、上述したように、ロジックセル内において、抵抗変化素子の上部領域、または下部領域には、クロスバーの書込み制御用トランジスタへの制御線、および電源線がシリコン基板に近い配線層で高密度に配線されており、トランジスタ等を配置できないデッドスペースになる。
　一方、図１２に示したように、４つのルックアップテーブルを２つに分割し、各ロジック部に２つのルックアップテーブルを配置する（例えば、Ｓ＝２、Ｔ＝２）。また、２×３２サイズのメモリ用クロスバースイッチを３か所に分散して配置する。これにより、図１２においては、ロジックメモリ部間で信号線が行き来することがなくなり、高さ方向に対して１スイッチセルあたり（１＋４）×０．２４μｍ＝１．２μｍを配線スペースとして確保すればよい。したがって、配線スペースを確保するために必要な最低限のロジックセルのサイズ（高さ）は、３２×１．２μｍ＝３８．４μｍ（＜４４．８μｍ）となるので、トランジスタ等を配置できないデッドスペースが発生しなくなる。
［第３の実施形態］
　図１２に示すように、ロジックセル内にロジック部を分散配置すると、ＩＭＵＸ３３０に近い側にあるロジック部３１０－１と、遠い側にあるロジック部３１０－２で、信号線長の差分が大きくなる。このため、同じ論理演算を行う場合でも、演算上のクリティカルパスが、ロジック部３１０－２を経由する場合は、３１０－１を経由する場合に比べて動作周波数が遅くなる。
　したがって、ロジックメモリ部３２０－１～３２０－Ｎｒ、およびＩＭＵＸ３３０のスイッチに対して論理演算情報をマッピングする際に、論理演算は、優先的にＩＭＵＸ３３０に近い側のロジック部を利用することが好ましい。マッピングとは、抵抗変化素子を書き込んで論理演算回路を再構成可能回路上にコンフィギュレーションすることである。これによりランダムにロジック部に割り振るマッピングパターンと比較して、動作周波数を高めることが出来る。
なお、図面中の矢印の向きは、一例を示すものであり、ブロック間の信号の向きを限定するものではない。
　上記の各実施形態の一部、または全部は、以下の付記のようにも記載されうる。なお、以下の付記は本発明をなんら限定するものではない。
［付記１］
　抵抗変化素子から構成され、少なくとも２個に分散して配置されたロジックメモリ部と、
前記ロジックメモリ部を参照して論理演算を行うロジック部と、
前記ロジック部の論理演算の結果を受け、外部に出力する信号パス切り替え部と、を含み、
前記ロジックメモリ部と前記信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ前記抵抗変化素子への書込み配線を共有している、再構成可能回路。
［付記２］
　前記ロジック部は、少なくとも２個に分散して配置され、分散して配置された前記ロジック部は、それぞれ、対応する前記ロジックメモリ部と接続されている、付記１に記載の再構成可能回路。
［付記３］
　前記クロスバースイッチ回路は、前記ロジック部に制御信号を出力する信号切り替え部をさらに含み、
　少なくとも２個に分散して配置された前記ロジック部の内、前記信号切り替え部に最も近い前記ロジック部が論理演算する、付記２に記載の再構成可能回路。
［付記４］
　前記ロジック部と、前記信号パス切り替え部が隣接して配置されている、付記１～３のいずれか１つに記載の再構成可能回路。
［付記５］
　前記ロジックメモリ部は、互いに所定の方向に対して反転対称に配置されている、付記１～４のいずれか１つに記載の再構成可能回路。
［付記６］
　前記信号パス切り替え部は、前記抵抗変化素子から構成されたスイッチセルを含み、
前記スイッチセルは、低抵抗状態、または高抵抗状態にプログラム可能な第１の抵抗変化素子と、第２の抵抗変化素子と、少なくとも１つのトランジスタから構成され、前記第１の抵抗変化素子の一方の端子と、前記第２の抵抗変化素子の一方の端子と、前記トランジスタのソース端子、またはドレイン端子とが接続されている、付記１～５のいずれか１つに記載の再構成可能回路。
［付記７］
　前記第１の抵抗変化素子、および前記第２の抵抗変化素子はバイポーラ型の抵抗変化素子であり、かつ抵抗変化極性が対向するように配置されている、付記６に記載の再構成可能回路。
［付記８］
　前記第１の抵抗変化素子、および前記第２の抵抗変化素子は，イオン電導層を用いた原子移動型素子である、付記６または７に記載の再構成可能回路。
［付記９］
　付記１～８のいずれか１つに記載の再構成可能回路を並列に相互に接続して配置する、再構成可能回路システム。
［付記１０］
　ロジック部が抵抗変化素子から構成された少なくとも２個に分散して配置されたロジックメモリ部を参照して論理演算し、
信号パス切り替え部が前記ロジック部の論理演算の結果を受け、外部に出力し、
前記ロジックメモリ部と前記信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ前記抵抗変化素子への書込み配線を共有する、再構成可能回路の動作方法。
［付記１１］
　前記ロジック部を、少なくとも２個に分散して配置し、分散して配置された前記ロジック部を、それぞれ、対応する前記ロジックメモリ部と接続する、付記１０に記載の再構成可能回路の動作方法。
［付記１２］
　前記クロスバースイッチ回路は前記ロジック部に制御信号を出力する信号切り替え部をさらに含み、
少なくとも２個に分散して配置された前記ロジック部の内、前記信号切り替え部に最も近い前記ロジック部が論理演算する、付記１１に記載の再構成可能回路の動作方法。
［付記１３］
　前記ロジック部と、前記信号パス切り替え部を隣接して配置する、付記１０～１２のいずれか１つに記載の再構成可能回路の動作方法。
［付記１４］
　前記ロジックメモリ部を、互いに所定の方向に対して反転対称に配置する、付記１０～１３のいずれか１つに記載の再構成可能回路の動作方法。
［付記１５］
　前記信号パス切り替え部は、前記抵抗変化素子から構成されたスイッチセルを含み、
前記スイッチセルは、低抵抗状態、または高抵抗状態にプログラム可能な第１の抵抗変化素子と、第２の抵抗変化素子と、少なくとも１つのトランジスタから構成し、前記第１の抵抗変化素子の一方の端子と、前記第２の抵抗変化素子の一方の端子と、前記トランジスタのソース端子、またはドレイン端子とを接続する、付記１０～１４のいずれか１つに記載の再構成可能回路の動作方法。
［付記１６］
　前記第１の抵抗変化素子、および前記第２の抵抗変化素子はバイポーラ型の抵抗変化素子であり、かつ抵抗変化極性が対向するように配置する、付記１５に記載の再構成可能回路の動作方法。
［付記１７］
　前記第１の抵抗変化素子、および前記第２の抵抗変化素子は，イオン電導層を用いた原子移動型素子である、付記１５または１６に記載の再構成可能回路の動作方法。
　以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
　この出願は、２０１６年１月２０日に出願された日本出願特願２０１６－００８４９５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１・・・再構成可能回路
　２・・・ロジック部
　３・・・ロジックメモリ部
　４・・・信号パス切り替え部
　１０・・・抵抗変化素子
　１１・・・第１の配線層
　１２・・・第２の配線層
　１３・・・固体電解層
　１００ａ～１００ｉ・・・スイッチセル
　１１０・・・第１の抵抗変化素子
　１２０・・・第２の抵抗変化素子
　１１１，１２１・・・第１の電極
　１１２，１２２・・・第２の電極
　１３０・・・選択トランジスタ
　１３１，１３２・・・拡散層
　１３３・・・ゲート電極
　２００・・・クロスバースイッチ回路
　２１０ａ，２１０ｂ，２１０ｃ・・・第１の制御トランジスタ
　２２０ａ，２２０ｂ，２２０ｃ・・・第２の制御トランジスタ
　２３０ａ，２３０ｂ，２３０ｃ・・・第３の制御トランジスタ
　３００，３００’，３００Ａ・・・ロジックセル
　３００－１・・・第１のロジックセル
　３００－２・・・第２のロジックセル
　３００－３・・・第３のロジックセル
　３００－４・・・第４のロジックセル
　３１０・・・ロジック部
　３１０－１・・・ロジック部
　３１０－２・・・ロジック部
　３２０・・・ロジックメモリ部
　３２０－１・・・ロジックメモリ部
　３２０－２・・・ロジックメモリ部
　３２０－Ｎｒ・・・第Ｎｒのロジックメモリ部
　３３０・・・入出力信号切り替え部
　３４０・・・信号パス切り替え部
　４００・・・ルックアップテーブル
　４０１ａ～４０１ｈ・・・マルチプレクサ
　５００・・・最密度配線領域
　６００ａ，６００ｂ・・・スイッチセル

Claims (17)

  1. 　抵抗変化素子から構成され、少なくとも２個に分散して配置されたロジックメモリ部と、
    前記ロジックメモリ部を参照して論理演算を行うロジック部と、
    前記ロジック部の論理演算の結果を受け、外部に出力する信号パス切り替え部と、を含み、
    前記ロジックメモリ部と前記信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ前記抵抗変化素子への書込み配線を共有している、再構成可能回路。
  2. 　前記ロジック部は、少なくとも２個に分散して配置され、分散して配置された前記ロジック部は、それぞれ、対応する前記ロジックメモリ部と接続されている、請求項１に記載の再構成可能回路。
  3. 　前記クロスバースイッチ回路は、前記ロジック部に制御信号を出力する信号切り替え部をさらに含み、
    少なくとも２個に分散して配置された前記ロジック部の内、前記信号切り替え部に最も近い前記ロジック部が論理演算する、請求項２に記載の再構成可能回路。
  4. 　前記ロジック部と、前記信号パス切り替え部が隣接して配置されている、請求項１～３のいずれか１項に記載の再構成可能回路。
  5. 　前記ロジックメモリ部は、互いに所定の方向に対して反転対称に配置されている、請求項１～４のいずれか１項に記載の再構成可能回路。
  6. 　前記信号パス切り替え部は、前記抵抗変化素子から構成されたスイッチセルを含み、
    前記スイッチセルは、低抵抗状態、または高抵抗状態にプログラム可能な第１の抵抗変化素子と、第２の抵抗変化素子と、少なくとも１つのトランジスタから構成され、前記第１の抵抗変化素子の一方の端子と、前記第２の抵抗変化素子の一方の端子と、前記トランジスタのソース端子、またはドレイン端子とが接続されている、請求項１～５のいずれか１項に記載の再構成可能回路。
  7. 　前記第１の抵抗変化素子、および前記第２の抵抗変化素子はバイポーラ型の抵抗変化素子であり、かつ抵抗変化極性が対向するように配置されている、請求項６に記載の再構成可能回路。
  8. 前記第１の抵抗変化素子、および前記第２の抵抗変化素子は，イオン電導層を用いた原子移動型素子である、請求項６または７に記載の再構成可能回路。
  9. 　請求項１～８のいずれか１つに記載の再構成可能回路を並列に相互に接続して配置する、再構成可能回路システム。
  10. 　ロジック部が抵抗変化素子から構成された少なくとも２個に分散して配置されたロジックメモリ部を参照して論理演算し、
    信号パス切り替え部が前記ロジック部の論理演算の結果を受け、外部に出力し、
    前記ロジックメモリ部と前記信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ前記抵抗変化素子への書込み配線を共有する、再構成可能回路の動作方法。
  11. 　前記ロジック部を、少なくとも２個に分散して配置し、分散して配置された前記ロジック部を、それぞれ、対応する前記ロジックメモリ部と接続する、請求項１０に記載の再構成可能回路の動作方法。
  12. 　前記クロスバースイッチ回路は前記ロジック部に制御信号を出力する信号切り替え部をさらに含み、
    少なくとも２個に分散して配置された前記ロジック部の内、前記信号切り替え部に最も近い前記ロジック部が論理演算する、請求項１１に記載の再構成可能回路の動作方法。
  13. 　前記ロジック部と、前記信号パス切り替え部を隣接して配置する、請求項１０～１２のいずれか１つに記載の再構成可能回路の動作方法。
  14. 　前記ロジックメモリ部を、互いに所定の方向に対して反転対称に配置する、請求項１０～１３のいずれか１つに記載の再構成可能回路の動作方法。
  15. 　前記信号パス切り替え部は、前記抵抗変化素子から構成されたスイッチセルを含み、
    前記スイッチセルは、低抵抗状態、または高抵抗状態にプログラム可能な第１の抵抗変化素子と、第２の抵抗変化素子と、少なくとも１つのトランジスタから構成し、前記第１の抵抗変化素子の一方の端子と、前記第２の抵抗変化素子の一方の端子と、前記トランジスタのソース端子、またはドレイン端子とを接続する、請求項１０～１４のいずれか１つに記載の再構成可能回路の動作方法。
  16. 　前記第１の抵抗変化素子、および前記第２の抵抗変化素子はバイポーラ型の抵抗変化素子であり、かつ抵抗変化極性が対向するように配置する、請求項１５に記載の再構成可能回路の動作方法。
  17. 　前記第１の抵抗変化素子、および前記第２の抵抗変化素子は，イオン電導層を用いた原子移動型素子である、請求項１５または１６に記載の再構成可能回路の動作方法。
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