JP4956025B2

JP4956025B2 - 半導体集積回路装置

Info

Publication number: JP4956025B2
Application number: JP2006085204A
Authority: JP
Inventors: 下高廣山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-27
Filing date: 2006-03-27
Publication date: 2012-06-20
Anticipated expiration: 2026-03-27
Also published as: JP2007266045A; US20070223279A1; US7911231B2; US20100171523A1

Description

本発明は、半導体集積回路装置に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体集積回路の組み合わせ論理回路を含む半導体集積回路装置に関するものである。

従来、図７に示すように、スタンダードセル内に電源スイッチトランジスタを設けた低閾値セルを用いて、論理回路のクリティカルパスを高速化する手法が非特許文献１に発表されている。図７は従来のＭＴ（Multiple Threshold-voltage―多閾値電圧―）セルの基本構成であり、（ａ）は２入力のＮＡＮＤセルを示し、（ｂ）は２入力のＮＯＲセルを示し、（ｃ）は選択ＭＴ回路を示している。ＭＴセルは、回路の高速動作とスタンバイ時の低リーク電流を同時に達成することができる。

しかし、セル毎に電源スイッチを単独で持つことは、間接的な構成要素により有効な回路面積を制限することになり、いわゆる面積的なオーバーヘッド（間接的コスト）が大きいことになる。追加したスイッチトランジスタの影響を最小限にするために、たとえば論理を構成するトランジスタの２倍のサイズのスイッチを持ったとすると、セル面積は約２倍程度に増大するが、論理遅延時間は２０％ほど増加する。遅延時間の劣化を１０％に留めるには、論理トランジスタの４〜５倍のサイズのスイッチトランジスタを接続する必要がある。

複数のスタンダードセルで電源スイッチを共有する手法は通常よく用いられるものである。スイッチを共有しても電流消費は全て同時には発生しないことから、共有されたスイッチの最大電流は１セルの最大電流の和よりも小さくなる。しかし、消費電流のピーク値は信号パターンによって同時スイッチングの発生率が異なるために変動する。したがって電流のピーク値や、スイッチによる電圧降下のために起こる遅延劣化量は正確に予測することが困難であり、十分大きなスイッチトランジスタを接続する必要がある。

このため、連続するインバータのように同時スイッチングしないことが明らかなスタンダードセル同士でスイッチを共有する手法が特許文献１に提案されている（公報の図３参照）。

しかしながら、上述した特許文献１に記載の従来の半導体集積回路によれば、次の２点の問題があった。第一に、この従来の半導体集積回路においては、チップ設計におけるスイッチトランジスタは、後から配置しなければならない。これはセルの混雑しているエリアには配置できないか、セルから遠いところに配置されてしまうことになり、スイッチングトランジスタを最適な位置に配置することができないという問題がある。

第二に、ペアとなるセルはインバータが前後に続く場合（公報の図７参照）や、セル内にスイッチを持たない通常の論理セル等を前後にインバータが続くセル間に挟んで配置すること（公報の図３参照）が求められており、適用範囲が限られることになるという問題がある。
特開平２００３−２４９５６３号公報低電力エレクトロニクス／設計に関する国際シンポジウム（ＩＳＬＰＥＤ―International Symposium on Low Power Electronics and Design―）論文集、２００２年、ｐｐ．２０２−２０６

本発明は上記課題に鑑みてなされたものであり、スイッチングトランジスタをセルの最適な位置に配置することができると共に、配置の際の制約が少なく適用範囲が広い半導体集積回路装置を提供することを目的とする。

本発明の一態様では、論理出力端子と仮想電源出力端子とを有する基本セルを複数用いる論理回路を備える半導体集積回路装置であって、
前記複数の基本セルにおける１つの基本セルの仮想電源出力端子と、他の基本セルの仮想電源出力端子と、を接続する配線を備え、
論理回路を構成する複数の基本セルのうちの任意の個数の基本セルを任意の数ずつ第１ないし第ｎのセルグループのｎ個のセルグループとし、前記ｎ個のセルグループに属する複数の基本セルのうち論理的な動作時期が離れた複数の基本セルの前記仮想電源ノード同士または前記仮想電源出力端子同士を前記配線によりそれぞれ接続し、
前記ｎ個のセルグループの中から前記配線により前記仮想電源ノード同士を接続される個別の基本セルは、論理的に隣接しないセルグループに属しており、
前記ｎ個のセルグループは、最初に信号を供給するフリップフロップからの遅延時間により分割されることを特徴とする半導体集積回路装置が提供される。

本発明は、上記の構成により、スイッチングトランジスタをセルの最適な位置に配置することができると共に、配置の際の制約が少なく適用範囲が広い半導体集積回路装置を提供することができる。

以下、添付図面を参照しながら本発明に係る半導体集積回路装置の実施形態について詳細に説明する。

［第１実施形態］
図１は、第１実施形態の半導体集積回路装置を示している。図１において、半導体集積回路装置１は、論理演算を行なう論理トランジスタ２と、この論理トランジスタ２の不動作時にリーク電流を遮断できる電源スイッチトランジスタ３とを内部に有する基本セル５を複数備えている。半導体集積回路装置１において、論理トランジスタ２と電源スイッチトランジスタ３との間の接続点としての仮想電源ノード４を複数の基本セル５に含まれる個々の基本セル５ａ，５ｂ間を接続する配線６を備えている。ここでは、基本セルは論理トランジスタ２の他に、その不動作時にリーク電流をカットすることができる電源スイッチトランジスタ３を備えている。複数の基本セル５ａ，５ｂの間で、仮想電源ノード４を共有する実施形態である。

以上の構成を有する第１実施形態の半導体集積回路装置によれば、複数の基本セル５ａおよび５ｂの間で、仮想電源ノード４を共有することにより、待機時に低消費電力でありながらも、動作時の高速性の特性をも併せ有する小面積な集積回路を提供することができる。

［第２実施形態］
図２は、図１の具体的なレイアウト例としての第２実施形態の半導体集積回路装置を示している。図２において、電源配線７，８は通常、信号線よりも太い配線により行なわれるが、この仮想電源（ＶＧＮＤ）端子９同士を接続する配線６は、通常の電源配線のように太くする必要はないし、また、特別な電源配線領域を設ける必要もない。通常の信号配線と同様の配線でよい。これは個々の基本セル５内に電源スイッチトランジスタ３が設けられているためであり、個々の基本セル５ａ，５ｂの消費電流は基本セル５内のトランジスタと配線６を共有した他の基本セルのトランジスタとに分散して流れるからである。通常の信号配線６とは、図２に示すように、途中で折れ曲がっていてもよく、ビアを通じて複数の配線層を跨いで接続されていてもよい。

図２に示すように、個々の基本セル５ａおよび５ｂには、論理出力端子の他に仮想電源出力端子９を持っていることを特徴とする。第１実施形態は、基本セル５内のあるノード４（仮想電源出力端子９）が、他のセルの同ノード４（仮想電源出力端子９）へ配線６により接続されることで実現している。

上記構成を有する第２実施形態によれば、基本セルに論理出力端子の他に、仮想電源端子９を有する基本セル５を用いることにより、待機時に低消費電力でありながら動作時の高速性の特性をも併せ有する小面積な集積回路を提供できる。

なお、第１および第２実施形態において、仮想電源端子９間の配線６は信号配線と同等の構成を有する１つのグリッドの配線を用いることにより、チップのインプリメンテーションを容易に行なうことができる。

［第３実施形態］
図３は、第３実施形態の半導体集積回路装置を示している。この第３実施形態は、論理に前後関係のある基本セルを１つのセルグループとしてスイッチを共有するように構成されている。図３において、論理回路を構成する前記複数の基本セル５のうちの個々の基本セルとしての第１の基本セル５ａと、第１の基本セル５ａの出力を入力とする第２の基本セル５ｂとを含む連続する複数の基本セル５ａ，５ｂを１つのグループとして、そのグループ内の個々の基本セル５ａおよび５ｂの仮想電源ノード４ａおよび４ｂ同士を配線６により接続している。なお、符号１０は最初に信号を供給するフリップフロップである。

セルグループの選択の方法としては、セルの論理に前後関係があればよく、図３に示すように、直前・直後であるかどうかに拘泥する必要はない。また、配線６により結ばれるセルが正論理同士であっても、負論理同士であっても良い。セルグループとして結ばれるセルは、最小２個であるが、上記のように論理に前後関係を有してさえいれば、何個接続してもかまわない。接続対象となるセルは偶数とは限らないため、図３の右側部分に示されているように、３個のグループでも良い。偶数個であっても、物理的に遠い位置にある場合や混雑度が高く仮想電源（ＶＧＮＤ）線が配線できない場合などで、３個のグループとなる場合もある。このように論理に前後関係をもつセルをグループにすると、任意の時点で遷移するセルはグループ内でたかだか１個に限定することができる。

図４は、この第３実施形態によるＶＧＮＤ電位のシミュレーション波形を示している。図４はインバータを３段直列にし、負論理となる１段目と３段目のＶＧＤＮを接続したものである。ＶＧＤＮ配線を共有しない場合（右）と比べ、この第３実施形態例を適用するようにした左側の波形では、ＶＧＤＮ電位の上昇が抑えられることが分かる。負論理同士であっても、効果は十分あることが分かる。この第３実施形態を適用することにより、待機時に低消費電力でありながら動作時も高速性の特性を合わせ持つ小面積な集積回路を提供することができる。

［第４実施形態］
図５に示された第４実施形態による半導体集積回路装置は、グループ（ペア）となるセルを選ぶ場合に、同時遷移の可能性が少なくなるよう、論理的に遠方とみなされるセル同士を選んだ場合である。

図５において、論理回路を構成する複数の基本セル５のうちの任意の個数の基本セルを任意の数ずつ第１ないし第ｎのセルグループとし、ｎ個のグループに属する複数の基本セルのうち論理的な動作時期が離れた複数の基本セル５の仮想電源ノード４同士あるいは仮想電源端子９同士を配線６により接続したものである。図５において、フリップフロップＦＦ１０，ＦＦ１０−２，ＦＦ１０−３の出力に接続されるセルのグループが第１のセルグループであり、フリップフロップＦＦ１１，ＦＦ１１−２の入力へ接続されるセルのグループが第ｎのセルグループである。

論理合成された組み合わせ論理回路を構成するセルを、フリップフロップ（ＦＦ）出力からのセル段数によって、いくつかのグループに分類する。例えば、第１のグループは、ＦＦ１０の出力から３段目まで、第２グループは、４段目から６段目まで、第３グループは７段目から９段目まで、第（ｎ−１）グループは（ｍ−３）段目から（ｍ−２）段目まで、第ｎグループはｍ番目などのように、構成されている。

このとき、ＮＡＮＤゲートのように複数の入力をもつセルは、その数えうるパス長のうち最も高次のグループに属するものとする。ここで、グループ分けする場合に、セルの段数のみで評価するのではなく、静的タイミング解析（ＳＴＡ―Static Timing Analysis）で得られる遅延情報等をもとにすれば、遅延が同程度となるグループで分類することができる。

ここで、ｎ個のグループにセルが分類されたとする。入力のＦＦ１０から出力のＦＦ１１までｎ個のグループは論理的には順番に並んでいるが、実際には物理的には自動配置配線され、チップ（ブロック）内に全体にちらばっている。したがって、論理的には遠くても物理的に近い位置に配置される場合も多いことになる。図６において、フリップフロップＦＦ１０からＦＦ１１へと順次接続された第１ないし第ｎのセルグループにおける第ｎ−１のセルグループと、フリップフロップＦＦ１０−２からＦＦ１１−２へと接続された第１のセルグループとは、物理的には近いが異なるグループである。また、フリップフロップＦＦ１０からＦＦ１１へ順次接続された第ｎのセルグループと、ＦＦ１０−２からＦＦ１１−２へ接続された第２のセルグループとは、物理的には近いが異なるグループである。図６に示すように、物理的に近い位置にありながら異なるグループに属するセル同士すなわち、第ｎ−１のセルグループ（ＦＦ１０側）と第１のセルグループ（ＦＦ１０−２側）と、第ｎのセルグループ（ＦＦ１０側）と第２のセルグループ（ＦＦ１０−２側）とをペアとして接続するようにしても良い。

このとき、例えば第１グループと第２グループのように論理的に隣接するグループでは実際には遅延時間が接近している場合もあるので、論理的に隣接しないグループ同士をペアにする手法も考えられる。例えば、第１グループのセルは第３（または第ｎ−１）グループのセルとペアにさせてもよいし、第２グループのセルは第４（または第ｎ）グループのセルとペアにさせてもよい。

すなわち、前記ｎ個のセルグループの中から前記配線により前記仮想電源ノード同士を接続される前記個別の基本セルは、物理的には隣接するが論理的に隣接しない関係に立つセルグループに属しているものである。

第１実施形態による半導体集積回路装置の回路図。第２実施形態による半導体集積回路装置の平面配置図。第３実施形態による半導体集積回路装置の論理回路図。第３実施形態の効果を説明するための特性図。第４実施形態による半導体集積回路装置の論理回路図。同じく第４実施形態による半導体集積回路装置の異なる論理回路図。非特許文献１に記載された従来の（ａ）２入力ＮＡＮＤセル、（ｂ）２入力ＮＯＲセル、（ｃ）選択ＭＴ回路をそれぞれ示す回路図。

符号の説明

１半導体集積回路装置
２論理トランジスタ
３電源スイッチトランジスタ
４仮想電源ノード
５基本セル
６配線
９仮想電源端子
ＦＦ１０，ＦＦ１０−２，ＦＦ１０−３，ＦＦ１１，ＦＦ１１−２フリップフロップ

Claims

論理出力端子と仮想電源出力端子とを有する基本セルを複数用いる論理回路を備える半導体集積回路装置であって、
前記複数の基本セルにおける１つの基本セルの仮想電源出力端子と、他の基本セルの仮想電源出力端子と、を接続する配線を備え、
論理回路を構成する複数の基本セルのうちの任意の個数の基本セルを任意の数ずつ第１ないし第ｎのセルグループのｎ個のセルグループとし、前記ｎ個のセルグループに属する複数の基本セルのうち論理的な動作時期が離れた複数の基本セルの前記仮想電源ノード同士または前記仮想電源出力端子同士を前記配線によりそれぞれ接続し、
前記ｎ個のセルグループの中から前記配線により前記仮想電源ノード同士を接続される個別の基本セルは、論理的に隣接しないセルグループに属しており、
前記ｎ個のセルグループは、最初に信号を供給するフリップフロップからの遅延時間により分割されることを特徴とする半導体集積回路装置。
前記論理回路を構成する前記複数の基本セルのうちの前記１つの基本セルとしての第１の基本セルと、前記第１の基本セルの出力を入力とする第２の基本セルとを含む連続する前記複数の基本セルを１つのグループとして取り扱い、そのグループ内の個々の基本セルの前記仮想電源ノード同士または前記仮想電源出力端子同士を前記配線によりそれぞれ接続したことを特徴とする請求項１に記載の半導体集積回路装置。