WO2018180536A1 - プログラマブル論理集積回路とそのプログラミング方法及びそのプログラム - Google Patents

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programmable logic
integrated circuit
output
circuit
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あゆ香 多田
阪本　利司
信 宮村
幸秀 辻
竜介 根橋
旭 白
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日本電気株式会社
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Definitions

  • the present invention relates to a programmable logic integrated circuit using a resistance change element, a programming method thereof, and a program thereof.
  • a semiconductor integrated circuit includes a transistor formed on a semiconductor substrate and a wiring structure formed on an upper layer of the semiconductor substrate to connect the transistors. Transistor and wiring patterns are determined at the design stage of the integrated circuit, and it is impossible to change the connection between the transistors after manufacturing the semiconductor integrated circuit.
  • Programmable logic integrated circuits such as FPGA (Field Programmable Gate Array) can change the logic operation and wiring connection by storing the operation of the logic operation circuit and the connection of the logic operation circuit in the memory.
  • FPGA Field Programmable Gate Array
  • SRAM Static Random Access Memory
  • antifuse a floating gate MOS (Metal Oxide Semiconductor) transistor, or the like is used as a memory element that stores configuration information.
  • MOS Metal Oxide Semiconductor
  • Wiring connection configuration can be changed after manufacturing, circuit defects can be corrected and specifications can be changed after manufacturing, and the wiring layer can be formed to reduce the chip area and improve the power performance ratio.
  • a programmable logic integrated circuit using a resistance change element has been proposed.
  • a solid electrolyte material containing metal ions between a first wiring layer and a second wiring layer formed on the first wiring layer The resistance change element comprised from these is used.
  • the resistance value can be changed by applying a forward bias or a reverse bias to both ends of the variable resistance element, and the ratio of the low resistance state (ON state) to the high resistance state (OFF state) is 10 5 or more.
  • the variable resistance element functions as switch means that can electrically connect or disconnect the first wiring and the second wiring.
  • an SRAM cell and a switch cell including a transistor having a switch function are used.
  • the resistance change element can realize the memory function and the switch function
  • the switch cell can be realized by one resistance change element.
  • an arbitrary wiring of the first wiring group and an arbitrary wiring of the second wiring group are arranged by disposing a resistance change element at each intersection of the first wiring group and the second wiring group.
  • a crossbar switch circuit that can be freely connected can be configured in a very compact size. As a result, it can be expected that the chip area is greatly reduced and the performance is improved by improving the use efficiency of the logic operation circuit.
  • the ON / OFF state of the variable resistance element is maintained even when the power supply to the integrated circuit is cut off, it is possible to save the trouble of loading circuit configuration information each time the programmable logic integrated circuit is turned on. There are also advantages.
  • the degree of integration has increased due to the miniaturization of programmable logic integrated circuits, power consumption has become a concern.
  • the power consumption becomes a first priority item when a device is selected.
  • the power consumption of semiconductor integrated circuits is classified into dynamic power and leak power. What is increased by miniaturization is the leakage power caused by the leakage current of the transistor in the device.
  • the leakage current flowing between the source and drain of the transistor, the leakage current flowing from the drain to the well, and the leakage current penetrating through the gate oxide film are increased by miniaturization of the transistor. If the circuit scale is the same, the dynamic power is reduced by miniaturization, but if the circuit scale is increased, the dynamic power is also increased.
  • Measures to reduce leakage of semiconductor integrated circuits include stopping power supply voltage to unused blocks (power gating).
  • power gating power supply is stopped using a power switch network that is a group of switch transistors configured in parallel to turn on / off an entire block of a certain size.
  • programmable logic circuits there are many resources that are not used as compared to application-specific integrated circuits.
  • the power supply is shut off to some extent such as a reconfigurable logic block (abbreviated as Configurable Logic Block, CLB) unit.
  • CLB reconfigurable logic block
  • Patent Document 3 a current cut circuit is inserted between the output buffer circuit and the power supply in order to reduce the subthreshold leakage current during standby in the output buffer (paragraph (0079) of Patent Document 3).
  • the output buffer of Patent Document 3 is a buffer used for output from a memory cell. When replaced with a programmable logic circuit, the leakage current of the output buffer contributing to the logic operation is reduced, and the leakage current of the output buffer not contributing to the logic operation (not used) is not reduced.
  • An object of the present invention is to suppress leakage current in a programmable logic circuit using a resistance change element.
  • the present invention is a programmable logic integrated circuit having a switch matrix including a plurality of first resistance change elements connected to an input line and an output line as a switch element, and having a buffer connected to the output line, A programmable logic integrated circuit characterized in that no power is supplied to the buffer connected to the output line that does not contribute to the operation of the logic circuit, which occurs when a desired logic circuit is programmed.
  • the present invention also provides a programming method for a programmable logic integrated circuit having a switch matrix including a plurality of first variable resistance elements connected to an input line and an output line as a switch element, and having a buffer connected to the output line. Because Configuration data of the switch element; Programmable using configuration data of the buffer, which is generated when a desired logic circuit is programmed, and is set not to supply a power supply voltage to the buffer connected to the output line that does not contribute to the operation of the logic circuit.
  • a programming method for a programmable logic integrated circuit comprising programming the logic integrated circuit.
  • a program for a programmable logic integrated circuit having a switch matrix including a plurality of first variable resistance elements connected to an input line and an output line as a switch element, and having a buffer connected to the output line.
  • Configuration data of the switch element and a buffer configured to not supply power to the buffer connected to the output line that does not contribute to the operation of the logic circuit, which occurs when a desired logic circuit is programmed.
  • a programmable logic integrated circuit program that causes a computer to execute processing for programming a programmable logic integrated circuit using configuration data.
  • leakage current can be suppressed in a programmable logic circuit using a resistance change element.
  • FIG. 3 is a circuit diagram illustrating stoppage of power supply to an output buffer BUF in the programmable logic integrated circuit according to the first embodiment of the present invention. It is a figure which shows the structure of the variable resistance element of the programmable logic integrated circuit of the 1st Embodiment of this invention. It is a figure which shows the operation
  • FIG. 4 is a diagram showing a write circuit and a control line for writing to the resistance change elements A and B in FIG. 3.
  • FIG. 10 is a circuit diagram illustrating stopping of power supply to an output buffer BUF in a programmable logic integrated circuit according to a second embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating stopping of power supply to an output buffer BUF in a programmable logic integrated circuit according to a third embodiment of the present invention. It is a figure which shows the structure of the programmable logic integrated circuit of the 4th Embodiment of this invention.
  • FIG. 1 is a diagram showing a configuration of a CLB 100 of a programmable logic integrated circuit using a resistance change element.
  • the CLB 100 includes a logic circuit block 200 and a crossbar switch block 300.
  • the programmable logic integrated circuit is configured by arranging CLBs in a tile shape, for example.
  • the calculation result of the logic circuit block 200 is output to the crossbar switch 300, and data transfer between CLBs is performed via the crossbar switch 300.
  • a logic integrated circuit having a function desired by the user can be realized by the configuration of the logic circuit block and the way of connection between the crossbar switch blocks.
  • the logic circuit block 200 includes two lookup tables (abbreviated as “Look-Up Table” and “LUT”), two D-type flip-flops (abbreviated as “D-type Flip-Flop” and “DFF”) connected to the output of the LUT, and a lookup.
  • Two multiplexers (abbreviated as “Multiplexer” and “MUX”) connected to the output of the table LUT and the output of the DFF, and a rear-stage MUX that receives the outputs of the two previous-stage MUXs.
  • the above-mentioned latter stage MUX is connected to the external output circuit I / O (not shown).
  • the outputs of the two preceding MUXs are connected to the crossbar switch block 300 as CBO00 and CBO01 in addition to being connected to the subsequent multiplexer MUX.
  • the crossbar switch block 300 includes an input multiplexer (abbreviated as “Input Multiplexer” or “IMUX”) that determines input to the LUT and a switching multiplexer (abbreviated as “Switching Multiplexer” or “SMUX”) that determines input / output wiring between adjacent CLBs.
  • IMUX input multiplexer
  • SMUX switching multiplexer
  • the output to the adjacent CLB has a buffer circuit (hereinafter referred to as SMUX output BUF).
  • Resistance change elements R0000 to R1925 and RG00 to RG19 are arranged at each intersection of the crossbar switch block.
  • a crossbar switch having 20 ⁇ 28 intersections is shown as an example.
  • variable resistance element One terminal of the variable resistance element is connected to either CBO00 and CBO01, the input lines IN00 to IN24, or a wiring connected to the power supply voltage, and the other terminal is connected to the output lines OUT00 to OUT11.
  • the resistance change elements R0000 to R1125 and RG00 to RG11 in SMUX, and the resistance change elements R1200 to R1925 and RG12 to RG19 in the input multiplexer IMUX are set to the low resistance state (ON state) based on the logic circuit to be configured. ) Or high resistance state (off state), the connection relationship with the input line and output line is changed.
  • the resistance change element R0000 when connecting the input line IN00 and the output line OUT00, the resistance change element R0000 is turned on, and 26 of R0001 to R0025 and RG00 other than the resistance change element R0000 on the output line OUT00 are turned off. Put it in a state.
  • the resistance change element RG01 is turned on and connected to the wiring connected to the power supply voltage in order to prevent the floating potential from being generated. This is because all the output lines are connected to the input terminal of the SMUX output BUF, so that when a floating potential is generated, a through current flows and a leakage current increases.
  • the power supply voltage may be either a high-potential power supply or ground, but in this embodiment, a circuit connected to the high-potential power supply is used.
  • the variable resistance element shown in FIG. 1 uses the variable resistance element described in Patent Documents 1 and 2 described above, which includes a solid electrolyte containing metal ions between the first and second wiring layers.
  • Fig. 2 shows the connection between CLBs with a focus on the connection in the left direction of the figure.
  • the IMUX in each crossbar switch block is connected to the CLB LUT, and the calculation result, which is the output of each LUT, is connected to the CLB crossbar switch block.
  • the calculation results of each LUT are all transferred to other CLBs via SMUX and SMUX output BUF.
  • An SMUX output BUF and a transmission gate (transmission gate, abbreviated as TMG) are provided for output from the SMUX in the CLB to the adjacent CLB.
  • TMG transmission gate, abbreviated as TMG
  • the TMG is arranged in order to prevent unexpected voltage application and current from flowing into other than the CLB selected when writing to the variable resistance element. When writing to the variable resistance element, it is always used in the on state during the off state logic circuit operation.
  • One CLB has three outputs on each side. As shown in FIG. 1, there are 12 outputs from the SMUX, each having a SMUX transfer BUF.
  • data output from CLB1 is 12 units of SMUX output BUF1 [11: 0], and three output lines connected to SMUX output BUF1 [2: 0] are arranged in the left direction.
  • the SMUX output BUF [11: 0] is a representation of 12 BUF1 [0], BUF [1], ... BUF [11], and there are 12 buffers named BUF1.
  • "Three output lines with SMUX output BUF1 [2: 0] are connected.” Means that BUF1 [0], BUF [1], and BUF [2] are connected.
  • FIG. 3 shows a circuit diagram of the SMUX output BUF when the power supply voltage connected to the variable resistance elements RG00 to RG19 in FIG. 1 is ground.
  • the SMUX output BUF is obtained by inserting nMOS transistors 301 and 302 as switch transistors on the ground side of a buffer circuit formed by connecting inverters composed of CMOS (Complementary Metal Metal Oxide Semiconductor) in two stages.
  • the SMUX output is connected to the input terminal IN.
  • the gate terminals of the nMOS transistors 301 and 302 are connected to the power supply voltage V on the high potential side via the resistance change element A, and are connected to the ground on the low potential side via the resistance change element B. Twelve sets of variable resistance elements A and B are arranged in the same manner as the SMUX output BUF existing in the CLB 100.
  • the input terminal IN When not used for the logic circuit operation, the input terminal IN is connected to the ground via a resistance change element arranged in SMUX, so that the buffer circuit in FIG. 3 is turned off.
  • a leak current flows from the ground. If a gate voltage is applied so that the nMOS transistors 301 and 302 are turned off, the leakage current of the SMUX output BUF is only the leakage current between the source and drain of the nMOS transistor.
  • the buffer circuit having the structure of FIG. 3 can also be used for CLB-BUF.
  • variable resistance element A connected to the power supply voltage on the high potential side is turned on and the variable resistance element B is turned off so that the nMOS transistors 301 and 302 are always turned on. Write to state.
  • the resistance change element B connected to the ground is turned on and the resistance change element A is turned off so that both the nMOS transistors 301 and 302 are always turned off. Write to.
  • FIG. 4 is a diagram showing the structure of the variable resistance element.
  • the resistance change element 40 includes a resistance change layer 41, and a first electrode 42 and a second electrode 43 provided on the opposing surface in contact with the resistance change layer 41.
  • the resistance change element 40 can use, for the resistance change layer 41, ReRAM (Resistance Random Access Memory) using a transition metal oxide, NanoBridge (registered trademark) using an ionic conductor, or the like.
  • the resistance change element 40 is a metal deposition type switch that utilizes the movement of metal ions in the ion conductor and the electrochemical reaction in the resistance change layer 41.
  • FIG. 5 shows a method of switching the resistance value of the resistance change element 40.
  • the resistance change element 40 changes the resistance value of the resistance change layer 41 by changing the polarity of the voltage applied to the resistance change layer 41 between the first electrode 42 and the second electrode 43. be able to.
  • the resistance ratio between the low resistance state (on state) and the high resistance state (off state) of the resistance change layer 41 can be set to, for example, 10 5 or higher.
  • the resistance change element 40 functions as a switch that is electrically connected or disconnected.
  • a switch by a resistance change element it can also be set as the switch of the complementary structure which consists of two resistance change elements and 1 transistor which make a pair.
  • FIG. 6 is a diagram showing a write circuit for the resistance change elements A and B of the switch having a complementary structure.
  • the writing circuit and the control line are omitted.
  • resistance change elements A and B are provided between the upper write control line 430 and the lower write control line 450.
  • the write control circuit 401 and the write control circuit 402 are used to turn on the write control transistor 411 (nMOS) and the write control transistor 422 (nMOS) for writing. Apply current.
  • the write control circuit 402 and the write control circuit 403 are used to turn on the write control transistor 433 (nMOS) and the write control transistor 422 to pass a write current.
  • the variable resistance element is used in the ON state on the logic circuit, the upper and lower variable resistance elements A and B are written to ON. Note that this writing circuit is not used during the operation of the logic circuit.
  • the on / off states of the variable resistance elements A and B constituting the switch element can be handled as the setting values of the configuration data of the programmable logic integrated circuit 100.
  • Configuration data for mounting a desired logic circuit on a programmable logic circuit is logical from RTL (resister transfer level) description such as Verilog (Verilog is a trademark of a hardware description language used in a logic simulator for digital circuit design). It is synthesized from a gate level description such as a flip-flop, AND, and NOR using a placement and routing tool.
  • the configuration data is configured by setting on / off states of all the variable resistance elements arranged in the programmable logic integrated circuit.
  • the SMUX output BUF that contributes to the operation is distinguished from the SMUX output BUF that does not contribute, and the resistance change elements A and B present in all SMUX output BUFs It is only necessary to create a setting value for the on / off state.
  • the crossbar switch block 300 has 12 output lines from OUT00 to OUT11. However, not all output lines are used, and an output line that does not contribute to the logic circuit operation is generated. For example, consider a case where only the output line OUT00 is a wiring that contributes to the operation of the programmed logic circuit via the variable resistance element R0000 in the CLB of FIG. 1, and the output lines OUT01 to OUT11 are not used.
  • OUT00 is connected to the SMUX output BUF1 [0] in FIG.
  • the output lines OUT01 to OUT11 other than OUT00 are wirings that do not contribute to the operation of the programmed logic circuit here. All the resistance change elements A corresponding to the SMUX output BUF connected to the non-contributing wiring are turned off, all the resistance change elements B are turned on, and all the corresponding switch transistors are turned off.
  • the data output from SMUX output BUF1 [0] branches to SMB2 of CLB2 and CLB-BUF2 [0]. Assume that only the input line to SMUX2 contributes to the logic circuit operation, and the input line to CLB-BUF2 [0] does not contribute.
  • CLB-BUF2 [0] Using the buffer of the structure of FIG. 3 for CLB-BUF2 [0], by turning resistance change element A off and resistance change element B on, CLB-BUF2 [0] connects to SMUX3 of CLB3
  • the power supply to the wiring can be cut off.
  • the same leakage current reduction effect as the SMUX output BUF can be obtained, but in this case, the dynamic power reduction effect by cutting off the power supply to the output wiring can also be obtained.
  • the power supply voltage is also supplied to the output lines that do not contribute to the operation of the logic circuit in the operating block, so that useless power is consumed.
  • power consumption can be reduced compared to the case of power gating in units of blocks. .
  • the power consumption due to the leakage current of the SMUX output BUF is only the leakage current component of the switch transistor, and can be greatly suppressed. Since the power supply can be stopped according to the usage status of the wiring, the power consumption can be further reduced.
  • the crossbar Only one SMUX output BUF in the switch block contributes to the logic operation, and the remaining 11 are used as wiring resources that are not used. Even if the wiring resource is not used, the power supply voltage is applied, and the subthreshold current flows, resulting in an increase in standby power.
  • the SMUX output BUF which is such a wiring resource that is not used, is shut off in units of wiring. Therefore, the leakage current due to the through current can be suppressed.
  • FIG. 7 shows a circuit diagram of the SMUX output BUF used in the present embodiment when the power supply voltage connected to the resistance change elements RG00 to RG19 in FIG. 1 is the power supply voltage on the high potential side.
  • the SMUX output BUF is obtained by inserting pMOS transistors 501 and 502 as switch transistors on the power supply voltage side of a buffer circuit in which two stages of CMOS inverter circuits are connected.
  • the difference from the first embodiment is that a pMOS transistor is used.
  • the gate terminals of the pMOS transistors 501 and 502 are connected to the ground via the resistance change element A and to the power supply voltage on the high potential side via the resistance change element B.
  • variable resistance element B connected to the power supply voltage on the high potential side is turned off and connected to the ground side so that the pMOS transistors 501 and 502 are always turned on.
  • the variable resistance element A to be written is written in the ON state. Writing to the resistance change elements A and B can be performed by the same method as in the first embodiment.
  • the SMUX output BUF is not used during the logic circuit operation, the variable resistance element A connected to the ground is written in the OFF state and the variable resistance element B is written in the ON state so that the pMOS transistors 501 and 502 are always in the OFF state.
  • the resistance change element A in the SMUX output BUF shown in FIG. 7 to which the output line OUT00 is connected is turned on, the resistance change element B is turned off, and the switch transistor (pMOS transistor 501) of the SMUX output BUF , 502) only.
  • the other variable resistance elements A in the SMUX output BUF connected to the other OUT01 to OUT11 are all turned off, the variable resistance elements B are all turned on, and all the corresponding switch transistors are turned off.
  • the data output from SMUX output BUF1 [0] branches to SMB2 of CLB2 and CLB-BUF2 [0]. Assume that only the input line to SMUX2 contributes to the logic circuit operation, and the input line to CLB-BUF2 [0] does not contribute.
  • CLB-BUF2 [0] Using the buffer of the structure of FIG. 3 for CLB-BUF2 [0], by turning resistance change element A off and resistance change element B on, CLB-BUF2 [0] connects to SMUX3 of CLB3
  • the power supply to the wiring can be cut off.
  • the same leakage current reduction effect as the SMUX output BUF can be obtained, but in this case, the dynamic power reduction effect by cutting off the power supply to the output wiring can also be obtained.
  • FIG. 8 shows a circuit diagram of the output buffer BUF (SMUX output BUF) connected to the output of the switching multiplexer SMUX used in the present embodiment.
  • a resistance change element is arranged as a switch on a wiring that is connected to the ground of a buffer circuit formed by cascading CMOS circuits.
  • the resistance change elements A and B are turned on. On the other hand, when not used for the operation, the resistance change elements A and B are turned off to cut off the connection to the ground.
  • the on / off states of the resistance change elements A and B can be handled as set values of configuration data of the programmable logic integrated circuit.
  • the data output from SMUX output BUF1 [0] branches to SMB2 of CLB2 and CLB-BUF2 [0]. Assume that only the input line to SMUX2 contributes to the logic circuit operation, and the input line to CLB-BUF2 [0] does not contribute. Supplying power from CLB-BUF2 [0] to the wiring connected to SMUX3 of CLB3 by turning off both resistance change elements A and B using the buffer with the structure shown in FIG. 3 for CLB-BUF2 [0] Can be cut off. The same leakage current reduction effect as the SMUX output BUF can be obtained, but in this case, the dynamic power reduction effect by cutting off the power supply to the output wiring can also be obtained.
  • the power consumption due to the leakage current of the SMUX output BUF and CLB-BUF is only the leakage current component of the resistance change elements A and B, and can be significantly suppressed. Since the power supply can be stopped according to the usage status of the wiring, the power consumption can be further reduced. As the programmable reconfigurable logic circuit has more wiring resources, the power consumption reduction effect increases.
  • FIG. 9 is a diagram showing the programmable logic integrated circuit of this embodiment.
  • the programmable logic integrated circuit 700 of this embodiment includes a switch matrix 710 including a plurality of first resistance change elements R connected to an input line IN and an output line OUT as switch elements, and an output buffer is provided on the output line OUT. BUF is connected.
  • the power supply voltage is not supplied to the output buffer BUF connected to the output line that does not contribute to the operation of the logic circuit, which occurs when the logic circuit block 720 is programmed to a desired logic circuit.
  • the power supply is cut off for each output wiring BUF that is not used. Therefore, the leakage current due to the through current can be suppressed.
  • the variable resistance element is a type composed of a solid electrolyte material containing metal ions.
  • ReRAM Resistive Random Access Memory
  • PRAM Phase Change Random Access Memory (trademark)
  • a program for realizing all or part of the functions of the embodiments described above is recorded on a computer-readable recording medium, and the program recorded on the recording medium is read into a computer system and executed.
  • the programmable logic integrated circuit may be programmed.
  • Programmable logic integrated circuit 200 720 Logic circuit block 300 Crossbar switch block 301, 302 nMOS transistor 401, 402, 403 Write control circuit 430 Upper write control line 450 Lower write control line 501, 502 pMOS transistor 700
  • Programmable logic integrated Circuit 710 Switch matrix BUF Output buffer IN Input line IMUX Input multiplexer OUT Output line SMUX Switching multiplexer MUX multiplexer LUT Look-up table R0000 to R1925 Resistance change element

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Abstract

本発明の目的は、抵抗変化素子を用いたプログラマブル論理回路にて、リーク電力を抑制することのできる回路を提供することである。そのために本発明は、入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路であって、所望の論理回路をプログラムした際に生じる、前記論理回路の動作には寄与しない前記出力線に接続されている前記バッファには電源を供給しないことを特徴とする。

Description

プログラマブル論理集積回路とそのプログラミング方法及びそのプログラム
　本発明は、抵抗変化素子を利用したプログラマブル論理集積回路とそのプログラミング方法及びそのプログラムに関する。
　半導体集積回路は、半導体基板に形成されたトランジスタと、トランジスタを接続するために半導体基板の上層に形成された配線構造を備えて構成される。トランジスタや配線のパターンは、集積回路の設計段階で決められており、半導体集積回路製造後に、トランジスタ同士の接続を変更することは不可能である。
　ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などのプログラマブル論理集積回路は、論理演算回路の動作や、論理演算回路の接続をメモリに記憶することで、論理動作や配線の接続の変更を可能にしている。ここで、構成情報の記憶を行うメモリ素子として、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セル、アンチフューズ、フローティングゲートＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどを用いている。
　これらのメモリ素子はトランジスタと同じ層に形成されているため、非常に大きな面積オーバヘッドが生じ、その結果、プログラマブル論理集積回路のチップ面積が大きくなり、製造コストが上昇する問題がある。また、論理演算回路同士の接続を変更する配線スイッチの面積が大きくなるために、チップ面積に占める論理演算回路の割合が低くなってしまう問題がある。この使用効率の低下により、ＦＰＧＡに実装される回路の動作速度の低下や動作電力の増大を招く。
　製造後に配線接続構成の変更を可能とし、製造後に回路の不具合の修正や仕様の変更を可能とし、さらにチップ面積の縮小や電力性能比の向上を図ることを目的として、配線層に形成可能な抵抗変化素子を利用したプログラマブル論理集積回路が提案されている。
　例えば、特許文献１や特許文献２に開示されるプログラマブル論理集積回路では、第１の配線層と、その上部に形成される第２の配線層との間に、金属イオンを含有する固体電解質材料から構成される抵抗変化素子を用いている。抵抗変化素子の両端に順バイアス、あるいは逆バイアスを印加することによりその抵抗値を変えることができ、低抵抗状態（オン状態）と高抵抗状態（オフ状態）の比は１０５あるいはそれ以上となる。すなわち、当該抵抗変化素子は、第１の配線と第２の配線とを電気的に接続、あるいは切断できるスイッチ手段として機能する。
　既知のプログラマブル論理集積回路における配線の接続／切断においては、ＳＲＡＭセルと、スイッチ機能を有するトランジスタから構成されるスイッチセルが利用されている。一方、抵抗変化素子はメモリ機能とスイッチ機能を実現できるため、スイッチセルを１個の抵抗変化素子で実現できるようになる。特許文献１によると、第１の配線群と第２の配線群の各交点に抵抗変化素子を配置することで、第１の配線群の任意の配線と、第２の配線群の任意の配線を自在に接続可能なクロスバースイッチ回路を非常にコンパクトなサイズで構成できる。その結果、チップ面積の大幅な縮小化や、論理演算回路の使用効率の改善による性能向上が期待できる。また、抵抗変化素子のオン／オフ状態は、集積回路の通電が遮断された状態でも保持されるため、プログラマブル論理集積回路の電源を投入する度に回路構成情報をロードする手間を省くことができる利点もある。
特許第４３５６５４２号公報 国際公開第２０１２／０４３５０２号 特開２０１５－０７６６５５号公報 国際公開第２０１３／１９０７４２号 特開平９－１９７０１１号公報
　プログラマブル論理集積回路の微細化によって集積度が増加したことで、消費電力が懸念される要素になって来た。プログラマブル論理回路の使用環境によっては、消費電力がデバイス選択時の第一優先項目にもなる。
　半導体集積回路の消費電力は、ダイナミック電力とリーク電力に分類される。微細化によって増加するのは、デバイス内のトランジスタのリーク電流が原因のリーク電力である。トランジスタのソースとドレイン間を流れるリーク電流、ドレインからウェルに流れるリーク電流や、ゲート酸化膜を突き抜けるリーク電流は、トランジスタの微細化によって増加する。また、回路規模が同等であれば、ダイナミック電力は微細化によって低減するが、回路規模が増加すればダイナミック電力も増加する。
　抵抗変化素子を利用したプログラマブル論理集積回路においても、微細化による消費電力増加は深刻な問題となる。
　半導体集積回路のリーク低減対策としては、使用しないブロックへの電源電圧の停止（パワーゲーティング）などがある。一般的にパワーゲーティングでは、ある程度の規模のブロック全体をオン／オフする、並列に構成されたスイッチトランジスタの集まりであるパワースイッチネットワークを使用して、電源の供給を停止する。プログラマブル論理回路では、特定用途向け集積回路と比較して、使用しないリソースが多く存在する。既存のプログラマブル論理回路では、再構成可能な論理ブロック（Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｂｌｏｃｋ、ＣＬＢと略す）単位など、ある程度まとまったブロックで電源を遮断している。すると、例えば、あるCLBがデータ転送の方向変換（右方向に進んでいたデータを上方向に変えるような）だけに使用される場合には、論理ブロック内のごく一部の配線と出力バッファだけが動作に寄与し、残りは全て使用されないリソースとなる。しかし使用されない出力バッファでも電源電圧は印加されており、サブスレッショルド電流が流れ、その結果待機電力が増大してしまう。
　特許文献３には出力バッファにおけるスタンバイ時のサブスレッショルドリーク電流を低減するために、出力バッファ回路と電源の間に電流カット回路を挿入している（特許文献３の（0079）段落等）。しかし、特許文献３の出力バッファは、メモリセルからの出力用に使用されるバッファである。プログラマブル論理回路に置き換えると、論理動作に寄与する出力バッファのリーク電流を低減するものであって、論理動作に寄与しない（使用しない）出力バッファのリーク電流を低減するものではない。
　本発明の目的は、抵抗変化素子を用いたプログラマブル論理回路において、リーク電流を抑制することにある。
　本発明は、入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路であって、
所望の論理回路をプログラムした際に生じる、前記論理回路の動作には寄与しない前記出力線に接続されている前記バッファには電源を供給しないことを特徴とするプログラマブル論理集積回路、である。
　また本発明は、入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路のプログラミング方法であって、
前記スイッチ素子のコンフィグレーションデータと、
所望の論理回路をプログラムした際に生じる、前記論理回路の動作に寄与しない前記出力線に接続されている前記バッファに電源電圧を供給しないよう設定する前記バッファのコンフィグレーションデータと、を用いてプログラマブル論理集積回路をプログラミングすることを特徴とするプログラマブル論理集積回路のプログラミング方法、である。
　また本発明は、入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路のプログラムであって、
前記スイッチ素子のコンフィグレーションデータと、所望の論理回路をプログラムした際に生じる、前記論理回路の動作に寄与しない前記出力線に接続されている前記バッファに電源電圧を供給しないよう設定する前記バッファのコンフィグレーションデータと、を用いてプログラマブル論理集積回路をプログラミングする処理をコンピュータに実行させることを特徴とするプログラマブル論理集積回路のプログラム、である。
　本発明によれば、抵抗変化素子を用いたプログラマブル論理回路においてリーク電流を抑制することができる。
本発明の第１の実施形態のプログラマブル論理集積回路の構成を示す図である。 本発明の第１の実施形態のプログラマブル論理集積回路において、論理ブロックCLB間の接続関係を示す図である。 本発明の第１の実施形態のプログラマブル論理集積回路において、出力バッファBUFへの電源供給の停止を説明する回路図である。 本発明の第１の実施形態のプログラマブル論理集積回路の抵抗変化素子の構成を示す図である。 本発明の第１実施形態のプログラマブル論理集積回路の抵抗変化素子を切り替える動作方法を示す図である。 図３の抵抗変化素子A,Bに対する書き込みを行う書き込み回路及び制御線を示す図である。 本発明の第２の実施形態のプログラマブル論理集積回路において、出力バッファBUFへの電源供給の停止を説明する回路図である。 本発明の第３の実施形態のプログラマブル論理集積回路において、出力バッファBUFへの電源供給の停止を説明する回路図である。 本発明の第４の実施形態のプログラマブル論理集積回路の構成を示す図である。
　以下、図面等を用いて本発明の実施の形態について詳述する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を限定するものではない。
（第１の実施形態）
　図１～図３を用いて本発明の第１の実施形態を説明する。図１は、抵抗変化素子を利用したプログラマブル論理集積回路のＣＬＢ100の構成を示す図である。CLB100は論理回路ブロック200とクロスバースイッチブロック300を備えている。プログラマブル論理集積回路はＣＬＢを例えばタイル状に配置することで構成される。論理回路ブロック200の演算結果はクロスバースイッチ300へ出力され、ＣＬＢ間のデータ転送はクロスバースイッチ300を介して行われる。論理回路ブロックの構成及びクロスバースイッチブロック間の接続の仕方によって、ユーザが所望する機能を持った論理集積回路を実現できる。
　論理回路ブロック200は、２つのルックアップテーブル（Ｌｏｏｋ－Ｕｐ　Ｔａｂｌｅ、ＬＵＴと略す）、LUTの出力にそれぞれ接続された２つのD型フリップフロップ（Ｄ型Ｆｌｉｐ－Ｆｌｏｐ、ＤＦＦと略す）、ルックアップテーブルLUTの出力とDFFの出力に接続された２つのマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ、ＭＵＸと略す）、この２つの前段MUXの出力を入力とする後段MUXを備えている。
　前述の後段MUXは外部出力回路I/Oへ接続される（不図示）。
　２つの前段MUXの出力は後段のマルチプレクサMUXに接続される以外に、クロスバースイッチブロック300にもCBO00及びCBO01として接続されている。
　クロスバースイッチブロック300は、LUTへの入力を決めるインプットマルチプレクサ（Ｉｎｐｕｔ　Ｍｕｌｔｉｐｌｅｘｅｒ、IMUXと略す）と隣接CLBとの入出力配線を決めるスイッチングマルチプレクサ（Ｓｗｉｔｃｈｉｎｇ　Ｍｕｌｔｉｐｌｅｘｅｒ、SMUXと略す）を備えている。隣接CLBへの出力にはバッファ回路（以下、SMUX出力BUFと称する）を有する。クロスバースイッチブロックの各交点にはそれぞれ抵抗変化素子R0000～R1925とRG00～RG19が配置される。本実施形態では、２０個×２８個の交点を有するクロスバースイッチを例として示している。抵抗変化素子の一方の端子は、CBO00及びCBO01、入力線IN00-IN24、または電源電圧に接続する配線のいずれかと接続され、他方の端子は出力線OUT00-OUT11に接続される。SMUX内の抵抗変化素子R0000～R1125とRG00～RG11、及び、インプットマルチプレクサIMUX内の抵抗変化素子R1200～R1925とRG12～RG19は、構成したい論理回路に基づいて、抵抗値を低抵抗状態(オン状態)あるいは高抵抗状態(オフ状態)のどちらかの状態に書き込むことで、入力線、出力線との接続関係を変える。
　図１のCLB100において、例えば入力線IN00と出力線OUT00を接続させる場合、抵抗変化素子R0000をオン状態に、出力線OUT00上の抵抗変化素子R0000以外のR0001～R0025、及びRG00の２６個はオフ状態にする。出力線OUT01をIN00～IN24のいずれの入力線にも接続しない場合は、浮き電位が生じることを防ぐために、抵抗変化素子RG01をオン状態にして電源電圧に接続する配線と接続させる。出力線は全てSMUX出力BUFの入力端子に接続されるため、浮き電位が生じると貫通電流が流れてリーク電流が増大するからである。電源電圧は、高電位側電源でもグラウンドでも良いが、本実施形態では、高電位側の電源に接続した回路とする。図１に示す抵抗変化素子は、前述の特許文献１，２で述べた、第１、第２の配線層の間に金属イオンを含有する固体電解質を備えた抵抗変化素子を用いる。
　２つ以上の入力信号が衝突するのを防ぐために、例えば、出力線OUT00に接続された横一列に並ぶ２８個の抵抗変化スイッチの内、オン状態の抵抗変化素子は1つしか許されない。一方、入力線IN00に接続された縦一列に並ぶ２０個の抵抗変化素子は、原理上、すべてオン状態になり得る。
　図２はCLB間の接続について、同図の左方向への接続に焦点を当てて示している。各クロスバースイッチブロック内のIMUXは、当該CLBのLUTへそれぞれ接続され、各LUTの出力である演算結果は当該CLBのクロスバースイッチブロックへ接続される。各LUTの演算結果は、全てSMUX及びSMUX出力BUFを経由して他のCLBへ転送される。CLB内のSMUXから隣接CLBへの出力にはSMUX出力BUFとトランスミッションゲート（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｇａｔｅ、ＴＭＧと略す）を有する。TMGは、抵抗変化素子へ書き込みを行うときに選択されたCLB以外への予期しない電圧印加や電流が流れ込むことを防ぐために配置される。抵抗変化素子の書き込み時は、常にオフ状態論理回路動作時には常にオン状態で用いる。
　一つのCLBは上下左右にそれぞれ3本ずつ出力を有する。図１に示すように、SMUXからの出力は12本で、それぞれにSMUX転送BUFを備える。例えばCLB1からのデータ出力はSMUX出力BUF1[11:0]の12台となり、左方向へはSMUX出力BUF1[2:0]が接続された出力線3本が配置される。（ここで、SMUX出力BUF[11:0]はBUF1[0]、BUF[1]、・・・BUF[11]の12個をまとめて表わす表現で、BUF1という名前のバッファが12個存在していることを意味する。また「SMUX出力BUF1[2:0]が接続された出力線3本が配置される。」はBUF1[0]、BUF[1]、BUF[2]が接続された出力線3本が配置されることを意味する。）また右、上、下方向へはSMUX出力BUF1[11:3]を備えた出力線9本を配置している。出力線OUT00に接続されたSMUX出力BUF1[0]から出力されたデータは、TMG11[0]を経由してCLB2へ転送され、CLB2の入力線に入る。その入力データは、CLB2のSMUX2へ転送される配線と、CLB2のSMUX2を経由せずにCLB間転送BUF（以下CLB-BUFと略す）2[0]とTMG21[1]を経由してCLB３の入力線に入る配線とに分岐する構造を有する。CLB-BUF2[0]を経由するデータ線はCLB3の入力線では分岐せずにSMUX3のみに接続する。
　図３に、図１の抵抗変化素子RG00～RG19に接続する電源電圧がグラウンドの場合のSMUX出力BUFの回路図を示す。SMUX出力BUFはCMOS（Complementary Metal Oxide Semiconductor）で構成されるインバータを二段に接続して構成したバッファ回路のグラウンド側に、スイッチトランジスタとしてのnMOSトランジスタ301、302を挿入したものである。入力端子INには、SMUXの出力が接続される。nMOSトランジスタ301、302のゲート端子は、抵抗変化素子Aを介して、高電位側である電源電圧Vに接続され、抵抗変化素子Bを介して、低電位側であるグラウンドに接続される。抵抗変化素子AとBの組み合わせは、CLB１００に存在するSMUX出力BUFと等しく12組が配置される。
　論理回路動作に使用しない場合、入力端子INはSMUXに配置された抵抗変化素子を介してグラウンドに接続されているため、図３のバッファ回路はオフ状態となる。nMOSトランジスタ301、302によってグラウンド側の電源電圧を遮断していない場合はグラウンドからのリーク電流が流れる。nMOSトランジスタ301、302をオフ状態とするようにゲート電圧を与えれば、当該SMUX出力BUFのリーク電流はnMOSトランジスタのソース－ドレイン間のリーク電流のみとなる。
　図３の構造を有するバッファ回路はCLB-BUFに用いることもできる。
　SMUX出力BUFを論理回路動作に使用する場合は、nMOSトランジスタ301、302が常にオン状態になるように、高電位側の電源電圧に接続する抵抗変化素子Aをオン状態、抵抗変化素子Bをオフ状態に書き込む。一方、SMUX出力BUFを論理回路動作時に使用しない場合は、nMOSトランジスタ301、302が両方とも常にオフ状態になるように、グラウンドに接続する抵抗変化素子Bをオン状態、抵抗変化素子Aをオフ状態に書き込む。
　図４は、抵抗変化素子の構造を示す図である。抵抗変化素子４０は、抵抗変化層４１と、抵抗変化層４１に接して対向面に設けられている第１電極４２および第２電極４３と、を有する。抵抗変化素子４０は、抵抗変化層４１に、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（登録商標）などを用いることができる。
　抵抗変化層４１にイオン伝導体を用いる場合、第１電極４１からは抵抗変化層４１に金属イオンが供給され、第２電極４３からは金属イオンは供給されないとする。例えば、第１電極４１として銅（Ｃｕ）を有する金属を、第２電極４３としてルテニウム（Ｒｕ）を、各々用いることができる。抵抗変化素子４０は、抵抗変化層４１にイオン伝導体中での金属イオンの移動と電気化学反応とを利用した金属析出型のスイッチとなる。
　図５は、抵抗変化素子４０の抵抗値を切り替える方法を示す。この図５に示すように、抵抗変化素子４０は、第１電極４２と第２電極４３とで抵抗変化層４１に印加する電圧の極性を変えることで、抵抗変化層４１の抵抗値を変化させることができる。抵抗変化層４１の低抵抗状態（オン状態）と高抵抗状態（オフ状態）の抵抗比は、例えば、１０の５乗、もしくはそれ以上とすることができる。これにより、抵抗変化素子４０は、電気的に接続あるいは切断するスイッチとして機能する。なお、抵抗変化素子によるスイッチとしては、対を成す２つの抵抗変化素子と１つのトランジスタとから成る相補型構造のスイッチとすることもできる。
　図６は相補型構造のスイッチの抵抗変化素子A,Bに対する書き込み回路を示す図である。図３では書き込み回路と制御線は省略している。図６で、上層の書き込み制御線430と下層の書き込み制御線450の間に抵抗変化素子A,Bを設ける。上部の抵抗変化素子AをON,OFFさせるためには、書き込み制御回路401と書き込み制御回路402を用いて、書き込み制御トランジスタ411（nMOS）と書き込み制御トランジスタ422（nMOS）をONにして書き込むための電流を流す。また下部の抵抗変化素子Bの場合は、書き込み制御回路402と書き込み制御回路403を用いて、書き込み制御トランジスタ433（nMOS）と書き込み制御トランジスタ422をONにして書き込み電流を流す。論理回路上で抵抗変化素子をオン状態で使用するときは、上部、下部二つの抵抗変化素子A,BをONに書き込む。なお論理回路動作時にはこの書き込み回路は使用しない。
　図３で、スイッチ素子を構成する抵抗変化素子A及びBのオン・オフ状態は、プログラマブル論理集積回路100のコンフィギュレーションデータの設定値として取り扱うことができる。所望の論理回路をプログラマブル論理回路に搭載するためのコンフィギュレーションデータはVerilog（Verilogはデジタル回路の設計用の論理シミュレータで使用するハードウェア記述言語の商標）などのＲＴＬ（Ｒｅｓｉｓｔｅｒ　Ｔｒａｎｓｆｅｒ　Ｌｅｖｅｌ）記述から論理合成を行ってフリップフロップやＡＮＤ、ＮＯＲなどのゲートレベルの記述から、配置配線ツールを用いて作成する。コンフィギュレーションデータは、プログラマブル論理集積回路に配置された抵抗変化素子全てのオン・オフ状態の設定から構成される。所望の論理回路動作を実現する配置配線結果の情報を用いて、動作に寄与するSMUX出力BUFと寄与しないSMUX出力BUFを区別し、全てのSMUX出力BUFに存在する抵抗変化素子A,及びBのオン・オフ状態の設定値を作成すれば良い。
　クロスバースイッチブロック300には出力線がOUT00からOUT11まで12本あるが、全ての出力線を使うとは限らず、論理回路動作に寄与しない出力線が生じる。例えば、図１のCLB内の抵抗変化素子R0000を介して出力線OUT00のみが、プログラムされた論理回路の動作に寄与する配線であり、出力線OUT01からOUT11を使用しない場合を考える。OUT00は図２におけるSMUX出力BUF1[0]に接続することとする。図３に示す構造のSMUX出力BUF1[0]において、抵抗変化素子Aをオン状態、抵抗変化素子Bをオフ状態にして、出力線OUT00に接続するSMUX出力BUFのスイッチトランジスタ（nMOSトランジスタ301、302）のみをオン状態にする。OUT00以外の出力線OUT01～OUT11はここではプログラムされた論理回路の動作に寄与しない配線である。寄与しない配線に接続されたSMUX出力BUFに対応する抵抗変化素子Aは、全てオフ状態、抵抗変化素子Bは全てオン状態にして、対応するスイッチトランジスタを全てオフ状態にする。
　また、SMUX出力BUF1[0]から出力されたデータはCLB2のSMUX2とCLB-BUF2[0]に分岐する。仮にSMUX2への入力線のみ論理回路動作に寄与して、CLB-BUF2[0]への入力線が寄与しない場合を考える。図３の構造のバッファをCLB-BUF2[0]に用いて、抵抗変化素子Aをオフ状態、抵抗変化素子Bをオン状態にすることで、CLB-BUF2[0]からCLB3のSMUX3に接続する配線への電源供給を遮断することができる。SMUX出力BUFと同様のリーク電流低減効果も得られるが、この場合は出力配線への電源供給遮断による動的電力低減効果も併せて得られる。
　論理ブロック内には、論理回路の動作に寄与する出力線と寄与しない出力線がある。ブロック単位のパワーゲーティングでは、動作しているブロック内の、論理回路の動作に寄与していない出力線にも電源電圧を供給していたため無駄な電力を消費していた。しかし本実施形態ではプログラムされた論理回路の動作に寄与する出力線に接続するSMUX出力BUFだけに電源供給を行うので、ブロック単位のパワーゲーティングだけの場合に比べて消費電力を低減させることができる。SMUX出力BUFのリーク電流による消費電力は、スイッチトランジスタのリーク電流成分だけとなり、大幅に抑制することが可能となる。配線の使用状況に応じて、電源供給を停止することができるため、消費電力をより低減することができる。
　背景技術の欄でも述べたが、例えば、図１の構造のCLBがデータ転送の方向変換（右方向に進んでいたデータを上方向に変えるような）だけに使用される場合には、クロスバースイッチブロック内のSMUX出力BUFは１個のみ論理動作に寄与し、残りの11個は使用されない配線リソースとなってしまう。使用されない配線リソースであっても、電源電圧は印加されており、サブスレッショルド電流が流れ、その結果待機電力が増大する。一方本実施形態では、このような使用されない配線リソースであるSMUX出力BUFなどを、配線一本単位で電源遮断する。そのため貫通電流によるリーク電流を抑制できる。
　配線リソースの多いプログラマブル再構成論理回路であればあるほど、リーク電流低減効果は大きくなる。テクノロジーノードや実現する論理回路にもよるが、本実施形態のプログラマブル再構成論理回路では、設計ルール45nmのCMOSで、消費電力を大よそ10～20%程度削減できる。
（第２の実施形態）
　図７に、図１の抵抗変化素子RG00～RG19に接続する電源電圧が高電位側の電源電圧の場合に、本実施形態で用いるSMUX出力BUFの回路図を示す。SMUX出力BUFはCMOSで構成されたインバータ回路を２段接続したバッファ回路の電源電圧側に、スイッチトランジスタとしてのpMOSトランジスタ501、502を挿入したものである。pMOSトランジスタを用いた点が第１の実施形態と異なる。pMOSトランジスタ501、502のゲート端子は、抵抗変化素子Aを介してグラウンドへ、抵抗変化素子Bを介して高電位側の電源電圧に接続する。
　このSMUX出力BUFを、論理回路動作に使用する場合は、pMOSトランジスタ501、502は常にオン状態になるように、高電位側の電源電圧に接続する抵抗変化素子Bをオフ状態、グラウンド側に接続する抵抗変化素子Aをオン状態に書き込む。抵抗変化素子A,Bへの書き込みは実施形態１と同様の方法で行うことができる。SMUX出力BUFを論理回路動作時に使用しない場合は、pMOSトランジスタ501、502は常にオフ状態になるように、グラウンドに接続する抵抗変化素子Aをオフ状態、抵抗変化素子Bをオン状態に書き込む。
　例えば、図１のCLB内の抵抗変化素子R0000を介して出力線OUT00のみが、プログラムされた論理回路の動作に寄与する配線であったとする。その場合は、出力線OUT00が接続される図７に示されるSMUX出力BUF内の抵抗変化素子Aをオン状態にし、抵抗変化素子Bをオフ状態にして、SMUX出力BUFのスイッチトランジスタ（pMOSトランジスタ501、502）のみをオン状態にする。それ以外のOUT01～OUT11に接続されたSMUX出力BUF内の抵抗変化素子Aは全てオフ状態、抵抗変化素子Bは全てオン状態にして、対応するスイッチトランジスタを全てオフ状態にする。
　また、SMUX出力BUF1[0]から出力されたデータはCLB2のSMUX2とCLB-BUF2[0]に分岐する。仮にSMUX2への入力線のみ論理回路動作に寄与して、CLB-BUF2[0]への入力線が寄与しない場合を考える。図３の構造のバッファをCLB-BUF2[0]に用いて、抵抗変化素子Aをオフ状態、抵抗変化素子Bをオン状態にすることで、CLB-BUF2[0]からCLB3のSMUX3に接続する配線への電源供給を遮断することができる。SMUX出力BUFと同様のリーク電流低減効果も得られるが、この場合は出力配線への電源供給遮断による動的電力低減効果も併せて得られる。
　動作しているブロックでも、ブロック内に論理回路の動作に寄与している出力線とそうでない出力線がある。ブロック単位のパワーゲーティングでは、動作しているブロック内の、論理回路の動作に寄与していない出力線にも電源電圧を供給していたため無駄な電力を消費していた。しかし本実施形態ではプログラムされた論理回路の動作に寄与する出力線だけに電源供給を行うので、ブロック単位のパワーゲーティングだけの場合に比べて消費電力をさらに低減させることができる。SMUX出力BUFのリーク電流による消費電力は、スイッチトランジスタのリーク電流成分だけとなり、大幅に低減させることが可能となる。配線の使用状況に応じて、電源供給を停止することができるため、消費電力をより低減することができる。配線リソースの多いプログラマブル再構成論理回路になるほど、リーク電流低減効果は大きくなる。
（第３の実施形態）
　図８に、本実施形態で用いるスイッチングマルチプレクサSMUXの出力に接続された出力バッファBUF（SMUX出力BUF）の回路図を示す。出力バッファBUFはCMOS回路を縦続接続して構成したバッファ回路のグラウンドに接続する配線に、スイッチとして抵抗変化素子を配置したものである。
　このSMUX出力BUFを、論理回路の動作に使用する場合は、抵抗変化素子AおよびBをオン状態にする。一方で動作に使用しない場合は、抵抗変化素子AおよびBをオフ状態にし、グラウンドへの接続を遮断する。この抵抗変化素子A及びBのオン・オフ状態は、プログラマブル論理集積回路のコンフィギュレーションデータの設定値として取り扱うことができる。
　図１のCLB内の抵抗変化素子R0000を介して出力線OUT00のみが、プログラムされた論理回路の動作に寄与する配線であった場合には、出力線OUT00が接続される図８に示すSMUX出力BUFの抵抗変化素子AおよびBをオン状態にする。それ以外のSMUX出力BUFの抵抗変化素子A及びBは全てオフ状態とする。抵抗変化素子A,Bへの書き込みは図６で示した回路を流用すればよい。
　また、SMUX出力BUF1[0]から出力されたデータはCLB2のSMUX2とCLB-BUF2[0]に分岐する。仮にSMUX2への入力線のみ論理回路動作に寄与して、CLB-BUF2[0]への入力線が寄与しない場合を考える。図３の構造のバッファをCLB-BUF2[0]に用いて、抵抗変化素子A、Bを共にオフ状態にすることで、CLB-BUF2[0]からCLB3のSMUX3に接続する配線への電源供給を遮断することができる。SMUX出力BUFと同様のリーク電流低減効果も得られるが、この場合は出力配線への電源供給遮断による動的電力低減効果も併せて得られる。
　本実施形態によれば、SMUX出力BUF及びCLB-BUFのリーク電流による消費電力は、抵抗変化素子A,Bのリーク電流成分だけとなり、大幅に抑制することが可能となる。配線の使用状況に応じて、電源供給を停止することができるため、消費電力をより低減することができる。配線リソースの多いプログラマブル再構成論理回路になるほど、消費電力低減効果は大きくなる。
　抵抗変化素子はリーク電流の温度依存性が低い。そのため本実施形態のSMUX出力BUFを用いると、高温の使用状況下におかれるようなデバイスではリーク電流低減に非常に有用である。また、半導体デバイスが微細化されるほど、スイッチトランジスタのリーク電流は大きくなるため、抵抗変化素子をスイッチ素子として使用した本実施形態はリーク電流低減効果がより期待できる。
（第４の実施形態）
　図９は本実施形態のプログラマブル論理集積回路を示す図である。本実施形態のプログラマブル論理集積回路700は、入力線INと出力線OUTに接続された複数の第１の抵抗変化素子Ｒをスイッチ素子として備えたスイッチマトリクス710を有し、出力線OUTに出力バッファBUFが接続されている。更に、論理回路ブロック720を所望の論理回路にプログラムした際に生じる、論理回路の動作には寄与しない出力線に接続されている出力バッファBUFには電源電圧を供給しない。本実施形態ではこのような使用されない出力BUFについて配線一本単位で電源遮断する。そのため貫通電流によるリーク電流を抑制できる。
（他の実施形態）
　上述の実施形態では抵抗変化素子として、金属イオンを含有する固体電解質材料から構成されるタイプを用いた。しかしそれ以外にも、ReRAM（Resistive Random Access Memory）、PRAM（Phase Change Random Access Memory、商標)等も用いることができる。
　また、以上説明した実施形態の全部又は一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、プログラマブル論理集積回路をプログラムしてもよい。
　以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
　この出願は、２０１７年３月２８日に出願された日本出願特願２０１７－０６２８６８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　100　　プログラマブル論理集積回路
　200、720　　論理回路ブロック
　300　　クロスバースイッチブロック
　301、302　　nMOSトランジスタ
　401、402、403　　書き込み制御回路
　430　　上層の書き込み制御線
　450　　下層の書き込み制御線
　501、502　　pMOSトランジスタ
　700　　プログラマブル論理集積回路
　710　　スイッチマトリクス
　BUF　　出力バッファ
　IN　　入力線
　IMUX　　インプットマルチプレクサ
　OUT　　出力線
　SMUX　　スイッチングマルチプレクサ
　MUX　　マルチプレクサ
　LUT　　ルックアップテーブル
　R0000～R1925　　抵抗変化素子

Claims (8)

  1. 　入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路であって、
    所望の論理回路をプログラムした際に生じる、前記論理回路の動作には寄与しない前記出力線に接続されている前記バッファには電源を供給しないことを特徴とするプログラマブル論理集積回路。
  2. 　前記バッファへの電源の供給及び停止を決定するスイッチング素子を設け、
    前記出力線が前記論理回路の動作に寄与する場合には、前記出力線に接続された前記バッファのスイッチング素子がオンして前記バッファに電源が供給され、
    前記出力線が前記論理回路の動作に寄与しない場合には、前記出力線に接続された前記バッファのスイッチング素子がオフして前記バッファに電源が供給されない、
    請求項１に記載のプログラマブル論理集積回路。
  3. 　前記スイッチ素子のオン、オフを制御する第２の抵抗変化素子を設け、
    前記出力線が前記論理回路の動作に寄与する場合には、前記出力線に接続された前記バッファのスイッチング素子がオンするよう前記第２の抵抗変化素子が書き込まれ、
    前記出力線が前記論理回路の動作に寄与しない場合には、前記出力線に接続された前記バッファのスイッチング素子がオフするよう前記第２の抵抗変化素子が書き込まれた、
    請求項２に記載のプログラマブル論理集積回路。
  4. 　前記第２の抵抗変化素子として、前記スイッチング素子をオンさせる抵抗変化素子とオフさせる抵抗変化素子を備え、前記出力線が前記論理回路の動作に寄与しない場合、前記スイッチング素子をオンさせる抵抗変化素子及び前記オフさせる抵抗変化素子の両方ともオフにする請求項３に記載のプログラマブル論理集積回路。
  5. 　前記論理回路の動作に寄与しない出力線に接続する前記第１の抵抗変化素子を高抵抗状態にする請求項１から４のいずれか一項に記載のプログラマブル論理集積回路。
  6. 　前記スイッチマトリクスは配線接続の切り替えを行うクロスバースイッチである請求項１から４のいずれか一項に記載のプログラマブル論理集積回路。
  7. 　入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路のプログラミング方法であって、
    前記スイッチ素子のコンフィグレーションデータと、所望の論理回路をプログラムした際に生じる、前記論理回路の動作に寄与しない前記出力線に接続されている前記バッファに電源電圧を供給しないよう設定する前記バッファのコンフィグレーションデータと、を用いてプログラマブル論理集積回路をプログラミングすることを特徴とするプログラマブル論理集積回路のプログラミング方法。
  8. 　入力線と出力線に接続された複数の第１の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路のプログラムを記録した記録媒体であって、
    前記スイッチ素子のコンフィグレーションデータと、所望の論理回路をプログラムした際に生じる、前記論理回路の動作に寄与しない前記出力線に接続されている前記バッファに電源電圧を供給しないよう設定する前記バッファのコンフィグレーションデータと、を用いてプログラマブル論理集積回路をプログラミングする処理をコンピュータに実行させることを特徴とするプログラマブル論理集積回路のプログラムを記録した記録媒体。
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