WO2019208414A1 - 論理集積回路および書き込み方法 - Google Patents

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WO2019208414A1
WO2019208414A1 PCT/JP2019/016754 JP2019016754W WO2019208414A1 WO 2019208414 A1 WO2019208414 A1 WO 2019208414A1 JP 2019016754 W JP2019016754 W JP 2019016754W WO 2019208414 A1 WO2019208414 A1 WO 2019208414A1
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wiring
circuit
wirings
integrated circuit
electrode
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あゆ香 多田
竜介 根橋
幸秀 辻
阪本　利司
信 宮村
旭 白
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日本電気株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a reconfigurable logic integrated circuit using a resistance change switch and a writing method.
  • a general semiconductor integrated circuit includes a transistor formed on a semiconductor substrate and a wiring structure formed on an upper layer of the semiconductor substrate to connect the transistors.
  • the pattern of transistors and wirings is determined at the design stage of the integrated circuit, and the connection between transistors cannot be changed after the semiconductor integrated circuit is manufactured.
  • Programmable logic integrated circuits such as FPGA (Field Programmable Gate Array) can change the logic operation and the wiring connection by storing the operation of the logic operation circuit and the connection of the logic operation circuit in the memory element.
  • a memory element that stores configuration information is realized by an SRAM (Static Random Access Memory) cell, an antifuse, a floating gate MOS (Metal-Oxide-Semiconductor) transistor, or the like.
  • a programmable logic integrated circuit using a resistance change element that can be formed in a wiring layer is disclosed.
  • Programmable logic integrated circuits using variable resistance elements can change the wiring connection configuration after manufacturing the circuit, and can correct circuit defects and change specifications, reducing chip area and improving power performance ratio. Can be planned.
  • Patent Document 1 and Patent Document 2 have a resistance change element composed of a solid electrolyte material containing metal ions between a first wiring layer and a second wiring layer formed thereon.
  • a programmable logic integrated circuit is disclosed.
  • the programmable logic integrated circuits of Patent Literature 1 and Patent Literature 2 can change the resistance value by applying a forward bias or a reverse bias to both ends of the resistance change element.
  • the ratio of the low resistance state (on state) to the high resistance state (off state) is 10 to the fifth power or higher. That is, the variable resistance element used in Patent Document 1 or Patent Document 2 functions as a switch that can electrically connect or disconnect the first wiring and the second wiring.
  • a switch cell including an SRAM (Static Random Access Memory) cell and a single transistor having a switch function is used.
  • SRAM Static Random Access Memory
  • the resistance change element has a memory function and a switch function, the switch cell can be realized by one element.
  • the programmable logic integrated circuit of Patent Document 1 by arranging a resistance change element at each intersection of the first wiring group and the second wiring group, the arbitrary wiring of the first wiring group, A switch block that can be freely connected to any wiring in the wiring group can be configured in a compact size.
  • the programmable logic integrated circuit of Patent Document 1 it can be expected that the chip area is greatly reduced and the performance is improved by improving the use efficiency of the logic operation circuit.
  • the ON / OFF state of the resistance change element is maintained even when the energization of the integrated circuit is interrupted, it takes time to load circuit configuration information each time the power is turned on. It can be omitted.
  • Patent Documents 3 and 4 disclose a technique in which a spare circuit is formed and a circuit including a defect is replaced with the spare circuit.
  • the programmable logic integrated circuit is made available after a spare circuit is made available and a bypass route is formed so as to avoid the defective circuit.
  • the electric field strength applied to the device increases, and the voltage at which electrical breakdown can occur decreases.
  • the gate breakdown voltage of the transistor is less than 3 volts.
  • a voltage exceeding 3 volts is applied, so that the gate of the core transistor cannot be directly connected to the node to which the write voltage is applied. Therefore, in a programmable logic integrated circuit using a semiconductor integrated circuit manufactured by the latest technology node technology that requires high-speed operation, a crossbar switch with little delay that can withstand writing of a resistance change element is required.
  • An object of the present invention is to solve the above-described problems and provide a logic integrated circuit capable of writing and erasing a variable resistance element that requires a high voltage without electrically destroying a miniaturized semiconductor element. There is to do.
  • the logic integrated circuit of one embodiment of the present invention includes a plurality of first wirings extending in a first direction, a plurality of second wirings extending in a second direction intersecting the first direction, and a second wiring extending along the second wiring.
  • a switch block having at least one redundant wiring extending in two directions, a plurality of resistance change elements arranged in a matrix at positions where the second wiring and the redundant wiring intersect with the first wiring, and a plurality of second wirings
  • a transfer block having a plurality of buffers connected to each of a plurality of third wirings extending in the second direction, and a plurality of switching circuits including high voltage transistors corresponding to each of the plurality of second wirings
  • a shift block that switches connection between the second wiring and the redundant wiring and the third wiring in accordance with the voltage state of the selection terminal corresponding to each of the plurality of switching circuits.
  • a logic integrated circuit of one embodiment of the present invention includes a switch block in which a plurality of resistance change elements that switch connection between a plurality of first wirings and a plurality of second wirings are arranged in a matrix, and is connected to the second wirings.
  • An element capable of transitioning to an impedance state, a redundant wiring extending along the second wiring, a circuit that switches between the second wiring and the redundant wiring, and a circuit that is connected to the redundant wiring and pulls up or down is provided.
  • a switch block in which a plurality of resistance change elements that switch connection between a plurality of first wirings and a plurality of second wirings are arranged in a matrix and connected to the second wirings,
  • a logic integrated circuit comprising an element capable of transitioning to an impedance state, a redundant wiring extending along the second wiring, a circuit for switching the second wiring and the redundant wiring, and a circuit connected to the redundant wiring and pulling up or pulling down
  • the connection between the second wiring and the subsequent element is set to a high impedance state, and the input of the subsequent element of the second wiring is pulled up or pulled down to write the variable resistance element.
  • FIG. 1 is a block diagram showing an outline of a configuration of a programmable logic integrated circuit according to a first embodiment of the present invention. It is a schematic diagram which shows an example of a structure of the switch block with which the programmable logic integrated circuit which concerns on the 1st Embodiment of this invention is provided. It is a schematic diagram which shows an example of a structure of the shift block and transfer block with which the programmable logic integrated circuit which concerns on the 1st Embodiment of this invention is provided. It is a schematic diagram which shows an example of the resistance change element used for the programmable logic integrated circuit which concerns on the 1st Embodiment of this invention.
  • FIG. 1 is a block diagram showing an example of the configuration of the logic integrated circuit 1 of the present embodiment.
  • the logic integrated circuit 1 includes a switch block 11, a shift block 13, and a transfer block 15.
  • FIG. 2 is a schematic diagram showing an example of the configuration of the switch block 11 of the logic integrated circuit 1.
  • the switch block 11 includes a first wiring group extending in the first direction (first wirings in0 to 3), a second wiring group extending in the second direction (second wirings m0 to 3), and a second wiring group. And at least one redundant wiring r extending along the second direction. Further, the switch block 11 includes a plurality of resistance change elements 100 arranged at positions where the plurality of first wirings in0 to 3 and the plurality of second wirings m0 to 3 intersect.
  • the switch block 11 includes a first selection circuit 121, a second selection circuit 122, a first write driver 125, and a second write driver 126.
  • the number at the end is omitted and described as the first wiring in.
  • the last number is omitted and described as the second wiring m.
  • the first wiring in is four
  • the second wiring m is four
  • the redundant wiring r is one
  • the first wiring in, the second wiring m, and The number of redundant wirings r is not limited.
  • the crossbar 110 is configured by the plurality of first wirings in0 to 3, the plurality of second wirings m0 to m3, the redundant wiring r, and the plurality of resistance change elements 100.
  • the output sides of the second wirings m0 to m3 and the redundant wiring r are connected to the shift block 13.
  • the redundant wiring r is configured to be any one of the plurality of second wirings m0 to m3.
  • FIG. 2 shows an example in which the number of redundant wirings r is one, the number of redundant wirings r is not limited to one.
  • the plurality of first wirings in0 to 3 and the plurality of second wirings m0 to m3 are connected by a resistance change element 100 arranged at a position where the first wiring in and the second wiring m intersect.
  • the resistance change element 100 has a structure in which an ion conductive layer (also referred to as a resistance change layer) that conducts metal ions constituting the first electrode is sandwiched between an active first electrode and an inactive second electrode.
  • the second electrode of the variable resistance element 100 formed on the first wiring whose end also serves as the first electrode and the second wiring formed in a layer different from the first wiring are connected via conductive vias. Are electrically connected.
  • the first wiring in and the second wiring m are electrically disconnected at the intersection where the variable resistance element 100 is disposed.
  • the first wiring and the second wiring are electrically connected at the intersection where the resistance change element 100 is disposed.
  • the position of the intersection of the crossbar 110 is represented by coordinates (0, 0), (0, 1),..., (4, 3) from the upper left to the lower right.
  • the first selection circuit 121 is a circuit for selecting the resistance change element 100 to be changed to the ON state or the OFF state in accordance with the control of the external control device.
  • the first selection circuit 121 includes a plurality of first selection transistors TrY0 to TrY3 to which one end (source or drain) of the diffusion layer is connected to each of the input sides of the plurality of first wirings. That is, one end of the diffusion layer of the first selection transistors TrY0 to TrY3 is connected to the input side of the first wirings in0 to 3.
  • the other ends (drains or sources) of the diffusion layers of the first selection transistors TrY0 to TrY3 constituting the first selection circuit 121 are connected to the first write driver 125.
  • the gates of the first selection transistors TrY0 to TrY3 constituting the first selection circuit 121 are connected to the first decoder signal lines WY0 to WY3, and the first decoder selects a column of the crossbar 110 via the first decoder signal line WY. (Not shown).
  • the second selection circuit 122 is a circuit for selecting the resistance change element 100 to be switched to the ON state or the OFF state in accordance with the control of the external control device.
  • the second selection circuit 122 includes a plurality of second selection transistors TrX0 to TrX3 each connected to one end (source or drain) of a diffusion layer on the output side of the plurality of second wirings m0 to m3.
  • the second selection circuit 122 includes a second selection transistor TrXr connected to one end (source or drain) of the diffusion layer on the output side of the redundant wiring r. That is, one end of the diffusion layer of the second selection transistors TrX0 to TrX3, r is connected to the output side of the second wirings m0 to m3 and the redundant wiring r.
  • the other end (drain or source) of the diffusion layer of the second selection transistors TrX 0 to 3, r constituting the second selection circuit 122 is connected to the second write driver 126.
  • the gates of the second selection transistors TrX0-3, r constituting the second selection circuit 122 are connected to the second decoder signal lines WX0-3, r, and the row of the crossbar 110 is connected via the second decoder signal line WX.
  • the second decoder (not shown) to be selected is connected.
  • the first write driver 125 supplies a write current to the first selection circuit 121 based on an external control signal.
  • the first write driver 125 is connected to the other end (drain or source) of the diffusion layer of the first selection transistors TrY0 to TrY3 constituting the first selection circuit 121.
  • the second write driver 126 supplies a write current to the second selection circuit 122 based on an external control signal.
  • the second write driver 126 is connected to the other end (drain or source) of the diffusion layer of the second selection transistors TrX0 to TrX3, r constituting the second selection circuit 122.
  • FIG. 3 is a schematic diagram showing an example of the configuration of the shift block 13 and the transfer block 15.
  • the shift block 13 is a circuit that switches the connection between the second wirings m0 to 3 and the redundant wiring r extending from the switch block 11 and the transfer block 15.
  • the shift block 13 includes a plurality of switching circuits 130 and one AND circuit 135.
  • Shift block 13 includes input terminal WB0, input terminal WB1, and selection terminals S0-3.
  • the plurality of switching circuits 130 are arranged for each of the plurality of second wirings m0 to m3.
  • Each of the plurality of switching circuits 130 includes a first transmission gate TG1, a second transmission gate TG2, a first inverter INV1, and a second inverter INV2.
  • the first transmission gate TG1 and the second transmission gate TG2 have a configuration in which a PMOS (p-Channel Metal-Oxide Semiconductor) and an NMOS (n-Channel Metal-Oxide Semiconductor) are connected in parallel. High-voltage transistors are used for the PMOS and NMOS constituting the first transmission gate TG1 and the second transmission gate TG2.
  • PMOS p-Channel Metal-Oxide Semiconductor
  • NMOS n-Channel Metal-Oxide Semiconductor
  • One end of the PMOS and NMOS diffusion layers constituting the first transmission gate TG1 is connected to the second wirings m0-3.
  • the other ends of the PMOS and NMOS diffusion layers of the first transmission gate TG1 are connected to the third wirings out0-3.
  • the other ends of the PMOS and NMOS diffusion layers of the first transmission gate TG1 are connected to the buffers BUF0 to BUF3 constituting the transfer block 15 via third wirings out0 to 3, respectively.
  • the PMOS gate of the first transmission gate TG1 is connected to the output of the first inverter INV1 in common with the NMOS gate of the second transmission gate TG2.
  • the NMOS gate constituting the first transmission gate TG1 is connected to the output of the second inverter INV2 in common with the PMOS gate of the second transmission gate TG2.
  • One end of the PMOS and NMOS diffusion layers constituting the second transmission gate TG2 is connected to the output of the AND circuit 135.
  • the other ends of the PMOS and NMOS diffusion layers of the second transmission gate TG2 are connected to the third wirings out0-3.
  • the PMOS gate of the second transmission gate TG2 is connected to the output of the second inverter INV2 in common with the NMOS gate of the first transmission gate TG1.
  • the NMOS gate constituting the second transmission gate TG2 is connected to the output of the first inverter INV1 in common with the PMOS gate of the first transmission gate TG1.
  • a high voltage transistor is used for the AND circuit 135.
  • the redundant wiring r and the input terminal WB0 are connected.
  • the output of the AND circuit 135 is connected to one end of the NMOS diffusion layer of the second transmission gate TG2 of the plurality of switching circuits 130.
  • any one of the selection terminals S0 to S3 and the input terminal WB1 are connected to the input of the first inverter INV1.
  • the output of the first inverter INV1 is connected to the input of the second inverter INV2.
  • the voltage state of the selection terminals S0 to S3 is set according to the voltage state of the selection signal input from the input terminal WB1.
  • the input of the second inverter INV2 is connected to the output of the first inverter INV1, like the PMOS gate of the first transmission gate TG1 and the NMOS gate of the second transmission gate TG2.
  • the output of the second inverter INV2 is connected to the NMOS gate of the first transmission gate TG1 and the PMOS gate of the second transmission gate TG2.
  • the selection terminal S0 when the selection terminal S0 is “High”, the second wiring m0 and the third wiring out0 are connected. On the other hand, when the selection terminal S0 is “Low”, the redundant wiring r and the third wiring out0 are connected. Similarly, when the selection terminals S1 to S3 are “High”, the second wirings m1 to m3 and the third wirings out1 to out3 are connected. On the other hand, when any of the selection terminals S1 to S3 is “Low”, the third wiring out connected to the switching circuit 130 connected to the selection terminal S of “Low” and the redundant wiring r are connected.
  • the transfer block 15 has a plurality of buffers BUF0 to BUF3. Third wirings out0 to 3 are connected to inputs of the plurality of buffers BUF0 to BUF3. The outputs of the plurality of buffers BUF0 to BUF3 are connected to a switch block (not shown) for transferring data to other logic blocks.
  • the resistance change element 100 includes a first electrode 101 that is an active electrode, a second electrode 102 that is an inactive electrode, and a resistance change layer 103.
  • the resistance change element 100 has at least two resistance states.
  • the high resistance state is defined as an off state (FIG. 4)
  • the low resistance state is defined as an on state (FIG. 5).
  • the resistance change element 100 is in the ON state (FIG. 5)
  • a signal given at the voltage level passes through the resistance change element 100.
  • the variable resistance element 100 is in an off state (FIG. 4)
  • a signal given at the voltage level is blocked by the variable resistance element 100.
  • variable resistance element 100 First, a method for changing the resistance state of the variable resistance element 100 from the high resistance state (off state) to the low resistance state (on state) will be described. That is, a method for turning on the variable resistance element 100 will be described.
  • the resistance change element 100 in which the resistance state is the high resistance state (off state), when a positive voltage is applied to the first electrode 101 and the second electrode 102 is grounded, the metal contained in the first electrode 101 is ionized to change the resistance. Dissolves in layer 103. When metal ions dissolved in the resistance change layer 103 are reduced, metal is deposited. A metal bridge 105 connecting the first electrode 101 and the second electrode 102 is formed by the deposited metal. When the first electrode 101 and the second electrode 102 are electrically connected by the metal bridge 105, the resistance state of the resistance change element 100 transitions from the high resistance state (off state) to the low resistance state (on state). .
  • the metal bridge 105 forms metal ions in the resistance change layer 103. Dissolves and a part of the metal bridge 105 is cut. When a part of the metal bridge 105 is cut, the electrical connection between the first electrode 101 and the second electrode 102 is canceled, and the resistance state of the resistance change element 100 transitions to the high resistance state (off state). .
  • the electrical characteristics change between the first electrode 101 and the second electrode 102 due to an increase in electrical resistance or a change in capacitance between the electrodes from the stage before the electrical connection is completely broken. Finally, the electrical connection is broken.
  • a negative voltage may be applied to the second electrode 102 again.
  • the resistance between the electrodes gradually decreases or the capacitance between the electrodes changes before the metal bridge 105 is formed.
  • a transient state occurs.
  • a metal bridge 105 is formed between the electrodes.
  • the resistance state of the resistance change element 100 is changed from the low resistance state to the high resistance state, the resistance between the electrodes gradually increases or the capacitance between the electrodes increases before the metal bridge 105 is cut.
  • a transitional state such as a change occurs, and the connection between the electrodes is eventually cut.
  • an intermediate state between the low resistance state and the high resistance state can be used by using a transient state of the resistance state of the variable resistance element 100.
  • the resistance change element 100 may be a resistance change type nonvolatile memory element used for PRAM (Phase change Random Access Memory) or ReRAM (Resistive Random Access Memory).
  • the switch block 11 may be a three-terminal resistance change switch using two resistance change elements 100.
  • “Low” is input from the input terminal WB0, “Low” is input from the input terminal WB1, and all the selection terminals S0 to S3 are set to “Low”.
  • all the third wirings out0 to 3 are connected to the redundant wiring r instead of the second wirings m0 to m3.
  • “Low”, which is the output of the AND circuit 135, is input to the input terminals of all the buffers BUF0 to BUF3 and pulled down, so that a leakage current due to a through current inside the transfer block 15 does not flow.
  • one wiring is selected from the second wirings m0 to m3 and the redundant wiring r by the second selection transistor TrX selected by the second decoder signal line WX.
  • the selected second wiring m and redundant wiring r is connected to the second write driver 126.
  • one wiring is selected from the first wirings in0 to 3 by the first selection transistor TrY selected by the first decoder signal line WY.
  • the selected first wiring in is connected to the first write driver 125.
  • the first write driver 125 and the second write driver 126 have both ends of the resistance change element 100 arranged at the intersections of the selected first wiring in and the selected second wiring m and redundant wiring r.
  • a write voltage is applied to. For example, in a set operation in which the resistance change element 100 is rewritten from an off state to an on state, a forward voltage is applied to the resistance change element 100. On the other hand, in the reset operation for rewriting from the on state to the off state, a reverse voltage is applied to the resistance change element 100.
  • variable resistance element 100 when writing to the variable resistance element 100 of (0, 0), the first decoder signal line WY0 is “High”, the first decoder signal lines WY1 to WY3 are “Low”, and the second decoder signal line WX0 is “ “High”, the second decoder signal lines WX1 to WX3 are set to “Low”.
  • the variable resistance element 100 arranged at (0, 0) is selected and the first write driver 125 and the second write driver 126 apply a voltage exceeding the threshold value to both ends of the element, the variable resistance element 100 can be transitioned to the desired resistance state.
  • the first transmission gate TG1 connected to the second wiring m0 is in a high impedance state because the selection terminal S0 is “Low”, and writing to the third wiring out0 and the transfer block 15 following the shift block 13 is performed. Do not transmit voltage.
  • Writing to the resistance change element 100 arranged on the second wirings m0 to m3 can be performed in the same manner as the resistance change element 100 of (0, 0). That is, by setting the first transmission gate TG1 connected to any one of the second wirings m0 to m3 to a high impedance state, the transfer block 15 and the write voltage at the subsequent stage can be cut off. Further, when writing to the variable resistance element 100 arranged on the redundant wiring r, the write voltage is blocked by the AND circuit 135.
  • the logic integrated circuit of this embodiment includes a switch block, a transfer block, and a shift block.
  • the switch block includes a plurality of first wirings, a plurality of second wirings, at least one redundant wiring, and a plurality of resistance change elements.
  • the plurality of first wirings extend in the first direction.
  • the plurality of second wirings extend in a second direction that intersects the first direction.
  • the redundant wiring extends in the second direction along the second wiring.
  • the variable resistance elements are arranged in a matrix at positions where the second wiring and the redundant wiring intersect with the first wiring.
  • the transfer block has a plurality of buffers connected to each of the plurality of third wirings extending in the second direction corresponding to the plurality of second wirings.
  • the shift block corresponds to each of the plurality of second wirings and has a plurality of switching circuits including high voltage transistors.
  • the shift block switches the connection between the second wiring, the redundant wiring, and the third wiring according to the voltage state of the selection terminal corresponding to each of the plurality of switching circuits.
  • the switching circuit includes a high voltage transistor, and includes an AND circuit having an input terminal connected to the first input terminal and the redundant wiring, and an output terminal connected to the switching circuit.
  • the output from the switch block is input to a transmission gate and an AND circuit constituted by high voltage transistors. Therefore, according to the present embodiment, it is possible to protect the subsequent circuit from the write voltage to the variable resistance element.
  • the switching circuit includes a first inverter, a second inverter, a first transmission gate, and a second transmission gate.
  • the first inverter has an input terminal connected to the selection terminal.
  • the second inverter is arranged at the subsequent stage of the first inverter.
  • the first transmission gate and the second transmission gate have a configuration in which a PMOS transistor and an NMOS transistor are connected in parallel, and are configured by high breakdown voltage transistors.
  • one end of the diffusion layer is connected to the second wiring, and the other end of the diffusion layer is connected to the buffer via the third wiring.
  • the PMOS transistor and the NMOS transistor constituting the first transmission gate have the gate of the PMOS transistor connected to the output terminal of the first inverter and the gate of the NMOS transistor connected to the output terminal of the second inverter.
  • the PMOS transistor and the NMOS transistor constituting the second transmission gate one end of the diffusion layer is connected to the output terminal of the AND circuit, and the other end of the diffusion layer is connected to the buffer via the third wiring.
  • the gate of the PMOS transistor is connected to the output terminal of the second inverter, and the gate of the NMOS transistor is connected to the output terminal of the first inverter.
  • the selection terminal is connected to the second input terminal, and the voltage state transitions according to a signal input via the second input terminal.
  • the switch block includes a first write driver, a second write driver, a first selection circuit, and a second selection circuit.
  • first selection circuit one end of the diffusion layer is connected to the first write driver, the other end of the diffusion layer is connected to one of the plurality of first wirings, and the gate is connected to the plurality of first decoder signal lines. It is composed of a plurality of NMOS transistors.
  • second selection circuit one end of the diffusion layer is connected to the second write driver, the other end of the diffusion layer is connected to one of the plurality of second wirings, and the gate is connected to the plurality of second decoder signal lines. It is composed of a plurality of NMOS transistors.
  • the resistance change element is disposed between the first electrode, the second electrode disposed opposite to the first electrode, the first electrode and the second electrode, and between the first electrode and the second electrode.
  • a resistance change layer capable of ionizing and depositing a metal constituting the first electrode by applying a voltage.
  • the first electrode contains copper, and copper contained in the first electrode is ionized and deposited in the resistance change layer in accordance with a voltage applied between the first electrode and the second electrode.
  • the logic integrated circuit of the present embodiment has the following configuration in addition to a switch block in which a plurality of resistance change elements that switch connection between a plurality of first wirings and a plurality of second wirings are arranged in a matrix.
  • the logic integrated circuit according to the present embodiment includes an element connected to the second wiring and capable of transitioning to a high impedance state, and a redundant wiring extending along the second wiring.
  • the logic integrated circuit of this embodiment includes a circuit that switches between the second wiring and the redundant wiring, and a circuit that is connected to the redundant wiring and pulls up or down.
  • the connection between the second wiring and the subsequent element is set to a high impedance state, and the input of the subsequent element of the second wiring is pulled up or pulled down to write the resistance change element.
  • the signal delay becomes very small.
  • even a transmission gate composed of a high breakdown voltage transistor is about 0.1 to 0.2 nanoseconds compared to a case where a shift block is configured with a NAND circuit of a high breakdown voltage transistor. , Signal propagation is faster.
  • the redundant wiring is connected to the third wiring, an AND circuit of a high breakdown voltage transistor is connected between the second wiring and the third wiring, but the influence on the delay in circuit operation is extremely high. small. This is because the redundant wiring is a spare wiring for the second wiring and is not used unless the resistance change element on the second wiring causes a failure.
  • a programmable logic integrated circuit capable of writing and erasing a variable resistance element that requires a high voltage without electrically destroying a miniaturized semiconductor element. realizable.
  • a programmable logic integrated circuit (also referred to as a logic integrated circuit) according to a second embodiment of the present invention will be described with reference to the drawings.
  • the logic integrated circuit of the present embodiment is different from the logic integrated circuit of the first embodiment in the configuration of the shift block switching circuit. Note that the configuration of the switch block and the transfer block of the logic integrated circuit of this embodiment is the same as that of the logic integrated circuit of the first embodiment, and thus detailed description thereof is omitted.
  • the reference numerals of the first embodiment (FIG. 2) are used.
  • FIG. 6 is a block diagram showing an example of the configuration of the shift block 23 and the transfer block 25 provided in the logic integrated circuit of the present embodiment. Since the configuration of the transfer block 25 is the same as that of the transfer block 15 of the first embodiment, detailed description thereof is omitted.
  • the shift block 23 is a circuit for switching the connection between the second wirings m0 to 3 and the redundant wiring r extending from the switch block 11 and the transfer block 25.
  • the shift block 23 includes a plurality of switching circuits 230 and one AND circuit 235.
  • Shift block 23 includes input terminal WB0, input terminal WB1, and selection terminals S0-3.
  • the plurality of switching circuits 230 are arranged for each of the plurality of second wirings m0 to m3.
  • Each of the plurality of switching circuits 230 includes a first transistor TR1, a second transistor TR2, a first inverter INV1, and a second inverter INV2.
  • High-breakdown-voltage NMOS transistors are used for the first transistor TR1 (also referred to as a first NMOS transistor) and the second transistor TR2 (also referred to as a second NMOS transistor).
  • One end of the diffusion layer of the first transistor TR1 is connected to the second wirings m0 to m3.
  • the other end of the diffusion layer of the first transistor TR1 is connected to the third wirings out0-3.
  • the other end of the diffusion layer of the first transistor TR1 is connected to buffers BUF0 to BUF3 constituting the transfer block 25 via third wirings out0 to out3.
  • the gate of the first transistor TR1 is connected to the output of the second inverter INV2.
  • One end of the diffusion layer of the second transistor TR2 is connected to the output of the AND circuit 235.
  • the other end of the diffusion layer of the second transistor TR2 is connected to the third wirings out0-3.
  • the gate of the second transistor TR2 is connected to the output of the first inverter INV1 in common with the input of the second inverter INV2.
  • a high voltage transistor is used for the AND circuit 235.
  • the redundant wiring r and the input terminal WB0 are connected to the input of the AND circuit 235.
  • the output of the AND circuit 235 is connected to one end of the NMOS diffusion layer of the second transistor TR2 of the plurality of switching circuits 230.
  • any one of the selection terminals S0 to S3 and the input terminal WB1 are connected to the input of the first inverter INV1.
  • the output of the first inverter INV1 is connected to the input of the second inverter INV2 and the gate of the second transistor TR2.
  • the voltage state of the selection terminals S0 to S3 is set according to the voltage state of the selection signal input from the input terminal WB1. That is, if the selection signal input from the input terminal WB1 is “High”, the selection terminal S is “High”, and if the selection signal input from the input terminal WB1 is “Low”, the selection terminal S is “Low”. is there.
  • the input of the second inverter INV2 is connected to the output of the first inverter INV1, like the gate of the second transistor TR2.
  • the output of the second inverter INV2 is connected to the gate of the first transistor TR1.
  • the selection terminal S0 when the selection terminal S0 is “High”, the second wiring m0 and the third wiring out0 are connected. On the other hand, when the selection terminal S0 is “Low”, the redundant wiring r and the third wiring out0 are connected. Similarly, when the selection terminals S1 to S3 are “High”, the “High” second wirings m1 to m3 and the third wirings out1 to out3 are connected. On the other hand, when any one of the selection terminals S1 to S3 is “Low”, the third wiring “out” connected to the switching circuit 130 connected to the “Low” selection terminal S is connected to the redundant wiring r.
  • “Low” is input from the input terminal WB0, “Low” is input from the input terminal WB1, and all the selection terminals S0 to S3 are set to “Low”.
  • all the third wirings out0 to 3 are connected to the redundant wiring r instead of the second wirings m0 to m3.
  • “Low”, which is the output of the AND circuit 135, is input to the input terminals of all the buffers BUF0 to BUF3 and pulled down, so that a leakage current due to a through current inside the transfer block 25 does not flow.
  • one wiring is selected from the second wirings m0 to m3 and the redundant wiring r by the second selection transistor TrX selected by the second decoder signal line WX.
  • the selected second wiring m and redundant wiring r is connected to the second write driver 126.
  • one wiring is selected from the first wirings in0 to 3 by the first selection transistor TrY selected by the first decoder signal line WY.
  • the selected first wiring IN is connected to the first write driver 125.
  • the first write driver 125 and the second write driver 126 have both ends of the resistance change element 100 arranged at the intersections of the selected first wiring in and the selected second wiring m and redundant wiring r.
  • a write voltage is applied to. For example, in a set operation in which the resistance change element 100 is rewritten from an off state to an on state, a forward voltage is applied to the resistance change element 100. On the other hand, in the reset operation for rewriting from the on state to the off state, a reverse voltage is applied to the resistance change element 100.
  • variable resistance element 100 when writing to the variable resistance element 100 of (0, 0), the first decoder signal line WY0 is “High”, the first decoder signal lines WY1 to WY3 are “Low”, and the second decoder signal line WX0 is “ “High”, the second decoder signal lines WX1 to WX3 are set to “Low”.
  • the variable resistance element 100 arranged at (0, 0) is selected and the first write driver 125 and the second write driver 126 apply a voltage exceeding the threshold value to both ends of the element, the variable resistance element 100 can be transitioned to the desired resistance state.
  • the first transistor TR1 connected to the second wiring m0 is in a high impedance state because the selection terminal S0 is “Low”, and the write voltage is applied to the third wiring out0 and the transfer block 25 at the subsequent stage of the shift block 23. Do not tell.
  • Writing to the resistance change element 100 arranged on the second wirings m0 to m3 can be performed in the same manner as the resistance change element 100 of (0, 0). That is, by setting the first transistor TR1 connected to any one of the second wirings m0 to m3 to a high impedance state, the transfer block 25 and the write voltage in the subsequent stage can be cut off. Further, when writing to the variable resistance element 100 disposed on the redundant wiring r, the write voltage is blocked by the AND circuit 235.
  • the switching circuit includes a first inverter, a second inverter, a first NMOS transistor, and a second NMOS transistor.
  • the first inverter has an input terminal connected to the selection terminal.
  • the second inverter is arranged at the subsequent stage of the first inverter.
  • the first NMOS transistor one end of the diffusion layer is connected to the second wiring, the other end of the diffusion layer is connected to the buffer via the third wiring, and the gate is connected to the output terminal of the second inverter.
  • the second NMOS transistor one end of the diffusion layer is connected to the output terminal of the AND circuit, the other end of the diffusion layer is connected to the buffer via the third wiring, and the gate is connected to the output terminal of the first inverter.
  • the first NMOS transistor and the second NMOS transistor are constituted by high voltage transistors.
  • the output from the switch block is input to a transistor constituted by a high voltage transistor and an AND circuit. Therefore, according to the present embodiment, it is possible to protect the subsequent circuit from the write voltage to the variable resistance element.
  • the signal delay becomes very small.
  • even a transmission gate composed of a high breakdown voltage transistor is about 0.1 to 0.2 nanoseconds compared to a case where a shift block is configured with a NAND circuit of a high breakdown voltage transistor. , Signal propagation is faster.
  • the redundant wiring is connected to the third wiring, an AND circuit of a high breakdown voltage transistor is connected between the second wiring and the third wiring, but the influence on the delay in circuit operation is extremely high. small. This is because the redundant wiring is a spare wiring for the second wiring and is not used unless the resistance change element on the second wiring fails.
  • the shift block is configured by NMOS transistors instead of transmission gates, so that the circuit area can be reduced.
  • it is necessary to overdrive the selection signal WE1 by the NMOS threshold voltage.
  • the circuit area can be reduced, the chip cost is reduced and the power consumption and the operation speed are improved.
  • FIG. 7 is a schematic diagram showing an example of the configuration of the related art input signal clamp circuit 31, shift block 33, and transfer block 35.
  • the switch block has the configuration shown in FIG. 2, and includes four first wirings in, four second wirings m, and one redundant wiring r that is a spare wiring.
  • the input signal clamp circuit 31 includes a plurality of NAND circuits 310 (310_0 to 3, r) corresponding to the plurality of second wirings m0 to m3 and the redundant wiring r.
  • the shift block 33 includes multiplexers MUX0 to MUX3 corresponding to the plurality of NAND circuits 310_0 to 310_3, respectively.
  • the transfer block 35 has inverters INV0 to INV3 corresponding to the plurality of multiplexers MUX0 to MUX3, respectively.
  • the second wirings m0 to m3 and the input terminal WB are connected to the inputs of the NAND circuits 310_0 to 310_3.
  • Outputs of the NAND circuits 310_0 to 3_3 are connected to input terminals A of the multiplexers MUX0 to MUX3 of the shift block 33, respectively.
  • the redundant wiring r and the input terminal WB are connected to the input of the NAND circuit 310_r.
  • the output of the NAND circuit 310_r is connected to each input terminal B of the multiplexers MUX0 to MUX3 of the shift block 33.
  • the output terminals O of the multiplexers MUX0 to MUX3 are connected to the inputs of the inverters INV0 to INV3.
  • the selection terminals S of the multiplexers MUX0 to MUX3 are connected to signal lines (not shown) via the selection terminals S0 to S3 of the shift block 33.
  • the multiplexer MUX has the circuit configuration shown in FIG. 8, selects one of the signals of the second wiring m and the redundant wiring r, and outputs the selected signal to the transfer block 35.
  • each of the input terminals A and B of the multiplexers MUX0 to MUX3 is the gate electrode input terminal of the inverters INV0 to INV3, the input signal clamp circuit 31 is arranged in the previous stage so as not to take an intermediate potential.
  • the input signal clamp circuit 31 suppresses a through current that flows when an intermediate potential is applied to the inputs of the inverters INV0 to INV3.
  • the input signal clamp circuit 31 can pull down the input of the shift block 33 by setting the input signal from the input terminal WB to “Low”.
  • the input terminal WB of the input signal clamp circuit 31 is set to “Low”, and the first write driver and the second write driver connected to the variable resistance element are turned on. . Then, a desired write current is supplied from the connected write transistor or a write voltage is applied.
  • the write voltage is 3 volts or more
  • the high voltage is applied not only to the resistance change element to be written, but also to the input signal clamp circuit 31 disposed on the second wiring.
  • the input signal clamp circuit 31 must be composed of a high breakdown voltage transistor, not a core transistor.
  • the NAND circuit and the multiplexer circuit composed of the high-breakdown-voltage transistors are located in the path through which the signal for circuit operation is transmitted, the signal delay occurring there cannot be ignored.

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Abstract

微細化された半導体素子を電気的に破壊することなく、高電圧を必要とする抵抗変化素子への書き込みおよび消去が可能な論理集積回路を提供するために、第１方向に延伸する複数の第１配線と、第１方向に交差する第２方向に延伸する複数の第２配線と、第２配線に沿って第２方向に延伸する少なくとも一つの冗長配線と、第２配線および冗長配線と第１配線とが交差する位置に行列配置される複数の抵抗変化素子とを有するスイッチブロックと、複数の第２配線に対応して第２方向に延伸する複数の第３配線のそれぞれに接続される複数のバッファを有する転送ブロックと、複数の第２配線のそれぞれに対応し、高耐圧トランジスタを含む複数の切替回路を有し、複数の切替回路のそれぞれに対応する選択端子の電圧状態に応じて、第２配線および冗長配線と第３配線との接続を切り替えるシフトブロックとを備える論理集積回路とする。

Description

論理集積回路および書き込み方法
　本発明は、抵抗変化スイッチを用いた再構成可能な論理集積回路および書き込み方法に関する。
　一般的な半導体集積回路は、半導体基板に形成されたトランジスタと、トランジスタを接続するために半導体基板の上層に形成された配線構造とを用いて構成される。一般的な半導体集積回路では、トランジスタや配線のパターンは、集積回路の設計段階で決められており、半導体集積回路製造後にトランジスタ同士の接続を変更することはできない。
　ＦＰＧＡ（Field Programmable Gate Array）などのプログラマブル論理集積回路は、論理演算回路の動作や、論理演算回路の接続をメモリ素子に記憶することによって、論理動作や配線の接続を変更できる。例えば、構成情報の記憶を行うメモリ素子は、ＳＲＡＭ（Static Random Access Memory）セルやアンチフューズ、フローティングゲートＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどで実現される。
　これらのメモリ素子は、トランジスタと同じ層に形成されているため、面積オーバヘッドが大きい。その結果、プログラマブル論理集積回路のチップ面積が大きくなり、製造コストが上昇するという問題点があった。また、論理演算回路同士の接続を変更する配線スイッチの面積が大きくなるために、チップ面積に占める論理演算回路の割合が低くなるという問題点があった。このような使用効率の低下は、ＦＰＧＡに実装される回路の動作速度の低下や動作電力の増大につながる。
　また、配線層に形成可能な抵抗変化素子を利用したプログラマブル論理集積回路が開示されている。抵抗変化素子を用いたプログラマブル論理集積回路は、回路の製造後に、配線の接続構成を変更でき、回路の不具合の修正や仕様変更が可能になるため、チップ面積の縮小や電力性能比の向上を図ることができる。
　特許文献１や特許文献２には、第１の配線層と、その上部に形成される第２の配線層との間に、金属イオンを含有する固体電解質材料から構成される抵抗変化素子を有するプログラマブル論理集積回路が開示されている。特許文献１や特許文献２のプログラマブル論理集積回路は、抵抗変化素子の両端に順バイアス、あるいは逆バイアスを印加することによりその抵抗値を変えることができる。特許文献１や特許文献２のプログラマブル論理集積回路に用いられる抵抗変化素子では、低抵抗状態（オン状態）と高抵抗状態（オフ状態）との比が１０の５乗、あるいはそれ以上となる。すなわち、特許文献１や特許文献２に用いられる抵抗変化素子は、第１の配線と第２の配線とを電気的に接続、あるいは切断できるスイッチとして機能する。
　一般的なプログラマブル論理集積回路における配線の接続／切断においては、ＳＲＡＭ（Static Random Access Memory）セルと、スイッチ機能を有する１個のトランジスタとによって構成されるスイッチセルが用いられる。それに対し、抵抗変化素子は、メモリ機能とスイッチ機能とを有するため、スイッチセルを１個の素子で実現できる。
　特許文献１のプログラマブル論理集積回路によれば、第１の配線群と第２の配線群との各交点に抵抗変化素子を配置することで、第１の配線群の任意の配線と、第２の配線群の任意の配線とを自在に接続可能なスイッチブロックをコンパクトなサイズで構成できる。その結果、特許文献１のプログラマブル論理集積回路によれば、チップ面積の大幅な縮小化や、論理演算回路の使用効率の改善による性能向上が期待できる。また、特許文献１のプログラマブル論理集積回路では、集積回路の通電が遮断された状態でも抵抗変化素子のオン／オフ状態が保持されるため、電源を投入する度に回路構成情報をロードする手間を省くこともできる。
　また、プログラマブル論理集積回路において、製造上の欠陥が生じる場合に備えて、トランジスタや配線の一部に冗長回路を設けることは、生産収率を向上させる上で有効である。例えば、特許文献３や特許文献４には、予備回路を形成しておき、欠陥を含む回路を予備回路に置き換える技術が開示されている。プログラマブル論理集積回路は、出荷前の選別テストで欠陥回路が検出されると、予備回路を利用可能にして、欠陥回路を避けるような迂回ルートを形成するように設定してから出荷される。予備回路を利用可能にして欠陥回路を避けることにより、欠陥箇所が存在していたとしても、ユーザはそれを意識することなく任意の回路をプログラマブル論理集積回路に実装できる。
特許第４３５６５４２号公報 国際公開第２０１２／０４３５０２号 米国特許第４８９９０６７号明細書 特開２０１４－０９３７８２号公報
　半導体デバイスの微細化に伴って、デバイスに加わる電界強度が高くなるため、電気的な破壊が生じうる電圧が低くなる。例えば、２８ナノメートルのノードのコアトランジスタでは、トランジスタのゲート耐圧が３ボルトを切る。一方、抵抗変化素子のオン／オフ状態を書き換えるためには３ボルトを超える電圧が印加されるため、書き込み電圧が印加されるノードには、コアトランジスタのゲートを直接接続することはできない。そのため、高速動作を求められる最新のテクノロジーノード技術で作製した半導体集積回路を用いたプログラマブル論理集積回路においては、抵抗変化素子の書き込みに耐えうる、遅延の少ないクロスバスイッチが求められる。
　本発明の目的は、上述した課題を解決し、微細化された半導体素子を電気的に破壊することなく、高電圧を必要とする抵抗変化素子への書き込みおよび消去が可能な論理集積回路を提供することにある。
　本発明の一態様の論理集積回路は、第１方向に延伸する複数の第１配線と、第１方向に交差する第２方向に延伸する複数の第２配線と、第２配線に沿って第２方向に延伸する少なくとも一つの冗長配線と、第２配線および冗長配線と第１配線とが交差する位置に行列配置される複数の抵抗変化素子とを有するスイッチブロックと、複数の第２配線に対応して第２方向に延伸する複数の第３配線のそれぞれに接続される複数のバッファを有する転送ブロックと、複数の第２配線のそれぞれに対応し、高耐圧トランジスタを含む複数の切替回路を有し、複数の切替回路のそれぞれに対応する選択端子の電圧状態に応じて、第２配線および冗長配線と第３配線との接続を切り替えるシフトブロックとを備える。
　本発明の一態様の論理集積回路は、複数の第１配線と複数の第２配線との接続を切り替える複数の抵抗変化素子とが行列配置されるスイッチブロックと、第２配線に接続され、ハイインピーダンス状態に遷移可能な素子と、第２配線に沿って延伸する冗長配線と、第２配線と冗長配線とを切り替える回路と、冗長配線に接続され、プルアップまたはプルダウンする回路とを備える。
　本発明の一態様の書き込み方法においては、複数の第１配線と複数の第２配線との接続を切り替える複数の抵抗変化素子とが行列配置されるスイッチブロックと、第２配線に接続され、ハイインピーダンス状態に遷移可能な素子と、第２配線に沿って延伸する冗長配線と、第２配線と冗長配線とを切り替える回路と、冗長配線に接続され、プルアップまたはプルダウンする回路とを備える論理集積回路において、第２配線と後段の素子との接続をハイインピーダンス状態とし、第２配線の後段の素子の入力をプルアップまたはプルダウンして抵抗変化素子の書き込みを行う。
　本発明によれば、微細化された半導体素子を電気的に破壊することなく、高電圧を必要とする抵抗変化素子への書き込みおよび消去が可能な論理集積回路を提供することが可能になる。
本発明の第１の実施形態に係るプログラマブル論理集積回路の構成の概要を示すブロック図である。 本発明の第１の実施形態に係るプログラマブル論理集積回路が備えるスイッチブロックの構成の一例を示す模式図である。 本発明の第１の実施形態に係るプログラマブル論理集積回路が備えるシフトブロックおよび転送ブロックの構成の一例を示す模式図である。 本発明の第１の実施形態に係るプログラマブル論理集積回路に用いられる抵抗変化素子の一例を示す模式図である。 本発明の第１の実施形態に係るプログラマブル論理集積回路に用いられる抵抗変化素子の別の状態の一例を示す模式図である。 本発明の第２の実施形態に係るプログラマブル論理集積回路が備えるシフトブロックおよび転送ブロックの構成の一例を示す模式図である。 関連技術のプログラマブル論理集積回路が備えるシフトブロックの構成の一例を示す模式図である。 関連技術のプログラマブル論理集積回路が備えるシフトブロックが有するマルチプレクサ回路の構成の一例を示す模式図である。
　以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。
　（第１の実施形態）
　まず、本発明の第１の実施形態に係るプログラマブル論理集積回路（論理集積回路とも呼ぶ）について図面を参照しながら説明する。図１は、本実施形態の論理集積回路１の構成の一例を示すブロック図である。図１のように、論理集積回路１は、スイッチブロック１１、シフトブロック１３、および転送ブロック１５を備える。
　図２は、論理集積回路１のスイッチブロック１１の構成の一例を示す模式図である。スイッチブロック１１は、第１方向に延伸する第１配線群（第１配線ｉｎ０～３）と、第２方向に延伸する第２配線群（第２配線ｍ０～３）と、第２配線群に沿って第２方向に延伸する少なくとも一つの冗長配線ｒとを有する。また、スイッチブロック１１は、複数の第１配線ｉｎ０～３と複数の第２配線ｍ０～３とが交差する位置ごとに配置される複数の抵抗変化素子１００を有する。また、スイッチブロック１１は、第１選択回路１２１、第２選択回路１２２、第１書き込みドライバ１２５、および第２書き込みドライバ１２６を有する。
　以下において、第１配線群を構成する複数の第１配線ｉｎ０～３のそれぞれを区別しないときは、末尾の数字を省略して第１配線ｉｎと記載する。同様に、第２配線群を構成する複数の第２配線ｍ０～３のそれぞれを区別しないときは、末尾の数字を省略して第２配線ｍと記載する。なお、本実施形態においては、第１配線ｉｎが４本、第２配線ｍが４本、冗長配線ｒが１本の例を挙げて説明するが、第１配線ｉｎ、第２配線ｍ、および冗長配線ｒの数には限定を加えない。
　複数の第１配線ｉｎ０～３、複数の第２配線ｍ０～３、冗長配線ｒ、および複数の抵抗変化素子１００によってクロスバ１１０が構成される。第２配線ｍ０～３および冗長配線ｒの出力側は、シフトブロック１３に接続される。
　冗長配線ｒは、複数の第２配線ｍ０～３のいずれかの予備配線になるように構成される。なお、図２には、冗長配線ｒが１本の例を示すが、冗長配線ｒの本数は１本に限定されない。
　複数の第１配線ｉｎ０～３と、複数の第２配線ｍ０～３とは、第１配線ｉｎと第２配線ｍとが交差する位置に配置される抵抗変化素子１００によって接続される。例えば、抵抗変化素子１００は、活性な第１電極と、不活性な第２電極とによって、第１電極を構成する金属のイオンを伝導するイオン伝導層（抵抗変化層とも呼ぶ）を挟み込んだ構造を有する。例えば、端部が第１電極を兼ねる第１配線上に形成した抵抗変化素子１００の第２電極と、第１配線と異なる層に形成された第２配線とは、導電性のあるビアを介して電気的に接続される。
　ある抵抗変化素子１００がオフ状態のとき、その抵抗変化素子１００が配置された交点において第１配線ｉｎと第２配線ｍとは電気的に切断される。一方、ある抵抗変化素子１００がオン状態のとき、その抵抗変化素子１００が配置された交点において第１配線と第２配線とは電気的に接続される。図２においては、クロスバ１１０の交点の位置を、左上から右下に向けて（０、０）、（０、１）、・・・、（４、３）と座標によって表す。
　第１選択回路１２１は、外部の制御装置の制御に応じて、ＯＮ状態またはＯＦＦ状態に遷移させる抵抗変化素子１００を選択するための回路である。第１選択回路１２１は、複数の第１配線の入力側のそれぞれに拡散層の一端（ソースまたはドレイン）が接続される複数の第１選択トランジスタＴｒＹ０～３を有する。すなわち、第１選択トランジスタＴｒＹ０～３の拡散層の一端は、第１配線ｉｎ０～３の入力側に接続される。第１選択回路１２１を構成する第１選択トランジスタＴｒＹ０～３の拡散層の他端（ドレインまたはソース）は、第１書き込みドライバ１２５に接続される。第１選択回路１２１を構成する第１選択トランジスタＴｒＹ０～３のゲートは、第１デコーダ信号線ＷＹ０～３に接続され、第１デコーダ信号線ＷＹを介してクロスバ１１０の列を選択する第１デコーダ（図示しない）に接続される。
　第２選択回路１２２は、外部の制御装置の制御に応じて、ＯＮ状態またはＯＦＦ状態に遷移させる抵抗変化素子１００を選択するための回路である。第２選択回路１２２は、複数の第２配線ｍ０～３の出力側のそれぞれに拡散層の一端（ソースまたはドレイン）が接続される複数の第２選択トランジスタＴｒＸ０～３を有する。また、第２選択回路１２２は、冗長配線ｒの出力側に拡散層の一端（ソースまたはドレイン）が接続される第２選択トランジスタＴｒＸｒを有する。すなわち、第２選択トランジスタＴｒＸ０～３、ｒの拡散層の一端は、第２配線ｍ０～３および冗長配線ｒの出力側に接続される。第２選択回路１２２を構成する第２選択トランジスタＴｒＸ０～３、ｒの拡散層の他端（ドレインまたはソース）は、第２書き込みドライバ１２６に接続される。第２選択回路１２２を構成する第２選択トランジスタＴｒＸ０～３、ｒのゲートは、第２デコーダ信号線ＷＸ０～３、ｒに接続され、第２デコーダ信号線ＷＸを介して、クロスバ１１０の行を選択する第２デコーダ（図示しない）に接続される。
　第１書き込みドライバ１２５は、外部からの制御信号に基づいて、第１選択回路１２１に書き込み電流を供給する。第１書き込みドライバ１２５は、第１選択回路１２１を構成する第１選択トランジスタＴｒＹ０～３の拡散層の他端（ドレインまたはソース）に接続される。
　第２書き込みドライバ１２６は、外部からの制御信号に基づいて書き込み電流を第２選択回路１２２に供給する。第２書き込みドライバ１２６は、第２選択回路１２２を構成する第２選択トランジスタＴｒＸ０～３、ｒの拡散層の他端（ドレインまたはソース）に接続される。
　図３は、シフトブロック１３および転送ブロック１５の構成の一例を示す模式図である。
　シフトブロック１３は、スイッチブロック１１から延伸する第２配線ｍ０～３および冗長配線ｒと、転送ブロック１５との接続を切り替える回路である。シフトブロック１３は、複数の切替回路１３０と、１つのＡＮＤ回路１３５とを有する。また、シフトブロック１３は、入力端子ＷＢ０、入力端子ＷＢ１、および選択端子Ｓ０～３を含む。
　複数の切替回路１３０は、複数の第２配線ｍ０～３ごとに配置される。複数の切替回路１３０のそれぞれは、第１トランスミッションゲートＴＧ１、第２トランスミッションゲートＴＧ２、第１インバータＩＮＶ１、および第２インバータＩＮＶ２を有する。
　第１トランスミッションゲートＴＧ１および第２トランスミッションゲートＴＧ２は、ＰＭＯＳ（p-Channel Metal-Oxide Semiconductor）とＮＭＯＳ（n-Channel Metal-Oxide Semiconductor）とを並列に接続した構成を有する。第１トランスミッションゲートＴＧ１および第２トランスミッションゲートＴＧ２を構成するＰＭＯＳおよびＮＭＯＳには、高耐圧トランジスタが用いられる。
　第１トランスミッションゲートＴＧ１を構成するＰＭＯＳおよびＮＭＯＳの拡散層の一端は、第２配線ｍ０～３に接続される。第１トランスミッションゲートＴＧ１のＰＭＯＳおよびＮＭＯＳの拡散層の他端は、第３配線ｏｕｔ０～３に接続される。第１トランスミッションゲートＴＧ１のＰＭＯＳおよびＮＭＯＳの拡散層の他端は、第３配線ｏｕｔ０～３を介して、転送ブロック１５を構成するバッファＢＵＦ０～３に接続される。
　第１トランスミッションゲートＴＧ１のＰＭＯＳのゲートは、第２トランスミッションゲートＴＧ２のＮＭＯＳのゲートと共通して、第１インバータＩＮＶ１の出力に接続される。第１トランスミッションゲートＴＧ１を構成するＮＭＯＳのゲートは、第２トランスミッションゲートＴＧ２のＰＭＯＳのゲートと共通して、第２インバータＩＮＶ２の出力に接続される。
　第２トランスミッションゲートＴＧ２を構成するＰＭＯＳおよびＮＭＯＳの拡散層の一端は、ＡＮＤ回路１３５の出力に接続される。第２トランスミッションゲートＴＧ２のＰＭＯＳおよびＮＭＯＳの拡散層の他端は、第３配線ｏｕｔ０～３に接続される。
　第２トランスミッションゲートＴＧ２のＰＭＯＳのゲートは、第１トランスミッションゲートＴＧ１のＮＭＯＳのゲートと共通して、第２インバータＩＮＶ２の出力に接続される。第２トランスミッションゲートＴＧ２を構成するＮＭＯＳのゲートは、第１トランスミッションゲートＴＧ１のＰＭＯＳのゲートと共通して、第１インバータＩＮＶ１の出力に接続される。
　ＡＮＤ回路１３５には、高耐圧トランジスタが用いられる。ＡＮＤ回路１３５の入力には、冗長配線ｒと入力端子ＷＢ０とが接続される。ＡＮＤ回路１３５の出力は、複数の切替回路１３０の第２トランスミッションゲートＴＧ２のＮＭＯＳの拡散層の一端に接続される。
　第１インバータＩＮＶ１の入力には、選択端子Ｓ０～３のいずれかと入力端子ＷＢ１とが接続される。第１インバータＩＮＶ１の出力は、第２インバータＩＮＶ２の入力に接続される。選択端子Ｓ０～３の電圧状態は、入力端子ＷＢ１から入力される選択信号の電圧状態に応じて設定される。
　第２インバータＩＮＶ２の入力は、第１トランスミッションゲートＴＧ１のＰＭＯＳのゲートおよび第２トランスミッションゲートＴＧ２のＮＭＯＳのゲートと同じく、第１インバータＩＮＶ１の出力に接続される。第２インバータＩＮＶ２の出力は、第１トランスミッションゲートＴＧ１のＮＭＯＳのゲートおよび第２トランスミッションゲートＴＧ２のＰＭＯＳのゲートに接続される。
　例えば、選択端子Ｓ０が「Ｈｉｇｈ」のとき、第２配線ｍ０と第３配線ｏｕｔ０とが接続される。一方、選択端子Ｓ０が「Ｌｏｗ」のとき、冗長配線ｒと第３配線ｏｕｔ０とが接続される。同様に、選択端子Ｓ１～Ｓ３が「Ｈｉｇｈ」のとき、第２配線ｍ１～３と、第３配線ｏｕｔ１～３とが接続される。一方、選択端子Ｓ１～Ｓ３のいずれかが「Ｌｏｗ」のとき、「Ｌｏｗ」の選択端子Ｓに接続された切替回路１３０に接続される第３配線ｏｕｔと、冗長配線ｒとが接続される。
　転送ブロック１５は、複数のバッファＢＵＦ０～３を有する。複数のバッファＢＵＦ０～３の入力には、第３配線ｏｕｔ０～３が接続される。複数のバッファＢＵＦ０～３の出力は、他のロジックブロックにデータ転送するためのスイッチブロック（図示しない）に接続される。
　〔抵抗変化素子〕
　ここで、論理集積回路１が備えるスイッチブロック１１に含まれる抵抗変化素子１００の一例について図面を参照しながら説明する。図４および図５は、抵抗変化素子１００の構成の一例を示す概念図である。抵抗変化素子１００は、活性電極である第１電極１０１、不活性電極である第２電極１０２、および抵抗変化層１０３を有する。
　抵抗変化素子１００は、少なくとも２つの抵抗状態を有する。本実施形態では、高抵抗状態をオフ状態（図４）、低抵抗状態をオン状態（図５）と定義する。抵抗変化素子１００がオン状態（図５）の場合、電圧レベルで与えられる信号は抵抗変化素子１００を通過する。一方、抵抗変化素子１００がオフ状態（図４）の場合、電圧レベルで与えられる信号は抵抗変化素子１００によって遮断される。
　ここで、抵抗変化素子１００の抵抗状態を遷移させる動作について説明する。
　まず、抵抗変化素子１００の抵抗状態を高抵抗状態（オフ状態）から低抵抗状態（オン状態）へと遷移させる方法について説明する。すなわち、抵抗変化素子１００をオンにする方法について説明する。
　抵抗状態が高抵抗状態（オフ状態）の抵抗変化素子１００において、第１電極１０１に正電圧を印加し、第２電極１０２を接地すると、第１電極１０１に含まれる金属がイオン化されて抵抗変化層１０３に溶解する。抵抗変化層１０３に溶解した金属イオンが還元されると金属が析出する。析出した金属によって第１電極１０１と第２電極１０２とを接続する金属架橋１０５が形成される。金属架橋１０５によって第１電極１０１と第２電極１０２とが電気的に接続されると、抵抗変化素子１００の抵抗状態は高抵抗状態（オフ状態）から低抵抗状態（オン状態）へと遷移する。
　次に、抵抗変化素子１００の抵抗状態を低抵抗状態（オン状態）から高抵抗状態（オフ状態）へと遷移させる方法について説明する。すなわち、抵抗変化素子１００をオフにする方法について説明する。
　抵抗状態が低抵抗状態（オン状態）の抵抗変化素子１００において、第１電極１０１を接地して、第２電極１０２に正電圧を印加すると、金属架橋１０５が金属イオンとして抵抗変化層１０３内に溶解し、金属架橋１０５の一部が切れる。金属架橋１０５の一部が切れると、第１電極１０１と第２電極１０２との間の電気的な接続が解消され、抵抗変化素子１００の抵抗状態は高抵抗状態（オフ状態）へと遷移する。第１電極１０１と第２電極１０２との間では、電気的な接続が完全に切れる前の段階から電気抵抗が大きくなったり、電極間の容量が変化したりして電気的な特性が変化し、最終的に電気的な接続が切れる。抵抗変化素子１００の抵抗状態を高抵抗状態（オフ状態）から低抵抗状態（オン状態）にするためには、第２電極１０２に再び負電圧を印加すればよい。
　以上のように、抵抗変化素子１００の抵抗状態（低抵抗状態・高抵抗状態）を用いて、スイッチのオン状態とオフ状態とを実現できる。
　抵抗変化素子１００の抵抗状態を高抵抗状態から低抵抗状態に遷移させる際には、金属架橋１０５が形成される前の段階で、電極間の抵抗が次第に小さくなったり、電極間の容量が変化したりするなどの過渡的な状態が生じる。最終的には、電極間に金属架橋１０５が形成される。一方、抵抗変化素子１００の抵抗状態を低抵抗状態から高抵抗状態に遷移させる際には、金属架橋１０５が切断する前の段階で、電極間の抵抗が次第に大きくなったり、電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に電極間の接続が切断する。例えば、抵抗変化素子１００の抵抗状態の過渡的な状態を用いて、低抵抗状態と高抵抗状態との間の中間状態を利用することもできる。
　なお、抵抗変化素子１００には、ＰＲＡＭ（Phase change Random Access Memory）やＲｅＲＡＭ（Resistive Random Access Memory）に用いられる抵抗変化型不揮発性メモリ素子を用いてもよい。また、スイッチブロック１１には、二つの抵抗変化素子１００を用いた３端子型の抵抗変化スイッチを構成してもよい。
　以上が、本実施形態の論理集積回路の構成についての説明である。
　〔書き込み方法〕
　次に、本実施形態のスイッチブロック１１を構成する抵抗変化素子１００の書き込み方法について説明する。
　まず、入力端子ＷＢ０から「Ｌｏｗ」、入力端子ＷＢ１から「Ｌｏｗ」を入力し、全ての選択端子Ｓ０～３を「Ｌｏｗ」に設定する。このとき、全ての第３配線ｏｕｔ０～３は、第２配線ｍ０～３ではなく、冗長配線ｒに接続される。その結果、ＡＮＤ回路１３５の出力である「Ｌｏｗ」が全てのバッファＢＵＦ０～３の入力端子に入力されてプルダウンされるため、転送ブロック１５の内部の貫通電流によるリーク電流は流れない。
　次に、第２デコーダ信号線ＷＸによって選択される第２選択トランジスタＴｒＸによって、第２配線ｍ０～３および冗長配線ｒの中から一つの配線を選択する。その結果、選択された第２配線ｍおよび冗長配線ｒの少なくともいずれかが第２書き込みドライバ１２６に接続される。
　同様に、第１デコーダ信号線ＷＹによって選択される第１選択トランジスタＴｒＹによって、第１配線ｉｎ０～３の中から一つの配線を選択する。その結果、選択された第１配線ｉｎが第１書込みドライバ１２５に接続される。
　第１書き込みドライバ１２５および第２書き込みドライバ１２６は、選択状態にある第１配線ｉｎと、選択状態にある第２配線ｍおよび冗長配線ｒとの交点の位置に配置された抵抗変化素子１００の両端に書き込み電圧を印加する。例えば、抵抗変化素子１００をオフ状態からオン状態に書き換えるセット動作では、順方向の電圧が抵抗変化素子１００に印加される。一方、オン状態からオフ状態に書き換えるリセット動作では、逆方向の電圧が抵抗変化素子１００に印加される。
　例えば、（０、０）の抵抗変化素子１００に書き込みを行う場合、第１デコーダ信号線ＷＹ０を「Ｈｉｇｈ」、第１デコーダ信号線ＷＹ１～３を「Ｌｏｗ」、第２デコーダ信号線ＷＸ０を「Ｈｉｇｈ」、第２デコーダ信号線ＷＸ１～３を「Ｌｏｗ」に設定する。（０、０）に配置された抵抗変化素子１００が選択された状態で、第１書き込みドライバ１２５および第２書き込みドライバ１２６によって当該素子の両端に閾値を超える電圧を印加すれば、その抵抗変化素子１００を所望の抵抗状態に遷移させることができる。このとき、第２配線ｍ０に接続される第１トランスミッションゲートＴＧ１は、選択端子Ｓ０が「Ｌｏｗ」であるためにハイインピーダンス状態となり、シフトブロック１３の後段の第３配線ｏｕｔ０および転送ブロック１５に書き込み電圧を伝えない。
　第２配線ｍ０～３上に配置される抵抗変化素子１００に対する書き込みは、（０、０）の抵抗変化素子１００と同様に行うことができる。すなわち、第２配線ｍ０～３のいずれかに接続された第１トランスミッションゲートＴＧ１をハイインピーダンス状態にすることで、後段の転送ブロック１５と書き込み電圧を遮断できる。また、冗長配線ｒ上に配置された抵抗変化素子１００に書き込みを行うときは、ＡＮＤ回路１３５によって書き込み電圧を遮断する。
　以上のように、本実施形態の論理集積回路は、スイッチブロックと、転送ブロックと、シフトブロックとを備える。スイッチブロックは、複数の第１配線と、複数の第２配線と、少なくとも一つの冗長配線と、複数の抵抗変化素子とを有する。複数の第１配線は、第１方向に延伸する。複数の第２配線は、第１方向に交差する第２方向に延伸する。冗長配線は、第２配線に沿って第２方向に延伸する。抵抗変化素子は、第２配線および冗長配線と第１配線とが交差する位置に行列配置される。転送ブロックは、複数の第２配線に対応して第２方向に延伸する複数の第３配線のそれぞれに接続される複数のバッファを有する。シフトブロックは、複数の第２配線のそれぞれに対応し、高耐圧トランジスタを含む複数の切替回路を有する。シフトブロックは、複数の切替回路のそれぞれに対応する選択端子の電圧状態に応じて、第２配線および冗長配線と第３配線との接続を切り替える。切替回路は、高耐圧トランジスタによって構成され、第１入力端子と冗長配線とに入力端が接続され、切替回路に出力端が接続されるＡＮＤ回路を含む。
　本実施形態においては、高耐圧トランジスタによって構成されるトランスミッションゲートおよびＡＮＤ回路にスイッチブロックからの出力を入力する。そのため、本実施形態によれば、抵抗変化素子への書き込み電圧から後段の回路を保護することができる。
　例えば、切替回路は、第１インバータと、第２インバータと、第１トランスミッションゲートと、第２トランスミッションゲートとを含む。第１インバータは、選択端子に入力端が接続される。第２インバータは、第１インバータの後段に配置される。第１トランスミッションゲートおよび第２トランスミッションゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列に接続する構成を有し、高耐圧トランジスタによって構成される。第１トランスミッションゲートは、拡散層の一端が第２配線に接続され、拡散層の他端が第３配線を介してバッファに接続される。また、第１トランスミッションゲートを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、ＰＭＯＳトランジスタのゲートが第１インバータの出力端に接続され、ＮＭＯＳトランジスタのゲートが第２インバータの出力端に接続される。第２トランスミッションゲートを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、拡散層の一端がＡＮＤ回路の出力端に接続され、拡散層の他端が第３配線を介してバッファに接続される。第２トランスミッションゲートは、ＰＭＯＳトランジスタのゲートが第２インバータの出力端に接続され、ＮＭＯＳトランジスタのゲートが第１インバータの出力端に接続される。
　例えば、選択端子は、第２入力端子に接続され、第２入力端子を経由して入力される信号に応じて電圧状態が遷移する。
　例えば、スイッチブロックは、第１書き込みドライバと、第２書き込みドライバと、第１選択回路と、第２選択回路とを有する。第１選択回路は、拡散層の一端が第１書き込みドライバに接続され、拡散層の他端が複数の第１配線のいずれかに接続され、ゲートが複数の第１デコーダ信号線に接続される複数のＮＭＯＳトランジスタによって構成される。第２選択回路は、拡散層の一端が第２書き込みドライバに接続され、拡散層の他端が複数の第２配線のいずれかに接続され、ゲートが複数の第２デコーダ信号線に接続される複数のＮＭＯＳトランジスタによって構成される。
　例えば、抵抗変化素子は、第１電極と、第１電極と対向配置される第２電極と、第１電極と第２電極との間に配置され、第１電極と第２電極との間に電圧を印加することによって第１電極を構成する金属のイオン化および析出が可能な抵抗変化層とを含む。例えば、第１電極が銅を含み、第１電極と第２電極との間に印加される電圧に応じて、第１電極に含まれる銅が抵抗変化層においてイオン化および析出する。
　言い換えると、本実施形態の論理集積回路は、複数の第１配線と複数の第２配線との接続を切り替える複数の抵抗変化素子とが行列配置されるスイッチブロックに加えて、以下の構成を有する。すなわち、本実施形態の論理集積回路は、第２配線に接続され、ハイインピーダンス状態に遷移可能な素子と、第２配線に沿って延伸する冗長配線とを備える。また、本実施形態の論理集積回路は、第２配線と冗長配線とを切り替える回路と、冗長配線に接続され、プルアップまたはプルダウンする回路とを備える。本実施形態の論理集積回路では、第２配線と後段の素子との接続をハイインピーダンス状態とし、第２配線の後段の素子の入力をプルアップまたはプルダウンして抵抗変化素子の書き込みを行う。
　本実施形態によれば、第２配線と第３配線との間にトランスミッションゲートのみを配置するため、信号遅延が非常に小さくなる。本実施形態によれば、高耐圧トランジスタで構成されるトランスミッションゲートであっても、高耐圧トランジスタのＮＡＮＤ回路でシフトブロックを構成する場合と比較して、およそ０．１～０．２ナノ秒程度、信号伝播が早くなる。なお、冗長配線が第３配線に接続されるときは、第２配線と第３配線との間に高耐圧トランジスタのＡＮＤ回路が接続されてしまうが、回路動作上の遅延に与える影響は非常に小さい。なぜならば、冗長配線は、第２配線の予備配線であるため、第２配線上の抵抗変化素子が故障を起こさない限り使用されないためである。
　すなわち、本実施形態の論理集積回路によれば、微細化された半導体素子を電気的に破壊することなく、高電圧を必要とする抵抗変化素子への書き込みおよび消去が可能なプログラマブル論理集積回路を実現できる。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係るプログラマブル論理集積回路（論理集積回路とも呼ぶ）について図面を参照しながら説明する。本実施形態の論理集積回路は、第１の実施形態の論理集積回路とは、シフトブロックの切替回路の構成が異なる。なお、本実施形態の論理集積回路のスイッチブロックおよび転送ブロックの構成は、第１の実施形態の論理集積回路と同様であるので、詳細な説明は省略する。以下において、スイッチブロックの説明においては、第１の実施形態（図２）の符号を用いる。
　図６は、本実施形態の論理集積回路が備えるシフトブロック２３および転送ブロック２５の構成の一例を示すブロック図である。なお、転送ブロック２５の構成は、第１の実施形態の転送ブロック１５と同様であるため、詳細な説明は省略する。
　シフトブロック２３は、スイッチブロック１１から延伸する第２配線ｍ０～３および冗長配線ｒと、転送ブロック２５との接続を切り替える回路である。シフトブロック２３は、複数の切替回路２３０と、１つのＡＮＤ回路２３５とを有する。また、シフトブロック２３は、入力端子ＷＢ０、入力端子ＷＢ１、および選択端子Ｓ０～３を含む。
　複数の切替回路２３０は、複数の第２配線ｍ０～３ごとに配置される。複数の切替回路２３０のそれぞれは、第１トランジスタＴＲ１、第２トランジスタＴＲ２、第１インバータＩＮＶ１、および第２インバータＩＮＶ２を有する。
　第１トランジスタＴＲ１（第１ＮＭＯＳトランジスタとも呼ぶ）および第２トランジスタＴＲ２（第２ＮＭＯＳトランジスタとも呼ぶ）には、高耐圧のＮＭＯＳトランジスタが用いられる。
　第１トランジスタＴＲ１の拡散層の一端は、第２配線ｍ０～３に接続される。第１トランジスタＴＲ１の拡散層の他端は、第３配線ｏｕｔ０～３に接続される。第１トランジスタＴＲ１の拡散層の他端は、第３配線ｏｕｔ０～３を介して、転送ブロック２５を構成するバッファＢＵＦ０～３に接続される。第１トランジスタＴＲ１のゲートは、第２インバータＩＮＶ２の出力に接続される。
　第２トランジスタＴＲ２の拡散層の一端は、ＡＮＤ回路２３５の出力に接続される。第２トランジスタＴＲ２の拡散層の他端は、第３配線ｏｕｔ０～３に接続される。第２トランジスタＴＲ２のゲートは、第２インバータＩＮＶ２の入力と共通して、第１インバータＩＮＶ１の出力に接続される。
　ＡＮＤ回路２３５には、高耐圧トランジスタが用いられる。ＡＮＤ回路２３５の入力には、冗長配線ｒと入力端子ＷＢ０とが接続される。ＡＮＤ回路２３５の出力は、複数の切替回路２３０の第２トランジスタＴＲ２のＮＭＯＳの拡散層の一端に接続される。
　第１インバータＩＮＶ１の入力には、選択端子Ｓ０～３のいずれかと入力端子ＷＢ１とが接続される。第１インバータＩＮＶ１の出力は、第２インバータＩＮＶ２の入力と、第２トランジスタＴＲ２のゲートとに接続される。選択端子Ｓ０～３の電圧状態は、入力端子ＷＢ１から入力される選択信号の電圧状態に応じて設定される。すなわち、入力端子ＷＢ１から入力される選択信号が「Ｈｉｇｈ」ならば選択端子Ｓは「Ｈｉｇｈ」であり、入力端子ＷＢ１から入力される選択信号が「Ｌｏｗ」ならば選択端子Ｓは「Ｌｏｗ」である。
　第２インバータＩＮＶ２の入力は、第２トランジスタＴＲ２のゲートと同じく、第１インバータＩＮＶ１の出力に接続される。第２インバータＩＮＶ２の出力は、第１トランジスタＴＲ１のゲートに接続される。
　例えば、選択端子Ｓ０が「Ｈｉｇｈ」のとき、第２配線ｍ０と第３配線ｏｕｔ０とが接続される。一方、選択端子Ｓ０が「Ｌｏｗ」のとき、冗長配線ｒと第３配線ｏｕｔ０とが接続される。同様に、選択端子Ｓ１～Ｓ３が「Ｈｉｇｈ」のとき、「Ｈｉｇｈ」の第２配線ｍ１～３と、第３配線ｏｕｔ１～３とが接続される。一方、選択端子Ｓ１～３のいずれかが「Ｌｏｗ」のとき、「Ｌｏｗ」の選択端子Ｓに接続された切替回路１３０に接続される第３配線ｏｕｔと、冗長配線ｒとが接続される。
　〔書き込み方法〕
　次に、本実施形態のスイッチブロックを構成する抵抗変化素子の書き込み方法について説明する。以下においても、図２のスイッチブロック１１の構成に基づいて説明する。
　まず、入力端子ＷＢ０から「Ｌｏｗ」、入力端子ＷＢ１から「Ｌｏｗ」を入力し、全ての選択端子Ｓ０～３を「Ｌｏｗ」に設定する。このとき、全ての第３配線ｏｕｔ０～３は、第２配線ｍ０～３ではなく、冗長配線ｒに接続される。その結果、ＡＮＤ回路１３５の出力である「Ｌｏｗ」が全てのバッファＢＵＦ０～３の入力端子に入力されてプルダウンされるため、転送ブロック２５の内部の貫通電流によるリーク電流は流れない。
　次に、第２デコーダ信号線ＷＸによって選択される第２選択トランジスタＴｒＸによって、第２配線ｍ０～３および冗長配線ｒの中から一つの配線を選択する。その結果、選択された第２配線ｍおよび冗長配線ｒの少なくともいずれかが第２書き込みドライバ１２６に接続される。
　同様に、第１デコーダ信号線ＷＹによって選択される第１選択トランジスタＴｒＹによって、第１配線ｉｎ０～３の中から一つの配線を選択する。その結果、選択された第１配線ＩＮが第１書込みドライバ１２５に接続される。
　第１書き込みドライバ１２５および第２書き込みドライバ１２６は、選択状態にある第１配線ｉｎと、選択状態にある第２配線ｍおよび冗長配線ｒとの交点の位置に配置された抵抗変化素子１００の両端に書き込み電圧を印加する。例えば、抵抗変化素子１００をオフ状態からオン状態に書き換えるセット動作では、順方向の電圧が抵抗変化素子１００に印加される。一方、オン状態からオフ状態に書き換えるリセット動作では、逆方向の電圧が抵抗変化素子１００に印加される。
　例えば、（０、０）の抵抗変化素子１００に書き込みを行う場合、第１デコーダ信号線ＷＹ０を「Ｈｉｇｈ」、第１デコーダ信号線ＷＹ１～３を「Ｌｏｗ」、第２デコーダ信号線ＷＸ０を「Ｈｉｇｈ」、第２デコーダ信号線ＷＸ１～３を「Ｌｏｗ」に設定する。（０、０）に配置された抵抗変化素子１００が選択された状態で、第１書き込みドライバ１２５および第２書き込みドライバ１２６によって当該素子の両端に閾値を超える電圧を印加すれば、その抵抗変化素子１００を所望の抵抗状態に遷移させることができる。このとき、第２配線ｍ０に接続される第１トランジスタＴＲ１は、選択端子Ｓ０が「Ｌｏｗ」であるためにハイインピーダンス状態となり、シフトブロック２３の後段の第３配線ｏｕｔ０および転送ブロック２５に書き込み電圧を伝えない。
　第２配線ｍ０～３上に配置される抵抗変化素子１００に対する書き込みは、（０、０）の抵抗変化素子１００と同様に行うことができる。すなわち、第２配線ｍ０～３のいずれかに接続された第１トランジスタＴＲ１をハイインピーダンス状態にすることで、後段の転送ブロック２５と書き込み電圧を遮断できる。また、冗長配線ｒ上に配置された抵抗変化素子１００に書き込みを行うときは、ＡＮＤ回路２３５によって書き込み電圧を遮断する。
　切替回路は、第１インバータと、第２インバータと、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタとを含む。第１インバータは、選択端子に入力端が接続される。第２インバータは、第１インバータの後段に配置される。第１ＮＭＯＳトランジスタは、拡散層の一端が第２配線に接続され、拡散層の他端が第３配線を介してバッファに接続され、ゲートが第２インバータの出力端に接続される。第２ＮＭＯＳトランジスタは、拡散層の一端がＡＮＤ回路の出力端に接続され、拡散層の他端が第３配線を介してバッファに接続され、ゲートが第１インバータの出力端に接続される。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは、高耐圧トランジスタによって構成される。
　本実施形態においては、高耐圧トランジスタによって構成されるトランジスタおよびＡＮＤ回路にスイッチブロックからの出力を入力する。そのため、本実施形態によれば、抵抗変化素子への書き込み電圧から後段の回路を保護することができる。
　また、本実施形態によれば、第２配線と第３配線との間にＮＭＯＳトランジスタのみを配置するため、信号遅延が非常に小さくなる。本実施形態によれば、高耐圧トランジスタで構成されるトランスミッションゲートであっても、高耐圧トランジスタのＮＡＮＤ回路でシフトブロックを構成する場合と比較して、およそ０．１～０．２ナノ秒程度、信号伝播が早くなる。なお、冗長配線が第３配線に接続されるときは、第２配線と第３配線との間に高耐圧トランジスタのＡＮＤ回路が接続されてしまうが、回路動作上の遅延に与える影響は非常に小さい。なぜならば、冗長配線は第２配線の予備配線であるため、第２配線上の抵抗変化素子が故障を起こさない限り、使用されないためである。
　また、本実施形態によれば、トランスミッションゲートではなく、ＮＭＯＳトランジスタでシフトブロックを構成するため、回路面積を小さくできる。本実施形態では、選択信号ＷＥ１をＮＭＯＳの閾値電圧分オーバードライブする必要があるが、回路面積を小さくできるため、チップコストを下げるとともに、消費電力や動作速度の向上を実現する。
　（関連技術）
　ここで、関連技術に係るプログラマブル論理集積回路（論理集積回路とも呼ぶ）について図面を参照しながら説明する。なお、本実施形態の論理集積回路のスイッチブロックの構成は、各実施形態の論理集積回路と同様であるので、詳細な説明は省略する。
　図７は、関連技術の入力信号クランプ回路３１、シフトブロック３３、および転送ブロック３５の構成の一例を示す模式図である。なお、スイッチブロックは、図２の構成を有し、第１配線ｉｎが４本、第２配線ｍが４本、スペア配線である冗長配線ｒが１本で構成される。
　入力信号クランプ回路３１は、複数の第２配線ｍ０～３および冗長配線ｒのそれぞれに対応する複数のＮＡＮＤ回路３１０（３１０＿０～３、ｒ）を有する。シフトブロック３３は、複数のＮＡＮＤ回路３１０＿０～３のそれぞれに対応するマルチプレクサＭＵＸ０～３を有する。転送ブロック３５は、複数のマルチプレクサＭＵＸ０～３のそれぞれに対応するインバータＩＮＶ０～３を有する。
　ＮＡＮＤ回路３１０＿０～３のそれぞれの入力には、第２配線ｍ０～３と入力端子ＷＢとが接続される。ＮＡＮＤ回路３１０＿０～３のそれぞれの出力は、シフトブロック３３のマルチプレクサＭＵＸ０～３のそれぞれの入力端子Ａに接続される。
　また、ＮＡＮＤ回路３１０＿ｒの入力には、冗長配線ｒと入力端子ＷＢとが接続される。ＮＡＮＤ回路３１０＿ｒの出力は、シフトブロック３３のマルチプレクサＭＵＸ０～３のそれぞれの入力端子Ｂに接続される。
　マルチプレクサＭＵＸ０～３のそれぞれの出力端子Ｏは、インバータＩＮＶ０～３のそれぞれの入力に接続される。マルチプレクサＭＵＸ０～３の選択端子Ｓは、シフトブロック３３の選択端子Ｓ０～３を介して、図示しない信号線に接続される。
　例えば、マルチプレクサＭＵＸは、図８に示す回路構成を有し、第２配線ｍおよび冗長配線ｒのいずれかの信号を選択して転送ブロック３５に出力する。
　マルチプレクサＭＵＸ０～３の入力端子Ａおよび入力端子Ｂのそれぞれは、インバータＩＮＶ０～３のゲート電極入力端子のため、中間電位を取らないように、入力信号クランプ回路３１を前段に配置する。入力信号クランプ回路３１は、インバータＩＮＶ０～３の入力に中間電位が与えられたときに流れる貫通電流を抑制する。入力信号クランプ回路３１は、入力端子ＷＢからの入力信号を「Ｌｏｗ」とすることで、シフトブロック３３の入力をプルダウンすることができる。
　抵抗変化素子のオン／オフ状態を書き込むには、入力信号クランプ回路３１の入力端子ＷＢを「Ｌｏｗ」とし、当該抵抗変化素子に接続される第１書き込みドライバおよび第２書き込みドライバをオン状態にする。そして、接続された書き込みトランジスタから所望の書き込み電流を流したり、書き込み電圧を印加したりする。書き込み電圧が３ボルト以上となると、書き込み対象の抵抗変化素子だけではなく、第２配線上に配置された入力信号クランプ回路３１にも高電圧が印加される。そのため、入力信号クランプ回路３１は、コアトランジスタではなく、高耐圧トランジスタで構成されなければならない。しかしながら、高耐圧トランジスタで構成されたＮＡＮＤ回路およびマルチプレクサ回路は、回路動作上の信号が伝送される経路に位置するため、そこで生じる信号遅延は無視できない。
　それに対し、本発明の各実施形態の論理集積回路では、第２配線と第３配線との間にトランスミッションゲートやトランジスタのみを配置するため、関連技術と比べて、信号遅延が非常に小さくなる。
　以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１８年４月２７日に出願された日本出願特願２０１８－０８６６６３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　　論理集積回路
　１１　　スイッチブロック
　１３、２３　シフトブロック
　１５、２５　　転送ブロック
　１００　　抵抗変化素子
　１０１　　第１電極
　１０２　　第２電極
　１０３　　抵抗変化層
　１０５　　金属架橋
　１１０　　クロスバ
　１２１　　第１選択回路
　１２２　　第２選択回路
　１３０、２３０　　切替回路
　１３５、２３５　　ＡＮＤ回路

Claims (10)

  1. 　第１方向に延伸する複数の第１配線と、前記第１方向に交差する第２方向に延伸する複数の第２配線と、前記第２配線に沿って前記第２方向に延伸する少なくとも一つの冗長配線と、前記第２配線および前記冗長配線と前記第１配線とが交差する位置に行列配置される複数の抵抗変化素子とを有するスイッチブロックと、
    　複数の前記第２配線に対応して前記第２方向に延伸する複数の第３配線のそれぞれに接続される複数のバッファを有する転送ブロックと、
    　複数の前記第２配線のそれぞれに対応し、高耐圧トランジスタを含む複数の切替回路を有し、複数の前記切替回路のそれぞれに対応する選択端子の電圧状態に応じて、前記第２配線および前記冗長配線と前記第３配線との接続を切り替えるシフトブロックとを備える論理集積回路。
  2. 　前記切替回路は、
    　高耐圧トランジスタによって構成され、第１入力端子と前記冗長配線とに入力端が接続され、前記切替回路に出力端が接続されるＡＮＤ回路を含む請求項１に記載の論理集積回路。
  3. 　前記切替回路は、
    　前記選択端子に入力端が接続される第１インバータと、
    　前記第１インバータの後段に配置される第２インバータと、
    　ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列に接続する構成を有し、拡散層の一端が前記第２配線に接続され、拡散層の他端が前記第３配線を介して前記バッファに接続され、ＰＭＯＳトランジスタのゲートが前記第１インバータの出力端に接続され、ＮＭＯＳトランジスタのゲートが前記第２インバータの出力端に接続される第１トランスミッションゲートと、
    　ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列に接続する構成を有し、拡散層の一端が前記ＡＮＤ回路の出力端に接続され、拡散層の他端が前記第３配線を介して前記バッファに接続され、ＰＭＯＳトランジスタのゲートが前記第２インバータの出力端に接続され、ＮＭＯＳトランジスタのゲートが前記第１インバータの出力端に接続される第２トランスミッションゲートとを含み、
    　前記第１トランスミッションゲートおよび前記第２トランスミッションゲートは、高耐圧トランジスタによって構成される請求項２に記載の論理集積回路。
  4. 　前記切替回路は、
    　前記選択端子に入力端が接続される第１インバータと、
    　前記第１インバータの後段に配置される第２インバータと、
    　拡散層の一端が前記第２配線に接続され、拡散層の他端が前記第３配線を介して前記バッファに接続され、ゲートが前記第２インバータの出力端に接続される第１ＮＭＯＳトランジスタと、
    　拡散層の一端が前記ＡＮＤ回路の出力端に接続され、拡散層の他端が前記第３配線を介して前記バッファに接続され、ゲートが前記第１インバータの出力端に接続される第２ＮＭＯＳトランジスタとを含み、
    　前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタは、高耐圧トランジスタによって構成される請求項２に記載の論理集積回路。
  5. 　前記選択端子は、
    　第２入力端子に接続され、前記第２入力端子を経由して入力される信号に応じて電圧状態が遷移する請求項１乃至４のいずれか一項に記載の論理集積回路。
  6. 　前記スイッチブロックは、
    　第１書き込みドライバと、
    　第２書き込みドライバと、
    　第１選択回路と、
    　第２選択回路とを有し、
    　前記第１選択回路は、
    　拡散層の一端が前記第１書き込みドライバに接続され、拡散層の他端が複数の前記第１配線のいずれかに接続され、ゲートが複数の第１デコーダ信号線に接続される複数のＮＭＯＳトランジスタによって構成され、
    　前記第２選択回路は、
    　拡散層の一端が前記第２書き込みドライバに接続され、拡散層の他端が複数の前記第２配線のいずれかに接続され、ゲートが複数の第２デコーダ信号線に接続される複数のＮＭＯＳトランジスタによって構成される請求項１乃至５のいずれか一項に記載の論理集積回路。
  7. 　前記抵抗変化素子は、
    　第１電極と、
    　前記第１電極と対向配置される第２電極と、
    　前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に電圧を印加することによって前記第１電極を構成する金属のイオン化および析出が可能な抵抗変化層とを含む請求項１乃至６のいずれか一項に記載の論理集積回路。
  8. 　前記第１電極が銅を含み、前記第１電極と前記第２電極との間に印加される電圧に応じて、前記第１電極に含まれる銅が前記抵抗変化層においてイオン化および析出する請求項７に記載の論理集積回路。
  9. 　複数の第１配線と複数の第２配線との接続を切り替える複数の抵抗変化素子とが行列配置されるスイッチブロックと、
    　前記第２配線に接続され、ハイインピーダンス状態に遷移可能な素子と、
    　前記第２配線に沿って延伸する冗長配線と、
    　前記第２配線と前記冗長配線とを切り替える回路と、
    　前記冗長配線に接続され、プルアップまたはプルダウンする回路とを備える論理集積回路。
  10. 　複数の第１配線と複数の第２配線との接続を切り替える複数の抵抗変化素子とが行列配置されるスイッチブロックと、前記第２配線に接続され、ハイインピーダンス状態に遷移可能な素子と、前記第２配線に沿って延伸する冗長配線と、前記第２配線と前記冗長配線とを切り替える回路と、前記冗長配線に接続され、プルアップまたはプルダウンする回路とを備える論理集積回路において、
    　前記第２配線と後段の素子との接続をハイインピーダンス状態とし、前記第２配線の後段の素子の入力をプルアップまたはプルダウンして前記抵抗変化素子の書き込みを行う書き込み方法。
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