JP6795103B2 - 不揮発性抵抗スイッチを用いる再構成可能回路 - Google Patents

不揮発性抵抗スイッチを用いる再構成可能回路 Download PDF

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Description

本発明は、不揮発性抵抗スイッチを有する再構成可能回路に関する。
典型的な半導体集積回路(IC;Integrated Circuit)は、半導体基板上に構築されたトランジスタと、トランジスタを接続するために使用される上層配線とによって構成されている。トランジスタ及び配線のパターンは、ICの設計段階において決定される。トランジスタと配線との間の相互接続は、ICの製造後には変更することができない。ICの融通性を改善するために、フィールドプログラマブルゲートアレイ(FPGA;Field Programmable Gate Array)が提案され、開発されている。FPGAでは、エンドユーザの要求にしたがって製造後にメモリを設定することによって異なる論理演算及び相互接続を実現できるように、演算及び相互接続情報を含む構成データがメモリ内に格納される。FPGA内の相互接続は、メモリ内に格納された相互接続情報にしたがって、FPGA内に配置されたルーティング・マルチプレクサ(MUX)内またはルーティング・ファブリック(routing fabric)内のスイッチのオン及びオフの状態を制御することによって変更することができる。
FPGAの比較的大きなエネルギー消費が、商用FPGAのIoT(インターネット・オブ・シングス;Internet of Things)デバイスへの統合を制限する。大部分の商用FPGAにおいて、スタティックランダムアクセスメモリ(SRAM;Static Random Access Memory)が構成データの格納のために使用される。典型的には、SRAMの各メモリセルは6個のトランジスタで構成され、現代のFPGAチップの各々は、SRAMの10M(一千万)個よりも多数のメモリセルを有する。このことは、FPGAにおける極めて大きな面積オーバーヘッド、コスト及びエネルギー消費をもたらす。本明細書において、構成データを格納するメモリとしてSRAMを使用するFPGAのことをSRAMベースのFPGAあるいはSRAM FPGAと呼ぶ。
近年、SRAMベースのFPGAの課題を克服し、小さな面積オーバーヘッドを達成するために、トランジスタ層の上の配線間に集積されたNanobridge(登録商標)(NB)のような不揮発性抵抗スイッチ(NVRS;Non-Volatile Resistive Switch)を備えるFPGAが提案されている(非特許文献1,2)。NBを備えるFPGAは、NBFPGA(Nanobridge(登録商標)フィールドプログラマブルゲートアレイ)と呼ばれる。NBの不揮発性は、ゼロ待機電力消費にも貢献する。LSI(大規模集積回路;Large-Scale Integration)のメモリ部分に適用することが可能なNVRSの一例が特許文献1に開示されている。ルックアップテーブル(LUT;Look-Up Table)を構成することにおけるNVRSの応用が特許文献2に開示されている。NVRSの構造とNVRSにデータを書き込む方法の例が特許文献3に開示されている。ルーティングファブリックとしてのNBFPGAの応用が非特許文献3に開示されている。
国際公開第2015/198573号 特開2016−129318号公報 特開2013−77681号公報
Munehiro Tada, et al., Improved OFF-State Reliability of Nonvolatile Resistive Switch with Low Programming Voltage, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 59, No. 9, pp. 2357-2362, SEPTEMBER 2012. Makoto Miyamura, et al., Low-power programmable-logic cell arrays using nonvolatile complementary atom switch, ISQED 2014, pp. 330-334. Xu Bai et al., Architecture of Reconfigurable-Logic Cell Array with Atom Switch: Cluster Size & Routing Fabrics, FPGA 2015, pp. 269.
NBFPGAでは、NBクロスバースイッチ回路からもたらされる比較的大きな漏れ電流が、バッテリー駆動の機器へのNBFPGAの広い応用を制限している。
本発明の例示的な目的は、クロスバースイッチ回路の漏れ電流が減少した再構成可能回路を提供することにある。
本発明の例示的な態様によれば、再構成可能回路は、複数の第1の線と、1以上の第2の線と、第1の線と第2の線との間の交差点の各々において第1の線の1つを第2の線の1つに接続する不揮発性抵抗セルと、第1の線にそれぞれ接続する第1の端部を含む複数の第1のスイッチ素子と、を有し、第1のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされる。
図1は、NBFPGAの例示的な構成を示す概略図である。 図2は、NBクロスバースイッチ回路における漏れ電流を示す図である。 図3は、第1の例示実施形態に基づく再構成可能回路を示す回路図である。 図4は、図3に示される回路における漏れ電流の減少を示す図である。 図5A及び図5Bは、再構成可能回路において用いることができる2種類の遮断スイッチを示す回路図である。 図6は、再構成可能回路において用いることができる、2つのNVRSを用いるメモリを示す回路図である。 図7は、書き込み回路を備える再構成可能回路を示す回路図である。 図8は、再構成可能回路の書き込み方法を説明する図である。 1−トランジスタ−2−NVRS(1T2R)構造を有する不揮発性抵抗セル(NVRC;Non-Volatile Resistive Cell)の一例を示す回路図である。 図10は、1T2RのNVRCを用いプログラム回路を備える、第2の例示実施形態に基づく再構成可能回路を示す回路図である。 図11は、図10に示される再構成可能回路の書き込み方法を説明する図である。 図12Aは、1個のNVRSを用いるメモリを示す回路図であり、図12Bは、図12Aに示されるメモリの回路記号を示す図である。 図13は、書き込み回路を備えるメモリを示す回路図である。 図14は、書き込み回路を備える再構成可能回路を示す回路図である。 図15A及び図15Bは、共通書き込みイネーブル信号WENに関するタイミングチャートである。 図16は、別の実施形態に基づく再構成可能回路を示す回路図である。
次に、添付の図面を参照して本発明の例示実施形態を説明する。
[第1の例示実施形態]
図1は、本発明に基づく再構成可能回路を適用することができるNBFPGAの例示的な構成を示している。多数のセル101が、NBFPGAのセルアレイを構成している。各セル101は、ルーティングMUX(マルチプレクサ)102と論理ブロック103を含む。この例では、論理ブロック103は、2個のLUT(ルックアップテーブル)104と2個のD型フリップフロップ105と2個のセレクタ106とを含んでいる。ルーティングMUX102は、格子状に配置されて論理ブロックと隣接セル101とに接続された、複数の垂直線と複数の水平線とを有する。垂直線及び水平線は、それぞれ、カラム(列)線及びロウ(行)線であってもよい。垂直線及び水平線はルーティング配線107を構成する。各々がNVRS(不揮発性抵抗スイッチ)またはNBからなるデータルーティングスイッチが、垂直線と水平線との間のそれぞれの交差点または交点に配置されている。したがって、ルーティングMUX102は、クロスバー構造、すなわち複数のクロスバースイッチを含むクロスバースイッチ回路を有する。図1において、拡大図110は、垂直線LV0,LV1と水平線LH0,LH1との間のそれぞれの交差点に配置されてクロスバースイッチとして機能する4個のNVRS S00,S01,S10,S11を示している。NVRS S00,S01,S10,S11の各々は、1個のNVRSを含む不揮発性抵抗セルである。垂直線LV0,LV1の端部は入力端IN0,IN1として使用され、水平線LH0,LH1の端部は出力端OUT0,OUT1として使用される。垂直線LV0と水平線LH0との間の交差点にあるNVRS S00がそのオン(ON)状態すなわちセット状態にあれば、垂直線LV0は水平線LH0に対して電気的に接続される。かくして入力端IN0が出力端OUT0に電気的に接続される。これに対し、NVRS S00がそのオフ(OFF)状態すなわちリセット状態にあれば、垂直線LV0は水平線LH0に対して電気的に接続されない。信号は入力端IN0から出力端OUT0に伝わることができない。
図2は、図1中の拡大図110に示された回路と同じであるクロスバースイッチ回路を示しており、NBクロスバースイッチにおける漏れ電流を説明している。NVRS S00がオン状態すなわちセット状態にあれば、垂直線LV0は水平線LH0に電気的に接続される。そして、信号は入力端IN0から出力端OUT0に伝わることができる。論理値“1”が入力端IN0に印加され論理値“0”が入力端IN1に印加されたとき、オフ状態すなわちリセット状態にあるNVRS S01のために、入力端IN0と入力端IN1との間に漏れ電流が流れる。図2において漏れ電流の経路は破線で示されている。このような漏れ電流は、回路の消費電力の増大をもたらし、NBクロスバースイッチ回路が組み込まれたバッテリー駆動の機器の動作可能時間を短縮させるであろう。回路全体の漏れ電流は、交差点の数が増えるにつれて、すなわち、垂直線と水平線の本数が増えるにつれて増大する。したがって、NBクロスバースイッチ回路の漏れ電流を減少させる方策が必要とされる。
図3は、本発明の第1の例示実施形態に基づく再構成可能回路を示している。図3に示される回路は、2×2NBクロスバースイッチ回路の一例であり、図2に示される回路にスイッチ素子SW0,SW1が付加された構造を有する。もちろん、垂直線の本数は2を超えてもよく、水平線の本数も2を超えてもよい。スイッチ素子SW0,SW1は、それぞれ垂直線LV0,LV1の端部に配置されており、漏れ電流に対する遮断(カットオフ)スイッチとして用いられる。スイッチ素子SW0,SW1の第1の端子はそれぞれ垂直線LV0,LV1に接続され、スイッチ素子の第2の端子はそれぞれ入力端IN0,IN1として使用される。スイッチ素子SW0,SW1の各々は、そのスイッチ素子に印加される制御信号に基づいて、独立してオンまたはオフにされるように構成されている。
図4は、図3に示される再構成可能回路においてどのように漏れ電流を低減するかを示している。入力端IN0から出力端OUT0にデータを伝達する必要があるとき、スイッチ素子SW0がオンとされてNVRS S00がオン状態とされるが、入力端IN1における信号がいかなる出力端にも伝達されることを防ぐために、もう1つのスイッチ素子SW0はオフにされる。入力端IN0から出力端OUT0にデータを送信するためのデータ伝達経路はアクティブとなっており、入力端IN0から入力端IN1への漏れ電流の経路は、リーク電流低減用のスイッチ素子SW1によって遮断されている。
スイッチ素子SW0,SW1の各々は、従来型のMOS(金属−酸化物−半導体;Metal-Oxide-Semiconductor)トランジスタによって実現されてもよいし、あるいは、抵抗ランダムアクセスメモリ(ReRAM;Resistance Random Access Memory)、相変化ランダムアクセスメモリ(PRAM;Phase change Random Access Memory)及びNanobridge(登録商標)(NB)などの不揮発性抵抗メモリ/スイッチによって実現されてもよい。
図5A及び図5Bは、スイッチ素子SW0,SW1として使用することができ、メモリと1以上のMOSトランジスタとによって実現される各種の遮断スイッチを示している。図5Aに示される遮断スイッチは、メモリMとnMOSトランジスタTr31とを使用する。メモリMは、メモリMに格納された値に応じて「ハイ(HIGH)」または「ロー(LOW)」の論理レベルを有する制御信号CSを出力する。制御信号は、トランジスタTr31のゲートに印加される。ここで制御信号は、垂直線LV0,LV1の各々に対する入力イネーブル信号として使用される。トランジスタTr31のドレイン及びソースは、それぞれ、スイッチの出力端OUT及び入力端INとして機能する。メモリMに格納されているデータが“1”であれば、制御信号CSはハイとなってトランジスタTr31はオン状態にされる。一方、メモリMに格納されているデータが“0”であれば、制御信号CSはローとなってトランジスタTr31はオフ状態にされる。図5Aに示される回路の利点は、1個のnMOSトランジスタを用いたことによる小面積であることである。この回路の不利な点は、正しい信号伝達のために2種類の電源電圧が要求されることである。この不利な点が生ずる理由は、入力信号がハイであってその電圧レベルがV1であるとすると、スイッチの出力端OUTでの電圧レベルを入力端INでの電圧レベルと同じにするために、制御信号CSとしてV1+Vthを用いる必要があるからである。ここでVthはトランジスタTr31のスレッショルド電圧である。
図5Bに示す遮断スイッチは、メモリMとトランスミッションゲートとを使用する。nMOSトランジスタTr32とpMOSトランジスタTr33からなるトランスミッションゲートは、電圧レベルの低下なしに信号を伝達することができ、そのため1種類だけの電源電圧が必要である。この場合、メモリMは、トランジスタTr32,Tr33のゲートにそれぞれ印加される制御信号の相補的な信号CS,CS*を出力する。メモリMに格納されているデータが“1”であれば、制御信号CSがハイとなり、その反転信号CS*はローとなって、両方のトランジスタTr32,Tr33がオンとされる。一方、メモリMに格納されているデータが“0”であれば、制御信号はローとなってその反転信号CS*はハイとなり、両方のトランジスタTr32,Tr33がオフにされる。図5A及び図5Bに示すメモリMは、スタティックランダムアクセスメモリ(SRAM)であっても不揮発性メモリであってもよい。
図6は、図5A及び図5Bの各々に示される回路におけるメモリMとして使用することができる不揮発性メモリを示している。不揮発性メモリは、2個のNVRS S0,S1と2個のインバータINV0,INV1を有する。NVRS S0,S1は、電源線VDDと接地線GNDの間で直列に接続している。バッファとして機能するインバータINV0の入力端子はNVRS S0とNVRS S1の間の中点に接続し、インバータINV0の出力端子はインバータINV1の入力端子に接続する。制御信号CSはインバータINV1の出力端子に現れ、一方、反転信号CS*はインバータINV0の出力端子に現れる。NVRS S0がオン状態にされもう1つのNBVR S1がオフ状態とされたとき、論理値“0”がメモリMに格納される。制御信号CSはローとなる。これに対し、NVRS S0がオフ状態にされNVRS S1がオン状態にされたとき、論理値“1”がメモリMに格納され、その結果、メモリMは、ハイである制御信号CSを出力する。スイッチ素子SW0,SW1を動作させるために反転信号CS*のみが必要なときは、第2のインバータINV1を割愛することができる。
図7は、書き込み回路を備える再構成可能回路を示している。図7に示される回路は、図3に示される回路に対し、それぞれ垂直線LV0,LV1に接続された2つの書き込みドライバPY0,PY1と、それぞれ水平線LH0,LH1に接続された2つの書き込みドライバPX0,PX1と、2つのトランジスタTr22,Tr23を追加した構成を有する。ここで、一例として、図5Aに示される第1の種類の遮断スイッチをスイッチ素子SW0,SW1の各々に使用することとする。したがって、スイッチ素子SW0は、メモリM0とnMOSトランジスタTr20を含み、スイッチ素子SW1は、メモリM1とnMOSトランジスタTr21を含む。全部で4個の書き込みドライバPY0,PY1,PX0,PX1は、4個のNVRSまたはNB S00,S01,S10,S11にデータを書き込むために用いられる。トランジスタTr22,Tr23は、それぞれ、スイッチ素子SW0,SW1と入力端IN0,IN1との間に配置されている。あるいはトランジスタTr22,Tr23は、スイッチ素子SW0,SW1の第1の端子と垂直線LV0,LV1との間に挿入されていてもよい。共通書き込みイネーブル信号WENが、トランジスタTr22,Tr23のゲートに共通に印加されている。書き込み妨害問題を避けるため、トランジスタTr22,Tr23は共通書き込みイネーブル信号WENによって制御されて、対象とするクロスバースイッチ回路を他のクロスバースイッチ回路から分離する。NBクロスバースイッチ回路のNVRSに書き込みを行うとき、書き込みイネーブル信号WENはローの論理レベルに設定されて、対象とするクロスバースイッチ回路と他のクロスバースイッチ回路との間の相互接続を遮断する。
図8は、図7に示される回路においてNVRSまたはクロスバースイッチにどのようにデータを書き込むかを示している。NVRSのセット電圧及びリセット電圧がそれぞれVSET及びVRESETで表されるものとする。NVRS S00に“1”のデータを書き込むとき、ドライバPY0,PX0が選択される。ドライバPY0の出力は接地線電位GNDに設定され、ドライバPX0の出力はセット電圧VSETに設定される。他のドライバPX1,PY1の出力は、他のNVRSまたはNBへの誤書き込みを避けるために、VSET/2に設定される。分離のために書き込みイネーブル信号WENは“0”に設定される。同様に、NVRS S00に“0”のデータを書き込むとき、ドライバPY0の出力はリセット電圧VRESETに設定され、ドライバPX0の出力はGNDに設定される。他のドライバPX1,PY1の出力はVRESET/2に設定され、書き込みイネーブル信号WENは“0”に設定される。
図1に示されるNBFPGAにおいて、セル101は相互にルーティング配線107で接続されている。各セル101は、4方向すなわち左、右、上、下の各方向でルーティング配線107からデータを受け取ることができる。各ルーティング配線107は、1つの方向において、1つのセル101を他のM個のセル101に接続することができる。また、同一方向にN本のルーティング配線107があってもよい。その結果、各セル101は、M,Nの各々を1以上の整数として、4×M×N個の入力端を有することができる。そのため典型的なNBFPGAでは、クロスバースイッチ回路における水平線の本数は4以上である。しかしながら、ある場合には、水平線の本数は2以上であってもよい。
[第2の例示実施形態]
次に、第2の例示実施形態について説明する。この例示実施形態では、1−トランジスタ−2−NVRS抵抗性セル(1T2R−NVRC)を用いる高信頼性再構成可能回路が開示される。1T2R−NVRCは、クロスバースイッチとして第1の例示実施形態で用いられている単一のNVRSと比べ、より良好なオフ状態信頼性を有する。1T2R−NVRCの構造の例は、特許文献1,3に開示されている。
図9は、4個の端子T1〜T4を有する典型的な1T2R NVRCの構成を示している。NVRSは、一般に、構造的に規定された向きあるいは極性を有する。1T2R NVSCにおいては、2個のNVRS S3,S4が、相互に逆向きになって直列に接続されている。NVRS S3,S4の直列接続体が端子T1,T2の間に配置している。両方のNVRS S3,S4は、端子T1,T2の間のデータのルーティングを有効にするためにオン状態とされ、また、端子T1,T2の間のデータのルーティングを無効にするためにオフ状態とされる。この直列接続された2つのNVRSは、各々のNVRSに対して電圧ストレスが半分に分割されるので、低いプログラミング電圧と高いオフ状態信頼性とに寄与することができる(非特許文献1,2)。書き込み制御トランジスタTr41の一端はNVRS S3,S4の共通端子または共通電極に接続され、トランジスタTr41の他端は、書き込み動作のためのプログラム電圧PVが印加される端子T4に接続されている。トランジスタTr41は、プログラム電圧をNVRS S3,S4の共通端子に印加するために、端子T3を介して書き込み制御信号Ctrlによって制御される。
図10は、本例示実施形態に基づく再構成可能回路を示している。図10に示される回路は、図7に示される回路におけるNVRS S00,S01,S10,S11がそれぞれクロスバースイッチS00a,S01a,S10a,S11aに置き換えられた構造を有する。クロスバースイッチS00a,S01a,S10a,S11aの各々は、図9に示される1T2R NVRCからなる。クロスバースイッチの端子T1,T2(図9参照)は、垂直線と水平線との交差点において垂直線を水平線に接続することができる。クロスバースイッチS00a,S01a,S10a,S11aは、不揮発性抵抗セルである。図10において、参照符号Tr4,Tr5,Tr6,Tr7が、クロスバースイッチS00a,S01a,S10a,S11aにおける書き込み制御トランジスタにそれぞれ付与されている。さらに、図7に示される回路における書き込みドライバPY0,PY1,PX0,PX1が、図10に示される回路では、共通カラム(列)書き込みドライバPY、共通ロウ(行)書き込みドライバPX、共通中間プログラムドライバC及びトランジスタTr0〜Tr3,Tr8,Tr9に置き換えられている。書き込み制御トランジスタの代わりにダイオードなどを用いることもできる。書き込みドライバPY,PX,Cは、4つのクロスバースイッチS00a,S01a,S10a,S11aに書き込みを行うために用いられる。
より詳しくは、垂直線LV0,LV1は、それぞれnMOSトランジスタTr0,Tr1を介して共通カラム書き込みドライバPYの出力に接続し、水平線LH0,LH1は、それぞれnMOSトランジスタTr2,Tr3を介して共通ロウ書き込みドライバPXの出力に接続している。カラムプログラムドライバPYの出力をトランジスタTr0,Tr1に接続する線は、カラムプログラム線LPYであり、ロウプログラムドライバPXの出力をトランジスタTr2,Tr3に接続する線は、ロウプログラム線LPXである。同じカラムすなわち同じ垂直線上にあるクロスバースイッチの、書き込み制御トランジスタの一端が接続される端子T4は相互に接続しており、さらに、垂直線にそれぞれ設けられているnMOSトランジスタTr8,Tr9のうちの1つを経て、共通中間プログラムドライバCに接続する。中間プログラムドライバCの出力をトランジスタTr8,Tr9に接続する線は、中間プログラム線LCである。ロウアドレス信号X0,X1及びカラムアドレス信号Y0,Y1が、トランジスタTr0〜Tr9を制御して、接続状態が設定されるべき1つのクロスバースイッチをクロスバースイッチS00a,S01a,S10a,S11aの中から選択する。
図10に示される回路においても、スイッチ素子SW0,SW1とトランジスタTr22,Tr23は、垂直線LV0,LV1において配置される。スイッチ素子は、入力信号を遮断するための遮断スイッチとして機能し、垂直線の間を流れる漏れ電流を低減する。共通書き込みイネーブル信号WENによって制御されるトランジスタTr22,TR23は、クロスバースイッチ回路を他のクロスバースイッチ回路から分離して書き込み妨害問題を回避する。クロスバースイッチS00a,S01a,S10a,S11aの1つに書き込むとき、書き込みイネーブル信号WENはローに設定されて、対象とするクロスバースイッチ回路と他のクロスバースイッチ回路との間の相互接続を遮断する。
図11は、図10に示される回路において、1T2R−NVRCを用いるクロスバースイッチにどのように書き込むかを示している。クロスバースイッチがセットされるとすなわちオンにされると、データ“1”が、クロスバースイッチにおける直列接続されたNVRSの各々に書き込まれる。同様にクロスバースイッチがリセットされるとすなわちオフにされると、直列接続されているNVRSの各々にデータ“0”が書き込まれる。クロスバースイッチS00aをセットする場合すなわちオンにする場合、クロスバースイッチS00aを選択するために、ロウアドレスX0及びカラムアドレスY0の両方が“1”に設定されるとともにロウアドレスX1及びカラムアドレスY1の両方が“0”に設定される。書き込みドライバPXの出力はセット電圧VSETに設定され、書き込みドライバCの出力は接地線電位GNDに設定され、書き込みドライバPYの出力は高インピーダンス(hi−Z)状態に設定される。引き続いて、書き込みドライバPXの出力がhi−Z状態に設定され、書き込みドライバCの出力がGNDに設定され、書き込みドライバPYの出力がVSETに設定される。その結果、クロスバースイッチS00a内の両方のNVRSにVSETが順々に印加される。分離のために書き込みイネーブル信号 EN は“0”に維持される。
クロスバースイッチS00aをリセットする場合すなわちオフにする場合、ロウアドレスX0とカラムアドレスY0を両方を“1”に維持し、ロウアドレスX1とカラムアドレスY1の両方を“0”に維持し、書き込みイネーブル信号を“0”に維持する。書き込みドライバPXの出力をGNDに設定し、書き込みドライバCの出力をリセット電圧VRESETに設定し、書き込みドライバPYの出力をhi−Z状態に設定する。引き続いて、書き込みドライバPXの出力をhi−Z状態に設定し、書き込みドライバの出力をVRESETに設定し、書き込みドライバPYの出力をGNDに設定する。
[第3の例示実施形態]
次に、第3の例示実施形態について説明する。この例示実施形態では、再構成可能回路の高速動作のために、スイッチ素子の各々を制御する改善されたメモリが使用される。この例示実施形態で使用されるメモリは、図6に示されるメモリに代わって図5Aまたは図5Bに示されるスイッチ素子を制御するために使用される。図12Aは、1個のNVRSを用いる改善されたメモリを示し、図12Bは、この改善されたメモリの回路記号を表示している。
図12Aに示されるように、メモリは、1個の1T2R−NVRCによって置き換えられてもよい1個のNVRS S5と、2個のpMOSトランジスタTr50,Tr51と、2個のインバータINV2,INV3とを有している。トランジスタTr50,Tr51のソースは電源線VDDに接続し、トランジスタTr50,Tr51のドレインはノードn1に接続されている。NVRS S5は、ノードn1と接地電位線GNDに接続されている。インバータINV2の入力端子は、ノードn1に接続されている。インバータINV2の出力端子は、制御信号CSを出力し、トランジスタTr51のゲートとインバータINV3の入力に接続されている。インバータINV3の出力端子は、制御信号CSの反転信号CS*を出力する。スイッチ素子SW0,SW1の動作に反転信号CS*が必要ないときは、インバータINV3を割愛することができる。再構成可能回路の書き込みイネーブル信号WENがトランジスタTr50のゲートに印加される。トランジスタTr50は、読み出し動作のためにノードn1の電圧をVDDまで上昇させるためのプリチャージトランジスタとして機能する。トランジスタTr51は、インバータINV2と協働してメモリの格納値を維持するフィードバック構造を形成する保持トランジスタである。このメモリでは、書き込みイネーブル信号WENがローでありNVRS S5がオフ状態であると、インバータINV2からの制御信号CSがローとなる。したがって、書き込み動作におけるクロスバースイッチ回路の垂直線の間の分離を、1個のNVRSを用いるメモリによって実現することができる。
図12Aに示すされるメモリは、書き込み回路を備えていてもよい。図13は、書き込み回路を有するそのようなメモリを示している。図13に示されるメモリにおいて、書き込み動作のために2つの書き込みドライバPXa,PYaが追加されている。書き込みドライバPXaは、NVRS S5の一端が接続するノードn1に接続している。書き込みドライバPYaは、NVRS S5の他端に接続している。書き込み動作において、NVRS S5をセットするために、書き込みイネーブル信号WENはハイに設定され、書き込みドライバPYaの出力はVSETに設定され、書き込みドライバPXaの出力はGNDに設定される。NVRS S5をリセットするために、書き込みイネーブル信号WENはハイに設定され、書き込みドライバPYaの出力はGNDに設定され、書き込みドライバPXaの出力はVRESETに設定される。読み出し動作では、書き込みドライバPXaはhi−Z状態に設定され、書き込みドライバPYaはGNDに設定される。
図14は、図12及び図13に示されたメモリを用いる、第3の例示実施形態に基づく再構成可能回路を示している。図7に示される回路と同様に、図14に示される再構成可能回路は、それぞれが1個のnMOSトランジスタTr20またはTr21からなるスイッチ素子SW0,SW1を有する。しかしながら図14に示される回路は、図12及び図13に示される構造を有するメモリ回路M3,M4の出力がトランジスタTr20,Tr21のゲートに接続されている点で、図7に示される回路とは異なっている。書き込みイネーブル信号WENがメモリM3,M4に印加されるので、トランジスタTr20,Tr21と入力端IN0,IN1との間に接続されるトランジスタTr22,Tr23が省略されている。各々が1個のNVRSを有するメモリM3,M4は、入力遮断信号の格納と分離制御の実行の両方を実行することができる。図7に示される回路と比較して、入力端IN0,IN1から出力端OUT0,OUT1までのデータ転送経路に配置されるnMOSトランジスタの数は減らされており、図14に示される回路は高速で動作することができる。
図15A及び図15Bは、本例示実施形態の再構成可能回路すなわちNBFPGAの書き込みモードとアプリケーションモードでの書き込みイネーブル信号WENのタイミングチャートである。書き込み動作において、クロスバースイッチ回路内及び論理ブロック内のNVRSにまず書き込みを行い、次に、入力信号を遮断するためのメモリの内部のNVRSに書き込みを行う必要がある。NBFPGA内のNVRSは、初期状態ではオフ状態にあり、図15Aに示されるように書き込みイネーブル信号WENがまずローに設定されると、全てのクロスバースイッチが相互に分離される。クロスバースイッチ内のNVRSの書き込み動作は、書き込み妨害問題なしに正しく実行されることができる。そののち、入力信号を遮断するためのメモリの内部のNVRSに書き込みを行うために、書き込みイネーブル信号WENをハイに変化させる。図15Bに示されるように、アプリケーションモードでは、1個のNVRSを有するメモリをプリチャージするために書き込みイネーブル信号WENがまずローに設定される。その後、入力信号のオン/オフ制御のために、書き込みイネーブル信号WENがハイに設定される。
図16は、別の例示実施形態であって本発明の最小限構成に対応する例示実施形態に基づく再構成可能回路を示している。図16に示される再構成可能回路は、複数の第1の線L10,L11と、第2の線L20と、第1の線L10,L11と第2の線L20との交差点で第1の線L10,L11を第2の線L20に接続する不揮発性抵抗セルS00b,S01bと、第1の線L10,L11にそれぞれ接続する第1の端部を有するスイッチ素子SW0a,SW1aと、を有している。スイッチ素子SW0a,SW1aは、スイッチ素子SW0a,SW1aにそれぞれ印加される制御信号CS0,CS1に応じて、独立にオンにされオフにされる。図16に示される回路は、第1の線L10,L11の間で漏れ電流が流れることを防止する。
上述の各例示実施形態の再構成可能回路は、例えば、携帯電話、IoT(インターネットオブシングス)装置などにおいて使用することができる。低電力NBFPGAは、上述した再構成可能回路によって実現することができる。
本発明は、上記の例示的な実施形態および実施例に限定されず、本発明の範囲および要旨から逸脱することなく、修正および変更され得ることは、明らかである。
上記で開示した例示的な実施形態の全体または一部は、以下の付記として説明され得るが、それに限定されない。
[付記1]
複数の第1の線と、
1以上の第2の線と、
前記第1の線と前記第2の線との間の交差点の各々において前記第1の線の1つを前記第2の線の1つに接続する不揮発性抵抗セルと、
前記第1の線にそれぞれ接続する第1の端部を含む複数の第1のスイッチ素子と、
を有し、
前記第1のスイッチ素子の各々は、印加されるイネーブル信号に応じて、独立してオンまたはオフにされる、再構成可能回路。
[付記2]
前記イネーブル信号はメモリによって生成される、付記1に記載の再構成可能回路。
[付記3]
前記メモリは、前記第1のスイッチ素子の各々ごとに設けられる、付記2に記載の再構成可能回路。
[付記4]
前記メモリにデータを書き込む書き込み回路をさらに備える、付記2または3に記載の再構成可能回路。
[付記5]
複数の第2のスイッチ素子をさらに備え、
前記第2のスイッチ素子の第1の端部は、それぞれ、前記第1のスイッチ素子の第2の端部に接続し、
前記第2のスイッチ素子の第2の端部は、前記再構成可能回路の入力端として使用される、付記2乃至4のいずれか1項に記載の再構成可能回路。
[付記6]
前記第1のスイッチ素子の前記第1の端部と前記第1の線との間にそれぞれ挿入された複数の第2のスイッチ素子をさらに備え、
前記第1のスイッチ素子の第2の端部が前記再構成可能回路の入力端として使用される、付記2乃至4のいずれか1項に記載の再構成可能回路。
[付記7]
前記第2のスイッチ素子は、共通書き込みイネーブル信号に応じてオンまたはオフにされる、付記5または6に記載の再構成可能回路。
[付記8]
前記メモリは、
バッファと、
電源線に接続された第1の端部とノードに接続された第2の端部とを含み、前記ノードは前記バッファの入力端子に接続されている第1の不揮発性抵抗スイッチと、
接地線に接続された第1の端部と前記ノードに接続された第2の端部とを含む第2の不揮発性抵抗スイッチと、
を備える、付記2乃至7のいずれか1項に記載の再構成可能回路。
[付記9]
前記第1のスイッチ素子の第2の端部が前記再構成可能回路の入力端として使用される、付記2乃至4のいずれか1項に記載の再構成可能回路。
[付記10]
前記メモリは、
インバータと、
接地線に接続された第1の端部を有する不揮発性抵抗スイッチと、
電源線に接続されたソースと書き込みイネーブル信号が印加されるゲートとを有する第1のトランジスタと、
前記電源線に接続されたソースと前記インバータの出力端子に接続されたゲートとノードに接続されたドレインとを有する第2のトランジスタと、
を有し、
前記第1のトランジスタのドレインと前記第1のインバータの入力端子とが前記ノードに接続されている、付記9に記載の再構成可能回路。
[付記11]
前記不揮発性抵抗セルは不揮発性抵抗スイッチを有する、付記1乃至10のいずれか1項に記載の再構成可能回路。
[付記12]
前記第1の線及び前記第2の線の各々は書き込みドライバに接続されている、付記11に記載の再構成可能回路。
[付記13]
前記不揮発性抵抗セルは、第1の不揮発性抵抗スイッチと、第1の端部が前記第1の不揮発性抵抗スイッチの第1の端部に接続された第2の不揮発性抵抗スイッチと、を有し、
前記第1の不揮発性抵抗スイッチの第2の端部は前記第1の線の前記1つに接続され、
前記第2の不揮発性抵抗スイッチの第2の端部は前記第2の線の前記1つに接続されている、付記1乃至10のいずれか1項に記載の再構成可能回路。
[付記14]
前記第1の線にそれぞれ接続されて第1のアドレスによって制御される複数の第1の選択トランジスタと、
前記第2の線にそれぞれ接続されて第2のアドレスによって制御される複数の第2の選択トランジスタと、
それぞれ前記第1の線に対して設けられた複数の第3の線と、
各交差点に対して設けられた制御トランジスタであって、前記制御トランジスタのドレインは前記第1の不揮発性抵抗スイッチの前記第1の端部と前記第2の不揮発性抵抗スイッチの前記第1の端部との接続部に接続され、前記制御トランジスタのソースは前記各交差点に対応する前記第3の線の1つに接続され、前記各交差点に対応する前記第2のアドレスのアドレス信号が前記制御トランジスタのゲート端子に印加される前記制御トランジスタと、
第4の線と、
それぞれ前記第3の線を前記第4の線に接続する複数の第3の選択トランジスタと、
第1の線にそれぞれ第1の選択トランジスタを介して第1のプログラム電圧を印加する第1のプログラムドライバと、
第2の線にそれぞれ前記第2の選択トランジスタを介して第2のプログラム電圧を印加する第2のプログラムドライバと、
前記第4の線に第3のプログラム電圧を印加する第3のプログラムドライバと、
をさらに備える、付記13に記載の再構成可能回路。
[付記15]
前記スイッチ素子の各々はMOSトランジスタを有する、付記1乃至14のいずれか1項に記載の再構成可能回路。
[付記16]
前記スイッチ素子の各々はトランスミッションゲートを有する、付記1乃至14のいずれか1項に記載の再構成可能回路。
[付記17]
前記第1の線の本数は4以上である、付記1乃至16のいずれか1項に記載の再構成可能回路。
[付記18]
前記第2の線の本数は2以上である、付記1乃至17のいずれか1項に記載の再構成可能回路。
[付記19]
複数の第1の線と、
1以上の第2の線と、
前記第1の線と前記第2の線との間の各交差点において前記第1の線の1つを前記第2の線の1つに接続する不揮発性抵抗セルと、
前記複数の第1の線と複数の入力端とをそれぞれ接続する複数の第1のスイッチ手段と、
を有し、
前記複数の第1のスイッチ手段は独立して制御される、再構成可能回路。
[付記20]
前記複数の第1の線と前記複数の入力端とをそれぞれ接続する複数の第2のスイッチ手段をさらに有し、
前記複数の第2のスイッチ手段は共通に制御される、付記19に記載の再構成可能回路。
IO1,IO2 入力端
H0,LH1 水平線
V0,LV1 垂直線
OUT1,OUT2 出力端
S00,S01,S10,S11 不揮発性抵抗スイッチ(NVRS)
SW1,SW2 スイッチ素子

Claims (7)

  1. 再構成可能回路であって、
    複数の第1の線と、
    1以上の第2の線と、
    前記第1の線と前記第2の線との間の交差点の各々において前記第1の線の1つを前記第2の線の1つに接続する不揮発性抵抗セルと、
    前記第1の線にそれぞれ接続する第1の端部を含む複数の第1のスイッチ素子と、
    複数の第2のスイッチ素子と、
    を有し、
    前記第2のスイッチ素子の第1の端部は、それぞれ、前記第1のスイッチ素子の第2の端部に接続し、
    前記第2のスイッチ素子の第2の端部は、前記再構成可能回路の入力端として使用され、
    前記第1のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされ
    前記制御信号はメモリによって生成される、再構成可能回路。
  2. 再構成可能回路であって、
    複数の第1の線と、
    1以上の第2の線と、
    前記第1の線と前記第2の線との間の交差点の各々において前記第1の線の1つを前記第2の線の1つに接続する不揮発性抵抗セルと、
    前記第1の線にそれぞれ接続する第1の端部を含む複数の第1のスイッチ素子と、
    前記第1のスイッチ素子の前記第1の端部と前記第1の線との間にそれぞれ挿入された複数の第2のスイッチ素子と、
    を有し、
    前記第1のスイッチ素子の第2の端部が前記再構成可能回路の入力端として使用され
    前記第1のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされ、
    前記制御信号はメモリによって生成され、再構成可能回路。
  3. 前記メモリは、
    バッファと、
    電源線に接続された第1の端部とノードに接続された第2の端部とを含み、前記ノードは前記バッファの入力端子に接続されている第1の不揮発性抵抗スイッチと、
    接地線に接続された第1の端部と前記ノードに接続された第2の端部とを含む第2の不揮発性抵抗スイッチと、
    を備える、請求項1または2に記載の再構成可能回路。
  4. 再構成可能回路であって、
    複数の第1の線と、
    1以上の第2の線と、
    前記第1の線と前記第2の線との間の交差点の各々において前記第1の線の1つを前記第2の線の1つに接続する不揮発性抵抗セルと、
    前記第1の線にそれぞれ接続する第1の端部を含む複数の第1のスイッチ素子と、
    を有し、
    前記第1のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされ、
    前記第1のスイッチ素子の第2の端部が前記再構成可能回路の入力端として使用され、
    前記制御信号はメモリによって生成され、
    前記メモリは、
    インバータと、
    接地線に接続された第1の端部を有する不揮発性抵抗スイッチと、
    電源線に接続されたソースと書き込みイネーブル信号が印加されるゲートとを有する第1のトランジスタと、
    前記電源線に接続されたソースと前記インバータの出力端子に接続されたゲートとノードに接続されたドレインとを有する第2のトランジスタと、
    を有し、
    前記第1のトランジスタのドレインと前記インバータの入力端子とが前記ノードに接続されている、再構成可能回路。
  5. 前記不揮発性抵抗セルは、第1の不揮発性抵抗スイッチと、第1の端部が前記第1の不揮発性抵抗スイッチの第1の端部に接続された第2の不揮発性抵抗スイッチと、を有し、
    前記第1の不揮発性抵抗スイッチの第2の端部は前記第1の線の前記1つに接続され、
    前記第2の不揮発性抵抗スイッチの第2の端部は前記第2の線の前記1つに接続されている、請求項1乃至4のいずれか1項に記載の再構成可能回路。
  6. 前記第1の線にそれぞれ接続されて第1のアドレスによって制御される複数の第1の選択トランジスタと、
    前記第2の線にそれぞれ接続されて第2のアドレスによって制御される複数の第2の選択トランジスタと、
    それぞれ前記第1の線に対して設けられた複数の第3の線と、
    各交差点に対して設けられた制御トランジスタであって、前記制御トランジスタのドレインは前記第1の不揮発性抵抗スイッチの前記第1の端部と前記第2の不揮発性抵抗スイッチの前記第1の端部との接続部に接続され、前記制御トランジスタのソースは前記各交差点に対応する前記第3の線の1つに接続され、前記各交差点に対応する前記第2のアドレスのアドレス信号が前記制御トランジスタのゲート端子に印加される前記制御トランジスタと、
    第4の線と、
    それぞれ前記第3の線を前記第4の線に接続する複数の第3の選択トランジスタと、
    前記第1の線にそれぞれ前記第1の選択トランジスタを介して第1のプログラム電圧を印加する第1のプログラムドライバと、
    前記第2の線にそれぞれ前記第2の選択トランジスタを介して第2のプログラム電圧を印加する第2のプログラムドライバと、
    前記第4の線に第3のプログラム電圧を印加する第3のプログラムドライバと、
    をさらに備える、請求項に記載の再構成可能回路。
  7. 複数の第1の線と、
    1以上の第2の線と、
    前記第1の線と前記第2の線との間の各交差点において前記第1の線の1つを前記第2の線の1つに接続する不揮発性抵抗セルと、
    前記複数の第1の線と複数の入力端とをそれぞれ接続する複数の第1のスイッチ手段と、
    前記複数の第1の線と前記複数の入力端とをそれぞれ接続する複数の第2のスイッチ手段と、
    を有し、
    前記複数の第1のスイッチ手段は独立して制御され
    前記複数の第2のスイッチ手段は共通に制御される、再構成可能回路。
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