JP6795103B2 - 不揮発性抵抗スイッチを用いる再構成可能回路 - Google Patents

Description

本発明は、不揮発性抵抗スイッチを有する再構成可能回路に関する。

典型的な半導体集積回路（ＩＣ；Integrated Circuit）は、半導体基板上に構築されたトランジスタと、トランジスタを接続するために使用される上層配線とによって構成されている。トランジスタ及び配線のパターンは、ＩＣの設計段階において決定される。トランジスタと配線との間の相互接続は、ＩＣの製造後には変更することができない。ＩＣの融通性を改善するために、フィールドプログラマブルゲートアレイ（ＦＰＧＡ；Field Programmable Gate Array）が提案され、開発されている。ＦＰＧＡでは、エンドユーザの要求にしたがって製造後にメモリを設定することによって異なる論理演算及び相互接続を実現できるように、演算及び相互接続情報を含む構成データがメモリ内に格納される。ＦＰＧＡ内の相互接続は、メモリ内に格納された相互接続情報にしたがって、ＦＰＧＡ内に配置されたルーティング・マルチプレクサ（ＭＵＸ）内またはルーティング・ファブリック(routing fabric)内のスイッチのオン及びオフの状態を制御することによって変更することができる。

ＦＰＧＡの比較的大きなエネルギー消費が、商用ＦＰＧＡのＩｏＴ（インターネット・オブ・シングス；Internet of Things）デバイスへの統合を制限する。大部分の商用ＦＰＧＡにおいて、スタティックランダムアクセスメモリ（ＳＲＡＭ；Static Random Access Memory）が構成データの格納のために使用される。典型的には、ＳＲＡＭの各メモリセルは６個のトランジスタで構成され、現代のＦＰＧＡチップの各々は、ＳＲＡＭの１０Ｍ（一千万）個よりも多数のメモリセルを有する。このことは、ＦＰＧＡにおける極めて大きな面積オーバーヘッド、コスト及びエネルギー消費をもたらす。本明細書において、構成データを格納するメモリとしてＳＲＡＭを使用するＦＰＧＡのことをＳＲＡＭベースのＦＰＧＡあるいはＳＲＡＭ ＦＰＧＡと呼ぶ。

近年、ＳＲＡＭベースのＦＰＧＡの課題を克服し、小さな面積オーバーヘッドを達成するために、トランジスタ層の上の配線間に集積されたＮａｎｏｂｒｉｄｇｅ（登録商標）（ＮＢ）のような不揮発性抵抗スイッチ（ＮＶＲＳ；Non-Volatile Resistive Switch）を備えるＦＰＧＡが提案されている（非特許文献１，２）。ＮＢを備えるＦＰＧＡは、ＮＢＦＰＧＡ（Ｎａｎｏｂｒｉｄｇｅ（登録商標）フィールドプログラマブルゲートアレイ）と呼ばれる。ＮＢの不揮発性は、ゼロ待機電力消費にも貢献する。ＬＳＩ（大規模集積回路；Large-Scale Integration）のメモリ部分に適用することが可能なＮＶＲＳの一例が特許文献１に開示されている。ルックアップテーブル（ＬＵＴ；Look-Up Table）を構成することにおけるＮＶＲＳの応用が特許文献２に開示されている。ＮＶＲＳの構造とＮＶＲＳにデータを書き込む方法の例が特許文献３に開示されている。ルーティングファブリックとしてのＮＢＦＰＧＡの応用が非特許文献３に開示されている。

国際公開第２０１５／１９８５７３号 特開２０１６−１２９３１８号公報 特開２０１３−７７６８１号公報

Munehiro Tada, et al., Improved OFF-State Reliability of Nonvolatile Resistive Switch with Low Programming Voltage, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 59, No. 9, pp. 2357-2362, SEPTEMBER 2012. Makoto Miyamura, et al., Low-power programmable-logic cell arrays using nonvolatile complementary atom switch, ISQED 2014, pp. 330-334. Xu Bai et al., Architecture of Reconfigurable-Logic Cell Array with Atom Switch: Cluster Size & Routing Fabrics, FPGA 2015, pp. 269.

ＮＢＦＰＧＡでは、ＮＢクロスバースイッチ回路からもたらされる比較的大きな漏れ電流が、バッテリー駆動の機器へのＮＢＦＰＧＡの広い応用を制限している。

本発明の例示的な目的は、クロスバースイッチ回路の漏れ電流が減少した再構成可能回路を提供することにある。

本発明の例示的な態様によれば、再構成可能回路は、複数の第１の線と、１以上の第２の線と、第１の線と第２の線との間の交差点の各々において第１の線の１つを第２の線の１つに接続する不揮発性抵抗セルと、第１の線にそれぞれ接続する第１の端部を含む複数の第１のスイッチ素子と、を有し、第１のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされる。

図１は、ＮＢＦＰＧＡの例示的な構成を示す概略図である。 図２は、ＮＢクロスバースイッチ回路における漏れ電流を示す図である。 図３は、第１の例示実施形態に基づく再構成可能回路を示す回路図である。 図４は、図３に示される回路における漏れ電流の減少を示す図である。 図５Ａ及び図５Ｂは、再構成可能回路において用いることができる２種類の遮断スイッチを示す回路図である。 図６は、再構成可能回路において用いることができる、２つのＮＶＲＳを用いるメモリを示す回路図である。 図７は、書き込み回路を備える再構成可能回路を示す回路図である。 図８は、再構成可能回路の書き込み方法を説明する図である。 １−トランジスタ−２−ＮＶＲＳ（１Ｔ２Ｒ）構造を有する不揮発性抵抗セル（ＮＶＲＣ；Non-Volatile Resistive Cell）の一例を示す回路図である。 図１０は、１Ｔ２ＲのＮＶＲＣを用いプログラム回路を備える、第２の例示実施形態に基づく再構成可能回路を示す回路図である。 図１１は、図１０に示される再構成可能回路の書き込み方法を説明する図である。 図１２Ａは、１個のＮＶＲＳを用いるメモリを示す回路図であり、図１２Ｂは、図１２Ａに示されるメモリの回路記号を示す図である。 図１３は、書き込み回路を備えるメモリを示す回路図である。 図１４は、書き込み回路を備える再構成可能回路を示す回路図である。 図１５Ａ及び図１５Ｂは、共通書き込みイネーブル信号Ｗ_ENに関するタイミングチャートである。 図１６は、別の実施形態に基づく再構成可能回路を示す回路図である。

次に、添付の図面を参照して本発明の例示実施形態を説明する。

［第１の例示実施形態］
図１は、本発明に基づく再構成可能回路を適用することができるＮＢＦＰＧＡの例示的な構成を示している。多数のセル１０１が、ＮＢＦＰＧＡのセルアレイを構成している。各セル１０１は、ルーティングＭＵＸ（マルチプレクサ）１０２と論理ブロック１０３を含む。この例では、論理ブロック１０３は、２個のＬＵＴ（ルックアップテーブル）１０４と２個のＤ型フリップフロップ１０５と２個のセレクタ１０６とを含んでいる。ルーティングＭＵＸ１０２は、格子状に配置されて論理ブロックと隣接セル１０１とに接続された、複数の垂直線と複数の水平線とを有する。垂直線及び水平線は、それぞれ、カラム（列）線及びロウ（行）線であってもよい。垂直線及び水平線はルーティング配線１０７を構成する。各々がＮＶＲＳ（不揮発性抵抗スイッチ）またはＮＢからなるデータルーティングスイッチが、垂直線と水平線との間のそれぞれの交差点または交点に配置されている。したがって、ルーティングＭＵＸ１０２は、クロスバー構造、すなわち複数のクロスバースイッチを含むクロスバースイッチ回路を有する。図１において、拡大図１１０は、垂直線Ｌ_V0，Ｌ_V1と水平線Ｌ_H0，Ｌ_H1との間のそれぞれの交差点に配置されてクロスバースイッチとして機能する４個のＮＶＲＳ Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１を示している。ＮＶＲＳ Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１の各々は、１個のＮＶＲＳを含む不揮発性抵抗セルである。垂直線Ｌ_V0，Ｌ_V1の端部は入力端ＩＮ０，ＩＮ１として使用され、水平線Ｌ_H0，Ｌ_H1の端部は出力端ＯＵＴ０，ＯＵＴ１として使用される。垂直線Ｌ_V0と水平線Ｌ_H0との間の交差点にあるＮＶＲＳ Ｓ００がそのオン(ON)状態すなわちセット状態にあれば、垂直線Ｌ_V0は水平線Ｌ_H0に対して電気的に接続される。かくして入力端ＩＮ０が出力端ＯＵＴ０に電気的に接続される。これに対し、ＮＶＲＳ Ｓ００がそのオフ(OFF)状態すなわちリセット状態にあれば、垂直線Ｌ_V0は水平線Ｌ_H0に対して電気的に接続されない。信号は入力端ＩＮ０から出力端ＯＵＴ０に伝わることができない。

図２は、図１中の拡大図１１０に示された回路と同じであるクロスバースイッチ回路を示しており、ＮＢクロスバースイッチにおける漏れ電流を説明している。ＮＶＲＳ Ｓ００がオン状態すなわちセット状態にあれば、垂直線Ｌ_V0は水平線Ｌ_H0に電気的に接続される。そして、信号は入力端ＩＮ０から出力端ＯＵＴ０に伝わることができる。論理値“１”が入力端ＩＮ０に印加され論理値“０”が入力端ＩＮ１に印加されたとき、オフ状態すなわちリセット状態にあるＮＶＲＳ Ｓ０１のために、入力端ＩＮ０と入力端ＩＮ１との間に漏れ電流が流れる。図２において漏れ電流の経路は破線で示されている。このような漏れ電流は、回路の消費電力の増大をもたらし、ＮＢクロスバースイッチ回路が組み込まれたバッテリー駆動の機器の動作可能時間を短縮させるであろう。回路全体の漏れ電流は、交差点の数が増えるにつれて、すなわち、垂直線と水平線の本数が増えるにつれて増大する。したがって、ＮＢクロスバースイッチ回路の漏れ電流を減少させる方策が必要とされる。

図３は、本発明の第１の例示実施形態に基づく再構成可能回路を示している。図３に示される回路は、２×２ＮＢクロスバースイッチ回路の一例であり、図２に示される回路にスイッチ素子ＳＷ０，ＳＷ１が付加された構造を有する。もちろん、垂直線の本数は２を超えてもよく、水平線の本数も２を超えてもよい。スイッチ素子ＳＷ０，ＳＷ１は、それぞれ垂直線Ｌ_V0，Ｌ_V1の端部に配置されており、漏れ電流に対する遮断（カットオフ）スイッチとして用いられる。スイッチ素子ＳＷ０，ＳＷ１の第１の端子はそれぞれ垂直線Ｌ_V0，Ｌ_V1に接続され、スイッチ素子の第２の端子はそれぞれ入力端ＩＮ０，ＩＮ１として使用される。スイッチ素子ＳＷ０，ＳＷ１の各々は、そのスイッチ素子に印加される制御信号に基づいて、独立してオンまたはオフにされるように構成されている。

図４は、図３に示される再構成可能回路においてどのように漏れ電流を低減するかを示している。入力端ＩＮ０から出力端ＯＵＴ０にデータを伝達する必要があるとき、スイッチ素子ＳＷ０がオンとされてＮＶＲＳ Ｓ００がオン状態とされるが、入力端ＩＮ１における信号がいかなる出力端にも伝達されることを防ぐために、もう１つのスイッチ素子ＳＷ０はオフにされる。入力端ＩＮ０から出力端ＯＵＴ０にデータを送信するためのデータ伝達経路はアクティブとなっており、入力端ＩＮ０から入力端ＩＮ１への漏れ電流の経路は、リーク電流低減用のスイッチ素子ＳＷ１によって遮断されている。

スイッチ素子ＳＷ０，ＳＷ１の各々は、従来型のＭＯＳ（金属−酸化物−半導体；Metal-Oxide-Semiconductor）トランジスタによって実現されてもよいし、あるいは、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ；Resistance Random Access Memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ；Phase change Random Access Memory）及びＮａｎｏｂｒｉｄｇｅ（登録商標）（ＮＢ）などの不揮発性抵抗メモリ／スイッチによって実現されてもよい。

図５Ａ及び図５Ｂは、スイッチ素子ＳＷ０，ＳＷ１として使用することができ、メモリと１以上のＭＯＳトランジスタとによって実現される各種の遮断スイッチを示している。図５Ａに示される遮断スイッチは、メモリＭとｎＭＯＳトランジスタＴｒ３１とを使用する。メモリＭは、メモリＭに格納された値に応じて「ハイ(HIGH)」または「ロー(LOW)」の論理レベルを有する制御信号ＣＳを出力する。制御信号は、トランジスタＴｒ３１のゲートに印加される。ここで制御信号は、垂直線Ｌ_V0，Ｌ_V1の各々に対する入力イネーブル信号として使用される。トランジスタＴｒ３１のドレイン及びソースは、それぞれ、スイッチの出力端ＯＵＴ及び入力端ＩＮとして機能する。メモリＭに格納されているデータが“１”であれば、制御信号ＣＳはハイとなってトランジスタＴｒ３１はオン状態にされる。一方、メモリＭに格納されているデータが“０”であれば、制御信号ＣＳはローとなってトランジスタＴｒ３１はオフ状態にされる。図５Ａに示される回路の利点は、１個のｎＭＯＳトランジスタを用いたことによる小面積であることである。この回路の不利な点は、正しい信号伝達のために２種類の電源電圧が要求されることである。この不利な点が生ずる理由は、入力信号がハイであってその電圧レベルがＶ１であるとすると、スイッチの出力端ＯＵＴでの電圧レベルを入力端ＩＮでの電圧レベルと同じにするために、制御信号ＣＳとしてＶ１＋Ｖ_thを用いる必要があるからである。ここでＶ_thはトランジスタＴｒ３１のスレッショルド電圧である。

図５Ｂに示す遮断スイッチは、メモリＭとトランスミッションゲートとを使用する。ｎＭＯＳトランジスタＴｒ３２とｐＭＯＳトランジスタＴｒ３３からなるトランスミッションゲートは、電圧レベルの低下なしに信号を伝達することができ、そのため１種類だけの電源電圧が必要である。この場合、メモリＭは、トランジスタＴｒ３２，Ｔｒ３３のゲートにそれぞれ印加される制御信号の相補的な信号ＣＳ，ＣＳ＊を出力する。メモリＭに格納されているデータが“１”であれば、制御信号ＣＳがハイとなり、その反転信号ＣＳ＊はローとなって、両方のトランジスタＴｒ３２，Ｔｒ３３がオンとされる。一方、メモリＭに格納されているデータが“０”であれば、制御信号はローとなってその反転信号ＣＳ＊はハイとなり、両方のトランジスタＴｒ３２，Ｔｒ３３がオフにされる。図５Ａ及び図５Ｂに示すメモリＭは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であっても不揮発性メモリであってもよい。

図６は、図５Ａ及び図５Ｂの各々に示される回路におけるメモリＭとして使用することができる不揮発性メモリを示している。不揮発性メモリは、２個のＮＶＲＳ Ｓ０，Ｓ１と２個のインバータＩＮＶ０，ＩＮＶ１を有する。ＮＶＲＳ Ｓ０，Ｓ１は、電源線ＶＤＤと接地線ＧＮＤの間で直列に接続している。バッファとして機能するインバータＩＮＶ０の入力端子はＮＶＲＳ Ｓ０とＮＶＲＳ Ｓ１の間の中点に接続し、インバータＩＮＶ０の出力端子はインバータＩＮＶ１の入力端子に接続する。制御信号ＣＳはインバータＩＮＶ１の出力端子に現れ、一方、反転信号ＣＳ＊はインバータＩＮＶ０の出力端子に現れる。ＮＶＲＳ Ｓ０がオン状態にされもう１つのＮＢＶＲ Ｓ１がオフ状態とされたとき、論理値“０”がメモリＭに格納される。制御信号ＣＳはローとなる。これに対し、ＮＶＲＳ Ｓ０がオフ状態にされＮＶＲＳ Ｓ１がオン状態にされたとき、論理値“１”がメモリＭに格納され、その結果、メモリＭは、ハイである制御信号ＣＳを出力する。スイッチ素子ＳＷ０，ＳＷ１を動作させるために反転信号ＣＳ＊のみが必要なときは、第２のインバータＩＮＶ１を割愛することができる。

図７は、書き込み回路を備える再構成可能回路を示している。図７に示される回路は、図３に示される回路に対し、それぞれ垂直線Ｌ_V0，Ｌ_V1に接続された２つの書き込みドライバＰＹ₀，ＰＹ₁と、それぞれ水平線Ｌ_H0，Ｌ_H1に接続された２つの書き込みドライバＰＸ₀，ＰＸ₁と、２つのトランジスタＴｒ２２，Ｔｒ２３を追加した構成を有する。ここで、一例として、図５Ａに示される第１の種類の遮断スイッチをスイッチ素子ＳＷ０，ＳＷ１の各々に使用することとする。したがって、スイッチ素子ＳＷ０は、メモリＭ０とｎＭＯＳトランジスタＴｒ２０を含み、スイッチ素子ＳＷ１は、メモリＭ１とｎＭＯＳトランジスタＴｒ２１を含む。全部で４個の書き込みドライバＰＹ₀，ＰＹ₁，ＰＸ₀，ＰＸ₁は、４個のＮＶＲＳまたはＮＢ Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１にデータを書き込むために用いられる。トランジスタＴｒ２２，Ｔｒ２３は、それぞれ、スイッチ素子ＳＷ０，ＳＷ１と入力端ＩＮ０，ＩＮ１との間に配置されている。あるいはトランジスタＴｒ２２，Ｔｒ２３は、スイッチ素子ＳＷ０，ＳＷ１の第１の端子と垂直線Ｌ_V0，Ｌ_V1との間に挿入されていてもよい。共通書き込みイネーブル信号Ｗ_ENが、トランジスタＴｒ２２，Ｔｒ２３のゲートに共通に印加されている。書き込み妨害問題を避けるため、トランジスタＴｒ２２，Ｔｒ２３は共通書き込みイネーブル信号Ｗ_ENによって制御されて、対象とするクロスバースイッチ回路を他のクロスバースイッチ回路から分離する。ＮＢクロスバースイッチ回路のＮＶＲＳに書き込みを行うとき、書き込みイネーブル信号Ｗ_ENはローの論理レベルに設定されて、対象とするクロスバースイッチ回路と他のクロスバースイッチ回路との間の相互接続を遮断する。

図８は、図７に示される回路においてＮＶＲＳまたはクロスバースイッチにどのようにデータを書き込むかを示している。ＮＶＲＳのセット電圧及びリセット電圧がそれぞれＶ_SET及びＶ_RESETで表されるものとする。ＮＶＲＳ Ｓ００に“１”のデータを書き込むとき、ドライバＰＹ₀，ＰＸ₀が選択される。ドライバＰＹ₀の出力は接地線電位ＧＮＤに設定され、ドライバＰＸ₀の出力はセット電圧Ｖ_SETに設定される。他のドライバＰＸ₁，ＰＹ₁の出力は、他のＮＶＲＳまたはＮＢへの誤書き込みを避けるために、Ｖ_SET／２に設定される。分離のために書き込みイネーブル信号Ｗ_ENは“０”に設定される。同様に、ＮＶＲＳ Ｓ００に“０”のデータを書き込むとき、ドライバＰＹ₀の出力はリセット電圧Ｖ_RESETに設定され、ドライバＰＸ₀の出力はＧＮＤに設定される。他のドライバＰＸ₁，ＰＹ₁の出力はＶ_RESET／２に設定され、書き込みイネーブル信号Ｗ_ENは“０”に設定される。

図１に示されるＮＢＦＰＧＡにおいて、セル１０１は相互にルーティング配線１０７で接続されている。各セル１０１は、４方向すなわち左、右、上、下の各方向でルーティング配線１０７からデータを受け取ることができる。各ルーティング配線１０７は、１つの方向において、１つのセル１０１を他のＭ個のセル１０１に接続することができる。また、同一方向にＮ本のルーティング配線１０７があってもよい。その結果、各セル１０１は、Ｍ，Ｎの各々を１以上の整数として、４×Ｍ×Ｎ個の入力端を有することができる。そのため典型的なＮＢＦＰＧＡでは、クロスバースイッチ回路における水平線の本数は４以上である。しかしながら、ある場合には、水平線の本数は２以上であってもよい。

［第２の例示実施形態］
次に、第２の例示実施形態について説明する。この例示実施形態では、１−トランジスタ−２−ＮＶＲＳ抵抗性セル（１Ｔ２Ｒ−ＮＶＲＣ）を用いる高信頼性再構成可能回路が開示される。１Ｔ２Ｒ−ＮＶＲＣは、クロスバースイッチとして第１の例示実施形態で用いられている単一のＮＶＲＳと比べ、より良好なオフ状態信頼性を有する。１Ｔ２Ｒ−ＮＶＲＣの構造の例は、特許文献１，３に開示されている。

図９は、４個の端子Ｔ１〜Ｔ４を有する典型的な１Ｔ２Ｒ ＮＶＲＣの構成を示している。ＮＶＲＳは、一般に、構造的に規定された向きあるいは極性を有する。１Ｔ２Ｒ ＮＶＳＣにおいては、２個のＮＶＲＳ Ｓ３，Ｓ４が、相互に逆向きになって直列に接続されている。ＮＶＲＳ Ｓ３，Ｓ４の直列接続体が端子Ｔ１，Ｔ２の間に配置している。両方のＮＶＲＳ Ｓ３，Ｓ４は、端子Ｔ１，Ｔ２の間のデータのルーティングを有効にするためにオン状態とされ、また、端子Ｔ１，Ｔ２の間のデータのルーティングを無効にするためにオフ状態とされる。この直列接続された２つのＮＶＲＳは、各々のＮＶＲＳに対して電圧ストレスが半分に分割されるので、低いプログラミング電圧と高いオフ状態信頼性とに寄与することができる（非特許文献１，２）。書き込み制御トランジスタＴｒ４１の一端はＮＶＲＳ Ｓ３，Ｓ４の共通端子または共通電極に接続され、トランジスタＴｒ４１の他端は、書き込み動作のためのプログラム電圧ＰＶが印加される端子Ｔ４に接続されている。トランジスタＴｒ４１は、プログラム電圧をＮＶＲＳ Ｓ３，Ｓ４の共通端子に印加するために、端子Ｔ３を介して書き込み制御信号Ｃｔｒｌによって制御される。

図１０は、本例示実施形態に基づく再構成可能回路を示している。図１０に示される回路は、図７に示される回路におけるＮＶＲＳ Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１がそれぞれクロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａに置き換えられた構造を有する。クロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａの各々は、図９に示される１Ｔ２Ｒ ＮＶＲＣからなる。クロスバースイッチの端子Ｔ１，Ｔ２（図９参照）は、垂直線と水平線との交差点において垂直線を水平線に接続することができる。クロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａは、不揮発性抵抗セルである。図１０において、参照符号Ｔｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ７が、クロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａにおける書き込み制御トランジスタにそれぞれ付与されている。さらに、図７に示される回路における書き込みドライバＰＹ₀，ＰＹ₁，ＰＸ₀，ＰＸ₁が、図１０に示される回路では、共通カラム（列）書き込みドライバＰＹ、共通ロウ（行）書き込みドライバＰＸ、共通中間プログラムドライバＣ及びトランジスタＴｒ０〜Ｔｒ３，Ｔｒ８，Ｔｒ９に置き換えられている。書き込み制御トランジスタの代わりにダイオードなどを用いることもできる。書き込みドライバＰＹ，ＰＸ，Ｃは、４つのクロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａに書き込みを行うために用いられる。

より詳しくは、垂直線Ｌ_V0，Ｌ_V1は、それぞれｎＭＯＳトランジスタＴｒ０，Ｔｒ１を介して共通カラム書き込みドライバＰＹの出力に接続し、水平線Ｌ_H0，Ｌ_H1は、それぞれｎＭＯＳトランジスタＴｒ２，Ｔｒ３を介して共通ロウ書き込みドライバＰＸの出力に接続している。カラムプログラムドライバＰＹの出力をトランジスタＴｒ０，Ｔｒ１に接続する線は、カラムプログラム線Ｌ_PYであり、ロウプログラムドライバＰＸの出力をトランジスタＴｒ２，Ｔｒ３に接続する線は、ロウプログラム線Ｌ_PXである。同じカラムすなわち同じ垂直線上にあるクロスバースイッチの、書き込み制御トランジスタの一端が接続される端子Ｔ４は相互に接続しており、さらに、垂直線にそれぞれ設けられているｎＭＯＳトランジスタＴｒ８，Ｔｒ９のうちの１つを経て、共通中間プログラムドライバＣに接続する。中間プログラムドライバＣの出力をトランジスタＴｒ８，Ｔｒ９に接続する線は、中間プログラム線Ｌ_Cである。ロウアドレス信号Ｘ０，Ｘ１及びカラムアドレス信号Ｙ０，Ｙ１が、トランジスタＴｒ０〜Ｔｒ９を制御して、接続状態が設定されるべき１つのクロスバースイッチをクロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａの中から選択する。

図１０に示される回路においても、スイッチ素子ＳＷ０，ＳＷ１とトランジスタＴｒ２２，Ｔｒ２３は、垂直線Ｌ_V0，Ｌ_V1において配置される。スイッチ素子は、入力信号を遮断するための遮断スイッチとして機能し、垂直線の間を流れる漏れ電流を低減する。共通書き込みイネーブル信号Ｗ_ENによって制御されるトランジスタＴｒ２２，ＴＲ２３は、クロスバースイッチ回路を他のクロスバースイッチ回路から分離して書き込み妨害問題を回避する。クロスバースイッチＳ００ａ，Ｓ０１ａ，Ｓ１０ａ，Ｓ１１ａの１つに書き込むとき、書き込みイネーブル信号Ｗ_ENはローに設定されて、対象とするクロスバースイッチ回路と他のクロスバースイッチ回路との間の相互接続を遮断する。

図１１は、図１０に示される回路において、１Ｔ２Ｒ−ＮＶＲＣを用いるクロスバースイッチにどのように書き込むかを示している。クロスバースイッチがセットされるとすなわちオンにされると、データ“１”が、クロスバースイッチにおける直列接続されたＮＶＲＳの各々に書き込まれる。同様にクロスバースイッチがリセットされるとすなわちオフにされると、直列接続されているＮＶＲＳの各々にデータ“０”が書き込まれる。クロスバースイッチＳ００ａをセットする場合すなわちオンにする場合、クロスバースイッチＳ００ａを選択するために、ロウアドレスＸ０及びカラムアドレスＹ０の両方が“１”に設定されるとともにロウアドレスＸ１及びカラムアドレスＹ１の両方が“０”に設定される。書き込みドライバＰＸの出力はセット電圧Ｖ_SETに設定され、書き込みドライバＣの出力は接地線電位ＧＮＤに設定され、書き込みドライバＰＹの出力は高インピーダンス（ｈｉ−Ｚ）状態に設定される。引き続いて、書き込みドライバＰＸの出力がｈｉ−Ｚ状態に設定され、書き込みドライバＣの出力がＧＮＤに設定され、書き込みドライバＰＹの出力がＶ_SETに設定される。その結果、クロスバースイッチＳ００ａ内の両方のＮＶＲＳにＶ_SETが順々に印加される。分離のために書き込みイネーブル信号Ｗ _EN は“０”に維持される。

クロスバースイッチＳ００ａをリセットする場合すなわちオフにする場合、ロウアドレスＸ０とカラムアドレスＹ０を両方を“１”に維持し、ロウアドレスＸ１とカラムアドレスＹ１の両方を“０”に維持し、書き込みイネーブル信号を“０”に維持する。書き込みドライバＰＸの出力をＧＮＤに設定し、書き込みドライバＣの出力をリセット電圧Ｖ_RESETに設定し、書き込みドライバＰＹの出力をｈｉ−Ｚ状態に設定する。引き続いて、書き込みドライバＰＸの出力をｈｉ−Ｚ状態に設定し、書き込みドライバＣの出力をＶ_RESETに設定し、書き込みドライバＰＹの出力をＧＮＤに設定する。

［第３の例示実施形態］
次に、第３の例示実施形態について説明する。この例示実施形態では、再構成可能回路の高速動作のために、スイッチ素子の各々を制御する改善されたメモリが使用される。この例示実施形態で使用されるメモリは、図６に示されるメモリに代わって図５Ａまたは図５Ｂに示されるスイッチ素子を制御するために使用される。図１２Ａは、１個のＮＶＲＳを用いる改善されたメモリを示し、図１２Ｂは、この改善されたメモリの回路記号を表示している。

図１２Ａに示されるように、メモリは、１個の１Ｔ２Ｒ−ＮＶＲＣによって置き換えられてもよい１個のＮＶＲＳ Ｓ５と、２個のｐＭＯＳトランジスタＴｒ５０，Ｔｒ５１と、２個のインバータＩＮＶ２，ＩＮＶ３とを有している。トランジスタＴｒ５０，Ｔｒ５１のソースは電源線ＶＤＤに接続し、トランジスタＴｒ５０，Ｔｒ５１のドレインはノードｎ１に接続されている。ＮＶＲＳ Ｓ５は、ノードｎ１と接地電位線ＧＮＤに接続されている。インバータＩＮＶ２の入力端子は、ノードｎ１に接続されている。インバータＩＮＶ２の出力端子は、制御信号ＣＳを出力し、トランジスタＴｒ５１のゲートとインバータＩＮＶ３の入力に接続されている。インバータＩＮＶ３の出力端子は、制御信号ＣＳの反転信号ＣＳ＊を出力する。スイッチ素子ＳＷ０，ＳＷ１の動作に反転信号ＣＳ＊が必要ないときは、インバータＩＮＶ３を割愛することができる。再構成可能回路の書き込みイネーブル信号Ｗ_ENがトランジスタＴｒ５０のゲートに印加される。トランジスタＴｒ５０は、読み出し動作のためにノードｎ１の電圧をＶＤＤまで上昇させるためのプリチャージトランジスタとして機能する。トランジスタＴｒ５１は、インバータＩＮＶ２と協働してメモリの格納値を維持するフィードバック構造を形成する保持トランジスタである。このメモリでは、書き込みイネーブル信号Ｗ_ENがローでありＮＶＲＳ Ｓ５がオフ状態であると、インバータＩＮＶ２からの制御信号ＣＳがローとなる。したがって、書き込み動作におけるクロスバースイッチ回路の垂直線の間の分離を、１個のＮＶＲＳを用いるメモリによって実現することができる。

図１２Ａに示すされるメモリは、書き込み回路を備えていてもよい。図１３は、書き込み回路を有するそのようなメモリを示している。図１３に示されるメモリにおいて、書き込み動作のために２つの書き込みドライバＰＸ_a，ＰＹ_aが追加されている。書き込みドライバＰＸ_aは、ＮＶＲＳ Ｓ５の一端が接続するノードｎ１に接続している。書き込みドライバＰＹ_aは、ＮＶＲＳ Ｓ５の他端に接続している。書き込み動作において、ＮＶＲＳ Ｓ５をセットするために、書き込みイネーブル信号Ｗ_ENはハイに設定され、書き込みドライバＰＹ_aの出力はＶ_SETに設定され、書き込みドライバＰＸ_aの出力はＧＮＤに設定される。ＮＶＲＳ Ｓ５をリセットするために、書き込みイネーブル信号Ｗ_ENはハイに設定され、書き込みドライバＰＹ_aの出力はＧＮＤに設定され、書き込みドライバＰＸ_aの出力はＶ_RESETに設定される。読み出し動作では、書き込みドライバＰＸ_aはｈｉ−Ｚ状態に設定され、書き込みドライバＰＹ_aはＧＮＤに設定される。

図１４は、図１２及び図１３に示されたメモリを用いる、第３の例示実施形態に基づく再構成可能回路を示している。図７に示される回路と同様に、図１４に示される再構成可能回路は、それぞれが１個のｎＭＯＳトランジスタＴｒ２０またはＴｒ２１からなるスイッチ素子ＳＷ０，ＳＷ１を有する。しかしながら図１４に示される回路は、図１２及び図１３に示される構造を有するメモリ回路Ｍ３，Ｍ４の出力がトランジスタＴｒ２０，Ｔｒ２１のゲートに接続されている点で、図７に示される回路とは異なっている。書き込みイネーブル信号Ｗ_ENがメモリＭ３，Ｍ４に印加されるので、トランジスタＴｒ２０，Ｔｒ２１と入力端ＩＮ０，ＩＮ１との間に接続されるトランジスタＴｒ２２，Ｔｒ２３が省略されている。各々が１個のＮＶＲＳを有するメモリＭ３，Ｍ４は、入力遮断信号の格納と分離制御の実行の両方を実行することができる。図７に示される回路と比較して、入力端ＩＮ０，ＩＮ１から出力端ＯＵＴ０，ＯＵＴ１までのデータ転送経路に配置されるｎＭＯＳトランジスタの数は減らされており、図１４に示される回路は高速で動作することができる。

図１５Ａ及び図１５Ｂは、本例示実施形態の再構成可能回路すなわちＮＢＦＰＧＡの書き込みモードとアプリケーションモードでの書き込みイネーブル信号Ｗ_ENのタイミングチャートである。書き込み動作において、クロスバースイッチ回路内及び論理ブロック内のＮＶＲＳにまず書き込みを行い、次に、入力信号を遮断するためのメモリの内部のＮＶＲＳに書き込みを行う必要がある。ＮＢＦＰＧＡ内のＮＶＲＳは、初期状態ではオフ状態にあり、図１５Ａに示されるように書き込みイネーブル信号Ｗ_ENがまずローに設定されると、全てのクロスバースイッチが相互に分離される。クロスバースイッチ内のＮＶＲＳの書き込み動作は、書き込み妨害問題なしに正しく実行されることができる。そののち、入力信号を遮断するためのメモリの内部のＮＶＲＳに書き込みを行うために、書き込みイネーブル信号Ｗ_ENをハイに変化させる。図１５Ｂに示されるように、アプリケーションモードでは、１個のＮＶＲＳを有するメモリをプリチャージするために書き込みイネーブル信号Ｗ_ENがまずローに設定される。その後、入力信号のオン／オフ制御のために、書き込みイネーブル信号Ｗ_ENがハイに設定される。

図１６は、別の例示実施形態であって本発明の最小限構成に対応する例示実施形態に基づく再構成可能回路を示している。図１６に示される再構成可能回路は、複数の第１の線Ｌ₁₀，Ｌ₁₁と、第２の線Ｌ₂₀と、第１の線Ｌ₁₀，Ｌ₁₁と第２の線Ｌ₂₀との交差点で第１の線Ｌ₁₀，Ｌ₁₁を第２の線Ｌ₂₀に接続する不揮発性抵抗セルＳ００ｂ，Ｓ０１ｂと、第１の線Ｌ₁₀，Ｌ₁₁にそれぞれ接続する第１の端部を有するスイッチ素子ＳＷ０ａ，ＳＷ１ａと、を有している。スイッチ素子ＳＷ０ａ，ＳＷ１ａは、スイッチ素子ＳＷ０ａ，ＳＷ１ａにそれぞれ印加される制御信号ＣＳ０，ＣＳ１に応じて、独立にオンにされオフにされる。図１６に示される回路は、第１の線Ｌ₁₀，Ｌ₁₁の間で漏れ電流が流れることを防止する。

上述の各例示実施形態の再構成可能回路は、例えば、携帯電話、ＩｏＴ（インターネットオブシングス）装置などにおいて使用することができる。低電力ＮＢＦＰＧＡは、上述した再構成可能回路によって実現することができる。

本発明は、上記の例示的な実施形態および実施例に限定されず、本発明の範囲および要旨から逸脱することなく、修正および変更され得ることは、明らかである。

上記で開示した例示的な実施形態の全体または一部は、以下の付記として説明され得るが、それに限定されない。

［付記１］
複数の第１の線と、
１以上の第２の線と、
前記第１の線と前記第２の線との間の交差点の各々において前記第１の線の１つを前記第２の線の１つに接続する不揮発性抵抗セルと、
前記第１の線にそれぞれ接続する第１の端部を含む複数の第１のスイッチ素子と、
を有し、
前記第１のスイッチ素子の各々は、印加されるイネーブル信号に応じて、独立してオンまたはオフにされる、再構成可能回路。

［付記２］
前記イネーブル信号はメモリによって生成される、付記１に記載の再構成可能回路。

［付記３］
前記メモリは、前記第１のスイッチ素子の各々ごとに設けられる、付記２に記載の再構成可能回路。

［付記４］
前記メモリにデータを書き込む書き込み回路をさらに備える、付記２または３に記載の再構成可能回路。

［付記５］
複数の第２のスイッチ素子をさらに備え、
前記第２のスイッチ素子の第１の端部は、それぞれ、前記第１のスイッチ素子の第２の端部に接続し、
前記第２のスイッチ素子の第２の端部は、前記再構成可能回路の入力端として使用される、付記２乃至４のいずれか１項に記載の再構成可能回路。

［付記６］
前記第１のスイッチ素子の前記第１の端部と前記第１の線との間にそれぞれ挿入された複数の第２のスイッチ素子をさらに備え、
前記第１のスイッチ素子の第２の端部が前記再構成可能回路の入力端として使用される、付記２乃至４のいずれか１項に記載の再構成可能回路。

［付記７］
前記第２のスイッチ素子は、共通書き込みイネーブル信号に応じてオンまたはオフにされる、付記５または６に記載の再構成可能回路。

［付記８］
前記メモリは、
バッファと、
電源線に接続された第１の端部とノードに接続された第２の端部とを含み、前記ノードは前記バッファの入力端子に接続されている第１の不揮発性抵抗スイッチと、
接地線に接続された第１の端部と前記ノードに接続された第２の端部とを含む第２の不揮発性抵抗スイッチと、
を備える、付記２乃至７のいずれか１項に記載の再構成可能回路。

［付記９］
前記第１のスイッチ素子の第２の端部が前記再構成可能回路の入力端として使用される、付記２乃至４のいずれか１項に記載の再構成可能回路。

［付記１０］
前記メモリは、
インバータと、
接地線に接続された第１の端部を有する不揮発性抵抗スイッチと、
電源線に接続されたソースと書き込みイネーブル信号が印加されるゲートとを有する第１のトランジスタと、
前記電源線に接続されたソースと前記インバータの出力端子に接続されたゲートとノードに接続されたドレインとを有する第２のトランジスタと、
を有し、
前記第１のトランジスタのドレインと前記第１のインバータの入力端子とが前記ノードに接続されている、付記９に記載の再構成可能回路。

［付記１１］
前記不揮発性抵抗セルは不揮発性抵抗スイッチを有する、付記１乃至１０のいずれか１項に記載の再構成可能回路。

［付記１２］
前記第１の線及び前記第２の線の各々は書き込みドライバに接続されている、付記１１に記載の再構成可能回路。

［付記１３］
前記不揮発性抵抗セルは、第１の不揮発性抵抗スイッチと、第１の端部が前記第１の不揮発性抵抗スイッチの第１の端部に接続された第２の不揮発性抵抗スイッチと、を有し、
前記第１の不揮発性抵抗スイッチの第２の端部は前記第１の線の前記１つに接続され、
前記第２の不揮発性抵抗スイッチの第２の端部は前記第２の線の前記１つに接続されている、付記１乃至１０のいずれか１項に記載の再構成可能回路。

［付記１４］
前記第１の線にそれぞれ接続されて第１のアドレスによって制御される複数の第１の選択トランジスタと、
前記第２の線にそれぞれ接続されて第２のアドレスによって制御される複数の第２の選択トランジスタと、
それぞれ前記第１の線に対して設けられた複数の第３の線と、
各交差点に対して設けられた制御トランジスタであって、前記制御トランジスタのドレインは前記第１の不揮発性抵抗スイッチの前記第１の端部と前記第２の不揮発性抵抗スイッチの前記第１の端部との接続部に接続され、前記制御トランジスタのソースは前記各交差点に対応する前記第３の線の１つに接続され、前記各交差点に対応する前記第２のアドレスのアドレス信号が前記制御トランジスタのゲート端子に印加される前記制御トランジスタと、
第４の線と、
それぞれ前記第３の線を前記第４の線に接続する複数の第３の選択トランジスタと、
第１の線にそれぞれ第１の選択トランジスタを介して第１のプログラム電圧を印加する第１のプログラムドライバと、
第２の線にそれぞれ前記第２の選択トランジスタを介して第２のプログラム電圧を印加する第２のプログラムドライバと、
前記第４の線に第３のプログラム電圧を印加する第３のプログラムドライバと、
をさらに備える、付記１３に記載の再構成可能回路。

［付記１５］
前記スイッチ素子の各々はＭＯＳトランジスタを有する、付記１乃至１４のいずれか１項に記載の再構成可能回路。

［付記１６］
前記スイッチ素子の各々はトランスミッションゲートを有する、付記１乃至１４のいずれか１項に記載の再構成可能回路。

［付記１７］
前記第１の線の本数は４以上である、付記１乃至１６のいずれか１項に記載の再構成可能回路。

［付記１８］
前記第２の線の本数は２以上である、付記１乃至１7のいずれか１項に記載の再構成可能回路。

［付記１９］
複数の第１の線と、
１以上の第２の線と、
前記第１の線と前記第２の線との間の各交差点において前記第１の線の１つを前記第２の線の１つに接続する不揮発性抵抗セルと、
前記複数の第１の線と複数の入力端とをそれぞれ接続する複数の第１のスイッチ手段と、
を有し、
前記複数の第１のスイッチ手段は独立して制御される、再構成可能回路。

［付記２０］
前記複数の第１の線と前記複数の入力端とをそれぞれ接続する複数の第２のスイッチ手段をさらに有し、
前記複数の第２のスイッチ手段は共通に制御される、付記１９に記載の再構成可能回路。

ＩＯ１，ＩＯ２ 入力端
Ｌ_H0，Ｌ_H1 水平線
Ｌ_V0，Ｌ_V1 垂直線
ＯＵＴ１，ＯＵＴ２ 出力端
Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１ 不揮発性抵抗スイッチ（ＮＶＲＳ）
ＳＷ１，ＳＷ２ スイッチ素子

Claims (7)

1. 再構成可能回路であって、
   複数の第１の線と、
   １以上の第２の線と、
   前記第１の線と前記第２の線との間の交差点の各々において前記第１の線の１つを前記第２の線の１つに接続する不揮発性抵抗セルと、
   前記第１の線にそれぞれ接続する第１の端部を含む複数の第１のスイッチ素子と、
   複数の第２のスイッチ素子と、
   を有し、
   前記第２のスイッチ素子の第１の端部は、それぞれ、前記第１のスイッチ素子の第２の端部に接続し、
   前記第２のスイッチ素子の第２の端部は、前記再構成可能回路の入力端として使用され、
   前記第１のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされ、
   前記制御信号はメモリによって生成される、再構成可能回路。
2. 再構成可能回路であって、
   複数の第１の線と、
   １以上の第２の線と、
   前記第１の線と前記第２の線との間の交差点の各々において前記第１の線の１つを前記第２の線の１つに接続する不揮発性抵抗セルと、
   前記第１の線にそれぞれ接続する第１の端部を含む複数の第１のスイッチ素子と、
   前記第１のスイッチ素子の前記第１の端部と前記第１の線との間にそれぞれ挿入された複数の第２のスイッチ素子と、
   を有し、
   前記第１のスイッチ素子の第２の端部が前記再構成可能回路の入力端として使用され、
   前記第１のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされ、
   前記制御信号はメモリによって生成される、再構成可能回路。
3. 前記メモリは、
   バッファと、
   電源線に接続された第１の端部とノードに接続された第２の端部とを含み、前記ノードは前記バッファの入力端子に接続されている第１の不揮発性抵抗スイッチと、
   接地線に接続された第１の端部と前記ノードに接続された第２の端部とを含む第２の不揮発性抵抗スイッチと、
   を備える、請求項１または２に記載の再構成可能回路。
4. 再構成可能回路であって、
   複数の第１の線と、
   １以上の第２の線と、
   前記第１の線と前記第２の線との間の交差点の各々において前記第１の線の１つを前記第２の線の１つに接続する不揮発性抵抗セルと、
   前記第１の線にそれぞれ接続する第１の端部を含む複数の第１のスイッチ素子と、
   を有し、
   前記第１のスイッチ素子の各々は、印加される制御信号に応じて、独立してオンまたはオフにされ、
   前記第１のスイッチ素子の第２の端部が前記再構成可能回路の入力端として使用され、
   前記制御信号はメモリによって生成され、
   前記メモリは、
   インバータと、
   接地線に接続された第１の端部を有する不揮発性抵抗スイッチと、
   電源線に接続されたソースと書き込みイネーブル信号が印加されるゲートとを有する第１のトランジスタと、
   前記電源線に接続されたソースと前記インバータの出力端子に接続されたゲートとノードに接続されたドレインとを有する第２のトランジスタと、
   を有し、
   前記第１のトランジスタのドレインと前記インバータの入力端子とが前記ノードに接続されている、再構成可能回路。
5. 前記不揮発性抵抗セルは、第１の不揮発性抵抗スイッチと、第１の端部が前記第１の不揮発性抵抗スイッチの第１の端部に接続された第２の不揮発性抵抗スイッチと、を有し、
   前記第１の不揮発性抵抗スイッチの第２の端部は前記第１の線の前記１つに接続され、
   前記第２の不揮発性抵抗スイッチの第２の端部は前記第２の線の前記１つに接続されている、請求項１乃至４のいずれか１項に記載の再構成可能回路。
6. 前記第１の線にそれぞれ接続されて第１のアドレスによって制御される複数の第１の選択トランジスタと、
   前記第２の線にそれぞれ接続されて第２のアドレスによって制御される複数の第２の選択トランジスタと、
   それぞれ前記第１の線に対して設けられた複数の第３の線と、
   各交差点に対して設けられた制御トランジスタであって、前記制御トランジスタのドレインは前記第１の不揮発性抵抗スイッチの前記第１の端部と前記第２の不揮発性抵抗スイッチの前記第１の端部との接続部に接続され、前記制御トランジスタのソースは前記各交差点に対応する前記第３の線の１つに接続され、前記各交差点に対応する前記第２のアドレスのアドレス信号が前記制御トランジスタのゲート端子に印加される前記制御トランジスタと、
   第４の線と、
   それぞれ前記第３の線を前記第４の線に接続する複数の第３の選択トランジスタと、
   前記第１の線にそれぞれ前記第１の選択トランジスタを介して第１のプログラム電圧を印加する第１のプログラムドライバと、
   前記第２の線にそれぞれ前記第２の選択トランジスタを介して第２のプログラム電圧を印加する第２のプログラムドライバと、
   前記第４の線に第３のプログラム電圧を印加する第３のプログラムドライバと、
   をさらに備える、請求項５に記載の再構成可能回路。
7. 複数の第１の線と、
   １以上の第２の線と、
   前記第１の線と前記第２の線との間の各交差点において前記第１の線の１つを前記第２の線の１つに接続する不揮発性抵抗セルと、
   前記複数の第１の線と複数の入力端とをそれぞれ接続する複数の第１のスイッチ手段と、
   前記複数の第１の線と前記複数の入力端とをそれぞれ接続する複数の第２のスイッチ手段と、
   を有し、
   前記複数の第１のスイッチ手段は独立して制御され、
   前記複数の第２のスイッチ手段は共通に制御される、再構成可能回路。

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