JP5937550B2 - プログラマブル論理回路及びその構成方法 - Google Patents
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第1〜第3の構成メモリを含む構成メモリ(10,M1,M2)に格納される複数の構成データに基づいて、プログラマブルに回路構成されたプログラマブル論理回路であり、第1の入力データ(In0)及び第2の入力データ(図1のIn1〜Inm;図6のIn1〜In4)を含む入力データに対して所定の論理演算を行うプログラマブル論理回路(図1,図6)であって、
複数の第1の構成データを格納する第1の構成メモリ(10)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第2の入力データ(図1のIn1〜Inm;図6のIn1〜In4)に基づいて、上記複数の第1の構成データのうちの1つの出力データを選択して出力する第1のマルチプレクサ回路(15)とを備えたベース部(1)であって、上記第2の入力データを変数とする論理関数をシャノン展開により展開されて生成された2つの部分論理関数のうちの一方の部分論理関数を示す論理回路を構成するベース部(1)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数を示す論理回路を構成する付加ルックアップテーブル部(2)と、
上記第1の入力データ(In0)に基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する出力選択部(3)とを備え、
上記付加ルックアップテーブル部(2)は、
第2の構成メモリ(M1,M2)に格納された第2の構成データに基づいて、上記第2の入力データ(図1のIn1〜Inm;図6のIn1〜In4)に対して正転又は反転し、もしくは所定の定数を出力する複数の第1のプログラマブルナンドゲート回路(22)と、
複数のマルチプレクサ(21)を備えて構成され、上記複数の第1のプログラマブルナンドゲート回路(22)からの複数の出力データに基づいて、上記複数の第1の構成データのうちの1つの出力データを選択して出力する第2のマルチプレクサ回路(25)と、
第3の構成メモリ(M1,M2)に格納された第3の構成データに基づいて、上記第2のマルチプレクサ回路(25)からの出力データに対して正転又は反転し、もしくは所定の定数を出力する第2のプログラマブルナンドゲート回路(23)とを備えたことを特徴とする。
第1〜第3の構成メモリ(10,M1,M2)に格納される複数の構成データに基づいて、プログラマブルに回路構成されたプログラマブル論理回路であり、第1の入力データ(In0)、第2の入力データ(図2のIn1〜In2;図4BのIn1)及び第3の入力データ(図2のIn3;図4BのIn2)を含む入力データに対して所定の論理演算を行うプログラマブル論理回路(図2,図4B)であって、
複数の第1の構成データを格納する第1の構成メモリ(10)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第3の入力データ(図2のIn3;図4BのIn2)に基づいて上記複数の第1の構成データのうちの複数の出力データを選択して出力する第1のマルチプレクサ回路(15の最上段)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第2の入力データ(図2のIn1〜In2;図4BのIn1)に基づいて上記第1のマルチプレクサ回路(15の最上段)から出力される複数のデータのうちの1つの出力データを選択して出力する第2のマルチプレクサ回路(15の2段目〜最下段)とを備えたベース部(1)であって、上記第2及び第3の入力データを変数とする論理関数をシャノン展開により展開されて生成された2つの部分論理関数のうちの一方の部分論理関数を示す論理回路を構成するベース部(1)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数を示す論理回路を構成する付加ルックアップテーブル部(2)と、
上記第1の入力データ(In0)に基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する第1の出力選択部(3)とを備え、
上記付加ルックアップテーブル部(2)は、
第2の構成メモリ(M1,M2)に格納された第2の構成データに基づいて、上記第2の入力データ(図2のIn1〜In2;図4BのIn1)に対して正転又は反転し、もしくは所定の定数を出力する少なくとも1つの第1のプログラマブルナンドゲート回路(22)と、
少なくとも1つのマルチプレクサ(21)を備えて構成され、上記各第1のプログラマブルナンドゲート回路(22)からの出力データに基づいて、上記第1のマルチプレクサ回路(15の最上段)から出力される複数の出力データのうちの1つの出力データを選択して出力する第3のマルチプレクサ回路(25)と、
第3の構成メモリ(M1,M2)に格納された第3の構成データに基づいて、上記各第3のマルチプレクサ回路(25)からの出力データに対して正転又は反転し、もしくは所定の定数を出力する第2のプログラマブルナンドゲート回路(23)とを備えたことを特徴とする。
第1〜第2の構成メモリ(10,M1,M2)に格納される複数の構成データに基づいて、プログラマブルに回路構成されたプログラマブル論理回路であり、第1の入力データ(In0)及び第2の入力データ(In1〜In2)を含む入力データに対して所定の論理演算を行うプログラマブル論理回路(図4A)であって、
複数の第1の構成データを格納する第1の構成メモリ(10)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第2の入力データ(In1〜In2)に基づいて、上記複数の第1の構成データのうちの1つの出力データを選択して出力するマルチプレクサ回路(15)とを備えたベース部(1)であって、上記第2の入力データを変数とする論理関数をシャノン展開により展開されて生成された2つの部分論理関数のうちの一方の部分論理関数を示す論理回路を構成するベース部(1)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数を示す論理回路を構成する付加ルックアップテーブル部(2)と、
上記第1の入力データ(In0)に基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する出力選択部(3)とを備え、
上記付加ルックアップテーブル部(2)は、
第2の構成メモリ(M1,M2)に格納された第2の構成データに基づいて、上記マルチプレクサ回路(15)からの出力データに対して正転又は反転し、もしくは所定の定数を出力するプログラマブルナンドゲート回路(23)を備えたことを特徴とする。
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数の一部を示す論理回路を構成する拡張付加ルックアップテーブル部(4)と、
第4の入力データ(図5のIn0)に基づいて、上記拡張ベース部(5)からの出力データと、上記拡張付加ルックアップテーブル部(4)からの出力データとのうちの1つの出力データを選択して出力する第2の出力選択部(3)とを備えたプログラマブル論理回路(図5)であって、
上記拡張付加ルックアップテーブル部(4)は、
第4の構成メモリ(M1,M2)に格納された第4の構成データに基づいて、上記第1の入力データ(図5のIn1)に対して正転又は反転、もしくは所定の定数を出力する第3のプログラマブルナンドゲート回路(42)と、
マルチプレクサ(41)を備えて構成され、上記第3のプログラマブルナンドゲート回路(42)からの出力データに基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する第3のマルチプレクサ回路(45)と、
第5の構成メモリ(M1,M2)に格納された第5の構成データに基づいて、上記第3のマルチプレクサ回路(45)からの出力データに対して正転又は反転、もしくは所定の定数を出力する第4のプログラマブルナンドゲート回路(43)とを備えたことを特徴とする。
本実施形態では、2種類のベンチマークセットの頻出論理に対し、シャノン展開後の部分関数間に見られる共通の特徴を明らかにする。また、得られた特徴に基づいた論理セルアーキテクチャ−スケーラビリティ論理モジュール(SLM(Scalability Logic Module))にてなるプログラマブル論理回路を提案する。SLMはLUTをベース部とした構成をとっているが、同入力数のLUTよりも小面積、少構成メモリ数であるという特有の効果を有する。加えて、面積を大きく増やすことなく7入力、8入力、もしくはそれ以上の入力数へ拡張できるという特有の効果を有する。
以下では、2種類のベンチマークセットにおける頻出論理の調査を行う。続いて、それらの論理をシャノン展開して得られた部分関数間の特徴について述べる。
ベンチマーク回路として20種のMCNCベンチマーク回路(例えば、非特許文献3参照)及び、13種のVPR(Versatile Place and Route)ベンチマーク回路(例えば、非特許文献4参照)を用いた調査を行った。MCNCベンチマークは、論理合成後のBlif形式で提供されている。一方、VPRベンチマークはHDL形式で提供されており、算術演算回路が多く含まれているのが特徴である。また、MCNCベンチマーク中の回路と比較して、VPRベンチマーク中の回路は大規模なものが多い。
上述したように、両ベンチマーク間での頻出論理は一見すると傾向が大きく異なっている。そこで、得られた論理に対しシャノン展開を行うことで、ある共通の特徴が得られることに着目する。シャノン展開とは論理関数の分解や解析を行うための最も基本的な論理式変形法の一つである。以下にシャノン展開の定義を示す。
f(x=0)=f(x=1) (3)
が成立する入力変数xが存在するとき、部分関数fは入力xについて部分関数間の変換が可能である。
(B)出力を正転し又は反転し、もしくは所定の定数を出力する操作。
f(A=1)=B・C・D・E (6)
+A・B+B・(C・D+D・E+C・E) (8)
g(A=1)=B+(C・D+D・E+C・E) (10)
以下では、部分関数間の特徴に基づいたアーキテクチャSLM(Scalability Logic Module)にてなるプログラマブル論理回路について述べる。
(1)2mビットの構成メモリ10と、
(2)構成メモリ10から出力される2mビットの構成データを、m個の入力データIn1〜Inmに基づいて1個の出力データを選択して出力する、2m−1個のマルチプレクサ11からなるマルチプレクサ回路15とを備えて構成される。
(1)8(=23)ビット構成メモリ10と、
(2)構成メモリ10から出力される8ビットの構成データを、3個の入力データIn1〜In3に基づいて1個の出力データを選択して出力する、7個のマルチプレクサ11からなるマルチプレクサ回路15とを備えて構成される。
(1)2ビットの構成メモリM1,M2と、
(2)入力データInと、構成メモリM1からの入力データと対してナンド演算を行って演算結果の出力データを出力するナンドゲート51と、
(3)ナンドゲート51からの出力データを反転して出力するインバータ52と、
(4)構成メモリM2からの出力データに基づいて、ナンドゲート51からの出力データと、インバータ52からの出力データとのうちの1つの出力データを選択して出力データOutとして出力するマルチプレクサ53とを備えて構成される。
(1)入力データIn1〜Inmに対して、それぞれプログラマブルナンド演算を行って演算結果の出力データをマルチプレクサ回路25内の各対応するマルチプレクサ21に出力する、n個の入力プログラマブルナンドゲート回路22と、
(2)構成メモリ10から出力される2mビットの構成データを、n個のプログラマブルナンドゲート回路22からのm個のデータに基づいて1個の出力データを選択して出力する、2n−1個のマルチプレクサ21からなるマルチプレクサ回路25と、
(3)マルチプレクサ回路25から出力される出力データに対してプログラマブルナンド演算を行って、演算結果の出力データを出力する出力プログラマブルナンドゲート回路23とを備えて構成される。
(1)入力データIn1〜In2に対して、それぞれプログラマブルナンド演算を行って演算結果の出力データをマルチプレクサ回路25内の各対応するマルチプレクサ21に出力する、2個の入力プログラマブルナンドゲート回路22と、
(2)構成メモリ10から出力される8ビットの構成データを、2個のプログラマブルナンドゲート回路22からの2個のデータに基づいて1個の出力データを選択して出力する、3個のマルチプレクサ21からなるマルチプレクサ回路25と、
(3)マルチプレクサ回路25から出力される出力データに対してプログラマブルナンド演算を行って、演算結果の出力データを出力する出力プログラマブルナンドゲート回路23とを備えて構成される。
(1)構成メモリ30と、
(2)入力データIn0を構成メモリ30からの構成データに基づいて正転し又は反転するプログラマブルインバータ32と、
(3)インバータ32からの切り換え信号であるデータに基づいて、ベース部1からの出力データと、付加LUT部2からの出力データとのうち1つの出力データを選択して出力データOutとして出力するマルチプレクサ31とを備えて構成される。
次いで、本発明の各実施例に係るプログラマブル論理回路(SLM)について以下に説明する。
(1)4入力のベース部1と、2入力の付加LUT部2と、出力選択部3とを備えた拡張ベース部5と、
(2)1入力の拡張付加LUT部4と、
(3)当該プログラマブル論理回路全体の出力選択部3とを備えて構成される。
ここで、拡張付加LUT部4のマルチプレクサ41の各入力端子はそれぞれベース部1の最終段目のマルチプレクサ11の出力端子、並びに、付加LUT部2の出力プログラマブルナンドゲート回路23の出力端子に接続されている。
(1)4入力のベース部1と、2入力の付加LUT部2と、出力選択部3とを備えた拡張ベース部5と、
(2)0入力の拡張付加LUT部4と、
(3)当該プログラマブル論理回路全体の出力選択部3とを備えて構成される。
ここで、拡張付加LUT部4のプログラマブルナンドゲート回路43の入力端子は拡張ベース部5の出力端子に接続されている。
回路実装を行うためのクラスタリング、配置、配線ツールについては既存のLUT向けのツールが使用可能である。しかしながら、SLMはLUTとは実装可能な論理が異なるため、LUT向けのマッピングツールをそのまま利用することはできない。そこで、本発明者らはSLM向けのマッピングツールを開発した。このマッピングツールはプライオリティカットベースのマッピングツール(例えば、非特許文献6参照)をベースとしており、SLMで実装可能な論理のみが生成されるように制約を加えてある。マッピング時に実装できない論理が出現した場合は通常のLUTと同様に入力数を分解することで実装を行う。その際、K−SLM(m,n)はm−LUTを有しているため、m入力以下の任意の論理を実装可能である。
本評価では、実装面積、クリティカルパス遅延及び総使用構成メモリ数の観点から、SLMとLUTとの比較を行う。評価対象のSLMアーキテクチャの入力数Kの範囲は5≦K≦8である。また、ベース部1となるLUTの入力数mの範囲は4≦m≦7、付加LUT部2の入力数nの範囲は0≦n≦2とする。さらに、SLMが含む付加LUT部2の数は最大2つまでとする。また、本評価では多くのFPGAで採用されているクラスタサイズが4のアーキテクチャを想定する。
論理面積はクラスタの面積とVPRより得られたアレイサイズとの積で算出し、配線面積はVPRより得られたアレイサイズとチャネル幅から算出する。ただし、全ての配線は単方向配線であり、長さ1のセグメントのみから構成される場合を想定する。
6−LUTの実装面積は4−LUTの1.09倍であるのに対して、7−SLM(5,2,1)は4−LUTの1.06倍である。
特許文献6では、少数のナンドゲート及びプログラマブルインバータのみによる構造で論理セルの小面積化を実現しており、MCNCベンチマークにおいて出現率の高い論理を実装可能である。特許文献6では、ナンドゲートとプログラマブルインバータのみを利用して論理セルを構成している。一方、本発明に係る実施形態では、LUTベースで論理セルを構成している。
特許文献7では、一部の論理回路のみを実装可能な構造にすることで、少メモリ数、小面積な論理セルを実現しており、入力の入れ替えによって得られる回路を同一とみなし、LUTの論理表現における冗長性を削減している。
一方、本発明の実施形態では、シャノン展開、ナンドゲート、インバータを用いて部分論理関数の真理値表の変換を行なっており、少ない追加リソースによって論理セルの入力数を拡張可能である。
2…付加LUT部、
3…出力選択部、
4…拡張付加LUT部、
5…拡張ベース部、
10…構成メモリ、
11,21,31,41…マルチプレクサ、
15,25,45…マルチプレクサ回路、
22,23,42,43…プログラマブルナンドゲート回路、
30…メモリ、
32…プログラマブルインバータ、
51…ナンドゲート、
52…インバータ、
53…マルチプレクサ、
61…入力選択マルチプレクサ、
62…基礎論理素子(BSE)、
71…スケーラビリティ論理モジュール(SLM)、
72…遅延型フリップフロップ、
73…出力選択マルチプレクサ、
M1,M2…構成メモリ。
Claims (4)
- 第1〜第3の構成メモリを含む構成メモリ(10,M1,M2)に格納される複数の構成データに基づいて、プログラマブルに回路構成されたプログラマブル論理回路であり、第1の入力データ(In0)及び第2の入力データ(図1のIn1〜Inm;図6のIn1〜In4)を含む入力データに対して所定の論理演算を行うプログラマブル論理回路(図1,図6)であって、
複数の第1の構成データを格納する第1の構成メモリ(10)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第2の入力データ(図1のIn1〜Inm;図6のIn1〜In4)に基づいて、上記複数の第1の構成データのうちの1つの出力データを選択して出力する第1のマルチプレクサ回路(15)とを備えたベース部(1)であって、上記第2の入力データを変数とする論理関数をシャノン展開により展開されて生成された2つの部分論理関数のうちの一方の部分論理関数を示す論理回路を構成するベース部(1)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数を示す論理回路を構成する付加ルックアップテーブル部(2)と、
上記第1の入力データ(In0)に基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する出力選択部(3)とを備え、
上記付加ルックアップテーブル部(2)は、
第2の構成メモリ(M1,M2)に格納された第2の構成データに基づいて、上記第2の入力データ(図1のIn1〜Inm;図6のIn1〜In4)に対して正転又は反転し、もしくは所定の定数を出力する複数の第1のプログラマブルナンドゲート回路(22)と、
複数のマルチプレクサ(21)を備えて構成され、上記複数の第1のプログラマブルナンドゲート回路(22)からの複数の出力データに基づいて、上記複数の第1の構成データのうちの1つの出力データを選択して出力する第2のマルチプレクサ回路(25)と、
第3の構成メモリ(M1,M2)に格納された第3の構成データに基づいて、上記第2のマルチプレクサ回路(25)からの出力データに対して正転又は反転し、もしくは所定の定数を出力する第2のプログラマブルナンドゲート回路(23)とを備えたことを特徴とするプログラマブル論理回路(図1,図6)。 - 第1〜第3の構成メモリ(10,M1,M2)に格納される複数の構成データに基づいて、プログラマブルに回路構成されたプログラマブル論理回路であり、第1の入力データ(In0)、第2の入力データ(図2のIn1〜In2;図4BのIn1)及び第3の入力データ(図2のIn3;図4BのIn2)を含む入力データに対して所定の論理演算を行うプログラマブル論理回路(図2,図4B)であって、
複数の第1の構成データを格納する第1の構成メモリ(10)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第3の入力データ(図2のIn3;図4BのIn2)に基づいて上記複数の第1の構成データのうちの複数の出力データを選択して出力する第1のマルチプレクサ回路(15の最上段)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第2の入力データ(図2のIn1〜In2;図4BのIn1)に基づいて上記第1のマルチプレクサ回路(15の最上段)から出力される複数のデータのうちの1つの出力データを選択して出力する第2のマルチプレクサ回路(15の2段目〜最下段)とを備えたベース部(1)であって、上記第2及び第3の入力データを変数とする論理関数をシャノン展開により展開されて生成された2つの部分論理関数のうちの一方の部分論理関数を示す論理回路を構成するベース部(1)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数を示す論理回路を構成する付加ルックアップテーブル部(2)と、
上記第1の入力データ(In0)に基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する第1の出力選択部(3)とを備え、
上記付加ルックアップテーブル部(2)は、
第2の構成メモリ(M1,M2)に格納された第2の構成データに基づいて、上記第2の入力データ(図2のIn1〜In2;図4BのIn1)に対して正転又は反転し、もしくは所定の定数を出力する少なくとも1つの第1のプログラマブルナンドゲート回路(22)と、
少なくとも1つのマルチプレクサ(21)を備えて構成され、上記各第1のプログラマブルナンドゲート回路(22)からの出力データに基づいて、上記第1のマルチプレクサ回路(15の最上段)から出力される複数の出力データのうちの1つの出力データを選択して出力する第3のマルチプレクサ回路(25)と、
第3の構成メモリ(M1,M2)に格納された第3の構成データに基づいて、上記各第3のマルチプレクサ回路(25)からの出力データに対して正転又は反転し、もしくは所定の定数を出力する第2のプログラマブルナンドゲート回路(23)とを備えたことを特徴とするプログラマブル論理回路(図2,図4B)。 - 第1〜第2の構成メモリ(10,M1,M2)に格納される複数の構成データに基づいて、プログラマブルに回路構成されたプログラマブル論理回路であり、第1の入力データ(In0)及び第2の入力データ(In1〜In2)を含む入力データに対して所定の論理演算を行うプログラマブル論理回路(図4A)であって、
複数の第1の構成データを格納する第1の構成メモリ(10)と、複数のマルチプレクサ(11)を備えて構成されかつ上記第2の入力データ(In1〜In2)に基づいて、上記複数の第1の構成データのうちの1つの出力データを選択して出力するマルチプレクサ回路(15)とを備えたベース部(1)であって、上記第2の入力データを変数とする論理関数をシャノン展開により展開されて生成された2つの部分論理関数のうちの一方の部分論理関数を示す論理回路を構成するベース部(1)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数を示す論理回路を構成する付加ルックアップテーブル部(2)と、
上記第1の入力データ(In0)に基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する出力選択部(3)とを備え、
上記付加ルックアップテーブル部(2)は、
第2の構成メモリ(M1,M2)に格納された第2の構成データに基づいて、上記マルチプレクサ回路(15)からの出力データに対して正転又は反転し、もしくは所定の定数を出力するプログラマブルナンドゲート回路(23)を備えたことを特徴とするプログラマブル論理回路(図4A)。 - 請求項2記載のプログラマブル論理回路(図2,図4B)である拡張ベース部(5)と、
上記展開されて生成された2つの部分論理関数のうちの他方の部分論理関数の一部を示す論理回路を構成する拡張付加ルックアップテーブル部(4)と、
第4の入力データ(図5のIn0)に基づいて、上記拡張ベース部(5)からの出力データと、上記拡張付加ルックアップテーブル部(4)からの出力データとのうちの1つの出力データを選択して出力する第2の出力選択部(3)とを備えたプログラマブル論理回路(図5)であって、
上記拡張付加ルックアップテーブル部(4)は、
第4の構成メモリ(M1,M2)に格納された第4の構成データに基づいて、上記第1の入力データ(図5のIn1)に対して正転又は反転、もしくは所定の定数を出力する第3のプログラマブルナンドゲート回路(42)と、
マルチプレクサ(41)を備えて構成され、上記第3のプログラマブルナンドゲート回路(42)からの出力データに基づいて、上記ベース部(1)からの出力データと、上記付加ルックアップテーブル部(2)からの出力データとのうちの1つの出力データを選択して出力する第3のマルチプレクサ回路(45)と、
第5の構成メモリ(M1,M2)に格納された第5の構成データに基づいて、上記第3のマルチプレクサ回路(45)からの出力データに対して正転又は反転、もしくは所定の定数を出力する第4のプログラマブルナンドゲート回路(43)とを備えたことを特徴とするプログラマブル論理回路(図5)。
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