JP2003273727A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2003273727A JP2003273727A JP2002118574A JP2002118574A JP2003273727A JP 2003273727 A JP2003273727 A JP 2003273727A JP 2002118574 A JP2002118574 A JP 2002118574A JP 2002118574 A JP2002118574 A JP 2002118574A JP 2003273727 A JP2003273727 A JP 2003273727A
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Abstract
(57)【要約】
【課題】論理関数の真理値表の値を記憶するルックアッ
プテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ，ＬＵＴ）を
用いた論理回路のプロトタイピングやデバッグなどに広
く用いられているフィールドプログラマブルゲートアレ
ー（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ，ＦＰＧＡ）では、論理関数実現時の面積効
率の悪さと低速性が問題となっているので、記憶に必要
なメモリのサイズを削減する手法およびその実現法を提
供することで、高速、省面積な半導体集積回路装置を提
供する。 【解決手段】実現したい論理関数の真理値表の部分間の
関係に着目し、一部だけをメモリに格納して、付加的な
論理ゲートを用いることで残りの部分の真理値表を構成
する。とくに、３−１のＬＵＴを２−１ ＬＵＴ２つと
して用いて、それらの間に論理否定や論理和などを導入
することで、加減算回路、等価性、大小比較、多ビット
のＡＮＤ／ＯＲなどの論理関数を効率よく実現する。こ
れをここでは論理関数の畳み込み（フォールディング、
ｆｏｌｄｉｎｇ）と呼ぶ。
プテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ，ＬＵＴ）を
用いた論理回路のプロトタイピングやデバッグなどに広
く用いられているフィールドプログラマブルゲートアレ
ー（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ，ＦＰＧＡ）では、論理関数実現時の面積効
率の悪さと低速性が問題となっているので、記憶に必要
なメモリのサイズを削減する手法およびその実現法を提
供することで、高速、省面積な半導体集積回路装置を提
供する。 【解決手段】実現したい論理関数の真理値表の部分間の
関係に着目し、一部だけをメモリに格納して、付加的な
論理ゲートを用いることで残りの部分の真理値表を構成
する。とくに、３−１のＬＵＴを２−１ ＬＵＴ２つと
して用いて、それらの間に論理否定や論理和などを導入
することで、加減算回路、等価性、大小比較、多ビット
のＡＮＤ／ＯＲなどの論理関数を効率よく実現する。こ
れをここでは論理関数の畳み込み（フォールディング、
ｆｏｌｄｉｎｇ）と呼ぶ。
Description
【０００１】
【発明の属する技術分野】本発明は、ルックアップテー
ブル（Ｌｏｏｋ ＵｐＴａｂｌｅ，ＬＵＴ）装置および
それに基づくフィールドプログラマブルゲートアレイ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ，ＦＰＧＡ）装置を実現する半導体集積回路
装置に関する。
ブル（Ｌｏｏｋ ＵｐＴａｂｌｅ，ＬＵＴ）装置および
それに基づくフィールドプログラマブルゲートアレイ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ，ＦＰＧＡ）装置を実現する半導体集積回路
装置に関する。
【０００２】
【従来の技術】これまでに、３入力１出力の任意の論理
関数が実現できる３−１ＬＵＴや４入力１出力の任意の
論理関数が実現できる４−１ＬＵＴとそれに基づくＦＰ
ＧＡが実現されている。文献としては、例えばｗｗｗ．
ａｌｔｅｒａ．ｃｏｍ中のＡＰＥＸＩＩＰｒｏｇｒａｍ
ｍａｂｌｅ Ｌｏｇｉｃ ＤｅｖｉｃｅＦａｍｉｌｙ
Ｄａｔａ Ｓｈｅｅｅｔに示されている。
関数が実現できる３−１ＬＵＴや４入力１出力の任意の
論理関数が実現できる４−１ＬＵＴとそれに基づくＦＰ
ＧＡが実現されている。文献としては、例えばｗｗｗ．
ａｌｔｅｒａ．ｃｏｍ中のＡＰＥＸＩＩＰｒｏｇｒａｍ
ｍａｂｌｅ Ｌｏｇｉｃ ＤｅｖｉｃｅＦａｍｉｌｙ
Ｄａｔａ Ｓｈｅｅｅｔに示されている。
【０００３】従来法では、４入力１出力の任意の論理関
数が実現できる４−１ＬＵＴが、１６ビットのメモリと
１６本の入力の一つを選んで出力する選択回路から構成
されている。また、４−１ＬＵＴを、８ビットのメモリ
と８本の入力の一つを選んで出力する選択回路からなる
３−１ＬＵＴ２つとしても使えるようにし、高速な桁上
げ回路を付け、３入力２出力の全加算器を４−１ＬＵＴ
１つで実現できるようにする構造が一般的である。さら
に、多ビットの論理積や、等価性判定のためのカスケー
ドチェインと呼ばれる特別な回路装置を装備することも
一般的である。
数が実現できる４−１ＬＵＴが、１６ビットのメモリと
１６本の入力の一つを選んで出力する選択回路から構成
されている。また、４−１ＬＵＴを、８ビットのメモリ
と８本の入力の一つを選んで出力する選択回路からなる
３−１ＬＵＴ２つとしても使えるようにし、高速な桁上
げ回路を付け、３入力２出力の全加算器を４−１ＬＵＴ
１つで実現できるようにする構造が一般的である。さら
に、多ビットの論理積や、等価性判定のためのカスケー
ドチェインと呼ばれる特別な回路装置を装備することも
一般的である。
【０００４】
【発明が解決しようとする課題】論理関数の真理値表の
値を記憶するルックアップテーブル（Ｌｏｏｋ Ｕｐ
Ｔａｂｌｅ，ＬＵＴ）を用いた論理回路のプロトタイピ
ングやデバッグなどに広く用いられているフィールドプ
ログラマブルゲートアレー（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）で
は、論理関数実現時の面積効率の悪さと低速性が問題と
なっているので、記憶に必要なメモリのサイズを削減す
る手法およびその実現法を提供することで、高速、省面
積な半導体集積回路装置を提供する。
値を記憶するルックアップテーブル（Ｌｏｏｋ Ｕｐ
Ｔａｂｌｅ，ＬＵＴ）を用いた論理回路のプロトタイピ
ングやデバッグなどに広く用いられているフィールドプ
ログラマブルゲートアレー（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）で
は、論理関数実現時の面積効率の悪さと低速性が問題と
なっているので、記憶に必要なメモリのサイズを削減す
る手法およびその実現法を提供することで、高速、省面
積な半導体集積回路装置を提供する。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、論理関数の真理値表の値をメモリに記憶し、前
記メモリの値を入力信号により選択することで、任意の
論理関数を実現するルックアップテーブル装置を備えた
半導体集積回路装置において、ルックアップテーブル装
置のメモリに記憶されている値同士の論理演算を行う回
路素子を用いて少なくとも２種類の論理関数を実現する
手段を有することを特徴としている。
装置は、論理関数の真理値表の値をメモリに記憶し、前
記メモリの値を入力信号により選択することで、任意の
論理関数を実現するルックアップテーブル装置を備えた
半導体集積回路装置において、ルックアップテーブル装
置のメモリに記憶されている値同士の論理演算を行う回
路素子を用いて少なくとも２種類の論理関数を実現する
手段を有することを特徴としている。
【０００６】また、本発明の半導体集積回路装置は、任
意のｎ入力関数（ｎは３以上の整数）を実現できる２ｎ
ビットのメモリと、そのメモリの１つを選択する回路か
らなるｎ−１ルックアップテーブル装置を有する半導体
集積回路装置において、前記ｎ−１ルックアップテーブ
ル装置を、任意の３入力関数の実現に適用する手段、及
び、２（ｎ−１）ビットのメモリとその２（ｎ−１）ビ
ットのメモリから１つを選択する回路からなる２つの
（ｎ−１）−１ルックアップテーブル装置として用いる
ことで２つの任意の（ｎ−１）入力論理関数の実現に適
用し、前記２つの（ｎ−１）−１ルックアップテーブル
装置の出力を論理演算する手段によってｎ入力の論理関
数２つの実現に適用する手段とを有することを特徴とし
ている。
意のｎ入力関数（ｎは３以上の整数）を実現できる２ｎ
ビットのメモリと、そのメモリの１つを選択する回路か
らなるｎ−１ルックアップテーブル装置を有する半導体
集積回路装置において、前記ｎ−１ルックアップテーブ
ル装置を、任意の３入力関数の実現に適用する手段、及
び、２（ｎ−１）ビットのメモリとその２（ｎ−１）ビ
ットのメモリから１つを選択する回路からなる２つの
（ｎ−１）−１ルックアップテーブル装置として用いる
ことで２つの任意の（ｎ−１）入力論理関数の実現に適
用し、前記２つの（ｎ−１）−１ルックアップテーブル
装置の出力を論理演算する手段によってｎ入力の論理関
数２つの実現に適用する手段とを有することを特徴とし
ている。
【０００７】また、本発明の半導体集積回路装置は、任
意の３入力関数を実現できる８ビットのメモリと、その
メモリの１つを選択する回路からなる３−１ルックアッ
プテーブル装置を有する半導体集積回路装置において、
前記３−１ルックアップテーブル装置を、任意の３入力
関数の実現に適用する手段、及び、４ビットのメモリと
その４ビットのメモリから１つを選択する回路からなる
２つの２−１ルックアップテーブル装置として用いるこ
とで２つの任意の２入力論理関数の実現に適用し、前記
２つの２−１ルックアップテーブル装置の出力を論理演
算する手段によって３入力の論理関数２つの実現に適用
する手段とを有することを特徴としている。
意の３入力関数を実現できる８ビットのメモリと、その
メモリの１つを選択する回路からなる３−１ルックアッ
プテーブル装置を有する半導体集積回路装置において、
前記３−１ルックアップテーブル装置を、任意の３入力
関数の実現に適用する手段、及び、４ビットのメモリと
その４ビットのメモリから１つを選択する回路からなる
２つの２−１ルックアップテーブル装置として用いるこ
とで２つの任意の２入力論理関数の実現に適用し、前記
２つの２−１ルックアップテーブル装置の出力を論理演
算する手段によって３入力の論理関数２つの実現に適用
する手段とを有することを特徴としている。
【０００８】さらに、本発明の半導体集積回路装置は、
前記２つの２−１ルックアップテーブル装置の出力を論
理演算する手段として論理否定の回路素子と論理和の回
路素子を用いることで、３入力２出力の全加算器の関数
を実現する手段を有することを特徴としている。
前記２つの２−１ルックアップテーブル装置の出力を論
理演算する手段として論理否定の回路素子と論理和の回
路素子を用いることで、３入力２出力の全加算器の関数
を実現する手段を有することを特徴としている。
【０００９】さらに、本発明の半導体集積回路装置は、
二進数の等価性判定、大小比較、２ビットの論理積、及
び２ビットの論理和を実現する手段を有することを特徴
としている。
二進数の等価性判定、大小比較、２ビットの論理積、及
び２ビットの論理和を実現する手段を有することを特徴
としている。
【００１０】上記発明では、実現したい論理関数の真理
値表の部分間の関係に着目し、一部だけをメモリに格納
して、付加的な論理ゲートを用いることで残りの部分の
真理値表を構成する。特に、３−１のＬＵＴを２−１Ｌ
ＵＴ２つとして用いて、それらの間に論理否定や論理和
などを導入する。これにより、従来法では１６ビットの
メモリを必要とし、１６ビットのメモリとなるように３
−１ＬＵＴ２つで実現されていた全加算器の論理関数
を、８ビットのメモリしかない３−１ＬＵＴ１つだけと
付加的な論理素子で実現でき、記憶するべきメモリのサ
イズを半分にすると同時に、回路の実現に必要な面積を
半減する。さらに、提案する方式のＬＵＴを複数用いる
ことで、等価性、大小比較、多ビットのＡＮＤ／ＯＲな
どの論理関数の他、一般的な４入力論理関数を効率よく
実現できるようになる。
値表の部分間の関係に着目し、一部だけをメモリに格納
して、付加的な論理ゲートを用いることで残りの部分の
真理値表を構成する。特に、３−１のＬＵＴを２−１Ｌ
ＵＴ２つとして用いて、それらの間に論理否定や論理和
などを導入する。これにより、従来法では１６ビットの
メモリを必要とし、１６ビットのメモリとなるように３
−１ＬＵＴ２つで実現されていた全加算器の論理関数
を、８ビットのメモリしかない３−１ＬＵＴ１つだけと
付加的な論理素子で実現でき、記憶するべきメモリのサ
イズを半分にすると同時に、回路の実現に必要な面積を
半減する。さらに、提案する方式のＬＵＴを複数用いる
ことで、等価性、大小比較、多ビットのＡＮＤ／ＯＲな
どの論理関数の他、一般的な４入力論理関数を効率よく
実現できるようになる。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態であ
る。８ビットの論理関数値を記憶するためのメモリと、
１ビットのモードを決定するメモリ（Ｍｏｄｅ Ｂｉ
ｔ）と、４−１の選択回路が二つと、２−１の選択回路
が三つと、Ｐ，Ｑで表される回路素子から構成されてい
る。Ｐ，Ｑには、２つの４−１の選択回路の出力が接続
されていて、下部からのＣｉｎの値に応じて、Ｐ，Ｑの
値を選択的に出力できる。
る。８ビットの論理関数値を記憶するためのメモリと、
１ビットのモードを決定するメモリ（Ｍｏｄｅ Ｂｉ
ｔ）と、４−１の選択回路が二つと、２−１の選択回路
が三つと、Ｐ，Ｑで表される回路素子から構成されてい
る。Ｐ，Ｑには、２つの４−１の選択回路の出力が接続
されていて、下部からのＣｉｎの値に応じて、Ｐ，Ｑの
値を選択的に出力できる。
【００１２】モードを決定するメモリが０の場合は、Ｃ
ｉｎが０ならば、Ｃｏｕｔが０になると同時に、ｙ出力
に８ビットのメモリの値が入力ａ，ｂ，ｃの値に応じて
選ばれ、出力される。つまり、通常の３−１ルックアッ
プテーブルの動作をする。
ｉｎが０ならば、Ｃｏｕｔが０になると同時に、ｙ出力
に８ビットのメモリの値が入力ａ，ｂ，ｃの値に応じて
選ばれ、出力される。つまり、通常の３−１ルックアッ
プテーブルの動作をする。
【００１３】モードを決定するメモリが１の場合は、Ｃ
ｏｕｔは、Ｃｉｎが０なら上部の４ビットのメモリの内
容がｂ，ｃにより選ばれて、出力され、Ｃｉｎが１なら
上部の４ビットのメモリのｂ，ｃによる選択結果と、下
部の４ビットのｂ，ｃによる選択結果との素子Ｐによる
演算結果が出される。また、ｙ出力には、Ｃｉｎが０な
ら、下部の４ビットのメモリのｂ，ｃによる選択結果が
そのまま出され、Ｃｉｎが１なら、上部の４ビットのメ
モリのｂ，ｃによる選択結果と、下部の４ビットのｂ，
ｃによる選択結果との素子Ｑによる演算結果が出され
る。
ｏｕｔは、Ｃｉｎが０なら上部の４ビットのメモリの内
容がｂ，ｃにより選ばれて、出力され、Ｃｉｎが１なら
上部の４ビットのメモリのｂ，ｃによる選択結果と、下
部の４ビットのｂ，ｃによる選択結果との素子Ｐによる
演算結果が出される。また、ｙ出力には、Ｃｉｎが０な
ら、下部の４ビットのメモリのｂ，ｃによる選択結果が
そのまま出され、Ｃｉｎが１なら、上部の４ビットのメ
モリのｂ，ｃによる選択結果と、下部の４ビットのｂ，
ｃによる選択結果との素子Ｑによる演算結果が出され
る。
【００１４】このルックアップテーブル装置を複数用い
る時は、図２に示すように、ＣｉｎとＣｏｕｔを順次接
続した形態で用いる。すべての装置のモードメモリを０
で用いる場合は、最下位のＬＵＴのＣｉｎを０にするこ
とで残りのＬＵＴのＣｉｎを０にできる。
る時は、図２に示すように、ＣｉｎとＣｏｕｔを順次接
続した形態で用いる。すべての装置のモードメモリを０
で用いる場合は、最下位のＬＵＴのＣｉｎを０にするこ
とで残りのＬＵＴのＣｉｎを０にできる。
【００１５】図１に示す一般的な構成の装置に対し、Ｐ
の素子を論理和に、Ｑの素子を否定にした構造を図３に
示す。モードメモリが１の場合のＣｏｕｔは、Ｃｉｎが
０なら上部の４ビットのメモリの内容をｂ，ｃで選択し
たものとなり、Ｃｉｎが１なら上部の４ビットのメモリ
の内容をｂ，ｃで選択したものと下部の４ビットのメモ
リの内容をｂ，ｃで選択したものとの論理和となる。上
部、下部のメモリに図３のように０００１０１１０を入
れておくと、論理和により図５に示すＣｏｕｔの論理関
数を正しく実現できる。
の素子を論理和に、Ｑの素子を否定にした構造を図３に
示す。モードメモリが１の場合のＣｏｕｔは、Ｃｉｎが
０なら上部の４ビットのメモリの内容をｂ，ｃで選択し
たものとなり、Ｃｉｎが１なら上部の４ビットのメモリ
の内容をｂ，ｃで選択したものと下部の４ビットのメモ
リの内容をｂ，ｃで選択したものとの論理和となる。上
部、下部のメモリに図３のように０００１０１１０を入
れておくと、論理和により図５に示すＣｏｕｔの論理関
数を正しく実現できる。
【００１６】一方、出力ｙは、Ｃｉｎが０の時には下部
の４ビットのメモリの内容をｂ，ｃで選択したものとな
り、Ｃｉｎが１の時には下部の４ビットのメモリの内容
をｂ，ｃで選択したものの否定となる。すなわち０１１
０１００１となり、図５に示すＳｕｍの論理関数を正し
く実現できる。
の４ビットのメモリの内容をｂ，ｃで選択したものとな
り、Ｃｉｎが１の時には下部の４ビットのメモリの内容
をｂ，ｃで選択したものの否定となる。すなわち０１１
０１００１となり、図５に示すＳｕｍの論理関数を正し
く実現できる。
【００１７】以上示したように、図２の構成により、通
常の方式では１６ビットのメモリを必要とする二つの３
入力論理関数である全加算器を、半分のメモリ量の８ビ
ットのメモリと追加の簡単な論理演算素子だけで実現で
きる。
常の方式では１６ビットのメモリを必要とする二つの３
入力論理関数である全加算器を、半分のメモリ量の８ビ
ットのメモリと追加の簡単な論理演算素子だけで実現で
きる。
【００１８】さらに、図３の３−１ルックアップテーブ
ルの順次接続構成により、全加算器だけでなく、図６に
示す二進数の等価性判定（＝）、大小判定（＜，＜＝，
＝＞，＞）の一桁分を一つのルックアップテーブルで実
現でき、判定結果の情報を桁上げ回路を用いて伝えるこ
とができる。すなわち、このルックアップテーブルの構
造だけで、特別な付加回路無しで、等価判定、大小判定
ができる。＝，＜，＞の場合には、真理値表のデータの
下半分と上半分のＯＲが下半分に等しいので、ＬＵＴの
メモリには、真理値表の値がそのまま入る。
ルの順次接続構成により、全加算器だけでなく、図６に
示す二進数の等価性判定（＝）、大小判定（＜，＜＝，
＝＞，＞）の一桁分を一つのルックアップテーブルで実
現でき、判定結果の情報を桁上げ回路を用いて伝えるこ
とができる。すなわち、このルックアップテーブルの構
造だけで、特別な付加回路無しで、等価判定、大小判定
ができる。＝，＜，＞の場合には、真理値表のデータの
下半分と上半分のＯＲが下半分に等しいので、ＬＵＴの
メモリには、真理値表の値がそのまま入る。
【００１９】さらに、ｋビットのＡＮＤやＯＲについて
は、図３に示す１つのルックアップテーブルで２ビット
ずつ判定ができ、その結果を桁上げ回路を用いて伝える
ことができる。
は、図３に示す１つのルックアップテーブルで２ビット
ずつ判定ができ、その結果を桁上げ回路を用いて伝える
ことができる。
【００２０】これまでの技術では、等価判定、大小判
定、多ビットのＡＮＤやＯＲ用に、キャリーチェインと
呼ばれる特別な回路を付加する必要があったので、今回
提案する手法で、そのような特別な回路を削減できる。
定、多ビットのＡＮＤやＯＲ用に、キャリーチェインと
呼ばれる特別な回路を付加する必要があったので、今回
提案する手法で、そのような特別な回路を削減できる。
【００２１】また、図４に示す構造を用いると、桁上げ
回路で順次接続されたルックアップテーブル２つで、４
入力関数を実現することもできる。もしもこれで関数が
構成できれば、通常の４−１のルックアップテーブルと
同じメモリ量（１６ビット）で４入力関数が実現できる
ことになる。
回路で順次接続されたルックアップテーブル２つで、４
入力関数を実現することもできる。もしもこれで関数が
構成できれば、通常の４−１のルックアップテーブルと
同じメモリ量（１６ビット）で４入力関数が実現できる
ことになる。
【００２２】最後に、図１に示すＰ，Ｑとしては、論理
和や論理否定の他、論理積やＥＸＯＲなどの演算も考え
られる。
和や論理否定の他、論理積やＥＸＯＲなどの演算も考え
られる。
【００２３】以上の実施例では、３−１のルックアップ
テーブルに本発明を適用した例を示したが、より大きい
ルックアップテーブルについても適用できる。
テーブルに本発明を適用した例を示したが、より大きい
ルックアップテーブルについても適用できる。
【００２４】
【発明の効果】全加算器の実現に必要なメモリのサイズ
が、これまでの手法に比較して半分になる。また、より
一般的な４入力論理関数も多くの場合が今回提案の２つ
の３−１ＬＵＴで実現できるので、面積は減少する。
が、これまでの手法に比較して半分になる。また、より
一般的な４入力論理関数も多くの場合が今回提案の２つ
の３−１ＬＵＴで実現できるので、面積は減少する。
【図１】本発明の実施例における３−１ルックアップテ
ーブルの一般形を示す。
ーブルの一般形を示す。
【図２】本発明の実施例を示す。
【図３】本発明の実施例のルックアップテーブル装置の
順次接続方式を示す。
順次接続方式を示す。
【図４】本発明の実施例における３−１ルックアップテ
ーブル装置を二つ用いて４入力論理関数を実現する実施
例を示す。
ーブル装置を二つ用いて４入力論理関数を実現する実施
例を示す。
【図５】加算の論理関数の真理値表を示す。
【図６】二進数の等価性判定、大小比較の真理値表を示
す。
す。
フロントページの続き
Ｆターム(参考） 5F064 AA08 BB03 BB04 BB13 FF04
FF36 FF52
5J042 BA01 BA09 BA19 CA00 CA19
CA20 CA22 CA23 CA27 DA01
DA03
Claims (5)
- 【請求項１】論理関数の真理値表の値をメモリに記憶
し、前記メモリの値を入力信号により選択することで、
任意の論理関数を実現するルックアップテーブル装置を
備えた半導体集積回路装置において、ルックアップテー
ブル装置のメモリに記憶されている値同士の論理演算を
行う回路素子を用いて少なくとも２種類の論理関数を実
現する手段を有することを特徴とする半導体集積回路装
置。 - 【請求項２】任意のｎ入力関数（ｎは３以上の整数）を
実現できる２ｎビットのメモリと、そのメモリの１つを
選択する回路からなるｎ−１ルックアップテーブル装置
を有する半導体集積回路装置において、前記ｎ−１ルッ
クアップテーブル装置を、任意の３入力関数の実現に適
用する手段、及び、２（ｎ−１）ビットのメモリとその
２（ｎ−１）ビットのメモリから１つを選択する回路か
らなる２つの（ｎ−１）−１ルックアップテーブル装置
として用いることで２つの任意の（ｎ−１）入力論理関
数の実現に適用し、前記２つの（ｎ−１）−１ルックア
ップテーブル装置の出力を論理演算する手段によってｎ
入力の論理関数２つの実現に適用する手段とを有するこ
とを特徴とする半導体集積回路装置。 - 【請求項３】任意の３入力関数を実現できる８ビットの
メモリと、そのメモリの１つを選択する回路からなる３
−１ルックアップテーブル装置を有する半導体集積回路
装置において、前記３−１ルックアップテーブル装置
を、任意の３入力関数の実現に適用する手段、及び、４
ビットのメモリとその４ビットのメモリから１つを選択
する回路からなる２つの２−１ルックアップテーブル装
置として用いることで２つの任意の２入力論理関数の実
現に適用し、前記２つの２−１ルックアップテーブル装
置の出力を論理演算する手段によって３入力の論理関数
２つの実現に適用する手段とを有することを特徴とする
半導体集積回路装置。 - 【請求項４】請求項３に記載の半導体集積回路装置にお
いて、前記２つの２−１ルックアップテーブル装置の出
力を論理演算する手段として論理否定の回路素子と論理
和の回路素子を用いることで、３入力２出力の全加算器
の関数を実現する手段を有することを特徴とする半導体
集積回路装置。 - 【請求項５】請求項４に記載の半導体集積回路装置にお
いて、二進数の等価性判定、大小比較、２ビットの論理
積、及び２ビットの論理和を実現する手段を有すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002118574A JP2003273727A (ja) | 2002-03-14 | 2002-03-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002118574A JP2003273727A (ja) | 2002-03-14 | 2002-03-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273727A true JP2003273727A (ja) | 2003-09-26 |
Family
ID=29207906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002118574A Pending JP2003273727A (ja) | 2002-03-14 | 2002-03-14 | 半導体集積回路装置 |
Country Status (1)
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| JP (1) | JP2003273727A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100465970C (zh) * | 2005-11-17 | 2009-03-04 | 大同股份有限公司 | 可用于非同步电路设计的可程序化逻辑电路 |
| JP2012142662A (ja) * | 2010-12-28 | 2012-07-26 | Kumamoto Univ | リコンフィギュラブルロジックブロック、並びに、これを用いたプログラマブル論理回路装置、及び、テクノロジマッピング方法 |
| JP2012235499A (ja) * | 2004-07-02 | 2012-11-29 | Altera Corp | プログラマブル論理の特定用途向け集積回路等価物および関連の方法 |
| CN103236836A (zh) * | 2013-04-10 | 2013-08-07 | 中国科学院微电子研究所 | 具有mux模式的lut结构及与其相配套的eda优化方法 |
| JP2015053533A (ja) * | 2013-09-05 | 2015-03-19 | 敏則 末吉 | プログラマブル論理回路及びその構成方法 |
-
2002
- 2002-03-14 JP JP2002118574A patent/JP2003273727A/ja active Pending
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