JP5026037B2 - 面積効率に優れたフラクチャブルロジックエレメント - Google Patents
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Description
LUTを備えたロジック回路のコストと速度との間には、トレードオフの関係がある。典型的には、各LUTのコストは、K個の選択によって、指数関数的に大きくなるが、ロジック回路の構築に必要とされるLUTの数は、Kの値が大きければ、よりゆっくりと減少する。しかしながら、大きな値のKに対して直列であると、LUTの数は減らすことができ、ロジック回路をより速くすることができる。例えば、単一のLUTを構築するために、K=4のとき、16個のメモリエレメントと、16:1マルチプレクサが必要とされ、K=6のとき、64個のメモリエレメントと、64:1マルチプレクサが必要とされる。所定のロジック回路は、1000個の4−LUTを必要とし得るが、800個の6−LUTのみを必要とし得る。このような仮定の下、6−LUTを構築するために、さらなるハードウェアが必要とされる。なぜなら、LUTの数を減らすと、各LUTの更なる複雑化を補償するのに十分でないからである。ロジック回路を介する最長の経路は、10個の4−LUTに対し、8個の6−LUTであり得る。このように、回路の6−LUTバージョンは、大きくなり得るが、高速になり得る。さらに、6−LUT回路は、PLDにおいて、プログラマブルなルーティングをさほど要求しないので、コストアップを幾分か抑えられる。
第一、第二、第三および第四の2入力ルックアップテーブル(2−LUT)であって、各2−LUTは4個のメモリエレメントを含み、各メモリエレメントは1データビットを保持するように構成される、第一、第二、第三および第四の2−LUTと、
6個の入力からなるセットと、
第一のモードおよび第二のモードで動作するように構成された制御回路と
を備える、フラクチャブルロジックエレメントであって、
該制御回路が第一のモードで動作するとき、第一の組み合わせ出力が、該6個の入力からなるセットの4個の入力と、該第一、第二、第三および第四の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第二の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第一のサブセットと、第一および第二の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第三の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第二のサブセットと、第三および第四の2−LUTとを使用して生成され、該第一と第二のサブセットとは、該6個の入力からなるセットの重なり合わないサブセットである、フラクチャブルロジックエレメント。
上記6個の入力からなるセットの第一および第四の入力に接続された入力と、上記第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
上記6個の入力からなるセットの第二および第三の入力に接続された入力と、上記第一および第二の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
上記制御回路は、該第一と第二のマルチプレクサの制御入力に接続され、
上記制御回路が上記第一のモードで動作するとき、該第一および第二のマルチプレクサは、該第四および第三の入力を、該第一および第二のマルチプレクサから上記第一および第二の2−LUTへの出力として、選択し、
上記制御回路が上記第二のモードで動作するとき、該第一および第二のマルチプレクサは、該第一および第二の入力を、該第一および第二のマルチプレクサから上記第一および第二の2−LUTへの出力として選択する、項目1に記載のフラクチャブルロジックエレメント。
上記第一、第二、第三および第四の2−LUTに接続されたマルチプレクサの階層をさらに備え、
上記制御回路が上記第二のモードで動作するとき、上記第一、第二、第三および第四の入力は、該マルチプレクサの階層によって、該マルチプレクサの階層に対する制御入力として使用される上記6個の入力からなるセットの第五および第六の入力を用いて、多重化される、項目2に記載のフラクチャブルロジックエレメント。
上記マルチプレクサの階層は、
上記第一および第二の2−LUTに接続された入力と、上記第五の入力に接続された制御入力とを有する第三のマルチプレクサと、
上記第三および第四の2−LUTに接続された入力と、上記第五の入力に接続された制御入力とを有する第四のマルチプレクサと、
該第三および第四のマルチプレクサに接続された入力と、上記第六の入力に接続された制御入力とを有する第五のマルチプレクサと
を含む、項目3に記載のフラクチャブルロジックエレメント。
上記第三および第四の2−LUTに接続された入力と、上記第六の入力に接続された制御入力とを有する第六のマルチプレクサと、
上記第四および第五のマルチプレクサの間に接続され、上記第四および第六のマルチプレクサに接続された入力を有する第七のマルチプレクサと、
該第七のマルチプレクサの制御入力に接続された第一のロジックゲートと、
上記第五のマルチプレクサの制御入力に接続され、該第一のロジックゲートおよび上記第六の入力に接続された入力を有する第二のロジックゲートと
をさらに備える、項目4に記載のフラクチャブルロジックエレメント。
以前の(previous)ロジックエレメントと接続されたキャリーチェイン(carry−chain)入力と、次の(subsequent)ロジックエレメントと接続されたキャリーチェイン出力とを有する演算回路をさらに備え、
該演算回路は、上記第一および第二の2−LUTならびに該キャリーチェイン入力からの出力に基づいて、演算和を生成するように構成される、項目1に記載のフラクチャブルロジックエレメント。
キャリーチェイン入力と、上記6個の入力からなるセットの第一および第四の入力とに接続され、該キャリーチェイン入力ならびに該6個の入力からなるセットの第一および第四の入力に基づいて、演算和を生成する、第一の加算器回路と、
上記6個の入力からなるセットの第三および第四の入力とに接続され、該6個の入力からなるセットの第三および第四の入力に基づいて、演算和を生成する、第二の加算器回路と
をさらに備える、項目1に記載のフラクチャブルロジックエレメント。
上記6個の入力からなるセットの4個の入力を使用して、第一の登録出力を生成するために、あるいは、上記6個の入力からなるセットの3個の入力からなる第一のサブセットを使用して、第二の登録出力を生成するために、上記第一、第二、第三および第四の2−LUTの出力に接続されたフリップフロップをさらに備える、項目1に記載のフラクチャブルロジックエレメント。
上記第一および第二の2−LUTの出力に接続された第一の出力ラインと、
上記第一、第二、第三および第四の2−LUTの出力に接続された第二の出力ラインと、
上記フリップフロップに接続された第三の出力ラインと、
該第一、第二および第三の出力ラインに接続された入力を有する第一のマルチプレクサと、
該第一、第二および第三の出力ラインに接続された入力を有する第二のマルチプレクサと
をさらに備える、項目8に記載のフラクチャブルロジックエレメント。
上記第一、第二、第三および第四の2−LUTに接続された入力を有する第一の4:1マルチプレクサと、
上記第一、第二、第三および第四の2−LUTに接続された入力を有する第二の4:1マルチプレクサと
をさらに備える、項目1に記載のフラクチャブルロジックエレメント。
上記6個の入力からなるセットの第五および第一の入力に接続された入力と、第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
上記6個の入力からなるセットの第二および第四の入力とに接続された入力、第三および第四の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
上記制御回路が上記第一のモードで動作するとき、上記第一の4:1マルチプレクサは、上記6個の入力からなるセットの第一、第二、第五および第六の入力の第一の組み合わせ出力を生成し、上記第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第二、第三および第四の入力の第一の組み合わせ出力を生成し、
上記制御回路が上記第二のモードで動作するとき、上記第一の4:1マルチプレクサは、上記6個の入力からなるセットの第二、第五および第六の入力の第二の組み合わせ出力を生成し、上記第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第三および第四の入力の第三の組み合わせ出力を生成する、項目10に記載のフラクチャブルロジックエレメント。
上記第一および第三の入力とに接続された入力を備える第三のマルチプレクサをさらに備え、
上記第一のマルチプレクサが、上記第一の2−LUTに、上記6個の入力からなるセットの第一の入力を出力し、上記第二のマルチプレクサが、上記第四の2−LUTに、上記6個の入力からなるセットの第四の入力を出力し、該第三のマルチプレクサが、上記第三の2−LUTに、上記6個の入力からなるセットの第三の入力を出力するとき、
上記第一の4:1マルチプレクサは、該第一の4:1マルチプレクサ用の制御入力として使用される上記第五および第六の入力を用いて、該第一、第二、第三および第四の入力を多重化する、項目11に記載のフラクチャブルロジックエレメント。
上記第一の4:1マルチプレクサは、2:1マルチプレクサのツリーである、項目10に記載のフラクチャブルロジックエレメント。
項目1に記載のロジックエレメントを備える、プログラマブルロジックデバイス。
項目14に記載のプログラマブルロジックデバイスを包含する、データ処理システム。
第一、第二、第三および第四の2入力ルックアップテーブル(2−LUT)であって、各2−LUTは4個のメモリエレメントを含み、各メモリエレメントは1データビットを保持するように構成される、第一、第二、第三および第四の2−LUTと、
6個の入力からなるセットと、
該6個の入力からなるセットの4個に接続された入力と、該第一、第二、第三および第四の2−LUTの少なくとも2つに接続された出力と有するマルチプレクサのセットと、
該マルチプレクサのセットに接続され、第一のモードおよび第二のモードで動作するように構成された制御回路と
を備える、フラクチャブルロジックエレメントであって、
該制御回路が第一のモードで動作するとき、第一の組み合わせ出力が、該6個の入力からなるセットの4個の入力と、第一、第二、第三および第四の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第二の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第一のサブセットと、第一および第二の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第三の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第二のサブセットと、第三および第四の2−LUTとを使用して生成され、該第一と該第二のサブセットとは、該6個の入力からなるセットの重なり合わないサブセットである、フラクチャブルロジックエレメント。
上記マルチプレクサのセットは、
上記6個の入力からなるセットの第一および第四の入力に接続された入力と、上記第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
上記6個の入力からなるセットの第二および第三の入力に接続された入力と、上記第一および第二の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
上記制御回路は、該第一および第二のマルチプレクサの制御入力に接続され、
上記制御回路が上記第一のモードで動作するとき、該第一および第二のマルチプレクサは、上記第四および第三の入力を、該第一および第二のマルチプレクサから上記第一および第二の2−LUTへの出力として選択し、
上記制御回路が上記第二のモードで動作するとき、該第一および第二のマルチプレクサは、上記第一および第二の入力を、該第一および第二のマルチプレクサから上記第一および第二の2−LUTへの出力として選択する、項目16に記載のフラクチャブルロジックエレメント。
上記6個の入力からなるセットの第五および第一の入力に接続された入力と、上記第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
上記6個の入力からなるセットの第二および第四の入力に接続された入力と、上記第三および第四の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
上記制御回路は、該第一および第二のマルチプレクサの制御入力に接続され、
上記制御回路が上記第一のモードで動作するとき、該第一および第二のマルチプレクサは、上記第一および第二の入力を、該第一および第二のマルチプレクサからの出力として選択し、
上記制御回路が上記第二のモードで動作するとき、該第一および第二のマルチプレクサは、上記第五および第四の入力を、該第一および第二のマルチプレクサからの出力として選択する、項目16に記載のフラクチャブルロジックエレメント。
上記第一、第二、第三および第四の2−LUTに接続された入力を有する第一の4:1マルチプレクサと、
上記第一、第二、第三および第四の2−LUTに接続された入力を有する第二の4:1マルチプレクサと
をさらに備え、
上記制御回路が上記第一のモードで動作するとき、該第一の4:1マルチプレクサは、上記6個の入力からなるセットの第一、第二、第五および第六の入力の第一の組み合わせ出力を生成し、該第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第二、第三および第四の入力の第一の組み合わせ出力を生成し、
上記制御回路が上記第二のモードで動作するとき、該第一の4:1マルチプレクサは、上記6個の入力からなるセットの第二、第五および第六の入力の第二の組み合わせ出力を生成し、該第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第三および第四の入力の第三の組み合わせ出力を生成する、項目18に記載のフラクチャブルロジックエレメント。
第一、第二、第三および第四の2入力ルックアップテーブル(2−LUT)を形成するステップであって、各2−LUTは4個のメモリエレメントを含み、各メモリエレメントは1データビットを保持するように構成される、ステップと、
6個の入力ラインからなるセットを形成するステップと、
第一のモードおよび第二のモードで動作するように構成された制御回路を形成するステップと
を包含する、フラクチャブルロジックエレメントを製造する方法であって、
該制御回路が第一のモードで動作するとき、第一の組み合わせ出力が、該6個の入力ラインからなるセットの4個の入力ラインと、該第一、第二、第三および第四の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第二の組み合わせ出力が、該6個の入力ラインからなるセットの3個の入力ラインからなる第一のサブセットと、第一および第二の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第三の組み合わせ出力が、該6個の入力ラインからなるセットの3個の入力ラインからなる第二のサブセットと、第三および第四の2−LUTとを使用して生成され、該第一と該第二のサブセットとは、該6個の入力ラインからなるセットの重なり合わないサブセットである、方法。
第一のマルチプレクサの入力を上記6個の入力ラインからなるセットの第一および第四の入力ラインに接続するステップと、
該第一のマルチプレクサの出力を上記第一および第二の2−LUTに接続するステップと、
第二のマルチプレクサの入力を上記6個の入力ラインからなるセットの第二および第三の入力ラインに接続するステップと、
該第二のマルチプレクサの出力を上記第一および第二の2−LUTに接続するステップと、
上記制御回路を該第一および第二のマルチプレクサの制御入力に接続するステップと
をさらに包含し、
上記制御回路が上記第一のモードで動作するとき、該第一および第二のマルチプレクサは、該第四および第三の入力ラインを選択し、
上記制御回路が上記第二のモードで動作するとき、該第一および第二のマルチプレクサは、該第一および第二の入力ラインを選択する、項目20に記載の方法。
第一のマルチプレクサの入力を上記6個の入力ラインからなるセットの第五および第一の入力ラインに接続するステップと、
該第一のマルチプレクサの出力を上記第一および第二の2−LUTに接続するステップと、
第二のマルチプレクサの入力を上記6個の入力ラインからなるセットの第二および第四の入力ラインに接続するステップと、
該第二のマルチプレクサの出力を上記第三および第四の2−LUTに接続するステップと、
上記制御回路を該第一および第二のマルチプレクサの制御入力に接続するステップと
をさらに包含し、
上記制御回路が上記第一のモードで動作するとき、該第一および第二のマルチプレクサは、該第一および第二の入力ラインを選択し、
上記制御回路が上記第二のモードで動作するとき、該第一および第二のマルチプレクサは、該第五および第四の入力ラインを選択する、項目20に記載の方法。
第一の4:1マルチプレクサの入力を上記第一、第二、第三および第四の2−LUTに接続するステップと、
第二の4:1マルチプレクサの入力を上記第一、第二、第三および第四の2−LUTに接続するステップと
をさらに包含し、
上記制御回路が上記第一のモードで動作するとき、該第一および第二の4:1マルチプレクサは、第一の組み合わせ出力を生成し、
上記制御回路が上記第二のモードで動作するとき、該第一の4:1マルチプレクサは、第二の組み合わせ出力を生成し、該第二の4:1マルチプレクサは、第三の組み合わせ出力を生成する、項目22に記載の方法。
200 フラクチャブルロジックエレメント
202,204,206,208 2−LUT
210,212,214,216,218,220 入力
222 制御回路
1000 データ処理システム
1010 PLD
Claims (23)
- 第一、第二、第三および第四の2入力ルックアップテーブル(2−LUT)であって、各2−LUTは4個のメモリエレメントを含み、各メモリエレメントは1データビットを保持するように構成される、第一、第二、第三および第四の2−LUTと、
6個の入力からなるセットと、
第一のモードおよび第二のモードで動作するように構成された制御回路と
を備える、フラクチャブルロジックエレメントであって、
該制御回路が第一のモードで動作するとき、第一の組み合わせ出力が、該6個の入力からなるセットの4個の入力と、該第一、第二、第三および第四の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第二の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第一のサブセットと、第一および第二の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第三の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第二のサブセットと、第三および第四の2−LUTとを使用して生成され、該第一と第二のサブセットとは、該6個の入力からなるセットの重なり合わないサブセットである、フラクチャブルロジックエレメント。 - 前記6個の入力からなるセットの第一および第四の入力に接続された入力と、前記第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
前記6個の入力からなるセットの第二および第三の入力に接続された入力と、前記第一および第二の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
前記制御回路は、該第一と第二のマルチプレクサの制御入力に接続され、
前記制御回路が前記第一のモードで動作するとき、該第一および第二のマルチプレクサは、該第四および第三の入力を、該第一および第二のマルチプレクサから前記第一および第二の2−LUTへの出力として、選択し、
前記制御回路が前記第二のモードで動作するとき、該第一および第二のマルチプレクサは、該第一および第二の入力を、該第一および第二のマルチプレクサから前記第一および第二の2−LUTへの出力として選択する、請求項1に記載のフラクチャブルロジックエレメント。 - 前記第一、第二、第三および第四の2−LUTに接続されたマルチプレクサの階層をさらに備え、
前記制御回路が前記第二のモードで動作するとき、前記第一、第二、第三および第四の入力は、該マルチプレクサの階層によって、該マルチプレクサの階層に対する制御入力として使用される前記6個の入力からなるセットの第五および第六の入力を用いて、多重化される、請求項2に記載のフラクチャブルロジックエレメント。 - 前記マルチプレクサの階層は、
前記第一および第二の2−LUTに接続された入力と、前記第五の入力に接続された制御入力とを有する第三のマルチプレクサと、
前記第三および第四の2−LUTに接続された入力と、前記第五の入力に接続された制御入力とを有する第四のマルチプレクサと、
該第三および第四のマルチプレクサに接続された入力と、前記第六の入力に接続された制御入力とを有する第五のマルチプレクサと
を含む、請求項3に記載のフラクチャブルロジックエレメント。 - 前記第三および第四の2−LUTに接続された入力と、前記第六の入力に接続された制御入力とを有する第六のマルチプレクサと、
前記第四および第五のマルチプレクサの間に接続され、前記第四および第六のマルチプレクサに接続された入力を有する第七のマルチプレクサと、
該第七のマルチプレクサの制御入力に接続された第一のロジックゲートと、
前記第五のマルチプレクサの制御入力に接続され、該第一のロジックゲートおよび前記第六の入力に接続された入力を有する第二のロジックゲートと
をさらに備える、請求項4に記載のフラクチャブルロジックエレメント。 - 以前のロジックエレメントと接続されたキャリーチェイン入力と、次のロジックエレメントと接続されたキャリーチェイン出力とを有する演算回路をさらに備え、
該演算回路は、前記第一および第二の2−LUTならびに該キャリーチェイン入力からの出力に基づいて、演算和を生成するように構成される、請求項1に記載のフラクチャブルロジックエレメント。 - キャリーチェイン入力と、前記6個の入力からなるセットの第一および第四の入力とに接続され、該キャリーチェイン入力ならびに該6個の入力からなるセットの第一および第四の入力に基づいて、演算和を生成する、第一の加算器回路と、
前記6個の入力からなるセットの第三および第四の入力とに接続され、該6個の入力からなるセットの第三および第四の入力に基づいて、演算和を生成する、第二の加算器回路と
をさらに備える、請求項1に記載のフラクチャブルロジックエレメント。 - 前記6個の入力からなるセットの4個の入力を使用して、第一の登録出力を生成するために、あるいは、前記6個の入力からなるセットの3個の入力からなる第一のサブセットを使用して、第二の登録出力を生成するために、前記第一、第二、第三および第四の2−LUTの出力に接続されたフリップフロップをさらに備える、請求項1に記載のフラクチャブルロジックエレメント。
- 前記第一および第二の2−LUTの出力に接続された第一の出力ラインと、
前記第一、第二、第三および第四の2−LUTの出力に接続された第二の出力ラインと、
前記フリップフロップに接続された第三の出力ラインと、
該第一、第二および第三の出力ラインに接続された入力を有する第一のマルチプレクサと、
該第一、第二および第三の出力ラインに接続された入力を有する第二のマルチプレクサと
をさらに備える、請求項8に記載のフラクチャブルロジックエレメント。 - 前記第一、第二、第三および第四の2−LUTに接続された入力を有する第一の4:1マルチプレクサと、
前記第一、第二、第三および第四の2−LUTに接続された入力を有する第二の4:1マルチプレクサと
をさらに備える、請求項1に記載のフラクチャブルロジックエレメント。 - 前記6個の入力からなるセットの第五および第一の入力に接続された入力と、第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
前記6個の入力からなるセットの第二および第四の入力とに接続された入力、第三および第四の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
前記制御回路が前記第一のモードで動作するとき、前記第一の4:1マルチプレクサは、前記6個の入力からなるセットの第一、第二、第五および第六の入力の第一の組み合わせ出力を生成し、前記第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第二、第三および第四の入力の第一の組み合わせ出力を生成し、
前記制御回路が前記第二のモードで動作するとき、前記第一の4:1マルチプレクサは、前記6個の入力からなるセットの第二、第五および第六の入力の第二の組み合わせ出力を生成し、前記第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第三および第四の入力の第三の組み合わせ出力を生成する、請求項10に記載のフラクチャブルロジックエレメント。 - 前記第一および第三の入力とに接続された入力を備える第三のマルチプレクサをさらに備え、
前記第一のマルチプレクサが、前記第一の2−LUTに、前記6個の入力からなるセットの第一の入力を出力し、前記第二のマルチプレクサが、前記第四の2−LUTに、前記6個の入力からなるセットの第四の入力を出力し、該第三のマルチプレクサが、前記第三の2−LUTに、前記6個の入力からなるセットの第三の入力を出力するとき、
前記第一の4:1マルチプレクサは、該第一の4:1マルチプレクサ用の制御入力として使用される前記第五および第六の入力を用いて、該第一、第二、第三および第四の入力を多重化する、請求項11に記載のフラクチャブルロジックエレメント。 - 前記第一の4:1マルチプレクサは、2:1マルチプレクサのツリーである、請求項10に記載のフラクチャブルロジックエレメント。
- 請求項1に記載のロジックエレメントを備える、プログラマブルロジックデバイス。
- 請求項14に記載のプログラマブルロジックデバイスを包含する、データ処理システム。
- 第一、第二、第三および第四の2入力ルックアップテーブル(2−LUT)であって、各2−LUTは4個のメモリエレメントを含み、各メモリエレメントは1データビットを保持するように構成される、第一、第二、第三および第四の2−LUTと、
6個の入力からなるセットと、
該6個の入力からなるセットの4個に接続された入力と、該第一、第二、第三および第四の2−LUTの少なくとも2つに接続された出力と有するマルチプレクサのセットと、
該マルチプレクサのセットに接続され、第一のモードおよび第二のモードで動作するように構成された制御回路と
を備える、フラクチャブルロジックエレメントであって、
該制御回路が第一のモードで動作するとき、第一の組み合わせ出力が、該6個の入力からなるセットの4個の入力と、第一、第二、第三および第四の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第二の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第一のサブセットと、第一および第二の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第三の組み合わせ出力が、該6個の入力からなるセットの3個の入力からなる第二のサブセットと、第三および第四の2−LUTとを使用して生成され、該第一と該第二のサブセットとは、該6個の入力からなるセットの重なり合わないサブセットである、フラクチャブルロジックエレメント。 - 前記マルチプレクサのセットは、
前記6個の入力からなるセットの第一および第四の入力に接続された入力と、前記第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
前記6個の入力からなるセットの第二および第三の入力に接続された入力と、前記第一および第二の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
前記制御回路は、該第一および第二のマルチプレクサの制御入力に接続され、
前記制御回路が前記第一のモードで動作するとき、該第一および第二のマルチプレクサは、前記第四および第三の入力を、該第一および第二のマルチプレクサから前記第一および第二の2−LUTへの出力として選択し、
前記制御回路が前記第二のモードで動作するとき、該第一および第二のマルチプレクサは、前記第一および第二の入力を、該第一および第二のマルチプレクサから前記第一および第二の2−LUTへの出力として選択する、請求項16に記載のフラクチャブルロジックエレメント。 - 前記6個の入力からなるセットの第五および第一の入力に接続された入力と、前記第一および第二の2−LUTに接続された出力とを有する第一のマルチプレクサと、
前記6個の入力からなるセットの第二および第四の入力に接続された入力と、前記第三および第四の2−LUTに接続された出力とを有する第二のマルチプレクサと
をさらに備え、
前記制御回路は、該第一および第二のマルチプレクサの制御入力に接続され、
前記制御回路が前記第一のモードで動作するとき、該第一および第二のマルチプレクサは、前記第一および第二の入力を、該第一および第二のマルチプレクサからの出力として選択し、
前記制御回路が前記第二のモードで動作するとき、該第一および第二のマルチプレクサは、前記第五および第四の入力を、該第一および第二のマルチプレクサからの出力として選択する、請求項16に記載のフラクチャブルロジックエレメント。 - 前記第一、第二、第三および第四の2−LUTに接続された入力を有する第一の4:1マルチプレクサと、
前記第一、第二、第三および第四の2−LUTに接続された入力を有する第二の4:1マルチプレクサと
をさらに備え、
前記制御回路が前記第一のモードで動作するとき、該第一の4:1マルチプレクサは、前記6個の入力からなるセットの第一、第二、第五および第六の入力の第一の組み合わせ出力を生成し、該第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第二、第三および第四の入力の第一の組み合わせ出力を生成し、
前記制御回路が前記第二のモードで動作するとき、該第一の4:1マルチプレクサは、前記6個の入力からなるセットの第二、第五および第六の入力の第二の組み合わせ出力を生成し、該第二の4:1マルチプレクサは、該6個の入力からなるセットの第一、第三および第四の入力の第三の組み合わせ出力を生成する、請求項18に記載のフラクチャブルロジックエレメント。 - 第一、第二、第三および第四の2入力ルックアップテーブル(2−LUT)を形成するステップであって、各2−LUTは4個のメモリエレメントを含み、各メモリエレメントは1データビットを保持するように構成される、ステップと、
6個の入力ラインからなるセットを形成するステップと、
第一のモードおよび第二のモードで動作するように構成された制御回路を形成するステップと
を包含する、フラクチャブルロジックエレメントを製造する方法であって、
該制御回路が第一のモードで動作するとき、第一の組み合わせ出力が、該6個の入力ラインからなるセットの4個の入力ラインと、該第一、第二、第三および第四の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第二の組み合わせ出力が、該6個の入力ラインからなるセットの3個の入力ラインからなる第一のサブセットと、第一および第二の2−LUTとを使用して生成され、
該制御回路が第二のモードで動作するとき、第三の組み合わせ出力が、該6個の入力ラインからなるセットの3個の入力ラインからなる第二のサブセットと、第三および第四の2−LUTとを使用して生成され、該第一と該第二のサブセットとは、該6個の入力ラインからなるセットの重なり合わないサブセットである、方法。 - 第一のマルチプレクサの入力を前記6個の入力ラインからなるセットの第一および第四の入力ラインに接続するステップと、
該第一のマルチプレクサの出力を前記第一および第二の2−LUTに接続するステップと、
第二のマルチプレクサの入力を前記6個の入力ラインからなるセットの第二および第三の入力ラインに接続するステップと、
該第二のマルチプレクサの出力を前記第一および第二の2−LUTに接続するステップと、
前記制御回路を該第一および第二のマルチプレクサの制御入力に接続するステップと
をさらに包含し、
前記制御回路が前記第一のモードで動作するとき、該第一および第二のマルチプレクサは、該第四および第三の入力ラインを選択し、
前記制御回路が前記第二のモードで動作するとき、該第一および第二のマルチプレクサは、該第一および第二の入力ラインを選択する、請求項20に記載の方法。 - 第一のマルチプレクサの入力を前記6個の入力ラインからなるセットの第五および第一の入力ラインに接続するステップと、
該第一のマルチプレクサの出力を前記第一および第二の2−LUTに接続するステップと、
第二のマルチプレクサの入力を前記6個の入力ラインからなるセットの第二および第四の入力ラインに接続するステップと、
該第二のマルチプレクサの出力を前記第三および第四の2−LUTに接続するステップと、
前記制御回路を該第一および第二のマルチプレクサの制御入力に接続するステップと
をさらに包含し、
前記制御回路が前記第一のモードで動作するとき、該第一および第二のマルチプレクサは、該第一および第二の入力ラインを選択し、
前記制御回路が前記第二のモードで動作するとき、該第一および第二のマルチプレクサは、該第五および第四の入力ラインを選択する、請求項20に記載の方法。 - 第一の4:1マルチプレクサの入力を前記第一、第二、第三および第四の2−LUTに接続するステップと、
第二の4:1マルチプレクサの入力を前記第一、第二、第三および第四の2−LUTに接続するステップと
をさらに包含し、
前記制御回路が前記第一のモードで動作するとき、該第一および第二の4:1マルチプレクサは、第一の組み合わせ出力を生成し、
前記制御回路が前記第二のモードで動作するとき、該第一の4:1マルチプレクサは、第二の組み合わせ出力を生成し、該第二の4:1マルチプレクサは、第三の組み合わせ出力を生成する、請求項22に記載の方法。
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