KR102125593B1 - 프로그래머블 로직 디바이스 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

프로그래머블 로직 디바이스는 전기적인 접속이 제1 컨피규레이션 데이터에 의해 제어되는 복수의 프로그래머블 로직 엘리먼트(PLE)를 포함함다. 각각의 PLE는, 입력 신호의 논리 레벨과 출력 신호의 논리 레벨 사이의 관계가 제2 컨피규레이션 데이터에 의해 정해지는 LUT와, 상기 LUT의 상기 출력 신호가 입력되는 FF와, MUX를 포함한다. 상기 MUX는, 각각 제1 및 제2 트랜지스터를 포함하는 2개 이상의 스위치를 포함한다. 상기 제2 트랜지스터의 게이트에는 상기 제1 트랜지스터를 통해서 제3 컨피규레이션 데이터를 포함하는 신호가 입력된다. 상기 제2 트랜지스터의 소스 및 드레인 중 하나에는 상기 LUT의 상기 출력 신호 또는 상기 FF의 출력 신호가 입력된다.

Description

프로그래머블 로직 디바이스 및 반도체 장치{PROGRAMMABLE LOGIC DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 물체, 방법 또는, 제조 방법에 관한 것이다. 또한, 본 발명은 프로세스, 머신, 매뉴팩처 또는 조성물에 관한 것이다. 특히, 본 발명은, 예를 들어 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그것들의 구동 방법, 또는 그것들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 실시 형태는, 반도체 장치에 관한 것이다. 특히, 본 발명의 일 실시 형태는, 하드웨어의 구성을 변경할 수 있는 프로그래머블 로직 디바이스와, 상기 프로그래머블 로직 디바이스를 포함하는 반도체 장치에 관한 것이다.
프로그래머블 로직 디바이스(PLD)에서는, 적당한 규모의 프로그래머블 로직 엘리먼트(PLE)를 사용하여 논리 회로가 구성되어 있고, PLE의 기능 및 PLE간의 접속을 제조 후에 변경할 수 있다. 구체적으로, PLD는 복수의 PLE와, PLE 간의 접속을 제어하는 배선 리소스를 적어도 포함한다.
또한, 프로그래머블 로직 디바이스는 제조 후에 유저가 내부 회로 구성을 변경할 수 있다. PLE는 조합 회로, 순서 회로 등에 포함되는 논리 리소스의 최소 단위이다.
PLD의 벤더에 의해 제안되고 있는 PLE의 구성은 다양하다. 단순한 회로 구성으로 여러가지 논리 게이트로서 기능할 수 있는 LUT(룩업 테이블)와, 순서 회로의 기능을 실현하기 위해서 필요한 플립플롭을 포함하는 LUT 방식의 PLE가, AND 회로 및 OR 회로의 조합에 의해 원하는 논리 게이트를 실현하는 프로덕트 텀 방식의 PLE에 비하여, PLD의 면적의 증가에 유리해서, 시장에서의 보급율이 높다.
LUT 방식의 PLE에는, LUT와 플립플롭 외에, 신호의 경로에 선택지를 갖게 하기 위해서 멀티플렉서가 포함되는 경우가 많다. 멀티플렉서를 PLE에 제공함으로써, 플립플롭에 입력되는 신호의 선택, 또는 PLE로부터 출력되는 신호의 선택 등의, PLE 내부에서의 접속뿐만 아니라, 배선 리소스 스위치없이 PLE 간의 직접적인 접속도 컨피규레이션 데이터에 의해 제어하는 것이 가능하게 된다. 따라서, 멀티플렉서를 사용함으로써, PLE의 수를 억제하면서, PLD에서 다양한 회로 구성을 실현할 수 있다.
특허문헌 1에는 복수의 멀티플렉서를 논리 모듈에 포함하는 FPGA에 대해서 기재하고 있다.
일본 특허 공개 평08-330943호 공보
저소비 전력 및 고속 동작은, PLD 등의 반도체 장치의 성능을 평가하는 데 있어서 중요한 인자이다. 그러나, PLD의 저소비 전력화를 도모하기 위해서 전원 전압을 작게 하면, 트랜지스터의 온 전류가 작아지므로, PLD의 동작 속도도 낮아진다. 즉, 소비 전력의 저감과 동작 속도의 증가는 상반된 관계에 있다. 동작 속도를 고려하면, 저소비 전력화만을 위해서 전원 전압을 작게 할 수는 없다.
ｎ채널형의 트랜지스터를 개재해서 PLE 내부의 노드에 부여되는 하이 레벨 전위는, 트랜지스터의 역치 전압만큼 강하한다. 따라서, 소비 전력을 저감하기 위해서 PLD의 전원 전압을 작게 하면, PLE 내부의 노드의 전위가 너무 낮아져서, PLE로부터 출력되는 신호의 논리 레벨이 변화하여, PLD가 정상적으로 동작하지 않을 수도 있다.
상술한 바와 같은 기술적 배경에서, 본 발명의 일 실시 형태는, 동작 속도가 유지될 수 있는 저전력 PLD 등의 제공을 하나의 과제로 한다. 혹은, 본 발명의 일 실시 형태는, 정상적으로 동작할 수 있는 저전력 PLD 등의 제공을 하나의 과제로 한다. 혹은, 본 발명의 일 실시 형태는, 오프 전류가 적은 반도체 장치 등의 제공을 하나의 과제로 한다. 혹은, 본 발명의 일 실시 형태는, 관통 전류가 적은 반도체 장치 등의 제공을 하나의 과제로 한다. 혹은, 본 발명의 일 실시 형태는, 동작 속도가 저하되기 어려운 반도체 장치 등의 제공을 하나의 과제로 한다. 혹은, 본 발명의 일 실시 형태는, 신규한 반도체 장치 등의 제공을 하나의 과제로 한다. 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 실시 형태에서는, 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 다른 과제는, 명세서, 도면, 청구항 등의 기재로부터 명확해지고, 추출될 수 있다.
PLE의 회로 구성에서는, 일반적으로 사용되는 LUT 및 레지스터 이외에, 캐리 체인, 레지스터 체인 등의 기능을 추가함으로써, 연산 기능이나 조합 회로를 효율적으로 실장하고 있다.
그러나, 추가 기능을 이용할지의 여부를 선택하는 멀티플렉서의 수가 증가한다. 멀티플렉서의 수가 증가하면, 회로 규모가 커진다.
멀티플렉서를 논리 회로를 사용하여 구성한 경우, 게이트 단수가 증가하기 때문에, 게이트 지연 및 소비 전력이 증가한다. 한편, 멀티플렉서를 패스 트랜지스터(path transistor)를 사용하여 구성한 경우, 게이트 지연 및 소비 전력의 증가는 적지만, 멀티플렉서에 의해 선택된 신호는 패스 트랜지스터의 역치 전압만큼 진폭 전압이 감소한다.
본 발명의 일 실시 형태는, 회로 규모가 작은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 실시 형태는, 고속 동작이 가능한 반도체 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 실시 형태는, 저전력 반도체 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 실시 형태는, 품질이 좋은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 실시 형태는, 오프 전류가 작은 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 실시 형태는, 투명한 반도체 막을 포함하는 반도체 장치 등을 제공하는 것을 과제로 한다. 또는, 본 발명의 일 실시 형태는, 신규한 반도체 장치 등을 제공하는 것을 과제로 한다.
본 발명의 일 실시 형태에서는, 각각 2개 이상의 트랜지스터를 포함하는 복수의 스위치를 사용하여, PLE에 포함되는 멀티플렉서를 구성한다. 각 스위치가 갖는 제1 트랜지스터는 각 스위치가 갖는 제2 트랜지스터에 비하여 오프 전류가 현저하게 작은 것으로 한다. 제1 트랜지스터는, 컨피규레이션 데이터를 포함하는 신호의, 제2 트랜지스터의 게이트에의 입력을 제어하는 기능을 갖는다.
상기 구성에 의해, 제2 트랜지스터의 도통 상태와 비도통 상태는 컨피규레이션 데이터를 포함하는 신호에 따라서 정해진다. 또한, 제1 트랜지스터의 오프 전류가 현저하게 작으므로, 제1 트랜지스터가 비도통 상태일 때, 제2 트랜지스터의 게이트는 다른 전극이나 배선과의 사이에서의 절연성이 극히 높은 부유 상태가 된다. 그로 인해, 상기 신호의 전위가 제2 트랜지스터의 게이트에서 유지되므로, 상기 신호에 따라서 정해진 제2 트랜지스터의 도통 상태와 비도통 상태도 유지된다.
또한, 제2 트랜지스터의 게이트가 다른 전극이나 배선과의 사이에서의 절연성이 극히 높은 부유 상태가 되면, 제2 트랜지스터의 게이트 전위가 하이 레벨일 때에, 제2 트랜지스터의 소스 또는 드레인에 입력되는 신호의 전위 변화에 수반하여, 제2 트랜지스터의 게이트의 전위를 상승시킬 수 있다. 따라서, PLD에 공급하는 전원 전압을 작게 함으로써 제2 트랜지스터의 게이트에 입력되는 신호의 전압이 작아지는 경우에도, 컨피규레이션 데이터에 따라 제2 트랜지스터가 도통 상태가 되어, 온 전류가 작아지는 것을 방지할 수 있다.
본 발명의 일 실시 형태에서는, 상기 구성 외에, LUT에 슈미트 트리거 논리 게이트를 사용하는 구성을 사용해도 된다. 슈미트 트리거 논리 게이트를 LUT에 사용함으로써, PLD에 공급하는 전원 전압이 작아지더라도, 멀티플렉서와 LUT가 정상적으로 동작할 수 있어, LUT의 동작 속도의 저하를 방지할 수 있다.
구체적으로, 본 발명의 일 실시 형태에 따른 프로그래머블 로직 디바이스는, 전기적인 접속이 제1 컨피규레이션 데이터에 의해 제어되는 복수의 프로그래머블 로직 엘리먼트를 포함한다. 프로그래머블 로직 엘리먼트는, 입력 신호의 논리 레벨과 출력 신호의 논리 레벨의 관계가 제2 컨피규레이션 데이터에 의해 정해지는 룩업 테이블과, 상기 룩업 테이블의 출력 신호가 입력되는 플립플롭과, 멀티플렉서를 포함한다. 상기 멀티플렉서는, 각각 제1 트랜지스터 및 제2 트랜지스터를 포함하는 2개 이상의 스위치를 포함한다. 제3 컨피규레이션 데이터를 포함하는 신호는 상기 제1 트랜지스터를 개재해서 제2 트랜지스터의 게이트에 입력된다. 상기 룩업 테이블의 출력 신호 또는 상기 플립플롭의 출력 신호는 상기 제2 트랜지스터의 소스 및 드레인의 한쪽에 입력된다. 상기 2개 이상의 스위치 중 하나에 포함된 제2 트랜지스터의 소스 및 드레인의 다른 쪽은, 2개 이상의 상기 스위치 중 다른 것에 포함되는 제2 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
본 발명의 일 실시 형태에 따른 프로그래머블 로직 디바이스에서는, 상기 LUT가 복수의 논리 게이트를 포함한다. 각각의 논리 게이트는, 제1 배선과 제1 전위가 부여되는 제2 배선의 전기적인 접속을 제어하는 복수의 제3 트랜지스터와, 상기 제1 배선과 상기 제1 전위보다 높은 제2 전위가 부여되는 제3 배선의 전기적인 접속을 제어하는 복수의 제4 트랜지스터와, 복수의 제3 트랜지스터 중 하나의 제3 트랜지스터의 소스 및 드레인의 한쪽 및 다른 제3 트랜지스터의 소스 및 드레인의 한쪽에 접속된 제1 노드와, 상기 제1 전위보다 높은 제3 전위가 부여되는 제4 배선과의 전기적인 접속을 제어하는 제5 트랜지스터와, 복수의 제4 트랜지스터 중 하나의 제4 트랜지스터의 소스 및 드레인의 한쪽 및 다른 제4 트랜지스터의 소스 및 드레인의 한쪽에 접속된 제2 노드와, 상기 제3 전위보다 낮은 제4 전위가 부여되는 제5 배선과의 전기적인 접속을 상기 제1 배선의 전위에 따라서 제어하는 제6 트랜지스터를 적어도 포함한다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 멀티플렉서, 룩업 테이블 및 메모리를 포함한다. 멀티플렉서에는 제1 신호, 제2 신호, 제1 컨피규레이션 데이터 및 제2 컨피규레이션 데이터가 입력된다. 제2 컨피규레이션 데이터는 제1 컨피규레이션 데이터가 반전한 것이다. 멀티플렉서는, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 인버터를 포함한다. 제1 트랜지스터의 게이트에는 해당 제1 트랜지스터를 온할 수 있는 전압이 인가된다. 제1 트랜지스터의 소스 및 드레인의 한쪽에는 메모리로부터 제1 컨피규레이션 데이터가 입력된다. 제1 트랜지스터의 소스 및 드레인의 다른 쪽은 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제2 트랜지스터의 소스 및 드레인의 한쪽에는 룩업 테이블로부터 제1 신호가 입력된다. 인버터에는 제1 컨피규레이션 데이터가 입력된다. 인버터로부터 제2 컨피규레이션 데이터가 출력된다. 제3 트랜지스터의 게이트는 제1 트랜지스터의 게이트에 전기적으로 접속된다. 제3 트랜지스터의 게이트에는 해당 제3 트랜지스터를 온할 수 있는 전압이 인가된다. 제3 트랜지스터의 소스 및 드레인의 한쪽에는 인버터로부터 제2 컨피규레이션 데이터가 입력된다. 제3 트랜지스터의 소스 및 드레인의 다른 쪽은 제4 트랜지스터의 게이트에 전기적으로 접속된다. 제4 트랜지스터의 소스 및 드레인의 한쪽에는 제2 신호가 입력된다. 제4 트랜지스터의 소스 및 드레인의 다른 쪽은 제2 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고 있다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 멀티플렉서, 룩업 테이블 및 메모리를 포함한다. 멀티플렉서에는 제1 신호, 제2 신호, 제1 컨피규레이션 데이터 및 제2 컨피규레이션 데이터가 입력된다. 멀티플렉서는, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함한다. 제1 트랜지스터의 게이트에는 제1 트랜지스터를 온할 수 있는 전압이 인가된다. 제1 트랜지스터의 소스 및 드레인의 한쪽에는 메모리로부터 제1 컨피규레이션 데이터가 입력된다. 제1 트랜지스터의 소스 및 드레인의 다른 쪽은 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제2 트랜지스터의 소스 및 드레인의 한쪽에는 룩업 테이블로부터 제1 신호가 입력된다. 제3 트랜지스터의 게이트는 제1 트랜지스터의 게이트에 전기적으로 접속된다. 제3 트랜지스터의 게이트에는 해당 제3 트랜지스터를 온할 수 있는 전압이 인가된다. 제3 트랜지스터의 소스 및 드레인의 한쪽에는 메모리로부터 제2 컨피규레이션 데이터가 입력된다. 제3 트랜지스터의 소스 및 드레인의 다른 쪽은 제4 트랜지스터의 게이트에 전기적으로 접속된다. 제4 트랜지스터의 소스 및 드레인의 한쪽에는 제2 신호가 입력된다. 제4 트랜지스터의 소스 및 드레인의 다른 쪽은 제2 트랜지스터의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고 있다.
본 발명의 일 실시 형태에 따른 반도체 장치에서는, 제1 컨피규레이션 데이터에 의해 제2 트랜지스터를 온할 수 있고, 제2 컨피규레이션 데이터에 의해 제4 트랜지스터를 온할 수 있고, 제2 트랜지스터를 온할 때는 제4 트랜지스터는 오프하고, 제4 트랜지스터를 온할 때는 제2 트랜지스터는 오프하고, 제2 트랜지스터가 온했을 때는, 제2 트랜지스터의 소스 및 드레인의 다른 쪽으로부터 제1 신호에 대응하는 제3 신호가 출력되고, 제4 트랜지스터가 온했을 때는, 제4 트랜지스터의 소스 및 드레인의 다른 쪽으로부터 제2 신호에 대응하는 제4 신호가 출력된다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 제1 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고, 제3 트랜지스터의 채널 형성 영역은 산화물 반도체 막을 포함한다.
본 발명의 일 실시 형태에 따른 반도체 장치는 프로그래머블 로직 디바이스로서 사용될 수 있다.
본 발명의 일 실시 형태에 따르면, 동작 속도를 유지할 수 있는 저전력 PLD가 제공된다. 혹은, 본 발명의 일 실시 형태에 따르면, 정상적으로 동작할 수 있는 저전력 PLD가 제공된다.
본 발명의 일 실시 형태에 따르면, 회로 규모가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 실시 형태에 따르면, 고속 동작이 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 실시 형태에 따르면, 저전력의 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 실시 형태에 따르면, 품질이 좋은 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 실시 형태에 따르면, 오프 전류가 작은 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 실시 형태에 따르면, 투명한 반도체 막을 포함하는 반도체 장치 등을 제공할 수 있다.
첨부된 도면에서,
도 1의 (a) 및 (b)는 PLD 및 PLE의 구성을 도시하는 도면.
도 2는 멀티플렉서의 구성을 도시하는 도면.
도 3의 (a) 및 (b)는 멀티플렉서의 구성과 타이밍 차트를 도시하는 도면.
도 4는 멀티플렉서의 구성을 도시하는 도면.
도 5는 멀티플렉서의 구성을 도시하는 도면.
도 6은 룩업 테이블의 구성을 도시하는 도면.
도 7의 (a) 및 (b)는 인버터의 구성을 도시하는 도면.
도 8의 (a) 및 (b)는 AND 회로의 구성을 도시하는 도면.
도 9의 (a) 및 (b)는 OR 회로의 구성을 도시하는 도면.
도 10은 룩업 테이블의 구성을 도시하는 도면.
도 11의 (a) 및 (b)는 프로그래머블 로직 엘리먼트의 구성예.
도 12의 (a) 및 (b)는 PLD와 스위치의 구성을 도시하는 도면.
도 13은 PLD 전체의 구성을 도시하는 도면.
도 14는 PLD의 단면 구조를 도시하는 도면.
도 15의 (a) 및 (b)는 칩과 모듈을 도시하는 도면.
도 16의 (a) 내지 (f)는 전자 기기를 도시하는 도면.
도 17의 (a) 및 (b)는 트랜지스터의 단면 구조를 도시하는 도면.
도 18은 반도체 장치의 회로도.
도 19는 메모리의 회로도.
도 20은 타이밍 차트.
도 21은 논리 회로를 포함하는 멀티플렉서를 도시하는 도면.
도 22의 (a) 및 (b)는 논리 회로를 포함하는 멀티플렉서를 도시하는 도면.
도 23은 반도체 장치의 회로도.
도 24는 로직 엘리먼트의 블록도.
도 25는 반도체 장치의 회로도.
도 26은 반도체 장치의 회로도.
도 27은 본 발명의 일 실시 형태에 따른 멀티플렉서를 도시하는 도면.
도 28은 타이밍 차트.
도 29는 논리 회로를 포함하는 멀티플렉서를 도시하는 도면.
도 30은 전압과 시간의 관계를 도시하는 도면.
도 31은 전류와 시간의 관계를 도시하는 도면.
도 32는 전류와 시간의 관계를 도시하는 도면.
도 33은 반도체 장치의 단면도.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위로부터 일탈하지 않고 본 발명의 형태 및 상세를 다양하게 변경할 수 있는 것은, 본 기술 분야의 당업자라면 용이하게 이해할 것이다. 따라서, 본 발명은, 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되어서는 안된다.
본 발명의 일 실시 형태에 따른 프로그래머블 로직 디바이스는, 마이크로프로세서, 화상 처리 회로, 반도체 표시 장치용의 컨트롤러, DSP(digital signal processor), 마이크로컨트롤러, 2차 전지 등의 배터리의 제어 회로 및 보호 회로 등의, 반도체 소자를 사용한 각종 반도체 집적 회로를 그 범주에 포함한다. 본 발명의 일 실시 형태에 따른 반도체 장치는, 상기 반도체 집적 회로를 사용하여 구성되는 RF 태그, 반도체 표시 장치 등의 각종 장치를, 그 범주에 포함한다. 반도체 표시 장치는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(digital micromirror device), PDP(plasma display panel), FED(field emission display) 및 반도체 소자를 구동 회로에 포함하고 있는 기타의 반도체 표시 장치를, 그 범주에 포함한다.
본 명세서에서 "접속"이라는 용어는 전기적인 접속을 의미하고, 전류, 전압 또는 전위가, 공급가능하거나, 전송가능한 상태에 상당한다. 따라서, 접속 상태란, 반드시 직접 접속하고 있는 상태를 가리키는 것은 아니고, 전류, 전압 또는 전위가 공급가능하거나, 전송가능하도록, 배선, 저항, 다이오드 또는 트랜지스터 등의 회로 소자를 개재하는 전기적인 접속 상태도 포함한다.
본 명세서에 첨부한 블록도는 기능에 따라 독립적인 블록으로 분류된 구성 요소를 도시하지만, 실제로는 그 구성 요소를 그들의 기능에 따라 완전하게 분리하기는 어렵고, 하나의 구성 요소가 복수의 기능에 관련될 수도 있다.
트랜지스터의 소스는, 활성층으로서 기능하는 반도체 막의 일부인 소스 영역, 혹은 상기 반도체 막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인은, 활성층으로서 기능하는 반도체 막의 일부인 드레인 영역, 혹은 상기 반도체 막에 전기적으로 접속된 드레인 전극을 의미한다. 게이트는 게이트 전극을 의미한다.
트랜지스터가 갖는 "소스"와 "드레인"이라는 용어는, 트랜지스터의 도전형 및 단자에 부여되는 전위의 레벨에 따라 교체된다. 일반적으로, ｎ채널형 트랜지스터에서는, 낮은 전위가 부여되는 단자가 소스라고 불리고, 높은 전위가 부여되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는, 낮은 전위가 부여되는 단자가 드레인이라고 불리고, 높은 전위가 부여되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이 고정되고 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명할 경우가 있지만, 실제로는 상기 전위의 관계를 따라서 소스와 드레인의 명칭이 서로 교체된다.
(실시 형태 1)
<PLD의 구성예>
도 1의 (a)는 본 발명의 일 실시 형태에 따른 PLD(프로그래머블 로직 디바이스)의 구성을 도시하는 블록도이다.
도 1의 (a)에 도시한 바와 같이, PLD(10)는 복수의 PLE(프로그래머블 로직 엘리먼트)(11)를 포함한다. PLE(11) 간의 전기적 접속은, PLE(11) 사이의 접속을 정의하기 위한 정보를 포함하는 컨피규레이션 데이터에 따라 제어된다.
구체적으로, PLE(11)는 복수의 배선을 포함하는 배선군과, 배선군에 포함되는 배선 사이의 접속을 컨피규레이션 데이터에 따라서 제어하는 스위치를 포함하는 배선 엘리먼트에 의해 서로 접속될 수 있다.
도 1의 (b)는 PLE(11)의 구성예를 도시하는 블록도이다. PLE(11)는 LUT(룩업 테이블)(12)과, FF(플립플롭)(13)과, MUX(멀티플렉서)(14)를 적어도 포함한다.
LUT(12)에는, LUT(12)의 논리 게이트로서의 기능을 정의하기 위한 데이터를 포함하는 컨피규레이션 데이터(18)가 입력된다. 즉, 단자(16)로부터 LUT(12)에 입력되는 신호의 논리 레벨과, LUT(12)로부터 출력되는 출력 신호의 논리 레벨의 관계는 컨피규레이션 데이터(18)에 따라서 정해진다.
FF(13)에는, LUT(12)로부터의 출력 신호가 입력된다. 하나의 PLE(11)에 포함되는 FF(13)로부터의 출력 신호가, 다른 PLE(11)에 포함되는 FF(13)에 입력될 수도 있다. FF(13)는 입력된 이 신호를 유지하는 기능을 갖는다.
MUX(14)에는, MUX(14)의 동작을 제어하기 위한 데이터를 포함하는 컨피규레이션 데이터(19)가 입력된다. MUX(14)는, LUT(12)로부터의 출력 신호와, FF(13)로부터의 출력 신호의 어느 하나를, 컨피규레이션 데이터(19)에 따라서 선택하는 기능을 갖는다. MUX(14)에 의해 선택된 신호는, PLE(11)의 단자(17)로부터 출력된다.
<멀티플렉서의 구성예>
도 2에, MUX(14)의 구체적인 구성예를 나타낸다. 도 2에 도시하는 MUX(14)는, 스위치(20a) 및 스위치(20b)를 적어도 포함한다. MUX(14)는, CM(컨피규레이션 메모리)(15)로부터 입력되는 컨피규레이션 데이터를 포함하는 신호에 따라, 스위치(20a) 및 스위치(20b)의 동작을 제어함으로써, 복수의 배선(25)에 입력된 신호 중 어느 하나를 선택하는 기능과, 선택된 신호를 배선(26)에 공급하는 기능을 갖는다. 컨피규레이션 메모리는 컨피규레이션 데이터를 기억하는 레지스터에 상당한다.
배선(25a)을 복수의 배선(25) 중 하나로 가정하면, 구체적으로, 스위치(20a)는 CM(15)로부터 입력되는 컨피규레이션 데이터를 포함하는 신호에 따라, 배선(25a)에 입력된 신호를 배선(26a)에 공급할지의 여부를 제어하는 기능을 갖는다. 또한, 배선(25b)을 복수의 배선(25) 중 다른 하나라고 가정하면, 구체적으로, 스위치(20b)는 CM(15)로부터 입력되는 컨피규레이션 데이터를 포함하는 신호에 따라, 배선(25b)에 입력된 신호를 배선(26b)에 공급할지의 여부를 제어하는 기능을 갖는다.
스위치(20a) 및 스위치(20b)는, 각각 트랜지스터(21) 및 트랜지스터(22)를 포함한다. 트랜지스터(21)는 컨피규레이션 데이터를 포함하는 신호의, 트랜지스터(22)의 게이트에의 입력을 제어하는 기능을 갖는다. 트랜지스터(22)는, 트랜지스터(22)의 게이트에 입력된 컨피규레이션 데이터를 포함하는 신호에 따라, 도통 상태 또는 비도통 상태가 정해진다. 트랜지스터(22)가 도통 상태일 때, 배선(25a) 또는 배선(25b)에 입력된 신호가 트랜지스터(22)를 개재해서 배선(26a)에 공급된다. 반대로, 트랜지스터(22)가 비도통 상태일 때, 배선(25a) 또는 배선(25b)에 입력된 신호는 배선(26a)에 공급되지 않는다.
구체적으로, 트랜지스터(21)의 소스 및 드레인의 한쪽에, 컨피규레이션 데이터를 포함하는 신호가 입력되고, 트랜지스터(21)의 소스 및 드레인의 다른 쪽이 트랜지스터(22)의 게이트에 접속되고 있다. 트랜지스터(22)의 소스 및 드레인의 한쪽이 배선(25a) 또는 배선(25b)에 접속되어 있고, 트랜지스터(22)의 소스 및 드레인의 다른 쪽이 배선(26a)에 접속되고 있다.
스위치(20a)와 스위치(20b)에 입력되는 컨피규레이션 데이터를 포함하는 신호의 논리 레벨은 서로 상이하다. 구체적으로, 도 2에서는, 스위치(20a)에 입력되는 신호의 논리 레벨을 인버터(27)에 의해 반전시킨 신호가, 스위치(20b)에 입력되는 경우를 예시하고 있다. 단, 인버터(27)를 사용하지 않고, 스위치(20a)와 스위치(20b)에 논리 레벨이 서로 다른 상기 신호가 입력되도록 해도 된다.
도 2에서는, 인버터(27)가 MUX(14)에 포함되지 않는 경우를 예시하고 있지만, MUX(14)는 인버터(27)를 포함하고 있어도 된다.
상기 구성에 의해, 스위치(20a) 및 스위치(20b)의 어느 한쪽이 트랜지스터(22)에 의해 도통 상태로 되고, 스위치(20a) 및 스위치(20b)의 다른 쪽이 트랜지스터(22)에 의해 비도통 상태로 된다. 즉, 배선(25a) 및 배선(25b)에 입력된 신호 중 어느 한쪽만이 스위치(20a) 및 스위치(20b)에 의해 선택되어서, 배선(26a)에 공급된다.
복수의 배선(25)의 수에 따라서는, MUX(14)에 복수의 스위치(20a) 및 복수의 스위치(20b)를 제공하는 경우도 있을 수 있다. 그 경우, MUX(14)에는, 복수의 스위치(20a) 및 스위치(20b)에 의해 선택된 신호가 입력되는 배선(26a)이 복수 존재 하게 된다. 상기 경우의 MUX(14)는, 복수의 배선(26a)에 입력되는 신호를 선택하기 위한 단수 또는 복수의 스위치(20a) 및 단수 또는 복수의 스위치(20b)를 더 포함한다. 복수의 스위치(20a) 및 복수의 스위치(20b)에 의해 반복적으로 신호를 선택함으로써, 최종적으로 1개의 신호가 배선(26)에 공급된다.
그리고, 본 발명의 일 실시 형태에서는, 트랜지스터(21)는 트랜지스터(22)에 비하여 오프 전류가 현저하게 작은 것으로 한다. 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에 채널 형성 영역이 형성되는 트랜지스터는, 오프 전류를 현저하게 작게 할 수 있으므로, 트랜지스터(21)로서 사용하는 데에 적합하다. 이러한 반도체로서는, 예를 들어 실리콘보다 2배 이상 큰 밴드 갭을 갖는 산화물 반도체 및 질화갈륨 등을 들 수 있다. 상기 반도체를 포함하는 트랜지스터는, 통상의 실리콘이나 게르마늄 등의 반도체를 포함하는 트랜지스터에 비하여 오프 전류를 상당히 작게 할 수 있다.
상기 구성을 갖는 트랜지스터(21)는, 트랜지스터(21)가 비도통 상태일 때에, 트랜지스터(22)의 게이트에 접속된 노드 SN에 유지되고 있는 전하가 누설되는 것을 방지할 수 있다. 노드 SN에 전하가 유지됨으로써, 트랜지스터(22)의 도통 상태 또는 비도통 상태가 유지되므로, 스위치(20a) 및 스위치(20b)에 의해 신호가 계속 선택된다.
스위치(20a) 및 스위치(20b)에서는, 트랜지스터(21)가 비도통 상태에 있을 때 노드 SN이 부유 상태가 되기 때문에, 이하에 설명하는 부스팅 효과를 기대할 수 있다. 즉, 스위치(20a) 및 스위치(20b)에서는, 노드 SN이 부유 상태에 있으면, 배선(25a) 또는 배선(25b)의 전위가 로우 레벨로부터 하이 레벨로 변화함에 따라, 트랜지스터(22)의 소스와 게이트의 사이에 형성되는 용량 Cgs에 의해 노드 SN의 전위가 상승한다. 노드 SN의 전위의 상승 폭은, 트랜지스터(22)의 게이트에 입력된 컨피규레이션 데이터의 논리 레벨에 따라 상이하다. 구체적으로, 스위치(20a) 및 스위치(20b)에 기입된 컨피규레이션 데이터가 "0"인 경우, 트랜지스터(22)는 약반전 모드(weak inversion mode)에 있기 때문에, 노드 SN의 전위의 상승에 기여하는 용량 Cgs에는, 게이트 전극의 전위, 즉 노드 SN의 전위에 의존하지 않는 용량 Cos가 포함된다. 구체적으로, 용량 Cos에는, 예를 들어 게이트 전극과 소스 영역이 서로 중첩하는 영역에 형성되는 오버랩 용량과, 게이트 전극과 소스 전극의 사이에 형성되는 기생 용량이 포함된다. 한편, 스위치(20a) 및 스위치(20b)에 기입된 컨피규레이션 데이터가 "1"인 경우, 트랜지스터(22)는 강반전 모드(strong inversion mode)에 있기 때문에, 노드 SN의 전위의 상승에 기여하는 용량 Cgs에는, 상술한 용량 Cos 외에, 게이트 전극과 드레인 전극의 사이에 형성되는 용량 Cod와, 채널 형성 영역과 게이트 전극의 사이에 형성되는 용량 Cox의 일부가 포함된다. 따라서, 컨피규레이션 데이터가 "1"인 경우, 노드 SN의 전위의 상승에 기여하는 용량 Cgs가, 컨피규레이션 데이터가 "0"인 경우의 용량 Cgs보다 크다. 따라서, 스위치(20a) 및 스위치(20b)에서는, 배선(25a) 또는 배선(25b)의 전위의 변화에 수반하여 컨피규레이션 데이터가 "1"인 경우의 노드 SN의 전위가 컨피규레이션 데이터가 "0"인 경우의 노드 SN의 전위보다 높아지는 부스팅 효과를 얻을 수 있다. 따라서, 컨피규레이션 데이터가 "1"인 경우에, 트랜지스터(21)의 역치 전압만큼 노드 SN의 전위가 강하하는 경우에도, 부스팅 효과에 의해 노드 SN의 전위를 상승시킬 수 있으므로, 트랜지스터(22)의 도통 상태를 확보할 수 있고, 스위치(20a) 및 스위치(20b)의 스위치 속도를 향상시킬 수 있다. 컨피규레이션 데이터가 "0"인 경우에는, 트랜지스터(22)의 비도통 상태를 확보할 수 있다.
본 발명의 일 실시 형태에서는, PLD에 공급하는 전원 전압을 작게 함으로써, 트랜지스터(22)의 게이트에 입력되는 신호의 전압이 작아져도, 즉, 당해 게이트에 부여되는 전위가 낮아져도, 상기 부스팅 효과에 의해 스위치 MUX(14)를 정상적으로 동작시킬 수 있다. 따라서, PLD에 공급하는 전원 전압을 작게 해도, PLE로부터 출력되는 신호의 논리 레벨이 변화하는 것을 방지하고, PLD가 정상적으로 동작하지 않는 사태가 발생할 수 있는 것을 방지할 수 있다.
<스위치의 동작예>
계속해서, 도 2에 도시한 스위치(20a) 및 스위치(20b)의 동작예에 대해서 설명한다. 도 3의 (a)에, 도 2에 도시한 스위치(20a) 및 스위치(20b)와 배선의 접속예를 나타낸다. 도 3의 (b)에, 배선에 입력되는 신호와, 트랜지스터(22)의 게이트에 접속된 노드 SN의 전위의 타이밍 차트의 일례를 나타낸다.
도 3의 (a)에 나타내는 스위치(20a) 및 스위치(20b) 각각에서는, 트랜지스터(21)의 게이트가 배선(23)에 접속되고 있다. 스위치(20a)의 트랜지스터(21)의 그 소스 및 드레인 중 한쪽은 배선(24)에 접속되어 있다. 스위치(20b)의 트랜지스터(21)의 그 소스 및 드레인 중 한쪽은 인버터(27)의 출력 단자에 접속되고 있다. 인버터(27a)의 입력 단자는 배선(24)에 접속되고 있다.
도 3의 (b)에 도시한 바와 같이, 기간 T1에서 배선(23)에 하이 레벨인 전위가 부여되면, 스위치(20a) 및 스위치(20b) 각각에서 트랜지스터(21)가 도통 상태가 된다. "1"의 논리 레벨에 대응하는 하이 레벨인 전위가 배선(24)에 부여되면, 스위치(20a)에서는 노드 SN에 "1"의 논리 레벨에 대응하는 하이 레벨인 전위가 트랜지스터(21)를 개재해서 부여된다. 스위치(20b)에서는 노드 SN에 "0"의 논리 레벨에 대응하는 로우 레벨의 전위가 트랜지스터(21)를 개재해서 부여된다. 스위치(20a)에서 노드 SN에 부여되는 전위는 배선(24)의 전위보다 트랜지스터(21)의 역치 전압만큼 강하하고 있다.
기간 T1 후에, 배선(23)에 로우 레벨의 전위가 부여된다. 그 후에, 스위치(20a) 및 스위치(20b) 각각에서 트랜지스터(21)는 비도통 상태로 된다. 따라서, 스위치(20a) 및 스위치(20b) 각각에서 노드 SN의 전위가 유지된다.
계속해서, 기간 T2에서, 배선(25a)의 전위가 로우 레벨로부터 하이 레벨로 변화하고, 배선(25b)에 로우 레벨의 전위가 부여된다. 스위치(20a)에서는, 노드 SN이 부유 상태에 있고, 트랜지스터(22)가 강반전 모드에 있어, 부스팅 효과에 의해, 배선(25a)의 전위가 로우 레벨로부터 하이 레벨로 변화함에 따라, 노드 SN의 전위가 더 상승한다. 한편, 스위치(20b)에서는, 배선(25b)에는 로우 레벨의 전위가 부여되고, 트랜지스터(22)는 약반전 모드에 있어서, 노드 SN의 전위는 로우 레벨로 유지된다. 따라서, 스위치(20a)의 트랜지스터(22)가 도통 상태이고, 스위치(20b)의 트랜지스터(22)는 비도통 상태가 되어, 스위치(20a)를 개재해서 배선(25a)의 전위가 배선(26a)에 부여되고, 배선(26a)의 전위는 하이 레벨로 설정된다.
계속해서, 기간 T3에서, 배선(25a)에 로우 레벨의 전위가 부여되고, 배선(25b)의 전위가 로우 레벨로부터 하이 레벨로 변화한다. 스위치(20a)에서는, 노드 SN이 부유 상태에 있고, 트랜지스터(22)가 강반전 모드에 있다. 그러나, 배선(25a)의 전위가 로우 레벨이므로, 노드 SN은 기간 T1에서 주어진 전위, 즉, 배선(24)의 전위보다 트랜지스터(21)의 역치 전압만큼 강하한 전위가 유지된다. 한편, 스위치(20b)에서는 노드 SN이 부유 상태에 있기 때문에, 부스팅 효과에 의해, 배선(25b)의 전위가 로우 레벨로부터 하이 레벨로 변화함에 따라 노드 SN의 전위가 상승한다. 스위치(20b)에서는 트랜지스터(22)가 약반전 모드에 있기 때문에, 노드 SN의 전위의 상승 폭은, 기간 T2의 스위치(20a)에서의 노드 SN의 전위의 상승 폭보다 작다. 그로 인해, 스위치(20b)에서는 트랜지스터(22)가 비도통 상태를 유지한다. 따라서, 배선(25a)의 전위가 로우 레벨이고, 스위치(20b)의 트랜지스터(22)가 비도통 상태가 되어, 배선(26a)의 전위는 로우 레벨이 된다.
계속해서, 2비트의 신호가 입력되는 MUX(14)의 구성을 도 4에 일례로서 나타낸다. 도 4에 도시하는 MUX(14)는 6개의 스위치(20a 내지 20f)를 포함한다. 스위치(20a 내지 20f)는 각각 트랜지스터(21) 및 트랜지스터(22)를 포함한다. 트랜지스터(21)와 트랜지스터(22)의 접속 구조는 도 2에 도시하는 MUX(14)와 같다.
단, 도 4에 도시하는 MUX(14)에서는, 스위치(20a) 및 스위치(20c) 각각에 포함되는 트랜지스터(21)는 소스 및 드레인 중 한쪽이 컨피규레이션 데이터를 포함하는 신호가 입력되는 배선(24a)에 접속되고 있다. 스위치(20b) 및 스위치(20d) 각각의 트랜지스터(21)는 소스 및 드레인 중 한쪽이 인버터(27a)의 출력 단자에 접속되고 있다. 인버터(27)의 입력 단자는 배선(24a)에 접속되고 있다. 또한, 스위치(20e)에 포함되는 트랜지스터(21)는 소스 및 드레인 중 한쪽이 컨피규레이션 데이터를 포함하는 신호가 입력되는 배선(24b)에 접속되고 있다. 스위치(20f)의 트랜지스터(21)는 소스 및 드레인 중 한쪽이 인버터(27b)의 출력 단자에 접속되고 있다. 인버터(27b)의 입력 단자는 배선(24b)에 접속되고 있다.
또한, 도 4에 도시하는 MUX(14)에서는, 스위치(20a 내지 20d)가 각각 갖는 트랜지스터(22)는 소스 및 드레인 중 한쪽이 배선(25a, 25b, 25c, 25d)에 각각 접속되고 있다. 스위치(20a) 및 스위치(20b)가 각각 갖는 트랜지스터(22)는 소스 및 드레인 중 다른 쪽이, 스위치(20e)가 갖는 트랜지스터(22)의 소스 및 드레인 중 한쪽에 접속되고 있다. 스위치(20c) 및 스위치(20d)가 각각 갖는 트랜지스터(22)는 소스 및 드레인 중 다른 쪽이, 스위치(20f)가 갖는 트랜지스터(22)의 소스 및 드레인 중 한쪽에 접속되고 있다. 스위치(20e) 및 스위치(20f)가 각각 갖는 트랜지스터(22)의 소스 및 드레인 중 다른 쪽은, 배선(26)에 접속되고 있다.
도 4에 도시하는 MUX(14)에서는, 배선(24a) 및 배선(24b)으로부터 입력되는 컨피규레이션 데이터를 포함하는 신호에 따라 트랜지스터(22)의 도통 상태와 비도통 상태가 정해진다. 배선(25a 내지 25d)에 입력된 신호 중 어느 하나가, 컨피규레이션 데이터에 따라 스위치(20a 내지 20f)에 의해 선택되어, 배선(26)에 입력된다.
도 5에, 도 4에 도시한 MUX(14)와 마찬가지로 2비트의 신호가 공급되는, AO 게이트를 포함하는 MUX(40)의 구성을 나타낸다.
도 5에 도시하는 MUX(40)는, 3개의 AO 게이트(30)(AO 게이트(30a 내지 30c))를 포함한다. AO 게이트(30a 내지 30c)는 각각 AND 회로(31), AND 회로(32) 및 OR 회로(33)를 포함한다. AND 회로(31)의 출력 단자는 OR 회로(33)의 제1 입력 단자에 접속된다. AND 회로(32)의 출력 단자는 OR 회로(33)의 제2 입력 단자에 접속되고 있다.
AO 게이트(30a)에서는, AND 회로(31)의 제1 입력 단자가 배선(25a)에 접속되어 있고, AND 회로(31)의 제2 입력 단자가 배선(24a)에 접속되고 있다. AO 게이트(30a)에서는, AND 회로(32)의 제1 입력 단자가 배선(25b)에 접속되어 있고, AND 회로(32)의 제2 입력 단자가 인버터(27a)의 출력 단자에 접속되고 있다. 인버터(27)의 입력 단자는 배선(24a)에 접속되고 있다.
AO 게이트(30b)에서는, AND 회로(31)의 제1 입력 단자가 배선(25c)에 접속되어 있고, AND 회로(31)의 제2 입력 단자가 배선(24a)에 접속되고 있다. AO 게이트(30b)에서는, AND 회로(32)의 제1 입력 단자가 배선(25d)에 접속되어 있고, AND 회로(32)의 제2 입력 단자가 인버터(27a)의 출력 단자에 접속되고 있다.
AO 게이트(30c)에서는, AND 회로(31)의 제1 입력 단자가, AO 게이트(30a)가 갖는 OR 회로(33)의 출력 단자에 접속되어 있고, AND 회로(31)의 제2 입력 단자가 배선(24b)에 접속되고 있다. AO 게이트(30c)에서는, AND 회로(32)의 제1 입력 단자가, AO 게이트(30b)가 갖는 OR 회로(33)의 출력 단자에 접속되어 있고, AND 회로(32)의 제2 입력 단자가 인버터(27b)의 출력 단자에 접속되고 있다. 인버터(27b)의 입력 단자는 배선(24b)에 접속되고 있다. AO 게이트(30c)가 갖는 OR 회로(33)의 출력 단자는 배선(26)에 접속되고 있다.
도 5에 도시하는 MUX(40)에서는, 각 배선(25a 내지 25d)과 배선(26)의 사이에, 복수의 논리 게이트(예를 들면, AND 회로(31), AND 회로(32) 및 OR 회로(33))가 접속되고 있다. 한편, 도 4에 도시하는 MUX(14)에서는, 각 배선(25a 내지 25d)과 배선(26)의 사이에는, 2개의 트랜지스터(22)가 서로 직렬로 접속되고 있다. AND 회로는 NAND 회로와 인버터의 조합이고, OR 회로는 NOR 회로와 인버터의 조합이다. 따라서, 게이트 단수, 바꾸어 말하면, 트랜지스터의 게이트와 소스 또는 드레인 사이에서 행하여지는 신호의 전달 횟수는, MUX(14)의 스위치(20)에서는 0인 것에 반해, MUX(40)의 AO 게이트(30)에서의 게이트 단수, 즉 신호의 전달 횟수는 4이다. MUX(14)에서는, 상술한 부스팅 효과에 의해, 트랜지스터(22)의 역치 전압에 의한 2개의 트랜지스터(22)를 통한 배선(26)에 입력되는 신호의 전압의 강하가 거의 발생하지 않는다. 그로 인해, 본 발명의 일 실시 형태에 따른 MUX(14)의 신호 지연 시간이 복수의 논리 게이트를 포함하는 MUX(40)보다 짧다.
본 명세서에서, 트랜지스터가 서로 직렬로 접속되고 있는 상태는, 예를 들어 제1 트랜지스터의 소스 및 드레인의 한쪽만이, 제2 트랜지스터의 소스 및 드레인의 한쪽에만 접속되고 있는 상태를 의미한다. 또한, 트랜지스터가 서로 병렬로 접속되고 있는 상태는, 제1 트랜지스터의 소스 및 드레인의 한쪽이 제2 트랜지스터의 소스 및 드레인의 한쪽에 접속되고, 제1 트랜지스터의 소스 및 드레인의 다른 쪽이 제2 트랜지스터의 소스 및 드레인의 다른 쪽에 접속되고 있는 상태를 의미한다.
회로의 동적 소비 전력 P는 수학식 1로 표현된다. 단, α, f, n, Cload 및 Vd는 활성화율, 동작 주파수, 소자수, 소자의 부하 용량 및 전원 전압을 각각 의미한다.
[수학식 1]
P=α×f×Cload×Vd2×n
MUX(40)에서는, AO 게이트(30a 내지 30c)는 각각 AND 회로(31), AND 회로(32) 및 OR 회로(33)를 포함한다. 배선(25a 및 25b)의 하나에 입력되는 신호는 AND 회로(31 및 32)의 어느 하나와, OR 회로(33)를 경유하여, 배선(26)에 입력된다. 따라서, 배선(24a 및 24b)으로부터 입력되는 신호의 논리 레벨이 일정한 경우, AO 게이트(30a 내지 30c) 각각의 게이트의 단수가 4이며, 각 단의 활성화율이 1/2이므로, 활성화율 α는 2가 된다.
도 5에 도시하는 AND 회로(31) 및 AND 회로(32)를 NAND 회로로 변경하고, OR 회로(33)를 NAND 회로로 변경해도, 논리 게이트로서의 기능은 AO 게이트(30)와 같다. 3개의 NAND 회로로 구성되는 논리 게이트를 MUX(40)가 포함하는 경우, 각 논리 게이트의 게이트 단수는 2이며, 각 단의 활성화율이 1/2이므로, 활성화율 α는 1이 된다.
한편, MUX(14)에서는, 소자수 n은 각 논리 게이트의 게이트 단수가 2인 MUX(40)보다 적다. 따라서, 수학식 1은, MUX(14)의 소비 전력 P가, 각 논리 게이트의 게이트 단수가 2인 MUX(40)의 소비 전력보다 상당히 작게 억제되는 것을 나타낸다.
각 논리 게이트의 게이트 단수가 2인 MUX(40)는 누설 전류 또는 관통 전류의 경로를 다수 갖고, MUX(14)의 누설 전류 또는 관통 전류의 경로의 수는 각 논리 게?堧? 게이트 단수가 2인 MUX(40)에 비해서 적다. 따라서, 누설 전류 또는 관통 전류에 기인하는 소비 전력은, MUX(40)보다 MUX(14) 쪽이 더 낮다.
<LUT의 구성예>
계속해서, 도 6에 LUT(12)의 구성을 일례로서 나타낸다. 도 6에 나타내는 LUT(12)는, 2개의 AND 회로의 출력 단자가 OR 회로의 2개의 입력 단자에 접속된 AO 게이트(50)를 복수 포함한다.
구체적으로, 도 6에 나타내는 LUT(12)는 복수의 AO 게이트(50)(AO 게이트(50a 내지 50o))를 포함한다. 구체적으로, LUT(12)에서는, AO 게이트(50a 및 50b)의 후단에 AO 게이트(50i)가 접속되고 있다. AO 게이트(50c 및 50d)의 후단에 AO 게이트(50j)가 접속되고 있다. AO 게이트(50e 및 50f)의 후단에 AO 게이트(50k)가 접속되고 있다. AO 게이트(50g 및 50h)의 후단에 AO 게이트(50l)가 접속되고 있다. AO 게이트(50i 및 50j)의 후단에 AO 게이트(50m)가 접속되고 있다. AO 게이트(50k 및 50l)의 후단에 AO 게이트(50n)가 접속되고 있다. AO 게이트(50m 및 50n)의 후단에 AO 게이트(50o)가 접속되고 있다.
각 AO 게이트(50)는, AND 회로(51)와, AND 회로(52)와, OR 회로(53)를 포함한다. AND 회로(51)의 출력 단자와 AND 회로(52)의 출력 단자가, OR 회로(53)의 2개의 입력 단자에 접속되고 있다. 각 AO 게이트(50)에서는, AND 회로(51)의 제1 입력 단자와, AND 회로(52)의 제1 입력 단자가, 복수의 배선(54)의 하나, 또는 전단의 AO 게이트(50)에 포함되는 OR 회로(53)의 출력 단자에 접속되고 있다. AND 회로(51)의 제2 입력 단자가, 컨피규레이션 데이터를 포함하는 신호가 입력되는 복수의 배선(56)의 하나에 접속되고 있다. AND 회로(52)의 제2 입력 단자가 복수의 인버터(57)(인버터(57a 내지 57d)) 중 어느 하나의 출력 단자에 접속되고 있다. 인버터(57a 내지 57d)의 입력 단자는 복수의 배선(56)에 접속되고 있다. 최종단의 AO 게이트(50o)에 포함되는 OR 회로(53)의 출력 단자는 배선(55)에 접속되고 있다.
본 발명의 일 실시 형태에서는, AND 회로(51), AND 회로(52), OR 회로(53) 및 인버터(57a 내지 57d)는 슈미트 트리거 논리 게이트이다. 슈미트 트리거 논리 게이트를 LUT(12)에 사용함으로써, PLD에 공급하는 전원 전압이 작아지더라도, 멀티플렉서와 LUT(12)가 정상적인 동작을 할 수 있어, LUT(12)의 동작 속도의 저하를 방지할 수 있다.
<슈미트 트리거 논리 게이트의 구성예>
도 7의 (a)에, 인버터(57)의 구성을 일례로서 나타낸다. 단, 도 7의 (a)에 나타내는 인버터(57)는, 도 7의 (b)에 도시한 바와 같이, 입력 단자 및 출력 단자가 배선(56) 및 배선(63)에 각각 접속되고 있는 것으로 한다.
도 7의 (a)에 나타내는 인버터(57)는 p채널형의 트랜지스터(70a 내지 70c)와, ｎ채널형의 트랜지스터(71a 내지 71c)를 포함한다. 트랜지스터(71a 및 71b)는 배선(63)과, 전위 V1이 부여되는 배선과의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(71c)는, 트랜지스터(71a)의 소스 및 드레인의 한쪽과, 트랜지스터(71b)의 소스 및 드레인의 한쪽이 접속된 노드와, 전위 V1보다 높은 전위 V2가 부여되는 배선 간의 전기적인 접속을, 배선(63)의 전위에 따라서 제어하는 기능을 갖는다. 트랜지스터(70a 및 70b)는 배선(63)과, 전위 V2가 부여되는 배선의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(70c)는 트랜지스터(70a)의 소스 및 드레인의 한쪽과, 트랜지스터(70b)의 소스 및 드레인의 한쪽이 접속된 노드와, 전위 V1이 부여되는 배선 간의 전기적인 접속을, 배선(63)의 전위에 따라서 제어하는 기능을 갖는다. 트랜지스터(70a 및 70b)와, 트랜지스터(71a 및 71b)는 게이트가 배선(56)에 접속되고 있다.
PLD에 부여되는 전원 전압이 낮아지면, 배선(56)에 부여되는 로우 레벨의 전위와 하이 레벨의 전위의 차가 작아진다. 이 경우, 인버터(57)에 포함되는 트랜지스터의 역치 전압에 따라서는, 배선(56)의 전위가 로우 레벨일 때에도, 트랜지스터(71a)와 트랜지스터(71b)를 완전히 비도통 상태로 할 수 없고, 혹은, 배선(56)의 전위가 하이 레벨일 때에도, 트랜지스터(70a)와 트랜지스터(70b)를 완전히 비도통 상태로 할 수 없다. 그로 인해, 배선(63)의 전위가 하이 레벨이 되어야 할 때에 당해 전위가 저하되거나, 배선(63)의 전위가 로우 레벨이 되어야 할 때에 당해 전위가 상승하는 경우가 있을 수 있다.
그러나, 도 7의 (a)에 도시된 바와 같은 슈미트 트리거 인버터(57)에서는, 예를 들어 배선(56)에 로우 레벨의 전위가 부여되고 있을 때에, 트랜지스터(70a) 및 트랜지스터(70b)뿐만 아니라, 트랜지스터(71c)도 도통 상태로 된다. 따라서, 트랜지스터(71a)의 소스와 드레인에 전위 V2를 부여할 수 있다. 따라서, 트랜지스터(71a)의 드레인 전류를 거의 0으로 하여, 배선(63)의 전위가 저하되는 것을 방지할 수 있다. 반대로, 예를 들어 배선(56)에 하이 레벨의 전위가 부여되고 있을 때에, 트랜지스터(71a) 및 트랜지스터(71b) 뿐만 아니라, 트랜지스터(70c)도 도통 상태로 된다. 따라서, 트랜지스터(70b)의 소스와 드레인에 전위 V1을 부여할 수 있다. 따라서, 트랜지스터(70b)의 드레인 전류를 0에 접근시켜서, 배선(63)의 전위가 상승하는 것을 방지할 수 있다.
계속해서, 도 8의 (a)에, AND 회로(51)의 구성을 일례로서 나타낸다. 단, 도 8의 (a)에 나타내는 AND 회로(51)는, 도 8의 (b)에 도시한 바와 같이, 제1 입력 단자, 제2 입력 단자 및 출력 단자가, 배선(60), 배선(61) 및 배선(62)에 각각 접속되고 있는 것으로 한다. AND 회로(52)는 도 8의 (a)에 나타내는 AND 회로(51)와 동일한 구성을 갖고 있어도 된다.
도 8의 (a)에 나타내는 AND 회로(51)는 p채널형의 트랜지스터(72a 내지 72e)와, ｎ채널형의 트랜지스터(73a 내지 73e)와, 슈미트 트리거 인버터(74)를 포함한다. 인버터(74)이 구체적인 구성에 대해서는 도 7의 (a)를 참조할 수 있다.
트랜지스터(72a 및 72b)는, 전위 V2가 부여되는 배선과, 인버터(74)의 입력 단자의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(72c 및 72d)는, 전위 V2가 부여되는 배선과, 인버터(74)의 입력 단자의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(72e)는, 트랜지스터(72a)의 소스 및 드레인의 한쪽과, 트랜지스터(72b)의 소스 및 드레인의 한쪽과, 트랜지스터(72c)의 소스 및 드레인의 한쪽과, 트랜지스터(72d)의 소스 및 드레인의 한쪽이 접속된 노드와, 전위 V1이 부여되는 배선 사이의 전기적인 접속을, 인버터(74)의 입력 단자의 전위에 따라서 제어하는 기능을 갖는다. 트랜지스터(73a 내지 73d)는, 인버터(74)의 입력 단자와, 전위 V1이 부여되는 배선의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(73e)는, 트랜지스터(73b)의 소스 및 드레인의 한쪽과, 트랜지스터(73c)의 소스 및 드레인의 한쪽이 접속된 노드와, 전위 V2가 부여되는 배선의 사이의 전기적인 접속을, 인버터(74)의 입력 단자의 전위에 따라서 제어하는 기능을 갖는다. 인버터(74)의 출력 단자는 배선(62)에 접속되고 있다. 트랜지스터(72a 및 72b)와 트랜지스터(73a 및 73c)는 게이트가 배선(60)에 접속되고 있다. 트랜지스터(72c 및 72d)와 트랜지스터(73b 및 73d)는 게이트가 배선(61)에 접속되고 있다.
도 8의 (a)에 나타내는 AND 회로(51)는, 도 7의 (a)에 나타낸 인버터(57)와 마찬가지로, PLD에 부여되는 전원 전압이 낮아져도, 배선(62)의 전위가 하이 레벨이 되어야 할 때에 당해 전위가 저하되거나, 배선(62)의 전위가 로우 레벨이 되어야 할 때에 당해 전위가 상승하는 것을 방지할 수 있다.
계속해서, 도 9의 (a)에, OR 회로(53)의 구성을 일례로서 나타낸다. 단, 도 9의 (a)에 나타내는 OR 회로(53)는, 도 9의 (b)에 도시한 바와 같이, 제1 입력 단자, 제2 입력 단자 및 출력 단자가 배선(64), 배선(65) 및 배선(67)에 각각 접속되고 있는 것으로 한다.
도 9의 (a)에 나타내는 OR 회로(53)는, p채널형의 트랜지스터(75a 내지 75e)와, ｎ채널형의 트랜지스터(76a 내지 76e)와, 슈미트 트리거 인버터(77)를 포함한다. 인버터(77)의 구체적인 구성에 대해서는 도 7의 (a)를 참조할 수 있다.
트랜지스터(75a 내지 75d)는, 전위 V2가 부여되는 배선과, 인버터(77)의 입력 단자의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(75e)는, 트랜지스터(75b)의 소스 및 드레인의 한쪽과, 트랜지스터(75c)의 소스 및 드레인의 한쪽이 접속된 노드와, 전위 V1이 부여되는 배선의 사이의 전기적인 접속을, 인버터(77)의 입력 단자의 전위에 따라서 제어하는 기능을 갖는다. 트랜지스터(76a 및 76b)는, 인버터(77)의 입력 단자와, 전위 V1이 부여되는 배선의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(76c 및 76d)는, 인버터(77)의 입력 단자와, 전위 V1이 부여되는 배선의 사이에서 서로 직렬로 접속되고 있다. 트랜지스터(76e)는, 트랜지스터(76a)의 소스 및 드레인의 한쪽과, 트랜지스터(76b)의 소스 및 드레인의 한쪽과, 트랜지스터(76c)의 소스 및 드레인의 한쪽과, 트랜지스터(76d)의 소스 및 드레인의 한쪽이 접속된 노드와, 전위 V2가 부여되는 배선의 사이의 전기적인 접속을, 인버터(77)의 입력 단자의 전위에 따라서 제어하는 기능을 갖는다. 인버터(77)의 출력 단자는 배선(67)에 접속되고 있다. 트랜지스터(75a 및 75c)와, 트랜지스터(76c 및 76d)는 게이트가 배선(64)에 접속되고 있다. 트랜지스터(75b 및 75d)와, 트랜지스터(76a 및 76b)는 게이트가 배선(65)에 접속되고 있다.
도 9의 (a)에 나타내는 OR 회로(53)는, 도 7의 (a)에 나타낸 인버터(57)와 마찬가지로, PLD에 부여되는 전원 전압이 낮아져도, 배선(67)의 전위가 하이 레벨이 되어야 할 때에 당해 전위가 저하되거나, 배선(67)의 전위가 로우 레벨이 되어야 할 때에 당해 전위가 상승하는 것을 방지할 수 있다.
상술한 바와 같이, 슈미트 트리거 논리 게이트는, PLD의 전원 전압이 낮을 경우에도 논리 게이트로부터 출력되는 신호의 논리 레벨이 변화하는 것을 방지하는 장점을 갖는다. 그러나, 슈미트 트리거 논리 게이트는, CMOS를 사용한 통상의 논리 게이트에 비하여 소비 전력이 커진다는 단점을 가진다. 예를 들어, 도 7의 (a)에 나타낸 인버터(57)의 경우, 트랜지스터(71c)가 도통 상태인 동안에, 트랜지스터(71b)를 개재하여 전위 V1이 부여되는 배선과, 전위 V2가 부여되는 배선의 사이에 항상 흐르는 누설 전류에 의해, 소비 전력이 커진다. 한편, 스위치(20)(예를 들어, 도 3의 (a)의 스위치(20a) 또는 스위치(20b))를 포함하는 논리 게이트의 경우, PLD의 전원 전압이 낮을 때에도 논리 게이트로부터 출력되는 신호의 논리 레벨이 변화하는 것을 방지하는, 슈미트 트리거 논리 게이트와 같은 장점을 갖고, 슈미트 트리거 논리 게이트 또는 CMOS를 사용한 통상의 논리 게이트에 비하여 소비 전력이 작다는 장점도 갖는다.
단, 스위치(20)를 포함하는 논리 게이트의 경우, 노드 SN에서의 전위의 논리 레벨이 유지되고 있는 경우에만 상술한 부스팅 효과를 얻을 수 있다. 도 3의 (a)에 나타내는 스위치(20a)를 예로 들어 설명하면, 스위치(20a)의 노드 SN에서의 전위의 재기입 빈도가 배선(25a)에 입력되는 신호의 논리 레벨이 변화하는 빈도보다 높은 경우, 상술한 부스팅 효과를 얻기 어렵다. 본 발명의 일 실시 형태에서처럼, 스위치(20)를 포함하는 논리 게이트를 MUX(14)에 사용하는 경우, 스위치(20)의 노드 SN에서의 전위의 재기입 빈도는 스위치(20)에서의 컨피규레이션 데이터의 재기입 빈도에 의존한다. 따라서, 스위치(20)의 노드 SN에서의 전위의 재기입 빈도는 배선(25)에 입력되는 신호의 논리 레벨이 변화하는 빈도보다 충분히 낮아지기 때문에, 부스팅 효과를 얻을 수 있다.
그러나, LUT(12)에 스위치(20)를 포함하는 논리 게이트를 사용하는 경우, 배선(25)에는 컨피규레이션 데이터를 포함하는 신호가 입력되고, 배선(24)로부터 PLE(11)의 입력 신호가 입력된다. 따라서, 스위치(20)의 노드 SN에서의 전위의 재기입 빈도는, 배선(25)에 입력되는 신호의 논리 레벨이 변화하는 빈도보다 높아지기 때문에, 부스팅 효과를 얻기 어렵다. 본 발명의 일 실시 형태에 따른 PLD에서는, LUT(12)와 같이, 스위치(20)를 포함하는 논리 게이트를 사용하더라도 부스팅 효과를 얻기 어려운 최소한의 회로에 슈미트 트리거 논리 게이트를 사용하고, MUX(14)와 같이 부스팅 효과를 얻을 수 있는 회로에 스위치(20)를 포함하는 논리 게이트를 사용한다. 상기 구성에 의해, PLD에 공급하는 전원 전압이 감소하더라도, PLE로부터 출력되는 신호의 논리 레벨이 변화하는 것을 방지하고, PLD가 오작동하는 것을 방지할 수 있다.
<LUT의 구성예 2>
계속해서, 도 10에 LUT(12)의 구성에 대해서 다른 일례를 나타낸다. 도 10에 도시하는 LUT(12)는 각각 3개의 NAND 회로를 포함하는 복수의 게이트(90)를 포함한다. 구체예로서, 도 10에서는, 3개의 게이트(90)(게이트(90a 내지 90c))를 포함하는 LUT(12)의 구성을 예시하고 있다.
각 게이트(90)는 NAND 회로(91)와, NAND 회로(92)와, NAND 회로(93)를 포함한다. NAND 회로(91)의 출력 단자와 NAND 회로(92)의 출력 단자가 NAND 회로(93)에 2개의 입력 단자에 접속되고 있다. 각 게이트(90)에서는, NAND 회로(91)의 제1 입력 단자와, NAND 회로(92)의 제1 입력 단자가 복수의 배선(54) 중 하나 또는 전단의 게이트(90)에 포함되는 NAND 회로(93)의 출력 단자에 접속되고 있다. NAND 회로(91)의 제2 입력 단자가, 컨피규레이션 데이터를 포함하는 신호가 입력되는 복수의 배선(56) 중 하나에 접속되고 있다. NAND 회로(92)의 제2 입력 단자가 복수의 인버터(57)(인버터(57a 및 57b)) 중 어느 하나의 출력 단자에 접속되고 있다. 인버터(57a 및 57b)의 입력 단자는 복수의 배선(56)에 접속되고 있다. 최종단의 게이트(90c)에 포함되는 NAND 회로(93)의 출력 단자는 배선(55)에 접속되고 있다.
본 발명의 일 실시 형태에서는, NAND 회로(91), NAND 회로(92), NAND 회로(93) 및 인버터(57a 및 57b)는 슈미트 트리거 논리 게이트인 것으로 한다. 슈미트 트리거 논리 게이트를 LUT(12)에 사용함으로써, PLD에 공급하는 전원 전압이 작아지더라도, LUT(12)가 정상적으로 동작할 수 있다.
<PLE의 구성예>
계속해서, 도 1의 (b)에 나타낸 PLE(11)의 구체적인 구성을, 도 11의 (a)에 일례로서 나타낸다. 도 11의 (a)에 나타내는 PLE(11)는, LUT(12)와, FF(13)와, MUX(14)와, LUT(12)의 컨피규레이션 데이터(18)가 기억되는 CM(18a)과, MUX(14)의 컨피규레이션 데이터(19)가 기억되는 CM(15)을 포함한다.
CM(18a)에 기억되고 있는 컨피규레이션 데이터에 따라, LUT(12)에 의해 실행되는 논리 연산이 변한다. 컨피규레이션 데이터에 의해, LUT(12)에 의해 행하여지는 논리 연산이 확정되면, LUT(12)는 단자(16)에 부여된 복수의 입력 신호에 대응하는 출력 신호를 생성한다. FF(13)는 LUT(12)에서 생성되는 출력 신호를 유지하고, 신호 CK에 동기하여, LUT(12)의 출력 신호에 대응한 출력 신호를 출력한다.
MUX(14)에는, LUT(12)로부터의 출력 신호 및 FF(13)로부터의 출력 신호가 입력되고 있다. MUX(14)는, CM(15)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 한쪽을 선택하고, 출력하는 기능을 갖는다. MUX(14)로부터의 출력 신호는 단자(17)에 입력된다.
다음으로, 도 1의 (b)에 나타낸 PLE(11)의 구체적인 구성의 다른 일례를, 도 11의 (b)에 나타낸다. 도 11의 (b)에 나타내는 PLE(11)는, MUX(80)와, MUX(80)의 컨피규레이션 데이터가 기억되는 CM(81)이 제공되는 점에서, 도 11의 (a)에 나타내는 PLE(11)와 상이하다.
MUX(80)에는, LUT(12)로부터의 출력 신호와, 다른 PLE(11)에 포함되는 FF(13)로부터의 출력 신호가 입력되고 있다. FF(13)로부터의 출력 신호는 단자(82)로부터 입력된다. MUX(80)는, CM(81)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 한쪽을 선택하고, 출력하는 기능을 갖는다.
도 11의 (b)에 나타낸 PLE(11)에서는, FF(13)는 MUX(80)로부터의 출력 신호를 유지하고, 신호 CK에 동기하여 LUT(12)로부터의 출력 신호에 대응하는 출력 신호를 출력한다.
또한, 도 11의 (a) 또는 도 11의 (b)에 나타내는 PLE(11)에서는, 컨피규레이션 데이터에 의해 FF(13)의 종류를 정의하여도 된다. 구체적으로는, 컨피규레이션 데이터에 의해, FF(13)가 D형 플립플롭, T형 플립플롭, JK형 플립플롭 및 RS형 플립플롭의 어느 하나의 기능을 갖도록 해도 된다.
<PLD의 구성예 2>
도 12의 (a)에 PLD(10)의 구조 일부를, 일례로서 모식적으로 도시한다. 도 12의 (a)에 나타내는 PLD(10)는, 복수의 PLE(11)와, 복수의 PLE(11) 중 어느 하나에 접속된 배선군(121)과, 배선군(121)에 포함되는 배선 간의 접속을 제어하는 스위치(122)를 포함한다. 배선군(121) 및 스위치(122)는 배선 리소스(123)에 상당한다. 스위치(122)에 의해 제어되는 배선끼리의 접속 구조는 컨피규레이션 데이터에 의해 정해진다.
도 12의 (b)에 스위치(122)의 구성예를 나타낸다. 도 12의 (b)에 나타내는 스위치(122)는, 배선군(121)에 포함되는 배선(125)과 배선(126)의 접속 구조를 제어하는 기능을 갖는다. 구체적으로, 스위치(122)는 트랜지스터(127 내지 132)를 포함한다. 트랜지스터(127)는 배선(125)에서의 포인트 A와, 배선(126)에서의 포인트 C의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(128)는, 배선(125)에서의 포인트 B와, 배선(126)에서의 포인트 C의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(129)는, 배선(125)에서의 포인트 A와, 배선(126)에서의 포인트 D의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(130)는, 배선(125)에서의 포인트 B와, 배선(126)에서의 포인트 D의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(131)는, 배선(125)에서의 포인트 A와 포인트 B의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(132)는, 배선(126)에서의 포인트 C와 포인트 D의 전기적인 접속을 제어하는 기능을 갖는다.
각각의 트랜지스터(127 내지 132)의 도통 상태 또는 비도통 상태의 선택(스위칭)은 컨피규레이션 데이터에 의해 정해진다. 구체적으로, PLD(10)의 경우, 트랜지스터(127 내지 132)의 게이트에 입력되는 신호의 전위가 컨피규레이션 데이터에 의해 정해진다.
또한, 스위치(122)는 배선군(121)과, PLD(10)의 출력 단자(124)의 전기적인 접속을 제어하는 기능을 갖는다.
도 13에, PLD(10) 전체의 구성을 일례로서 나타낸다. 도 13에서는, PLD(10)에, I/O 엘리먼트(140, PLL(phase lock loop)(141), RAM(142)), 승산기(143)가 제공된다. I/O 엘리먼트(140)는, PLD(10)의 외부 회로로부터의 신호의 입력 또는 외부 회로에의 신호의 출력을 제어하는 인터페이스로서의 기능을 갖는다. PLL(141)은 신호 CK를 생성하는 기능을 갖는다. RAM(142)은 논리 연산에 사용되는 데이터를 저장하는 기능을 갖는다. 승산기(143)는 승산용의 논리 회로에 상당한다. PLD(10)에 승산을 행하는 기능이 구비되어 있으면, 승산기(143)를 반드시 제공할 필요는 없다.
<PLD의 단면 구조예>
도 14에, 본 발명의 일 실시 형태에 따른 PLD의 단면 구조의 일례를 나타낸다. 도 14에서는, 산화물 반도체 막에 채널 형성 영역을 포함하는 트랜지스터(21)가, 단결정의 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(22) 위에 형성되어 있다.
트랜지스터(22)는 비정질, 미결정, 다결정 또는 단결정 상태의 실리콘, 게르마늄 등의 반도체 막을 활성층으로서 포함할 수도 있다. 혹은, 트랜지스터(22)는 산화물 반도체 막에 채널 형성 영역을 포함하고 있어도 된다. 각각의 트랜지스터가 산화물 반도체 막에 채널 형성 영역을 포함하고 있는 경우, 트랜지스터(21)는 트랜지스터(22) 상에 적층되지 않아도 되고, 트랜지스터(21, 22)가 동일한 층에 형성되어 있어도 된다.
박막의 실리콘을 사용해서 트랜지스터(22)를 형성하는 경우, 플라즈마 인헨스드 CVD법 등의 기상 성장법 혹은 스퍼터링법에 의해 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의해 결정화하여 얻어지는 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입해서 이 실리콘 웨이퍼의 표층부를 박리하여 얻어지는 단결정 실리콘 중 임의의 것이 사용될 수 있다.
트랜지스터(22)가 형성되는 반도체 기판(400)은, 예를 들어 n형 또는 p형의 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 화합물 반도체 기판(예를 들어, GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판 또는 ZnSe 기판)을 사용할 수 있다. 도 14에서는, n형의 도전성을 갖는 단결정 실리콘 기판을 사용한다.
트랜지스터(22)는 소자 분리용 절연막(401)에 의해 다른 트랜지스터로부터 전기적으로 분리되고 있다. 소자 분리용 절연막(401)의 형성에는, 선택 산화법(LOCOS(local oxidation of silicon)법), 트렌치 분리법 등을 사용할 수 있다.
구체적으로, 트랜지스터(22)는 반도체 기판(400)에 형성된, 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(402 및 403)과, 게이트 전극(404)과, 반도체 기판(400)과 게이트 전극(404)의 사이에 제공된 게이트 절연막(405)을 포함한다. 게이트 전극(404)은, 게이트 전극(404)과 채널 형성 영역의 사이에 게이트 절연막(405)을 끼우고, 불순물 영역(402)과 불순물 영역(403)의 사이에 형성되는 채널 형성 영역과 중첩된다.
트랜지스터(22) 위에는 절연막(409)이 제공된다. 절연막(409)에는 개구부가 형성된다. 상기 개구부에는, 불순물 영역(402, 403)에 각각 접하는 배선(410, 411)과, 게이트 전극(404)에 전기적으로 접속되고 있는 배선(412)이 형성된다.
배선(410)은 절연막(409) 위에 형성된 배선(415)에 전기적으로 접속되어 있다. 배선(411, 412)은 절연막(409) 위에 형성된 배선(416)에 전기적으로 접속되어 있다. 배선(412)은, 절연막(409) 위에 형성된 배선(417)에 전기적으로 접속되고 있다.
배선(415 내지 417) 위에는, 절연막(420) 및 절연막(440)이 순서대로 적층된다. 절연막(420) 및 절연막(440)에는 개구부가 형성되어 있다. 상기 개구부에, 배선(417)에 전기적으로 접속되는 배선(421)이 형성된다.
도 14에서는, 절연막(440) 위에 트랜지스터(21)가 형성된다.
트랜지스터(21)는 절연막(440) 위에 산화물 반도체를 포함하는 반도체 막(430)과, 반도체 막(430) 위에 배치되고, 소스 전극 및 드레인 전극으로서 기능하는 도전막(432 및 433)과, 반도체 막(430) 및 도전막(432 및 433) 위의 게이트 절연막(431)과, 게이트 절연막(431) 위에 위치하고, 도전막(432)과 도전막(433)의 사이에서 반도체 막(430)과 중첩하는 게이트 전극(434)을 포함한다.
트랜지스터(21) 위에 절연막(441) 및 절연막(442)이 순서대로 적층된다. 절연막(441, 442)에는 개구부가 형성되어 있다. 상기 개구부에서 게이트 전극(434)에 접하는 도전막(443)이 절연막(441) 위에 제공된다.
도 14에서, 트랜지스터(21)는 게이트 전극(434)을 반도체 막(430)의 적어도 한 측에 포함한다. 또는, 트랜지스터(21)는 반도체 막(430)을 사이에 끼워서 존재하는 한 쌍의 게이트 전극을 포함하고 있어도 된다.
트랜지스터(21)가, 반도체 막(430)을 사이에 끼워서 존재하는 한 쌍의 게이트 전극을 포함하는 경우, 한쪽의 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 부여되고, 다른 쪽의 게이트 전극에는 전위가 다른 요소로부터 부여되고 있어도 된다. 이 경우, 한 쌍의 게이트 전극에 동일한 레벨의 전위가 부여되고 있어도 되고, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정 전위가 부여되고 있어도 된다. 다른 쪽의 게이트 전극에 부여하는 전위의 레벨을 제어함으로써, 트랜지스터의 역치 전압을 제어할 수 있다.
도 14에서는, 트랜지스터(21)는, 하나의 게이트 전극(434)에 대응하는 하나의 채널 형성 영역이 제공되는 싱글 게이트 구조를 가진다. 그러나, 트랜지스터(21)는, 서로 전기적으로 접속된 복수의 게이트 전극을 제공함으로써, 하나의 활성층에 채널 형성 영역이 복수 형성되는 멀티 게이트 구조이어도 된다.
<반도체 막>
전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 산소 결손이 저감됨으로써 얻어지는 고순도화된 산화물 반도체(순도화된 산화물 반도체)는 진성(i형) 반도체 또는 실질적으로 진성 반도체이다. 그로 인해, 고순도화된 산화물 반도체 막에 채널 형성 영역을 포함하는 트랜지스터는, 오프 전류가 현저하게 작고, 신뢰성이 높다.
구체적으로, 고순도화된 산화물 반도체 막에 채널 형성 영역을 포함하는 트랜지스터의 오프 전류가 작은 것은 다양한 실험에 의해 증명할 수 있다. 예를 들어, 채널 폭이 1×106μm이고 채널 길이가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1 내지 10V인 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭에 규격화된 오프 전류는 100zA/μm 이하인 것을 안다. 또한, 용량 소자와 트랜지스터를 서로 접속하고, 용량 소자에 유입하거나 용량 소자로부터 유출하는 전하를 당해 트랜지스터에 의해 제어하는 회로를 사용하여, 오프 전류의 측정을 행했다. 당해 측정에서는, 고순도화된 산화물 반도체 막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간 당의 전하량의 변화로부터 당해 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3V의 경우에, 수 십 yA/μm의 작은 오프 전류가 얻어지는 것을 알았다. 따라서, 고순도화된 산화물 반도체 막을 채널 형성 영역에 포함하는 트랜지스터는, 오프 전류가 결정 실리콘 트랜지스터에 비해서 현저하게 작다.
달리 특정하지 않는 한, 본 명세서에서, ｎ채널형 트랜지스터의 오프 전류는, 소스의 전위를 기준으로 사용하는 경우에 게이트의 전위를 0V 이하로 하면서, 드레인의 전위를 소스의 전위 또는 게이트의 전위보다 높게 할 때의 소스와 드레인 사이를 흐르는 전류이다. 혹은, 본 명세서에서, p채널형 트랜지스터의 오프 전류는, 소스의 전위를 기준으로 사용하는 경우에 게이트의 전위를 0V 이하로 하면서, 드레인의 전위를 소스의 전위 또는 게이트의 전위보다 낮게 할 때의 소스와 드레인 사이를 흐르는 전류이다.
반도체 막으로서 산화물 반도체 막을 사용하는 경우, 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 해당 산화물 반도체 막을 포함하는 트랜지스터의 전기적 특성의 변동을 저감시키기 위한 스테빌라이저로서, 산화물 반도체는 In 및 Zn 외에 갈륨(Ga)을 포함하는 것이 바람직하다. 스테빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다. 스테빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.
산화물 반도체 중에서도, In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은, 탄화실리콘, 질화갈륨 또는 산화갈륨과는 상이하게, 스퍼터링법이나 습식법에 의해 전기적 특성의 우수한 트랜지스터를 제작하는 것이 가능하기 때문에, 양산성이 우수한 이점이 있다. 또한, 탄화실리콘, 질화갈륨 또는 산화갈륨과는 상이하게, In-Ga-Zn계 산화물을 사용하면, 유리 기판 위에 전기적 특성의 우수한 트랜지스터를 제작하는 것이 가능하다. 또한, 기판의 대형화에도 대응이 가능하다.
다른 스테빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu) 중 1종 이상의 란타노이드를 포함하고 있어도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화갈륨, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn계 산화물은, In과, Ga와, Zn을 포함하는 산화물을 의미하며, In과 Ga와 Zn의 비율은 제한하지 않는다. 또한, In-Ga-Zn계 산화물은 In과 Ga와 Zn이외의 금속 원소를 포함하고 있어도 된다. In-Ga-Zn계 산화물은, 전계가 인가되지 않을 경우의 저항이 충분히 높아서, 오프 전류를 충분히 작게 하는 것이 가능하다. 또한, In-Ga-Zn계 산화물은 이동도도 높다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나, 상기 조성의 근방의 조성을 가지는 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 상기 조성의 근방의 조성을 가지는 산화물을 사용하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내의 결함 밀도를 저감함으로써 이동도를 증가시킬 수 있다.
이하에서는, 산화물 반도체 막의 구조에 대해서 설명한다.
산화물 반도체 막은, 단결정 산화물 반도체 막과 비단결정 산화물 반도체 막으로 크게 구별된다. 비단결정 산화물 반도체 막은, 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, 다결정 산화물 반도체 막, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막 등을 의미한다.
비정질 산화물 반도체 막은 원자 배열이 불규칙해서, 결정 성분을 갖지 않는다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 비정질 구조인 산화물 반도체 막이 비정질 산화물 반도체 막의 전형적인 예이다.
미결정 산화물 반도체 막은, 예를 들어 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 말한다)을 포함한다. 따라서, 미결정 산화물 반도체 막은, 비정질 산화물 반도체 막보다 원자 배열의 규칙성이 높다. 그로 인해, 미결정 산화물 반도체 막은, 비정질 산화물 반도체 막보다 결함 준위 밀도가 낮다.
CAAC-OS막은, 복수의 결정부를 포함하는 산화물 반도체 막의 하나이며, 대부분의 결정부는 각각 한 변이 100nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부가 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용되는 크기의 경우도 있다. CAAC-OS막은, 미결정 산화물 반도체 막보다 결함 준위 밀도가 낮다. 이하, CAAC-OS막에 대해서 상세한 설명을 행한다.
CAAC-OS막의 투과형 전자 현미경(TEM) 상에서는, 결정부 사이의 경계, 즉 결정립계가 명확하게 확인되지 않는다. 그로 인해, CAAC-OS막에서는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 관찰한 TEM 상(단면 TEM 상)에 의하면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 금속 원자의 각 층은, CAAC-OS막을 형성하는 면(이하, CAAC-OS막을 형성하는 면을 형성면이라고도 한다) 또는 CAAC-OS막의 상면을 반영한 형상이며, CAAC-OS막의 형성면 또는 상면과 평행하게 배열한다.
본 명세서에서, "평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10 내지 10°인 것을 나타내고, 따라서, 상기 각도가 -5 내지 5°인 경우도 포함한다. 또한, "수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 80 내지 100°인 것을 나타내고, 따라서, 85 내지 95°의 경우도 포함한다.
한편, 시료면과 대략 수직인 방향에서 관찰되는 CAAC-OS막의 TEM 상(평면 TEM 상)에 의하면, 결정부에서 금속 원자가 삼각 형상 또는 육각형 형상으로 배열하고 있다. 그러나, 다른 결정부 간에는, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 상 및 평면 TEM 상의 결과로부터, CAAC-OS막의 결정부에는 배향성이 발견된다.
CAAC-OS막에 대하여, X선 회절(XRD) 장치를 사용해서 구조 해석을 행한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS막의 면외(out-of-plane)법에 의한 해석 시에는, 회절각(2θ)이 31° 근방인 때에 피크가 나타날 경우가 종종 있다. 이 피크는, InGaZnO4의 결정의 (009)면으로부터 유도되는데, 이것은, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 CAAC-OS막의 형성면 또는 상면에 대략 수직인 방향으로 배향하고 있음을 나타낸다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로 시료에 X선을 입사시키는 면내(in-plane)법에 의한 해석 시에는, 2θ가 56° 근방일 때에 피크가 나타날 경우가 종종 있다. 이 피크는 InGaZnO4 결정의 (110)면으로부터 유도된다. 여기서, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체 막인 경우, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면으로부터 유도된다. 이에 대해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정해서 φ 스캔을 행한 경우에도, 명료한 피크가 관찰되지 않는다.
이상의 결과에 따르면, c축 배향성을 갖는 CAAC-OS막에서는, a축 및 b축의 배향은 결정부 간에 상이하지만, c축은 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 층상으로 배열하고, 단면 TEM 상에서 관찰되는 금속 원자의 각 층은, 결정의 ab면에 평행한 면에 대응한다.
결정부는, CAAC-OS막의 성막과 함께, 또는 가열 처리 등의 결정화 처리를 통해서 형성된다. 상술한 바와 같이, 결정의 c축은 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 정렬된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, c축이 CAAC-OS막의 형성면의 법선 벡터 또는 상면의 법선 벡터와 반드시 평행하지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도가 반드시 균일하지 않아도 된다. 예를 들어, CAAC-OS막을 형성하는 결정 성장이 막의 상면 근방으로부터 발생하는 경우, 상면 근방의 결정화도가 형성면 근방의 결정화도보다 높을 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, CAAC-OS막의 결정화도가 영역에 따라 달라진다.
InGaZnO4의 결정을 갖는 CAAC-OS막이 면외법에 의한 해석되는 경우, 2θ의 31° 근방의 피크 이외에, 2θ의 피크가 36° 근방에도 드러날 경우가 있다. 2θ의 36° 근방의 피크는, CAAC-OS막의 일부에 c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ의 피크가 31° 근방에 나타내고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막을 포함하는 트랜지스터에서는, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성의 변동이 작다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
산화물 반도체 막은, 예를 들어 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, CAAC-OS막 중 2종 이상을 포함하는 적층막이어도 된다.
CAAC-OS막은, 예를 들어 다결정 금속 산화물 타깃을 사용하는 스퍼터링법에 의해 성막한다. 당해 타깃에 이온이 충돌하면, 타깃에 포함되는 결정 영역이 a-b면을 따라 타깃으로부터 분리되고, a-b면에 평행한 면을 가지는 스퍼터링 입자(평판 형상 또는 펠릿 형상의 스퍼터링 입자)가 타깃으로부터 박리되는 경우가 있다. 이 경우, 당해 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.
CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막 시에 CAAC-OS막으로의 불순물 혼입량을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 처리실 내에 존재하는 불순물 농도(예를 들어, 수소, 물, 이산화탄소 또는 질소)를 저감하면 된다. 또한, 성막 가스 중의 불순물 농도를 저감하면 된다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
성막 시의 기판 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 해서 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 상에서 마이그레이션이 일어나서, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막 시의 플라즈마 손상을 경감하는 것이 바람직하다. 성막 가스 중의 산소의 비율은, 30 체적% 이상, 바람직하게는 100체적%로 한다.
타깃의 일례로서, In-Ga-Zn계 산화물 타깃에 대해서 이하에 설명한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 미리 정해진 mol비로 혼합하고, 가압 처리 후, 1000 내지 1500℃의 온도에서 가열 처리를 함으로써 다결정 In-Ga-Zn계 산화물 타깃이 만들어진다. X, Y 및 Z는 각각 임의의 양수이다. 여기서, InOX 분말, GaOY 분말 및 ZnOZ 분말의 미리 정해진 mol비는, 예를 들어 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 분말의 종류 및 혼합하는 분말의 mol비는, 제작하는 타깃에 따라 적절히 변경하면 된다.
알칼리 금속은 산화물 반도체에 포함되는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체에 알칼리 토금속이 포함되지 않는 경우에는 불순물이다. 특히, 알칼리 금속 Na는, 산화물 반도체 막에 접하는 절연막이 산화물이고, Na가 당해 절연막 내에 확산해서 Na+이 된다. 또한, Na는, 산화물 반도체 막 내에서, 산화물 반도체에 포함되는 금속과 산소의 결합을 절단하거나, 혼입한다. 그 결과, 예를 들어 역치 전압이 음의 방향으로 시프트하는 것에 의한 트랜지스터의 노멀리 온 상태(normally on state), 또는 이동도의 저하 등의 트랜지스터의 전기적 특성의 열화가 발생한다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 된다. 마찬가지로, K 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 된다.
인듐을 포함하는 금속 산화물이 사용되고 있을 경우에, 산소와의 결합 에너지가 인듐보다 큰 실리콘이나 탄소가, 인듐과 산소의 결합을 절단하여, 산소 결손을 형성하는 경우가 있다. 그로 인해, 실리콘이나 탄소가 산화물 반도체 막에 혼입되고 있으면, 알칼리 금속이나 알칼리 토금속의 경우와 마찬가지로, 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 따라서, 산화물 반도체 막 중에서의 실리콘 및 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 C 농도의 측정값 또는 Si 농도의 측정값은, 1×1018/cm3 이하로 하는 것이 바람직하다. 상기의 경우, 트랜지스터의 전기적 특성의 열화를 방지할 수 있어, PLD 또는 반도체 장치의 신뢰성을 높일 수 있다.
소스 전극 및 드레인 전극에 사용되는 도전성 재료에 따라, 소스 전극 및 드레인 전극 내의 금속이, 산화물 반도체 막으로부터 산소를 인발한다. 이 경우, 산화물 반도체 막 내에서 소스 전극 및 드레인 전극에 접하는 영역이, 산소 결손의 형성에 의해 n형의 도전성을 가진다.
n형 도전성의 영역은 소스 영역 또는 드레인 영역으로서 기능하기 ??문에, 산화물 반도체 막과 소스 전극 및 드레인 전극의 사이의 콘택트 저항이 낮아지게 할 수 있다. 따라서, n형 도전성의 영역이 형성됨으로써, 트랜지스터의 이동도 및 온 전류를 높일 수 있어, 트랜지스터를 포함하는 스위치 회로의 고속 동작을 실현할 수 있다.
소스 전극 및 드레인 전극 내의 금속에 의한 산소의 인발은, 소스 전극 및 드레인 전극을 스퍼터링법 등에 의해 형성할 때에 발생하거나, 소스 전극 및 드레인 전극을 형성한 후에 행하여지는 가열 처리에 의해서도 발생할 수 있다.
또한, n형 도전성의 영역은, 산소와 결합해 쉬운 도전성 재료를 소스 전극 및 드레인 전극에 사용함으로써 용이하게 형성된다. 상기 도전성 재료로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 등을 들 수 있다.
산화물 반도체 막은, 단층의 금속 산화물 막에 한정되지 않고, 적층된 복수의 금속 산화물 막으로 구성되어 있어도 된다. 예를 들어, 제1 내지 제3 금속 산화물 막이 순서대로 적층되고 있는 반도체 막의 경우, 제1 금속 산화물 막 및 제3 금속 산화물 막 각각은, 제2 금속 산화물 막에 포함되는 금속 원소 중 하나 이상을 포함하고, 전도대의 하단부의 에너지가 제2 금속 산화물 막보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 2eV이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 산화물 막이다. 제2 금속 산화물 막은 적어도 인듐을 포함하는 것이 바람직한데, 캐리어 이동도가 증가하기 때문이다.
상기 반도체 막을 트랜지스터가 갖는 경우, 게이트 전극에 전압을 인가함으로써 반도체 막에 전계가 가해지면, 반도체 막에서 전도대 하단부의 에너지가 작은 제2 금속 산화물 막에 채널 영역이 형성된다. 즉, 제2 금속 산화물 막과 게이트 절연막의 사이에 제3 금속 산화물 막이 제공되어, 게이트 절연막과 이격하고 있는 제2 금속 산화물 막에 채널 영역을 형성할 수 있다.
제3 금속 산화물 막은 제2 금속 산화물 막에 포함되는 금속 원소 중 하나 이상을 포함하기 때문에, 제2 금속 산화물 막과 제3 금속 산화물 막의 계면에서는 계면 산란이 일어나기 어렵다. 따라서, 당해 계면에서 캐리어의 움직임이 저해되기 어렵기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
제2 금속 산화물 막과 제1 금속 산화물 막의 계면에 계면 준위가 형성되면, 계면 근방의 영역에도 채널 영역이 형성되기 때문에, 트랜지스터의 역치 전압이 변동한다. 그러나, 제1 금속 산화물 막은 제2 금속 산화물 막에 포함되는 금속 원소 중 하나 이상을 포함하기 때문에, 제2 금속 산화물 막과 제1 금속 산화물 막의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상기 구성에 의해, 트랜지스터의 전기적 특성(예를 들면, 역치 전압)의 변동을 저감할 수 있다.
금속 산화물 막 사이의 불순물이 각 막의 계면에 캐리어의 이동을 저해하는 계면 준위를 형성하지 없도록, 복수의 산화물 반도체 막을 적층하는 것이 바람직하다. 복수의 적층된 금속 산화물 막 사이에 불순물이 존재하고 있으면, 금속 산화물 막 사이의 전도대 하단부의 에너지의 연속성이 상실되고, 계면 근방에서 캐리어가 포획되거나, 재결합에 의해 소멸한다. 하나 이상의 금속 원소(주성분)를 포함하고, 단순히 적층되는 복수의 금속 산화물 막에서보다, 막 사이의 불순물이 저감되는 하나 이상의 금속 원소(주성분)를 포함하는 복수의 금속 산화물 막에서 연속 접합(특히, 전도대 하단부의 에너지가 막 사이에서 연속적으로 변화하는 U자형 및 웰 구조를 갖고 있는 접합)이 형성되기 보다 쉬워진다.
이러한 연속 접합을 형성하기 위해서는, 로드 로크실(load lock chamber)을 포함하는 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용해서 막을 대기에 노출시키지 않고 연속해서 형성할 필요가 있다. 스퍼터링 장치의 각 챔버는, 산화물 반도체에서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오펌프와 같은 흡착식의 진공 배기 펌프에 의해 고진공 배기하는 것이 바람직하다(5×10-7Pa 정도 내지 1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합해서 배기계로부터 챔버 내에 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도의 진성의 산화물 반도체를 얻기 위해서는, 챔버를 고진공 배기할 뿐만 아니라, 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상기 가스로서 사용하는 산소 가스나 아르곤 가스가 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하가 되도록 고순도화하여, 산화물 반도체 막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
예를 들어, 제1 금속 산화물 막 또는 제3 금속 산화물 막은, 알루미늄, 실리콘, 티타늄, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란탄, 세륨 또는 하프늄을, 제2 금속 산화물 막보다도 높은 원자수비로 포함하는 산화물 막이면 된다. 구체적으로, 제1 금속 산화물 막 또는 제3 금속 산화물 막으로서, 제2 금속 산화물 막보다 상술한 원소를 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상의 원자수비로 포함하는 산화물 막을 사용하면 된다. 전술한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물 막에 발생하는 것을 억제하는 기능을 갖는다. 따라서, 상기 구성에 의해, 제1 금속 산화물 막 또는 제3 금속 산화물 막을, 제2 금속 산화물 막보다 산소 결손이 발생하기 어려운 산화물 막으로 할 수 있다.
구체적으로, 제2 금속 산화물 막과, 제1 금속 산화물 막 또는 제3 금속 산화물 막이 In-M-Zn계 산화물을 사용하여 형성되는 경우, 제1 금속 산화물 막 또는 제3 금속 산화물 막의 원자수비를 In:M:Zn=x1:y1:z1, 제2 금속 산화물 막의 원자수비를 In:M:Zn=x2:y2:z2로 하면, y1/x1이 y2/x2보다도 커지도록 그 원자수비를 설정하면 된다. 원소 M은 In보다 산소와의 결합력이 강한 금속 원소이며, 예를 들어 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf일 수 있다. 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상 커지도록, 그 원자수비를 설정하면 된다. 더욱 바람직하게는, y1/x1이 y2/x2보다 2배 이상 커지도록, 그 원자수비를 설정하면 된다. 보다 바람직하게는, y1/x1이 y2/x2보다도 3배 이상 커지도록, 그 원자수비를 설정하면 된다. 제2 금속 산화물 막에서, y2가 x2 이상이면 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
제1 금속 산화물 막 및 제3 금속 산화물 막의 두께는 각각 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 제2 금속 산화물 막의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하이고, 더욱 바람직하게는 3nm 이상 50nm 이하이다.
상기 3개의 반도체 막(제1 금속 산화물 막 내지 제3 금속 산화물 막)은 비정질 또는 결정질일 수 있다. 단, 채널 영역이 형성되는 제2 금속 산화물 막이 결정질이면, 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에 바람직하다.
채널 형성 영역은 트랜지스터의 반도체 막 중 게이트 전극과 중첩하고, 소스 전극과 드레인 전극 사이에 끼워지는 영역을 의미한다. 또한, 채널 영역은 채널 형성 영역에서 전류가 주로 흐르는 영역을 의미한다.
예를 들어, 제1 금속 산화물 막 및 제3 금속 산화물 막 각각으로서, 스퍼터링법에 의해 형성되는 In-Ga-Zn계 산화물 막을 사용하는 경우, 제1 금속 산화물 막 및 제3 금속 산화물 막의 성막에는 In-Ga-Zn계 산화물(In:Ga:Zn=1:3:2 [원자수비])의 타깃을 사용할 수 있다. 성막 조건은, 예를 들어 성막 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력 0.5kW로 할 수 있다.
제2 금속 산화물 막을 CAAC-OS막으로 할 경우, 다결정의 In-Ga-Zn계 산화물을 포함하는 타깃(In:Ga:Zn=1:1:1[원자수비])을 성막에 사용하는 것이 바람직하다. 성막 조건은, 예를 들어 성막 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고, 압력을 0.4Pa로 하고, 기판의 온도 300℃로 하고, DC 전력 0.5kW로 할 수 있다.
트랜지스터는 반도체 막의 단부가 경사져 있는 구조를 갖고 있어도 되고, 반도체 막의 단부가 둥근 구조를 갖고 있어도 된다.
또한, 적층된 금속 산화물 막을 포함하는 반도체 막을 트랜지스터에 사용하는 경우에서도, 소스 전극 및 드레인 전극에 접하는 영역이, n형 도전성을 가지고 있어도 된다. 상기 구성에 의해, 트랜지스터의 이동도 및 온 전류를 높여서, 트랜지스터를 포함하는 PLD 또는 반도체 장치의 고속 동작을 실현할 수 있다. 또한, 적층된 금속 산화물 막을 포함하는 반도체 막을 트랜지스터에 사용하는 경우, n형 도전성을 가지는 영역은, 트랜지스터의 이동도 및 온 전류를 더욱 항샹시키고, PLD 또는 반도체 장치를 더욱 고속으로 동작시키기 위해서, 채널 영역이 되는 제2 금속 산화물 막에까지 연장하는 것이 바람직하다.
도 17a 및 17b는 트랜지스터(21)의 단면 구조의 다른 일례를 나타낸다. 도 17의 (a)에 나타내는 트랜지스터(21)는, 절연막(820) 등의 위에 제공된 반도체 막(830)과, 반도체 막(830)과 전기적으로 접속되고 있는 도전막(832 및 833)과, 게이트 절연막(831)과, 게이트 절연막(831) 위에 반도체 막(830)과 중첩하게 제공된 게이트 전극(834)을 포함한다.
반도체 막(830)은, 단일의 산화물 반도체 막으로 구성되고 있는 것에 한하지 않고, 적층된 복수의 산화물 반도체 막으로 구성되도 된다. 도 17의 (a)에서는, 반도체 막(830)이 3층의 적층된 산화물 반도체 막으로 구성되어 있는 경우를 예시하고 있다. 구체적으로, 도 17의 (a)에 나타내는 트랜지스터(21)에서는, 반도체 막(830)로서, 산화물 반도체 막(830a 내지 830c)이 절연막(820)측으부터 순서대로 적층되고 있다.
각각의 산화물 반도체 막(830a 및 830c)은, 산화물 반도체 막(830b)에 포함되는 금속 원소 중 하나 이상을 포함하는 산화물 막이며, 전도대 하단부의 에너지가 산화물 반도체 막(830b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 산화물 막이다. 산화물 반도체 막(830b)은 적어도 인듐을 포함하는 것이, 캐리어 이동도가 높아지기 때문에 바람직하다.
산화물 반도체 막(830c)은, 도 17의 (b)에 도시한 바와 같이, 도전막(832 및 833)의 위에서 게이트 절연막(831)과 중첩시켜서 제공하는 구성으로 해도 된다.
<칩의 구성>
도 15의 (a)에, 리드 프레임형의 인터포저를 포함하는 패키지의 단면 구조를 나타내는 사시도를 나타낸다.
도 15의 (a)에 나타내는 패키지에서는, 본 발명의 일 실시 형태에 따른 반도체 장치에 상당하는 칩(351)이, 와이어 본딩법에 의해 인터포저(350) 위의 단자(352)와 접속하고 있다. 단자(352)는, 인터포저(350)의 칩(351)이 탑재되고 있는 면 위에 배치된다. 칩(351)은 몰드 수지(353)에 의해 밀봉되고 있어도 되지만, 각 단자(352)의 일부가 노출된 상태로 칩(351)이 밀봉되도록 한다.
패키지가 회로 기판에 실장되고 있는 전자 기기의 모듈 구성을 도 15의 (b)에 나타낸다.
도 15의 (b)에 나타내는 휴대 전화의 모듈에서, 프린트 배선 기판(801)에 패키지(802)와 배터리(804)가 실장되고 있다. 또한, 표시 소자를 포함하는 패널(800)에 프린트 배선 기판(801)이 FPC(803)에 의해 실장되고 있다.
<전자 기기의 예>
본 발명의 일 실시 형태에 따른 반도체 장치 또는 프로그래머블 로직 디바이스는, 표시 기기, 퍼스널 컴퓨터, 또는 기록 매체를 구비한 화상 재생 장치(대표적으로는, DVD(digital versatile disc) 등의 기록 매체의 컨텐츠를 재생하고, 그 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 사용할 수 있다. 또한, 본 발명의 일 실시 형태에 따른 반도체 장치 또는 프로그래머블 로직 디바이스를 포함할 수 있는 전자 기기로서, 휴대 전화, (휴대형 게임기를 포함하는) 게임기, 휴대 정보 단말기, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(예를 들면, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 16의 (a) 내지 (f)에 나타낸다.
도 16의 (a)는 휴대형 게임기를 나타내며, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 포함한다. 도 16의 (a)에 나타낸 휴대형 게임기는 2개의 표시부(5003 및 5004)를 갖고 있지만, 휴대형 게임기에 포함되는 표시부의 수는 이것에 한정되지 않는다.
도 16의 (b)는 휴대 정보 단말기를 도시하며, 제1 하우징(5601), 제2 하우징(5602), 제1 표시부(5603), 제2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 포함한다. 제1 표시부(5603)는 제1 하우징(5601)에 제공되어 있고, 제2 표시부(5604)는 제2 하우징(5602)에 제공된다. 제1 하우징(5601)과 제2 하우징(5602)은 접속부(5605)에 의해 서로 접속되어 있고, 제1 하우징(5601)과 제2 하우징(5602) 사이의 각도는 접속부(5605)에 의해 변경이 가능하다. 제1 표시부(5603)에서의 영상을, 접속부(5605)에서의 제1 하우징(5601)과 제2 하우징(5602)의 사이의 각도에 따라 전환하는 구성으로 하여도 된다. 제1 표시부(5603) 및 제2 표시부(5604) 중 하나 이상에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 된다. 위치 입력 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 혹은, 위치 입력 기능은, 포토 센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수 있다.
도 16의 (c)는 랩톱이며, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 포함한다.
도 16의 (d)는 전기 냉동 냉장고이며, 하우징(5301), 냉장실용 도어(5302), 냉동실용 도어(5303) 등을 포함한다.
도 16의 (e)는 비디오 카메라를 도시하며, 제1 하우징(5801), 제2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 포함한다. 조작 키(5804) 및 렌즈(5805)는 제1 하우징(5801)에 제공되어 있고, 표시부(5803)는 제2 하우징(5802)에 제공된다. 제1 하우징(5801)과 제2 하우징(5802)은 접속부(5806)에 의해 접속되어 있고, 제1 하우징(5801)과 제2 하우징(5802)의 사이의 각도는 접속부(5806)에 의해 변경이 가능하다. 표시부(5803)에서의 영상을 접속부(5806)에서의 제1 하우징(5801)과 제2 하우징(5802)의 사이의 각도에 따라서 전환하는 구성으로 하여도 된다.
도 16의 (f)는 보통 자동차이며, 차체(5101), 차륜(5102), 대시보드(5103), 라이트(5104) 등을 포함한다.
(실시 형태 2)
<반도체 장치(1101)>
도 18에 반도체 장치(1101)를 나타낸다. 반도체 장치(1101)는 프로그래머블 로직 디바이스의 프로그래머블 로직 엘리먼트의 일부로서 기능할 수 있다.
반도체 장치(1101)는 적어도 MUX(멀티플렉서)(1109), LUT(룩업 테이블)(1115) 및 메모리(1114)를 포함한다.
MUX(1109)는 적어도 트랜지스터(1110), 트랜지스터(1111), 트랜지스터(1112), 트랜지스터(1113) 및 인버터(1122)를 포함한다. 트랜지스터(1110) 및 트랜지스터(1112)는 부스트용 트랜지스터로서 기능할 수 있다. 트랜지스터(1111) 및 트랜지스터(1113)는 패스 트랜지스터로서 기능할 수 있다.
LUT(1115)는 적어도 MUX(1150)를 포함한다. 메모리(1151)는 기억 소자를 포함하고, 컨피규레이션 데이터를 기억하고 있다. MUX(1150)에는 복수의 신호(1116)가 입력된다. 메모리(1151)와 MUX(1150)는 버스 배선을 통해서 접속된다. MUX(1150)는 메모리(1151)에 기억된 데이터를 선택해서 신호를 MUX(1109)에 출력한다.
MUX(1109)에는, LUT(1115)로부터 신호가 입력된다. MUX(1109)에는, 신호(1117)가 입력된다. 신호(1117)는 LUT(1115)에도 입력되고, LUT(1115)로부터의 신호가 MUX(1109)에 입력되어도 된다.
MUX(1109)는, 메모리(1114)와 전기적으로 접속된다. 메모리(1114)는 기억 소자를 포함하고, 컨피규레이션 데이터를 기억하고 있다.
MUX(1109)는 컨피규레이션 데이터에 따라서 트랜지스터(1111) 또는 트랜지스터(1113)를 선택한다.
메모리(1114) 및 메모리(1151)의 회로도 일례를 도 19에 나타낸다. 메모리(1114) 및 메모리(1151)는 각각 트랜지스터 M1 내지 M5, 용량 소자 C1을 포함한다. 신호 Sig1_0, 신호 Sig1_1, 신호 Sig2_0, 신호 Sig2_1, 신호 Sig3, 신호 Sig4, 신호 Sig5가 입력된다.
신호 Sig5에 의해 트랜지스터 M5가 온이 되면, 컨피규레이션이 행하여지고, 신호 Sig3, Sig4, Sig2_0, Sig2_1에 따라서 용량 소자 C1에 컨피규레이션 데이터가 기입된다.
한편, 트랜지스터 M5가 오프가 되면, 용량 소자 C1에 유지된 컨피규레이션 데이터는 컨텍스트를 선택하는 트랜지스터 M3을 개재해서 OUT에 출력된다. 컨피규레이션 데이터는 도 18에 나타내는 트랜지스터(1110)의 소스 및 드레인의 한쪽 및 인버터(1122)에 출력된다.
이어서, MUX(1109)에 포함되는 트랜지스터(1110 내지 1113), 인버터(1122)에 대해서 설명한다.
트랜지스터(1110)의 게이트에는 전원선(1119)이 전기적으로 접속된다. 전원선(1119)에는 전원 전압 VDD가 인가되어도 된다. VDD는 전원 전압의 고전위 측의 전압이다. 저전위 측의 전압은 VSS로 나타내지만, 저전위 측의 전압은 GND가 될 수도 있다. 여기서, 각 배선이나 각 단자의 전압은 상대적인 전압이며, 이 전압이 기준 전압보다 높은 전압인지 낮은 전압인지가 중요해진다. 따라서, GND가 반드시 0V를 의미하지는 않는다. 이것은 도면에서도 마찬가지이며, 도면에서 GND가 반드시 0V를 의미하지는 않는다. 도면에서, 용량 소자의 한쪽의 단자가 GND와 접속되어 있는 경우가 있지만, 전압을 유지할 수만 있으면, 용량 소자의 한쪽의 단자가 전원선 VSS나 VDD에 접속되고 있어도 된다. 또한 전원선에 인가되는 전압은 트랜지스터(1110)를 온시킬 수 있으면 어떤 전압이어도 된다.
트랜지스터(1110)의 소스 및 드레인의 한쪽은 메모리(1114)에 전기적으로 접속된다.
트랜지스터(1110)의 소스 및 드레인의 다른 쪽은 트랜지스터(1111)의 게이트에 전기적으로 접속된다.
트랜지스터(1111)의 소스 및 드레인의 한쪽은 LUT(1115)의 출력에 전기적으로 접속된다.
트랜지스터(1111)의 소스 및 드레인의 다른 쪽은 MUX(1109)의 출력에 전기적으로 접속된다.
인버터(1122)의 입력은 메모리(1114)에 전기적으로 접속된다. 인버터(1122)의 출력은 트랜지스터(1112)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
인버터(1122)는 메모리(1114)로부터의 컨피규레이션 데이터를 반전시킨다. 반전된 컨피규레이션 데이터는 트랜지스터(1112)의 소스 및 드레인의 한쪽에 입력된다.
트랜지스터(1112)의 게이트는 전원선(1119)에 전기적으로 접속된다. 전원선(1119)에 인가되는 전압은 트랜지스터(1112)를 온시킬 수 있으면 어떠한 전압이라도 된다. 트랜지스터(1112)의 게이트는 트랜지스터(1110)의 게이트에도 전기적으로 접속된다.
트랜지스터(1112)의 소스 및 드레인의 다른 쪽은 트랜지스터(1113)의 게이트에 전기적으로 접속된다.
트랜지스터(1113)의 소스 및 드레인의 한쪽에는 신호(1117)가 입력된다.
트랜지스터(1113)의 소스 및 드레인의 다른 쪽은 MUX(1109)의 출력에 전기적으로 접속된다. 트랜지스터(1113)의 소스 및 드레인의 다른 쪽은 트랜지스터(1111)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고 있다.
반도체 장치(1101)가 포함하는 트랜지스터(1110 내지 1113)는 다양한 재료를 사용해서 제작할 수 있다. 트랜지스터의 채널 형성 영역에 산화물 반도체 막을 사용한 경우에는, 트랜지스터의 오프 전류가 내우 작다는 효과를 얻을 수 있다.
반도체 장치(1101)는, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 기타 회로 소자를 더 포함해도 된다.
<부스팅 효과>
MUX(1109)에서 트랜지스터(1110, 1112)가 오프인 경우, 노드(1140, 1141)가 부유 상태가 되어, MUX(1109)는 이하에 설명하는 부스팅 효과를 갖는다.
노드(1140, 1141)가 부유 상태일 때, 입력 노드(1148 또는 1152)의 전위가 로우 레벨로부터 하이 레벨로 변화한다. 그 후에, 트랜지스터(1111, 1113)의 소스, 드레인 및 게이트의 사이에 형성되는 용량 Cgs에 의해 노드(1140, 1141)의 전위가 상승한다.
노드(1140, 1141)의 전위 상승폭은 트랜지스터(1111, 1113)의 게이트에 입력된 컨피규레이션 데이터의 논리 레벨에 따라 상이하다.
예를 들어, 컨피규레이션 데이터가 "0"(L 전위)인 경우, 트랜지스터(1111, 1113)는 약반전 모드가 된다. 그로 인해, 노드(1140), 노드(1141)의 전위 상승에 기여하는 용량 Cgs에는, 게이트 전극의 전위, 즉 노드(1140, 1141)의 전위에 의존하지 않는 용량 Cos가 포함된다.
용량 Cos에는, 예를 들어 게이트 전극과 소스 영역이 서로 중첩하는 영역에 형성되는 오버랩 용량과, 게이트 전극과 소스 전극의 사이에 형성되는 기생 용량이 포함된다.
한편, 컨피규레이션 데이터가 "1"(H 전위)인 경우, 트랜지스터(1111, 1113)는 강반전 모드가 된다. 그로 인해, 노드(1140, 1141)의 전위 상승에 기여하는 용량 Cgs에는, 용량 Cos 외에, 채널 형성 영역과 게이트 전극의 사이에 형성되는 용량 Cox의 일부가 포함된다. 따라서, 컨피규레이션 데이터가 "1"인 경우, 노드(1140, 1141)의 전위 상승에 기여하는 용량 Cgs가, 컨피규레이션 데이터가 "0"인 경우의 용량 Cgs보다 커진다.
입력 노드(1148, 1152)의 전위 변화에 수반하여, 컨피규레이션 데이터가 "1"인 경우의 노드(1140, 1141)의 전위가, 컨피규레이션 데이터가 "0"인 경우의 노드(1140, 1141)의 전위보다 높게 할 수 있다(부스팅 효과).
컨피규레이션 데이터가 "1"인 경우에, 트랜지스터(1110, 1112)의 역치 전압만큼 노드(1140, 1141)의 전위가 강하하는 경우에도, 부스팅 효과에 의해 노드(1140, 1141)의 전위를 상승시킬 수 있다. 이에 의해, 트랜지스터(1111, 1113)의 온 상태를 확보할 수 있다.
컨피규레이션 데이터가 "0"인 경우에는, 트랜지스터(1111, 1113)의 오프 상태를 확보할 수 있다.
트랜지스터(1110)의 채널 형성 영역이 산화물 반도체를 포함하는 경우, 트랜지스터(1110)의 오프 전류를 매우 작게 할 수 있다. 따라서, 산화물 반도체 막을 사용하면, 트랜지스터(1110)가 오프인 때에, 트랜지스터(1111)의 게이트 전위가 저하되는 것을 방지할 수 있다. 또한, 트랜지스터(1112)의 채널 형성 영역에 산화물 반도체 막을 사용하는 경우, 트랜지스터(1112)가 오프인 때에, 트랜지스터(1113)의 게이트 전위가 저하되는 것을 방지할 수 있다.
도 23에 도시한 바와 같이, 트랜지스터(1110, 1111)의 사이에 용량 소자(1142)의 한쪽의 전극이 전기적으로 접속되거나, 트랜지스터(1112, 1113)의 사이에 용량 소자(1143)의 한쪽의 전극이 전기적으로 접속되고 있는 구성에서는, 부스팅 효과를 얻지 못할 가능성이 있다. 그로 인해, 용량 소자(1142) 또는 용량 소자(1143)는 제공하지 않아도 된다.
<반도체 장치(1101)의 동작>
다음에 반도체 장치(1101)의 동작을 설명한다. 도 20에 타이밍 차트를 나타낸다.
시각 T100에서, 반도체 장치(1101)에 전원이 투입되어, 전원선(1119)의 전위가 VDD가 되고, 노드(1144, 1145)가 VDD가 된다.
동시에, 컨피규레이션이 개시된다.
이때, 노드(1146)는 GND에 고정되고 있다. 트랜지스터(1110)는 온 상태가 되고, 노드(1140)은 "L"(로우 전위)이 된다.
트랜지스터(1112)는 온으로 되고, 노드(1147)의 전위가 노드(1141)에 전파되고, 노드(1141)의 전위는 "H"(하이 전위)가 된다. 노드(1141)가 "H"가 되었을 때(트랜지스터(1112)의 역치 전압이 (VDD-"H")일 때), 트랜지스터(1112)는 오프로 된다.
노드(1140)는 "L"이기 때문에, 트랜지스터(1111)는 오프이다. 한편, 노드(1141)는 "H"이기 때문에, 트랜지스터(1113)는 온이다.
그 결과, 멀티플렉서(1109)의 입력 노드(1148)와 출력 노드(1149)는 비도통 상태이다. 입력 노드(1152)와 출력(Out)은 도통 상태로 된다. 컨피규레이션 중에는, 입력 신호(1117)는 "L"이기 때문에 출력(Out)은 항상 "L"을 출력한다.
시각 T200에서, 컨피규레이션이 종료한다.
시각 T201에서, 노드(1146 및 1147)의 전위는 고정되지 않고, 컨피규레이션 메모리의 값에 따라서 노드(1146 및 1147)에 전압이 인가된다.
도 20에서는, 노드(1146, 1147)에 각각 "H"(하이 전위) 및 "L"(로우 전위)가 인가된다.
트랜지스터(1110)는 이미 온되어 있기 때문에, 노드(1146)의 전위가 노드(1140)에 전파되고, 노드(1140)의 전위는 "L"로부터 상승한다. 노드(1140)가 "H"로 되었을 때(트랜지스터(1110)의 역치 전압이 (VDD-"H")), 트랜지스터(1110)는 오프로 된다.
한편, 트랜지스터(1112)가 온이 되고, 노드(1141)의 전위는 "L"로 되어, 트랜지스터(1113)은 오프가 된다.
그 결과, 트랜지스터(1111)는 온이 되고, 트랜지스터(1113)는 오프된다.
그 결과, 입력 노드(1148)와 출력 노드(1149)는 도통 상태로 되고, 입력 노드(1152)와 출력 노드(1149)는 비도통 상태로 된다. 즉, LUT(1115)로부터의 입력 신호가 선택된다.
동시에, 유저가 반도체 장치(1101)를 사용가능하게 된다.
유저가 반도체 장치(1101)를 사용 중인 시각 T202에, 입력 노드(1148)가 "H"가 된다.
트랜지스터(1111)는 온되고 있기 때문에, 용량 Cgs(Cgs=Cos+Cox)가 형성된다.
입력 노드(1148)에 "H"가 입력되면, 상기 용량에 의해, 부유 상태의 노드(1140)의 전위가 상승하여 "H+ΔV"가 된다. 그로 인해, 출력(Out)의 전위는 트랜지스터(1111)의 역치 전압만큼 감소하지 않고, 입력 노드(1148)를 "H" 전위로 유지한 채 전파된다(부스팅 효과).
한편, 시각 T203에서, 입력 노드(1152)가 "H"가 된다.
트랜지스터(1113)는 오프되고 있기 때문에, 용량 Cgs=Cos가 형성된다.
입력 노드(1152)에 "H"가 입력되면, 상기 용량에 의해 노드(1141)의 전위가 조금 상승한다. 그러나, 노드(1141)의 전위가 조금 상승할 때의 용량은 노드(1141)의 전위가 "H"일 때의 용량에 비하여 작기 때문에, 전위의 상승 폭은 작다.
그 결과, 트랜지스터(1113)가 온하지 않기 때문에, 출력 노드(1149)의 전위는 출력 신호(1132)의 전위와 동일하게 된다.
<효과>
MUX(1109)는 부스팅 효과의 이외에도 현저한 작용 효과를 갖는다. 회로 규모, 소비 전력, 지연 시간의 점에서의 작용 효과를 설명한다.
먼저, 회로 규모의 점에서의 작용 효과를 설명한다. 여기에서는 MUX(1109)를 논리 회로를 포함하는 MUX(200)와 비교한다.
논리 회로를 포함하는 MUX(200)를 도 21에 나타낸다. MUX(200)는 인버터(201), AND 회로(202), AND 회로(203) 및 OR 회로(204)를 포함한다.
AND 회로(202)에는 신호(205) 및 신호(208)가 입력된다.
AND 회로(203)에는 신호(206) 및 인버터(201)로부터의 출력 신호, 즉 신호(208)의 반전에 의해 얻어지는 신호가 입력된다.
OR 회로(204)에는 AND 회로(202)로부터의 출력 신호 및 AND 회로(203)로부터의 출력 신호가 입력되고, 신호(207)가 OR 회로(204)로부터 출력된다.
CMOS AND 회로(220)를 도 22의 (a)에 나타낸다. AND 회로(220)는 트랜지스터(221), 트랜지스터(222), 트랜지스터(223), 트랜지스터(224), 트랜지스터(225), 트랜지스터(226)를 포함한다. AND 회로(220)에는 신호(227) 및 신호(228)가 입력되고, AND 회로(220)로부터 신호(229)가 출력된다.
CMOS OR 회로(230)를 도 22의 (b)에 나타낸다. OR 회로(230)는 트랜지스터(231), 트랜지스터(232), 트랜지스터(233), 트랜지스터(234), 트랜지스터(235), 트랜지스터(236)를 포함한다. OR 회로(230)에는 신호(237) 및 신호(238)가 입력되고, OR 회로(230)로부터 신호(239)가 출력된다.
MUX(1109)는 트랜지스터(1110), 트랜지스터(1111), 트랜지스터(1112), 트랜지스터(1113)를 포함한다. 따라서, MUX(1109)가 포함하는 트랜지스터의 수는 MUX(200)가 포함하는 트랜지스터의 수보다 적다.
따라서, MUX(1109)를 포함하는 반도체 장치(1101)는 회로 규모를 작게 할 수 있는 효과를 갖는다.
이어서, 소비 전력, 지연 시간의 점에서의 작용 효과를 설명한다.
MUX(200)에는 신호(205) 및 신호(206)가 입력되고, MUX(200)로부터 신호(207)가 출력된다.
AND 회로(202)는 AND 회로(220)와 유사하고, 신호(205)가 신호(227)에 대응하며, 신호(208)가 신호(228)에 대응한다. OR 회로(204)는 OR 회로(230)와 유사하며, AND 회로(220)로부터의 신호(229)가 신호(237)에 대응하며, 신호(207)가 신호(239)에 대응한다.
신호(205)가 AND 회로(220)에 입력된 후, 트랜지스터(221) 및 트랜지스터(222)의 게이트에 신호(205)가 입력된다(1단째의 게이트에 대응한다).
다음에, 트랜지스터(221) 및 트랜지스터(222)로부터의 출력은 트랜지스터(225) 및 트랜지스터(226)의 게이트에 입력된다(2단째의 게이트에 대응한다).
다음에 트랜지스터(225) 및 트랜지스터(226)가 신호(229)를 출력한다.
그 후에, 신호(229)가 트랜지스터(231) 및 트랜지스터(234)의 게이트에 입력된다(3단째의 게이트에 대응한다).
그 후에, 트랜지스터(234)로부터의 출력이 트랜지스터(235) 및 트랜지스터(236)의 게이트에 입력된다(4단째의 게이트에 대응한다).
반도체 장치에서의 소비 전력은, 동적 소비 전력과 정적 소비 전력으로 분류된다. 동적 소비 전력은 트랜지스터의 게이트 용량에 축적되는 전하량에 의존한다. 정적 소비 전력은 정적 소비 전격과 전원 전압의 곱이다.
따라서 게이트 단수가 증가하면, 동적 소비 전력은 증가하게 된다. 게이트 1단 당의 동적 소비 전력을 p로 했을 경우, MUX(200)의 동적 소비 전력은 4p가 된다.
또한, 정적 소비 전력도 게이트 단수가 증가하면 늘어난다.
게이트 1단 당의 지연 시간을 t로 했을 경우, MUX(200)의 지연 시간은 4t가 된다.
한편, MUX(1109)의 게이트 단에는 LUT(1115)로부터의 신호와, 신호(1117)가 입력되지는 않으나, MUX(1109)로부터 신호(1132)가 출력된다. 따라서, 게이트 단을 사용하는 것에 의한 소비 전력은 발생하지 않는다. 또한, 게이트 지연이 발생하지 않기 때문에, 동작 속도를 향상시킬 수 있다.
<PLE(911) 및 PLD(910)>
이어서, 도 24에 반도체 장치(1101)를 포함하는 PLE(911)의 구성의 일례의 블록도이다. PLE(911)는 적어도 LUT(1115), MUX(1109), FF(플립플롭)(913) 및 MUX(914)를 포함한다.
도 18에 도시한 바와 같이, LUT(1115)는 적어도 MUX(1150)를 포함한다. MUX(1150)에는 복수의 신호(1116)가 입력된다. MUX(1150)는 메모리(1151)에 기억된 데이터를 선택하고, MUX(1109)에 신호를 출력한다.
MUX(1109)에는, LUT(1115)로부터의 신호가 입력된다. 또한, 신호(1117)도 MUX(1109)에 입력된다. MUX(1109)의 동작을 제어하기 위한 데이터를 포함하는 컨피규레이션 데이터(918)가 메모리(1114)로부터 MUX(1109)에 입력된다. MUX(1109)는 컨피규레이션 데이터(918)에 따라서 LUT(1115)로부터의 신호 또는 신호(1117)를 출력한다.
FF(913)에는 MUX(1109)로부터의 출력 신호가 입력된다. FF(913)은 입력된 신호를 유지하는 기능을 갖는다.
MUX(914)에는, MUX(914)의 동작을 제어하기 위한 데이터를 포함하는 컨피규레이션 데이터(919)가 입력된다. 컨피규레이션 데이터(919)는 메모리(1114)로부터 출력되어도 되고, 다른 메모리로부터 출력되어도 된다.
MUX(914)는 MUX(1109)로부터의 출력 신호와, FF(913)로부터의 출력 신호 중 어느 하나를, 컨피규레이션 데이터(919)에 따라 선택하는 기능을 갖는다. MUX(914)는 신호(917)를 출력한다.
도 24에 나타내는 PLE(911)는, 도 1의 (b)에 나타내는 PLE(11)와 마찬가지로, 도 1의 (a)에 나타내는 PLD(10)에 사용할 수 있다.
(실시 형태 3)
도 25에 나타내는 반도체 장치(1301)는 PLE의 일부로서 기능할 수 있고, 적어도 MUX(1309), LUT(1315), 메모리(1314)를 포함한다.
MUX(1309)에는 LUT(1315)로부터 신호가 입력된다.
LUT(1315)는 적어도 MUX(1350)를 포함한다. 메모리(1351)는 기억 소자를 포함하고, 컨피규레이션 데이터가 기억되고 있다. MUX(1350)에는 복수의 신호(1316)가 입력된다. 메모리(1351)와 MUX(1350)는 버스 배선을 통해 접속된다. MUX(1350)는 메모리(1351)에 기억된 데이터를 선택해서 신호를 MUX(1309)에 출력한다.
MUX(1309)에는, LUT(1315)로부터 신호가 입력된다. MUX(1309)에는, 신호(1317)가 입력된다. 신호(1317)는 LUT(1315)에도 입력되고, LUT(1315)로부터의 신호가 MUX(1309)에 입력되어도 된다.
MUX(1309)는 메모리(1314)와 전기적으로 접속된다.
메모리(1314)는 기억 소자를 포함하고, 컨피규레이션 데이터가 기억되고 있다. 메모리(1314) 및 메모리(1351)는 실시 형태 2에서 설명된 것일 수 있다.
MUX(1309)는 컨피규레이션 데이터에 따라서 트랜지스터(1311) 또는 트랜지스터(1313)를 선택하고, 신호(1332)를 출력한다.
MUX(1309)는 적어도 트랜지스터(1310), 트랜지스터(1311), 트랜지스터(1312), 트랜지스터(1313)를 포함한다. 트랜지스터(1310) 및 트랜지스터(1312)는 부스트용 트랜지스터로서 기능할 수 있다. 트랜지스터(1311) 및 트랜지스터(1313)는 패스 트랜지스터로서 기능할 수 있다.
트랜지스터(1310)의 게이트는 전원선(1319)에 전기적으로 접속된다. 트랜지스터(1310)의 게이트에는 VDD가 인가된다. 전원선(1319)에 인가되는 전압은 트랜지스터(1310)를 온시킬 수 있기만 하면 어떠한 전압이라도 된다.
트랜지스터(1310)의 소스 및 드레인의 한쪽은 메모리(1314)에 전기적으로 접속된다.
트랜지스터(1310)의 소스 및 드레인의 다른 쪽은 트랜지스터(1311)의 게이트에 전기적으로 접속된다.
트랜지스터(1311)의 소스 및 드레인의 한쪽은 LUT(1315)의 출력에 전기적으로 접속된다.
트랜지스터(1311)의 소스 및 드레인의 다른 쪽은 MUX(1309)의 출력에 전기적으로 접속된다.
트랜지스터(1312)의 게이트는 전원선(1319)에 전기적으로 접속된다. 전원선(1319)에 인가되는 전압은 트랜지스터(1312)를 온시킬 수 있으면 어떠한 전압이라도 된다. 트랜지스터(1312)의 게이트는 트랜지스터(1310)의 게이트에도 전기적으로 접속된다.
트랜지스터(1312)의 소스 및 드레인의 한쪽은 메모리(1314)에 전기적으로 접속된다.
트랜지스터(1312)의 소스 및 드레인의 다른 쪽은 트랜지스터(1313)의 게이트에 전기적으로 접속된다.
트랜지스터(1313)의 소스 및 드레인의 한쪽에는 신호(1317)가 입력된다.
트랜지스터(1313)의 소스 및 드레인의 다른 쪽은 MUX(1309)의 출력에 전기적으로 접속된다. 또한, 트랜지스터(1313)의 소스 및 드레인의 다른 쪽은 트랜지스터(1311)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고 있다.
MUX(1309)는 MUX(1109)와 유사한 구성이기 때문에, MUX(1309)는 MUX(1109)와 유사한 효과를 갖는다.
반도체 장치(1301)가 포함하는 트랜지스터는 다양한 재료를 사용해서 제작할 수 있다. 트랜지스터의 채널 형성 영역에 산화물 반도체 막을 사용한 경우에는, 트랜지스터의 오프 전류가 매우 작다는 효과를 얻을 수 있다.
반도체 장치(1301)는 반도체 장치(1101)와 마찬가지로 동작시킬 수 있다.
(실시 형태 4)
실시 형태 2의 반도체 장치(1101)에서는, 멀티플렉서(1109)가 4개의 트랜지스터(트랜지스터(1110), 트랜지스터(1111), 트랜지스터(1112), 트랜지스터(1113))를 포함한다. 그러나, 본 발명의 일 실시 형태는 거기에 한정되지 않고, 트랜지스터가 매트릭스 형상으로 배치된 구성에서도 된다(도 26 참조).
반도체 장치(2401)는 프로그래머블 로직 엘리먼트의 일부로서 기능할 수 있고, 적어도 MUX(2490), LUT(2482)를 포함한다.
MUX(2490)는 LUT(2482)의 출력에 전기적으로 접속된다.
LUT(2482)는 적어도 MUX(2484)를 포함한다. 메모리(2483)는 기억 소자를 포함하고, 컨피규레이션 데이터가 기억되고 있다. MUX(2484)에는 신호(2460), 신호(2461), 신호(2462), 신호(2463)가 입력된다. 메모리(2483)와 MUX(2484)는 버스 배선을 통해서 접속된다. MUX(2484)는 데이터를 선택해서 신호를 MUX(2490)에 출력한다. 또한, MUX(2490)에는 복수의 신호가 입력되어도 된다.
MUX(2490)에는, 신호(2500), 신호(2501)도 입력된다. 또한, 신호(2500), 신호(2501)는 LUT(2482)에도 입력되고, LUT(2482)로부터의 신호가 MUX(2490)에 입력되어도 된다.
LUT(2482)는 실시 형태 2 및 실시 형태 3에 나타낸 LUT 중 임의의 것을 사용할 수 있다.
MUX(2490)에는, 배선(2440), 배선(2441), 배선(2442)을 통해서 메모리(2481)로부터 컨피규레이션 데이터가 입력된다. 메모리(2481)에는 컨피규레이션 데이터 등이 기억되고 있다. 배선(2441)과 배선(2442)의 사이에 복수의 배선이 제공되고, MUX(2490)에 컨피규레이션 데이터를 입력해도 된다.
메모리(2481)는 실시 형태 2에 나타낸 메모리를 사용할 수 있다.
MUX(2490)는 컨피규레이션 데이터에 따라서 트랜지스터(2413 내지 2415), 트랜지스터(2419 내지 2421), 트랜지스터(2425 내지 2427), 트랜지스터(2431 내지 2433)을 선택하고, 신호(2502)를 출력한다.
MUX(2490)는 적어도 트랜지스터(2410 내지 2433)을 포함한다.
트랜지스터(2410 내지 2412), 트랜지스터(2416 내지 2418), 트랜지스터(2422 내지 2424), 트랜지스터(2428 내지 2430)는 부스트용 트랜지스터로서 기능할 수 있다. 트랜지스터(2411, 2412)의 사이, 트랜지스터(2417, 2418)의 사이, 트랜지스터(2423, 2424)의 사이, 트랜지스터(2429, 2430)의 사이에, 복수의 트랜지스터를 제공해도 된다. 복수의 트랜지스터의 소스 및 드레인의 한쪽의 각각에는, 배선(2441, 2442)의 사이에 제공되는 배선으로부터 신호가 입력된다. 복수의 트랜지스터의 게이트는 전원선(2450)에 전기적으로 접속된다.
트랜지스터(2413 내지 2415), 트랜지스터(2419 내지 2421), 트랜지스터(2425 내지 2427), 트랜지스터(2431 내지 2433)는 패스 트랜지스터로서 기능할 수 있다. 하나의 입력 신호에 대하여, 복수의 패스 트랜지스터가 직렬로 전기적으로 서로 접속되고 있다. 예를 들어, 신호(2500)에 대하여, 트랜지스터(2425 내지 2427)가 직렬로 전기적으로 서로 접속되고 있다. 트랜지스터(2414, 2415)의 사이, 트랜지스터(2420, 2421)의 사이, 트랜지스터(2426, 2427)의 사이, 트랜지스터(2432, 2433)의 사이에, 복수의 트랜지스터가 제공되어도 된다.
트랜지스터(2410 내지 2412), 트랜지스터(2416 내지 2418), 트랜지스터(2422 내지 2424), 트랜지스터(2428 내지 2430)의 게이트는 전원선(2450)에 전기적으로 접속되고, VDD가 인가된다. 전원선(2450)에 인가되는 전압은, 트랜지스터(2410 내지 2412), 트랜지스터(2416 내지 2418), 트랜지스터(2422 내지 2424), 트랜지스터(2428 내지 2430)을 온으로 할 수 있다면 어떠한 전압이라도 된다.
MUX(2490)에서는, 1개의 패스 트랜지스터(예를 들어, 트랜지스터(2413))에 대하여 1개의 부스트용 트랜지스터(예를 들어, 트랜지스터(2410))가 존재한다. MUX(2490)는 MUX(1109)와 마찬가지로 부스팅 효과를 발휘한다. 따라서, 트랜지스터(2413)를 통과한 신호는 트랜지스터(2413)의 역치 전압에 의해 감쇠되지 않는다. 예를 들어, 트랜지스터(2413)의 소스 및 드레인에 입력된 신호는, 트랜지스터(2413 내지 2415)를 통과하고, 감쇠되지 않고 신호(2502)로서 출력된다.
또한, MUX(2490)는 MUX(1109)와 유사한 효과를 발휘한다.
(실시 형태 5)
도 33에, 본 발명의 일 실시 형태에 따른 반도체 장치의 단면 구조를 일례로서 나타낸다. 파선 A1-A2로 나타내는 영역에서는, 트랜지스터(550 및 551)의 채널 길이 방향에서의 구조를 나타내고 있고, 파선 A3-A4로 나타내는 영역에서는, 트랜지스터(550 및 551)의 채널 폭 방향에서의 구조를 나타내고 있다. 본 발명의 일 실시 형태에서는, 트랜지스터(550)의 채널 길이 방향과 트랜지스터(551)의 채널 길이 방향이 반드시 일치하지 않아도 된다.
채널 길이 방향은, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 영역 간에서, 캐리어가 최단 거리로 이동하는 방향을 의미하고, 채널 폭 방향은, 채널 길이 방향에 대하여 수직의 방향을 의미한다.
도 33에서는, 산화물 반도체 막에 채널 형성 영역을 포함하는 트랜지스터(551)가, 단결정의 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(550) 위에 형성되어 있다.
트랜지스터(550)는 비정질, 미결정, 다결정 또는 단결정 상태인, 실리콘, 게르마늄 등의 반도체 막 또는 반도체 기판에 채널 형성 영역을 포함하고 있어도 된다. 혹은, 트랜지스터(550)는, 산화물 반도체 막 또는 산화물 반도체 기판에, 채널 형성 영역을 포함하고 있어도 된다. 각각의 트랜지스터가 산화물 반도체 막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하는 경우, 트랜지스터(551)는 트랜지스터(550) 위에 적층되어 있지 않아도 되고, 트랜지스터(551, 550)는 동일한 층에 형성되어 있어도 된다.
실리콘의 박막을 사용해서 트랜지스터(550)를 형성하는 경우, 당해 박막에는, 플라즈마 인헨스드 CVD법 등의 기상 성장법 혹은 스퍼터링 법에 의해 제작된 비정질 실리콘, 레이저 어닐링 등의 처리에 의해 비정질 실리콘을 결정화하여 얻어지는 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입해서 상기 실리콘 웨이퍼의 표층부를 박리하여 얻어지는 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(550)가 형성되는 기판(500)은, 예를 들어 실리콘 기판, 게르마늄 기판, 또는 실리콘 게르마늄 기판을 사용할 수 있다. 도 33에서는, 단결정 실리콘 기판을 기판(500)으로서 사용한다.
트랜지스터(550)는 소자 분리법에 의해 전기적으로 분리되고 있다. 소자 분리법으로서, 트렌치 분리법(예를 들어, STI(shallow trench isolation)법) 등을 사용할 수 있다. 도 33에서는, 트렌치 분리법을 사용해서 트랜지스터(550)를 전기적으로 분리하고 있다. 구체적으로, 도 33에서는, 에칭 등에 의해 기판(500)에 형성된 트렌치에, 산화 규소 등이 포함되는 절연물을 매립한 후, 당해 절연물을 에칭 등에 의해 부분적으로 제거하는 방식으로 형성되는 소자 분리 영역(501)을 사용하여, 트랜지스터(550)를 소자 분리에 의해 전기적으로 분리시키고 있다.
트렌치 이외의 영역에 존재하는 기판(500)의 볼록부에는, 트랜지스터(550)의 불순물 영역(502 및 503)과, 불순물 영역(502 및 503) 사이에 끼워진 채널 형성 영역(504)이 제공된다. 트랜지스터(550)는, 채널 형성 영역(504)을 덮는 절연막(505)과, 절연막(505)을 사이에 끼워서 채널 형성 영역(504)과 중첩하는 게이트 전극(506)을 포함한다.
트랜지스터(550)에서는, 채널 형성 영역(504)에서의 볼록부의 측부 및 상부는, 게이트 전극(506)과 절연막(505)을 사이에 끼워서 중첩하여, (채널 형성 영역(504)의 측부와 상부를 포함하는) 넓은 범위에서 캐리어가 흐른다. 그로 인해, 트랜지스터(550)의 기판 상에서의 면적을 작게 억제하면서, 트랜지스터(550)에서의 캐리어의 전달량을 증가시킬 수 있다. 그 결과, 트랜지스터(550)의 온 전류와 전계 효과 이동도가 증가한다. 특히, 채널 형성 영역(504)에서의 볼록부의 채널 폭 방향에서의 폭(서라운디드 채널 폭)을 W, 채널 형성 영역(504)에서의 볼록부의 막 두께를 T라고 하면, 채널 폭 W에 대한 막 두께 T의 비에 상당하는 애스펙트비가 높은 경우, 캐리어가 흐르는 범위는 보다 넓어진다. 따라서, 트랜지스터(550)의 온 전류 및 전계 효과 이동도를 더 증가시킬 수 있다.
벌크의 반도체 기판을 사용하여 형성된 트랜지스터(550)의 경우, 애스펙트비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 보다 바람직하다.
트랜지스터(550) 위에는 절연막(511)이 제공된다. 절연막(511)에는 개구부가 형성된다. 개구부에는, 불순물 영역(502, 503)에 각각 전기적으로 접속되고 있는 도전막(512, 513)과, 게이트 전극(506)에 전기적으로 접속되고 있는 도전막(514)이 형성된다.
도전막(512)은, 절연막(511) 위에 형성된 도전막(516)에 전기적으로 접속되어 있다. 도전막(513)은, 절연막(511) 위에 형성된 도전막(517)에 전기적으로 접속되어 있다. 도전막(514)은, 절연막(511) 위에 형성된 도전막(518)에 전기적으로 접속되고 있다.
도전막(516 내지 518) 위에는 절연막(520)이 제공된다. 절연막(520) 위에는 산소, 수소, 물의 확산을 방지하는 효과를 갖는 절연막(521)이 제공된다. 절연막(521)이 밀도가 높아져서 치밀해지거나, 단글링 본드(dangling bond)가 적어서 화학적으로 보다 안정적으로 되면, 더 높은 블로킹 효과를 나타낸다. 산소, 수소, 물의 확산을 방지하는 효과를 나타내는 절연막(521)은, 예를 들어 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화 하프늄 등을 사용하여 형성될 수 있다. 수소, 물의 확산을 방지하는 효과를 나타내는 절연막(521)은, 예를 들어 질화실리콘, 질화산화실리콘을 사용하여 형성될 수 있다.
절연막(521) 위에는 절연막(522)이 제공된다. 절연막(522) 위에는 트랜지스터(551)가 제공된다.
트랜지스터(551)는, 절연막(522) 위에, 산화물 반도체를 포함하는 반도체 막(530)과, 반도체 막(530)에 전기적으로 접속된, 소스 전극 및 드레인 전극으로서 기능하는 도전막(532 및 533)과, 반도체 막(530)을 덮고 있는 게이트 절연막(531)과, 게이트 절연막(531)을 사이에 끼워서 반도체 막(530)과 중첩하는 게이트 전극(534)을 포함한다. 절연막(520 내지 522)에는 개구부가 제공되어 있고, 도전막(533)은 상기 개구부를 통해 도전막(518)에 접속되고 있다.
도 33에서, 트랜지스터(551)는 게이트 전극(534)을 반도체 막(530)의 한 측에서 적어도 포함하고 있어도 되고, 절연막(522)을 사이에 끼워서 반도체 막(530)과 중첩하는 게이트 전극을 더 포함하고 있어도 된다.
트랜지스터(551)가 한 쌍의 게이트 전극을 포함하는 경우, 한쪽의 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 부여되고, 다른 쪽의 게이트 전극에는 다른 소자로부터 전위가 부여되고 있는 상태이어도 된다. 이 경우, 한 쌍의 게이트 전극에 동일한 레벨의 전위가 부여되거나, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 부여되고 있어도 된다. 다른 쪽의 게이트 전극에 부여하는 전위의 레벨을 제어함으로써, 트랜지스터의 역치 전압을 제어할 수 있다.
도 33에서는, 트랜지스터(551)는 하나의 게이트 전극(534)에 대응하는 하나의 채널 형성 영역을 갖는 싱글 게이트 구조를 가진다. 그러나, 트랜지스터(551)는 서로 전기적으로 접속된 복수의 게이트 전극을 제공함으로써, 하나의 활성층에 복수의 채널 형성 영역이 형성된 멀티 게이트 구조를 가져도 된다.
도 33에 도시한 바와 같이, 트랜지스터(551)에서는, 반도체 막(530)이 절연막(522) 위에 순차적으로 적층된 산화물 반도체 막(530a 내지 530c)를 포함한다. 단, 본 발명의 일 실시 형태에서는, 트랜지스터(551)의 반도체 막(530)이 단막의 금속 산화물 막을 사용하여 형성되어도 된다.
[실시예]
본 발명의 일 실시 형태에 따른 PLD의 프로그래머블 로직 엘리먼트의 멀티플렉서가 갖는 우위성에 대해서, 비교예를 포함해서 회로 계산에 의해 얻어진 검증 결과를 설명한다.
회로 계산에는 실바코 데이터 시스템 사(Silvaco Data Systems Inc.)의 아날로그 회로 시뮬레이터 SmartSpice를 사용하고, 다른 회로 구성을 갖는 멀티플렉서의 입력에 대한 출력의 지연 시간과, 소비 전력의 비교 및 평가를 행했다.
도 27에 검증에 사용한 디바이스(600)를 나타낸다.
디바이스(600)는 MUX(630) 및 버퍼(617)를 포함한다.
MUX(630)는 트랜지스터(601 내지 612), 인버터(615, 616)를 포함한다.
여기서, 트랜지스터(601, 603, 605, 607, 609, 611)의 옆에 "OS"를 기록하여, 트랜지스터(601, 603, 605, 607, 609, 611)는 각각 반도체 막으로서 산화물 반도체 막을 포함하는 트랜지스터(이하, OS 트랜지스터라고도 한다)인 것을 명시하고 있다.
다른 트랜지스터, 즉 트랜지스터(602, 604, 606, 608, 610, 612)는 각각 반도체 막에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고도 한다)이다.
트랜지스터(601, 603, 605, 607, 609, 611)의 게이트에는 전원 전압 VDD가 인가된다.
트랜지스터(601)의 소스 및 드레인의 한쪽에는 신호(620)가 입력된다. 트랜지스터(601)의 소스 및 드레인의 다른 쪽은 트랜지스터(602)의 게이트에 전기적으로 접속된다.
트랜지스터(602)의 소스 및 드레인의 한쪽은 버퍼(617)의 출력에 전기적으로 접속된다. 트랜지스터(602)의 소스 및 드레인의 다른 쪽은 트랜지스터(606)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(603)의 소스 및 드레인의 한쪽은 인버터(615)의 출력에 전기적으로 접속된다. 인버터(615)에는 신호(620)가 입력된다. 트랜지스터(603)의 소스 및 드레인의 다른 쪽은 트랜지스터(604)의 게이트에 전기적으로 접속된다.
트랜지스터(604)의 소스 및 드레인의 한쪽에는 신호(623)가 입력된다. 트랜지스터(604)의 소스 및 드레인의 다른 쪽은 트랜지스터(606)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(605)의 소스 및 드레인의 한쪽에는 신호(621)가 입력된다. 트랜지스터(605)의 소스 및 드레인의 다른 쪽은 트랜지스터(606)의 게이트에 전기적으로 접속된다.
트랜지스터(606)의 소스 및 드레인의 한쪽에는 신호(622) 또는 신호(623)가 입력된다. 트랜지스터(606)의 소스 및 드레인의 다른 쪽으로부터 출력되는 신호는, MUX(630)로부터의 출력 신호에 대응한다.
트랜지스터(607)의 소스 및 드레인의 한쪽에는 신호(620)가 입력된다. 트랜지스터(607)의 소스 및 드레인의 다른 쪽은 트랜지스터(608)의 게이트에 전기적으로 접속된다.
트랜지스터(608)의 소스 및 드레인의 한쪽에는 신호(624)가 입력된다. 트랜지스터(608)의 소스 및 드레인의 다른 쪽은 트랜지스터(612)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(609)의 소스 및 드레인의 한쪽은 인버터(615)의 출력에 전기적으로 접속된다. 트랜지스터(609)의 소스 및 드레인의 다른 쪽은 트랜지스터(610)의 게이트에 전기적으로 접속된다.
트랜지스터(610)의 소스 및 드레인의 한쪽에는 신호(625)가 입력된다. 트랜지스터(610)의 소스 및 드레인의 다른 쪽은 트랜지스터(612)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(611)의 소스 및 드레인의 한쪽은 인버터(616)의 출력에 전기적으로 접속된다. 인버터(616)에는 신호(621)가 입력된다. 트랜지스터(611)의 소스 및 드레인의 다른 쪽은 트랜지스터(612)의 게이트에 전기적으로 접속된다.
트랜지스터(612)의 소스 및 드레인의 한쪽에는 신호(624) 또는 신호(625)가 입력된다. 트랜지스터(612)의 소스 및 드레인의 다른 쪽으로부터 출력되는 신호는, MUX(630)로부터의 출력 신호에 대응한다.
트랜지스터(601, 603, 605, 607, 609, 611)는 부스트용 트랜지스터로서 기능할 수 있다.
트랜지스터(602, 604, 606, 608, 610, 612)는 패스 트랜지스터로서 기능할 수 있다.
도 27에 나타내는 디바이스(600)에서의 계산을 위한 파라미터는 다음과 같다.
입력 전압 조건은, H 레벨의 전위를 2.5V로 하고, L 레벨의 전위를 0V로 했다.
Si 트랜지스터의 사이즈는, 채널 길이 L을 0.5μm로 하고, 채널 폭 W를 4.0μm(n 채널 트랜지스터의 경우), 또는 8.0μm(p 채널 트랜지스터의 경우)로 했다.
OS 트랜지스터의 사이즈는, 채널 길이 L을 1.0μm로 하고, 채널 폭 W를 4.0μm으로 했다.
Si 트랜지스터 및 OS 트랜지스터에서의 특성의 파라미터는 실제 디바이스로부터 추출했다.
도 28에 신호(622)의 파형을 나타낸다. 초기 전압으로 0V를 입력한 후, 시각 7μs에서, 주파수 1MHz, 듀티비 1:1의 구형파를 생성했다.
한편, 신호(620 및 621)로서 시각 0μs로부터 H 레벨의 전위를 입력했다.
신호(623 내지 625)로서, 시각 0μs로부터 L 레벨의 전위를 입력했다.
트랜지스터(601)가 온 상태이기 때문에, 신호(620)는 트랜지스터(602)의 게이트에 입력되어, 트랜지스터(602)가 온 상태가 된다. 트랜지스터(602)의 소스 및 드레인의 한쪽에는 신호(622)가 버퍼(617)를 개재해서 입력되고 있기 때문에, 트랜지스터(602)의 소스 및 드레인의 다른 쪽으로부터 신호(622)를 출력한다.
트랜지스터(605)가 온 상태이기 때문에, 신호(621)가 트랜지스터(606)의 게이트에 입력되어, 트랜지스터(606)는 온 상태로 된다. 트랜지스터(606)의 소스 및 드레인의 한쪽에는 신호(622)가 입력되고 있기 때문에, 트랜지스터(606)의 소스 및 드레인의 다른 쪽으로부터 신호(622)가 출력된다.
트랜지스터(603)가 온 상태이기 때문에, 신호(620)의 반전 신호는 트랜지스터(604)의 게이트에 입력되어, 트랜지스터(604)는 오프 상태로 된다. 트랜지스터(604)의 소스 및 드레인의 한쪽에는 신호(623)(L 신호)가 입력되고 있지만, 트랜지스터(604)는 오프이기 때문에, L 신호는 출력되지 않는다.
트랜지스터(607)가 온 상태이기 때문에, 신호(620)가 트랜지스터(608)의 게이트에 입력되어, 트랜지스터(608)는 온 상태로 된다. 트랜지스터(608)의 소스 및 드레인의 한쪽에는 신호(624)(L 신호)가 입력되고 있기 때문에, 트랜지스터(608)의 소스 및 드레인의 다른 쪽으로부터 L 신호를 출력한다.
트랜지스터(611)가 온 상태이기 때문에, 신호(621)의 반전 신호가 트랜지스터(612)의 게이트에 입력되어, 트랜지스터(612)가 오프 상태로 된다. 트랜지스터(612)의 소스 및 드레인의 한쪽에는 신호(624)(L 신호)가 입력되고 있지만, 트랜지스터(612)가 오프 상태이므로, L 신호는 출력되지 않는다.
트랜지스터(609)가 온 상태이기 때문에, 신호(620)의 반전 신호가 트랜지스터(610)의 게이트에 입력되어, 트랜지스터(610)는 오프 상태로 된다. 트랜지스터(610)의 소스 및 드레인의 한쪽에는 신호(625)(L 신호)가 입력되고 있지만, 트랜지스터(610)가 오프 상태이므로, L 신호는 출력되지 않는다.
이상과 같이, MUX(630)는 신호(622)를 선택해서 출력한다.
비교를 위하여, 논리 회로를 사용해서 MUX(730)를 구성했다. MUX(730)를 포함하는 디바이스(700)를 도 29에 나타낸다. 디바이스(700)는 버퍼(717)를 더 포함한다.
MUX(730)는 인버터(715, 716), AND 회로(701, 703, 704, 705, 707, 709), OR 회로(702, 706, 708)를 포함한다. 트랜지스터는 모두 Si 트랜지스터로 했다.
AND 회로(701)에는 신호(720)가 입력된다. 또한, AND 회로(701)에는 신호(722)가 버퍼(717)를 개재해서 입력된다. AND 회로(701)는 OR 회로(702)에 신호를 출력한다.
AND 회로(704)에는 신호(720)의 반전 신호 및 신호(723)가 입력된다. AND 회로(704)는 OR 회로(702)에 신호를 출력한다.
AND 회로(705)에는 신호(720) 및 신호(724)가 입력된다. AND 회로(705)는 OR 회로(706)에 신호를 출력한다.
AND 회로(707)에는 신호(720)의 반전 신호 및 신호(725)가 입력된다. AND 회로(707)는 OR 회로(706)에 신호를 출력한다.
AND 회로(703)에는 신호(721)가 입력된다. AND 회로(703)에는 OR 회로(702)의 출력이 입력된다. AND 회로(703)는 OR 회로(708)에 신호를 출력한다.
AND 회로(709)에는 신호(721)의 반전 신호가 입력된다. 또한, AND 회로(709)에는 OR 회로(706)의 출력이 입력된다. AND 회로(709)는 OR 회로(708)에 신호를 출력한다.
OR 회로(708)로부터의 출력 신호는 MUX(730)로부터의 출력 신호에 대응한다.
도 29에 나타내는 디바이스(700)에서의 계산용 파라미터는 다음과 같다.
입력 전압 조건은, H 레벨의 전위를 2.5V로 하고, L 레벨의 전위를 0V로 했다.
Si 트랜지스터의 사이즈는, 채널 길이 L을 0.5μm로 하고, 채널 폭 W를 4.0μm(n 채널 트랜지스터의 경우), 8.0μm(p 채널 트랜지스터의 경우)로 했다.
Si 트랜지스터에서의 특성 파라미터는 실제 디바이스로부터 추출된다.
도 28에 신호(722)의 파형을 나타낸다.
초기 전압으로서 0V를 입력한 후, 시각 7μs에서 주파수 1MHz, 듀티비 1:1의 구형파를 생성했다.
한편, 신호(720, 721)로서, 시각 0μs로부터 H 레벨의 전위를 입력했다.
신호(723 내지 725)로서, 시각 0μs로부터 L 레벨의 전위를 입력했다.
AND 회로(701)에는 신호(720)(H 신호)가 입력된다. 또한, 신호(722)가 버퍼(717)를 개재해서 AND 회로(701)에 입력된다. AND 회로(701)는 신호(722)가 H 전압일 때에는 H 전압을 OR 회로(702)에 출력하고, 신호(722)가 L 전압일 때에는 L 전압을 OR 회로(702)에 출력한다.
AND 회로(704)에는 신호(720)의 반전 신호 및 신호(723)(L 신호)가 입력된다. AND 회로(704)는 OR 회로(702)에 L 신호를 출력한다.
OR 회로(702)는 AND 회로(701)로부터의 출력이 H 전압일 때는 H 전압을 출력하고, AND 회로(701)로부터의 출력이 L 전압일 때는 L 전압을 출력한다.
AND 회로(705)에는 신호(720)(H 신호) 및 신호(724)(L 신호)가 입력된다. AND 회로(705)는 OR 회로(706)에 L 신호를 출력한다.
AND 회로(707)에는 신호(720)의 반전 신호 및 신호(725)(L 신호)가 입력된다. AND 회로(707)는 OR 회로(706)에 L 신호를 출력한다.
OR 회로(706)는 L 신호를 출력한다.
AND 회로(703)에는 신호(721)(H 신호)가 입력된다. 또한, AND 회로(703)에는 OR 회로(702)의 출력이 입력된다. AND 회로(703)는 OR 회로(702)로부터의 출력이 H 전압일 때에는 H 전압을 출력하고, OR 회로(702)로부터의 출력이 L 전압일 때에는 L 전압을 출력한다.
AND 회로(709)에는 신호(721)의 반전 신호가 입력된다. 또한, AND 회로(709)에는 OR 회로(706)의 출력(L 신호)이 입력된다. AND 회로(709)는 L 신호를 출력한다.
OR 회로(708)는 AND 회로(703)로부터의 출력이 H 전압일 때에는 H 전압을 출력하고, AND 회로(703)로부터의 출력이 L 전압일 때에는 L 전압을 출력한다.
따라서, 신호(722)가 H 전압일 때에는 MUX(730)는 H 전압을 출력하고, 신호(722)가 L 전압일 때에는 L 전압을 출력한다. 이상과 같이, MUX(730)는 신호(722)를 선택해서 출력한다.
도 30에 디바이스(600) 및 디바이스(700)로부터의 출력 신호의 파형(전압(V)과 시간(μs)의 관계)을 나타낸다. 도 30에서, 디바이스(600) 및 디바이스(700)로부터의 출력 신호는 굵은 선 및 세선으로 각각 나타내고 있다. 또한, 디바이스(600)의 노드(640)에서의 신호를 □로 나타내고 있다. 노드(640)는 버퍼(617)의 출력 부분에 해당한다.
디바이스(600) 및 디바이스(700)에의 입력 신호는 교대로 H 전압, L 전압이며, 발진 주파수는 1MHz이다. 도 30은 입력 신호가 L 전압으로부터 H 전압으로 변경될 때의 출력 신호의 파형을 나타내고 있다.
디바이스(700)로부터의 출력 신호는 디바이스(600)의 출력 신호에 비하여 지연되고 있다. 이것은 실시 형태 2에서 설명한 바와 같이 게이트 지연에 기인한다.
디바이스(700)에서는, 신호가 출력되기 전에 많은 게이트에 입력되고 있기 때문에 게이트 지연이 발생하고 있다. 한편, 디바이스(600)에서는, 신호(622)가 (버퍼(617) 이외에) 게이트에 입력되지 않기 때문에, 게이트 지연은 발생하지 않는다. 이에 의해, 디바이스(700)로부터의 출력 신호는 디바이스(600)로부터의 출력 신호에 비하여 지연된다.
도 30에서, 디바이스(600)로부터의 출력 신호의 전압(H 전압)은 노드(640)로부터의 출력 신호의 전압(H 전압)과 같다. 이것은, 실시 형태 2에서 설명한 바와 같이, 입력 신호가 패스 트랜지스터의 역치 전압만큼 감소하지 않고 출력되고 있는 것을 나타내고 있다.
도 31에 디바이스(600) 및 디바이스(700)의 소비 전력(mA)과 시간(μs)의 관계를 나타낸다. 디바이스(600)의 소비 전력과 시간의 관계 및 디바이스(700)의 소비 전력과 시간의 관계는 굵은 선과 세선으로 각각 나타내고 있다.
디바이스(600) 및 디바이스(700)에의 입력 신호는 H 전압, L 전압을 반복하고, 발진 주파수는 1MHz로 하고 있다. 디바이스(600) 및 디바이스(700)의 소비 전력은 입력 신호의 변화에 따라 변화하기 때문에, 이 소비 전력은 동적 소비 전력으로 간주할 수 있다.
도 31에서 파선으로 둘러싼 부분의 확대도를 도 32에 나타낸다. 도 31, 도 32는, 디바이스(600)의 소비 전력은 0.2mA 미만이고, 디바이스(700)의 소비 전력은 0.6mA정도인 것을 나타내고 있다.
실시 형태 2에서 설명한 바와 같이, 게이트 단수가 증가하면, 동적 소비 전력은 증가한다. 디바이스(700)에서는, 신호가 출력되기 전에 신호가 많은 게이트에 입력되고 있다. 따라서, 소비 전력이 증가하고, 동적 소비 전력이 증가한다. 한편, 디바이스(600)에서는, 신호(622)가 (버퍼(617) 이외에) 게이트에 입력되지 않기 때문에, 소비 전력이 증가하지 않는다. 이에 의해, 디바이스(600)의 소비 전력은 디바이스(700)의 소비 전력보다 적다.
이상과 같이, 디바이스(600)의 동작 속도가 논리 회로를 포함하는 디바이스(700)의 동작 속도보다 높고, 디바이스(600)가 저전력으로 동작할 수 있다. 또한, 부스팅 효과에 의해 입력 신호가 전압이 감소하지 않고서 출력된다.
실시 형태 2에서 설명한 바와 같이, 디바이스(600)에 포함되는 트랜지스터의 수는 디바이스(700)에 포함되는 트랜지스터의 수보다 작다. 따라서, 디바이스(600)의 회로 규모를 작게 할 수 있다.
10: PLD, 11: PLE, 12: LUT, 13: FF, 14: MUX 15: CM, 16: 단자, 17: 단자, 18: 컨피규레이션 데이터, 18a: CM, 19: 컨피규레이션 데이터, 20: 스위치, 20a: 스위치, 20b: 스위치, 20c: 스위치, 20d: 스위치, 20e: 스위치, 20f: 스위치, 21: 트랜지스터, 22: 트랜지스터, 23: 배선, 24: 배선, 24a: 배선, 24b: 배선, 25: 배선, 25a: 배선, 25b: 배선, 25c: 배선, 25d: 배선, 26: 배선, 26a: 배선, 27: 인버터, 27a: 인버터, 27b: 인버터, 30a: AO 게이트, 30b: AO 게이트, 30c: AO 게이트, 31: AND 회로, 32: AND 회로, 33: OR 회로, 40: MUX, 50: AO 게이트, 50a: AO 게이트, 50b: AO 게이트, 50c: AO 게이트, 50d: AO 게이트, 50e: AO 게이트, 50f: AO 게이트, 50g: AO 게이트, 50h: AO 게이트, 50i: AO 게이트, 50j: AO 게이트, 50k: AO 게이트, 50l: AO 게이트, 50m: AO 게이트, 50n: AO 게이트, 50o: AO 게이트, 51: AND 회로, 52: AND 회로, 53: OR 회로, 54: 배선, 55: 배선, 56: 배선, 57: 인버터, 57a: 인버터, 57d: 인버터, 60: 배선, 61: 배선, 62: 배선, 63: 배선, 64: 배선, 65: 배선, 67: 배선, 70a: 트랜지스터, 70b: 트랜지스터, 70c: 트랜지스터, 71a: 트랜지스터, 71b: 트랜지스터, 71c: 트랜지스터, 72a: 트랜지스터, 72b: 트랜지스터, 72c: 트랜지스터, 72d: 트랜지스터, 72e: 트랜지스터, 73a: 트랜지스터, 73b: 트랜지스터, 73c: 트랜지스터, 73d: 트랜지스터, 73e: 트랜지스터, 74: 인버터, 75a: 트랜지스터, 75b: 트랜지스터, 75c: 트랜지스터, 75d: 트랜지스터, 75e: 트랜지스터, 76a: 트랜지스터, 76b: 트랜지스터, 76c: 트랜지스터, 76d: 트랜지스터, 76e: 트랜지스터, 77: 인버터, 80: MUX, 81: CM, 82: 단자, 90: 게이트, 91: NAND 회로, 92: NAND 회로, 93: NAND 회로, 121: 배선군, 122: 스위치, 123: 배선 리소스, 124: 출력 단자, 125: 배선, 126: 배선, 127: 트랜지스터, 128: 트랜지스터, 129: 트랜지스터, 130: 트랜지스터, 131: 트랜지스터, 132: 트랜지스터, 140: I/O 엘리먼트, 141: PLL, 142: RAM, 143: 승산기, 200: MUX, 201: 인버터, 202: AND 회로, 203: AND 회로, 204: OR 회로, 205: 신호, 206: 신호, 207: 신호, 208: 신호, 220: AND 회로, 221: 트랜지스터, 222: 트랜지스터, 223: 트랜지스터, 224: 트랜지스터, 225: 트랜지스터, 226: 트랜지스터, 227: 신호, 228: 신호, 229: 신호, 230: OR 회로, 231: 트랜지스터, 232: 트랜지스터, 233: 트랜지스터, 234: 트랜지스터, 235: 트랜지스터, 236: 트랜지스터, 237: 신호, 238: 신호, 239: 신호, 350: 인터포저, 351: 칩, 352: 단자, 353: 몰드 수지, 400: 반도체 기판, 401: 소자 분리용 절연막, 402: 불순물 영역, 403: 불순물 영역, 404: 게이트 전극, 405: 게이트 절연막, 409: 절연막, 410: 배선, 411: 배선, 412: 배선, 415: 배선, 416: 배선, 417: 배선, 420: 절연막, 421: 배선, 430: 반도체 막, 431: 게이트 절연막, 432: 도전막, 433: 도전막, 434: 게이트 전극, 440: 절연막, 441: 절연막, 442: 절연막, 443: 도전막, 500: 기판, 501: 소자 분리 영역, 502: 불순물 영역, 503: 불순물 영역, 504: 채널 형성 영역, 505: 절연막, 506: 게이트 전극, 511: 절연막, 512: 도전막, 513: 도전막, 514: 도전막, 516: 도전막, 517: 도전막, 518: 도전막, 520: 절연막, 521: 절연막, 522: 절연막, 530: 반도체 막, 530a: 산화물 반도체 막, 530c: 산화물 반도체 막, 531: 게이트 절연막, 532: 도전막, 533: 도전막, 534: 게이트 전극, 550: 트랜지스터, 551: 트랜지스터, 600: 디바이스, 601: 트랜지스터, 602: 트랜지스터, 603: 트랜지스터, 604: 트랜지스터, 605: 트랜지스터, 606: 트랜지스터, 607: 트랜지스터, 608: 트랜지스터, 609: 트랜지스터, 610: 트랜지스터, 611: 트랜지스터, 612: 트랜지스터, 615: 인버터, 616: 인버터, 617: 버퍼, 620: 신호, 621: 신호, 622: 신호, 623: 신호, 624: 신호, 625: 신호, 630: 멀티플렉서, 640: 노드, 700: 디바이스, 701: AND 회로, 702: OR 회로, 703: AND 회로, 704: AND 회로, 705: AND 회로, 706: OR 회로, 707: AND 회로, 708: OR 회로, 709: AND 회로, 715: 인버터, 716: 인버터, 717: 버퍼, 720: 신호, 721: 신호, 722: 신호, 723: 신호, 724: 신호, 725: 신호, 730: 멀티플렉서, 800: 패널, 801: 프린트 배선 기판, 802: 패키지, 803: FPC, 804: 배터리, 820: 절연막, 830: 반도체 막, 830a: 산화물 반도체 막, 830b: 산화물 반도체 막, 830c: 산화물 반도체 막, 831: 게이트 절연막, 832: 도전막, 833: 도전막, 834: 게이트 전극, 910: PLD, 911: PLE, 913: FF, 914: MUX, 917: 신호, 918: 컨피규레이션 데이터, 919: 컨피규레이션 데이터, 1101: 반도체 장치, 1109: MUX, 1110: 트랜지스터, 1110A: 트랜지스터, 1111: 트랜지스터, 1112: 트랜지스터, 1113: 트랜지스터, 1114: 메모리, 1115: LUT, 1116: 신호, 1117: 신호, 1119: 전원선, 1122: 인버터, 1132: 신호, 1140: 노드, 1141: 노드, 1142: 용량 소자, 1143: 용량 소자, 1144: 노드, 1145: 노드, 1146: 노드, 1147: 노드, 1148: 입력 노드, 1149: 출력 노드, 1150: MUX, 1151: 메모리, 1152: 입력 노드, 1301: 반도체 장치, 1309: MUX, 1310: 트랜지스터, 1311: 트랜지스터, 1312: 트랜지스터, 1313: 트랜지스터, 1314: 메모리, 1315: LUT, 1316: 신호, 1317: 신호, 1319: 전원선, 1332: 신호, 1350: MUX, 1351: 메모리, 2401: 반도체 장치, 2410: 트랜지스터, 2411: 트랜지스터, 2412: 트랜지스터, 2413: 트랜지스터, 2414: 트랜지스터, 2415: 트랜지스터, 2416: 트랜지스터, 2417: 트랜지스터, 2418: 트랜지스터, 2419: 트랜지스터, 2420: 트랜지스터, 2421: 트랜지스터, 2422: 트랜지스터, 2423: 트랜지스터, 2424: 트랜지스터, 2425: 트랜지스터, 2426: 트랜지스터, 2427: 트랜지스터, 2428: 트랜지스터, 2429: 트랜지스터, 2430: 트랜지스터, 2431: 트랜지스터, 2432: 트랜지스터, 2433: 트랜지스터, 2440: 배선, 2441: 배선, 2442: 배선, 2450: 전원선, 2460: 신호, 2461: 신호, 2462: 신호, 2463: 신호, 2481: 메모리, 2482: LUT, 2483: 메모리, 2484: MUX, 2490: MUX, 2500: 신호, 2501: 신호, 2502: 신호, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 대시보드, 5104: 라이트, 5301: 하우징, 5302: 냉장실용 도어, 5303: 냉동실용 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 힌지, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 힌지, M1: 트랜지스터, M2: 트랜지스터, M3: 트랜지스터, M4: 트랜지스터, M5: 트랜지스터, C1: 용량 소자, Sig1_0: 신호, Sig1_1: 신호, Sig2_0: 신호, Sig2_1: 신호, Sig3: 신호, Sig4: 신호, Sig5: 신호
본 출원은, 2013년 2월 13일에 일본 특허청에 출원된 일본 특허 출원 제2013-025157호와, 2013년 2월 13일에 일본 특허청에 출원된 일본 특허 출원 제2013-025221호에 기초하여, 상기 두 일본 특허 출원의 전체 내용은 본 명세서에서 참조로서 원용된다.

Claims (25)

  1. 프로그래머블 로직 디바이스로서,
    전기적인 접속이 제1 컨피규레이션 데이터에 의해 제어되는 복수의 프로그래머블 로직 엘리먼트를 포함하고,
    상기 복수의 프로그래머블 로직 엘리먼트는 각각,
    입력 신호의 논리 레벨과 출력 신호의 논리 레벨 사이의 관계가 제2 컨피규레이션 데이터에 의해 정해지는 룩업 테이블과,
    상기 룩업 테이블의 상기 출력 신호가 입력되는 플립플롭과,
    멀티플렉서를 포함하고,
    상기 멀티플렉서는 적어도 2개의 스위치를 포함하고, 상기 적어도 2개의 스위치 각각은 제1 트랜지스터 및 제2 트랜지스터를 모두 포함하고,
    상기 제2 트랜지스터의 게이트에는 상기 제1 트랜지스터를 통해서 제3 컨피규레이션 데이터를 포함하는 신호가 공급되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나에는 상기 룩업 테이블의 상기 출력 신호 또는 상기 플립플롭의 출력 신호가 공급되고,
    상기 2개의 스위치 중 하나에 포함되는 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는, 상기 2개의 스위치 중 다른 하나에 포함되는 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체 막에 채널 형성 영역을 포함하는, 프로그래머블 로직 디바이스.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체 막에 채널 형성 영역을 포함하고,
    상기 산화물 반도체 막은 In, Ga 및 Zn을 포함하는, 프로그래머블 로직 디바이스.
  4. 제1항에 있어서,
    상기 룩업 테이블은 복수의 논리 게이트를 포함하고,
    상기 복수의 논리 게이트는 각각,
    제1 배선과, 제1 전위가 공급되는 제2 배선 사이의 전기적인 접속을 제어하는 복수의 제3 트랜지스터와,
    상기 제1 배선과, 상기 제1 전위보다 높은 제2 전위가 공급되는 제3 배선 사이의 전기적인 접속을 제어하는 복수의 제4 트랜지스터와,
    상기 복수의 제3 트랜지스터 중 하나의 상기 제3 트랜지스터의 소스 및 드레인 중 하나 및 상기 복수의 제3 트랜지스터 중 다른 하나의 상기 제3 트랜지스터의 소스 및 드레인 중 하나에 접속되는 제1 노드와,
    상기 제1 전위보다 높은 제3 전위가 공급되는 제4 배선과의 전기적인 접속을 제어하는 제5 트랜지스터와,
    상기 복수의 제4 트랜지스터 중 하나의 상기 제4 트랜지스터의 소스 및 드레인 중 하나 및 상기 복수의 제4 트랜지스터 중 다른 하나의 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 접속되는 제2 노드와,
    상기 제3 전위보다 낮은 제4 전위가 공급되는 제5 배선과의 전기적인 접속을 상기 제1 배선의 전위에 따라서 제어하는 제6 트랜지스터를 포함하는, 프로그래머블 로직 디바이스.
  5. 반도체 장치로서,
    제1항에 따른 프로그래머블 로직 디바이스를 포함하는, 반도체 장치.
  6. 표시 장치로서,
    제1항에 따른 프로그래머블 로직 디바이스를 포함하는, 표시 장치.
  7. 발광 장치로서,
    제1항에 따른 프로그래머블 로직 디바이스를 포함하는, 발광 장치.
  8. 전자 기기로서,
    제1항에 따른 프로그래머블 로직 디바이스를 포함하는, 전자 기기.
  9. 멀티플렉서로서,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 스위치와,
    제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 스위치를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 컨피규레이션 메모리로부터 제1 신호를 수신하고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제1 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제2 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 컨피규레이션 메모리로부터 제2 신호를 수신하고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는 제3 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 배선에 전기적으로 접속되고,
    제3 신호는 상기 제1 배선을 통해서 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 입력되고,
    제4 신호는 상기 제3 배선을 통해서 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 입력되고,
    상기 제3 신호 및 상기 제4 신호 중 하나는 상기 제2 배선을 통해서 출력되는, 멀티플렉서.
  10. 멀티플렉서로서,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 스위치와,
    제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 스위치와,
    인버터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 컨피규레이션 메모리로부터 제1 신호를 수신하고, 상기 인버터에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제1 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제2 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 인버터에 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는 제3 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 배선에 전기적으로 접속되고,
    제3 신호는 상기 제1 배선을 통해서 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 입력되고,
    제4 신호는 상기 제3 배선을 통해서 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 입력되고,
    상기 제3 신호 및 상기 제4 신호 중 하나는 상기 제2 배선을 통해서 출력되는, 멀티플렉서.
  11. 멀티플렉서로서,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 스위치와,
    제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 스위치와,
    인버터를 포함하고,
    상기 제1 트랜지스터의 게이트는 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제2 배선 및 상기 인버터에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제3 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제4 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 인버터에 전기적으로 접속되고,
    상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는 제5 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제4 배선에 전기적으로 접속되고,
    제3 신호는 상기 제1 배선을 통해서 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 입력되고,
    제4 신호는 상기 제3 배선을 통해서 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 입력되고,
    상기 제3 신호 및 상기 제4 신호 중 하나는 상기 제2 배선을 통해서 출력되는, 멀티플렉서.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 산화물 반도체 막을 포함하는, 멀티플렉서.
  13. 제12항에 있어서,
    상기 산화물 반도체 막은 In 및 Zn을 포함하는, 멀티플렉서.
  14. 제13항에 있어서,
    상기 산화물 반도체 막은 Ga를 포함하는, 멀티플렉서.
  15. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 배선은 상기 제3 배선에 직접 접속되지 않는, 멀티플렉서.
  16. 반도체 장치로서,
    제9항 내지 제11항 중 어느 한 항에 따른 멀티플렉서를 포함하는, 반도체 장치.
  17. 프로그래머블 로직 엘리먼트로서,
    복수의 슈미트 트리거 논리 게이트를 포함하는 룩업 테이블과,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 멀티플렉서를 포함하고,
    상기 룩업 테이블의 출력은 상기 멀티플렉서의 입력에 전기적으로 접속되고,
    상기 멀티플렉서의 상기 입력은 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 멀티플렉서의 출력은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트에는 상기 제1 트랜지스터를 통해서 컨피규레이션 데이터가 공급되는, 프로그래머블 로직 엘리먼트.
  18. 제17항에 있어서,
    상기 제1 트랜지스터는 채널 형성 영역에 산화물 반도체 막을 포함하는, 프로그래머블 로직 엘리먼트.
  19. 제17항에 있어서,
    상기 제2 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 프로그래머블 로직 엘리먼트.
  20. 프로그래머블 로직 엘리먼트로서,
    복수의 슈미트 트리거 논리 게이트를 포함하는 룩업 테이블과,
    제1 스위치 및 제2 스위치를 포함하는 멀티플렉서를 포함하고,
    상기 제1 스위치는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제2 스위치는 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 룩업 테이블의 제1 출력은 상기 멀티플렉서의 제1 입력에 전기적으로 접속되고,
    상기 룩업 테이블의 제2 출력은 상기 멀티플렉서의 제2 입력에 전기적으로 접속되고,
    상기 멀티플렉서의 상기 제1 입력은 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 멀티플렉서의 상기 제2 입력은 상기 제4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 멀티플렉서의 출력은 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나 및 상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트에는 상기 제1 트랜지스터를 통해서 컨피규레이션 데이터가 공급되고,
    상기 제4 트랜지스터의 게이트에는 상기 제3 트랜지스터를 통해서 반전된 컨피규레이션 데이터가 공급되는, 프로그래머블 로직 엘리먼트.
  21. 제20항에 있어서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터는 채널 형성 영역에 산화물 반도체 막을 포함하는, 프로그래머블 로직 엘리먼트.
  22. 제20항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 프로그래머블 로직 엘리먼트.
  23. 제18항 또는 제21항에 있어서,
    상기 산화물 반도체 막은 In 및 Zn을 포함하는, 프로그래머블 로직 엘리먼트.
  24. 제23항에 있어서,
    상기 산화물 반도체 막은 Ga를 포함하는, 프로그래머블 로직 엘리먼트.
  25. 반도체 장치로서,
    제17항 또는 제20항에 따른 프로그래머블 로직 엘리먼트를 포함하는, 반도체 장치.
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