JP6506504B2

JP6506504B2 - 半導体装置

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Publication number: JP6506504B2
Application number: JP2014057495A
Authority: JP
Inventors: 宗広上妻; 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-03-22
Filing date: 2014-03-20
Publication date: 2019-04-24
Anticipated expiration: 2034-03-20
Also published as: JP2014209725A; US20140285234A1; US9007092B2

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。

プログラマブルロジックデバイス（ＰＬＤ：ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）は、適当な規模のプログラマブルロジックエレメント（ＰＬＥ：ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＥｌｅｍｅｎｔ）で論理回路が構成されており、各ＰＬＥの機能や、ＰＬＥ間の接続構造を、製造後において変更できる。具体的に、上記ＰＬＤは、複数のＰＬＥと、ＰＬＥ間の接続を制御する配線リソースとを少なくとも有する。

ＰＬＤのベンダーにより提案されているＰＬＥの構成は多種多様であるが、様々な論理ゲートの機能を単純な回路構成で実現することができるＬＵＴ（ルックアップテーブル）と、順序回路としての機能を実現するために必要なフリップフロップとを有するＬＵＴ方式のＰＬＥが、ＡＮＤ回路やＯＲ回路の組み合わせにより所望の論理ゲートを実現するプロダクトターム方式のＰＬＥに比べて、ＰＬＤの大規模化に有利であり、市場における普及率が高い。

ＬＵＴ方式のＰＬＥには、ＬＵＴとフリップフロップに加えて、信号の経路に選択肢を持たせるためにマルチプレクサが設けられている場合が多い。マルチプレクサをＰＬＥに設けることで、フリップフロップに入力される信号の選択、ＰＬＥから出力する信号の選択など、ＰＬＥ内部における接続構成の制御のみならず、配線リソースのスイッチを介さないＰＬＥ間の直接的な接続構造も、コンフィギュレーションデータにより制御することが可能となる。よって、マルチプレクサを用いることにより、ＰＬＥの素子数を抑えつつ、ＰＬＤにおいて多種多様な回路構成を実現することができる。

下記の文献１には、複数のマルチプレクサを論理モジュールに用いたＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍａｂｌｅＧａｔｅＡｒｒａｙ）について記載されている。

特開平８−３３０９４３号公報

このようなＦＰＧＡは、Ｉ／Ｏ端子を通して外部回路と接続される。

ＰＬＤ（ＬＳＩ）は、論理動作を低電圧化することにより回路の消費電力を削減することが可能である。回路の動的消費電力Ｐは以下の式１で表される。ただし、αは活性率、ｆは動作周波数、ｎは素子数、Ｃｌｏａｄは素子の負荷容量、Ｖｄは電源電圧を意味する。

（式１）
Ｐ＝α×ｆ×Ｃｌｏａｄ×Ｖｄ^２×ｎ

一方で、Ｉ／Ｏ端子を介して出力される信号は、安定した回路動作を補償するために外部回路の電圧と同程度にする必要がある。したがって、一般には、低電圧なＰＬＤ内部回路の信号は、昇圧回路やレベルシフタのようなＤＣ−ＤＣ変換回路を用いて外部回路の電圧と同程度まで高められ、外部回路に出力される。

しかしながら、ＰＬＤの内部電圧が極めて低い場合、ＰＬＤに使用されているトランジスタのオン電流が小さくなるので、高速動作が行えない。したがって、昇圧動作に時間がかかる。また、Ｓｉを半導体とするＦＥＴを用いて昇圧回路であるチャージポンプ回路を形成すると、チャージポンプ回路内の容量素子に保持した昇圧動作途中の電荷がリーク電流として抜けてしまい、昇圧動作ができない問題が発生する。

上述したような技術的背景のもと、本発明の一態様は、動作速度の低減を抑えつつ、低消費電力化を実現できるＰＬＤなどの提供を、課題の一つとする。或いは、本発明の一態様は、ＰＬＤなどの正常な動作を確保しつつ、低消費電力化を実現できるＰＬＤなどの提供を、課題の一つとする。或いは、本発明の一態様は、オフ電流の少ない半導体装置などの提供を、課題の一つとする。或いは、本発明の一態様は、貫通電流の少ない半導体装置などの提供を、課題の一つとする。或いは、本発明の一態様は、動作速度が低下しにくい半導体装置などの提供を、課題の一つとする。或いは、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、昇圧回路としてチャージポンプ回路を用いる。チャージポンプ回路を用いることで、動作周波数を落とすことなく昇圧が可能である。また、チャージポンプ回路を構成するトランジスタに酸化物半導体（ＯＳ）を有するＦＥＴを用いる。ＯＳ−ＦＥＴはリーク電流を抑制することができる。そのため、ＯＳ−ＦＥＴに保持容量が接続されたチャージポンプ回路では、長い時間保持容量に電荷を保持できる。したがって、チャージポンプ回路が低速動作しても、安定した昇圧が可能となる。また、ＯＳ−ＦＥＴの移動度は、単結晶Ｓｉ−ＦＥＴの移動度よりも低く高速動作に向かないが、本発明のＰＬＤは低速動作のため問題がない。

本発明の一態様は、チャージポンプ回路の出力信号をラッチ回路に保持する。チャージポンプ回路の昇圧動作には時間がかかるためである。ラッチ信号は昇圧回路で生成される昇圧完了信号、あるいは、適当な昇圧制御信号を使用することもできる。ラッチ回路で出力信号の保持が完了すると、ラッチ回路からＩ／Ｏ端子を介して外部回路へ信号を出力しつつ、内部回路からの出力信号に対する昇圧動作を実行できる。したがって、外部回路への出力と昇圧を並列に実行できる構成となる。

本発明の一態様は、第１の回路と、第１の回路に電気的に接続された第２の回路を有し、第１の回路と第２の回路の間に酸化物半導体を有するトランジスタで構成されたチャージポンプ回路と、チャージポンプ回路を制御する昇圧制御回路と、を有し、第１の回路と、チャージポンプ回路は、第１の電源電圧で駆動する機能を有し、昇圧制御回路と、第２の回路は、第２の電源電圧で駆動する機能を有し、第１の電源電圧は、第２の電源電圧より低い半導体装置である。

本発明の一態様は、上記半導体装置において、チャージポンプ回路は入力動作周波数と出力動作周波数が等しい半導体装置である。

本発明の一態様は、上記半導体装置において、チャージポンプ回路は、電気容量が１０ｆＦ以上１ｐＦ以下の容量素子を有し、３３３ｎＨｚ以上１００ｋＨｚ以下の周波数で昇圧信号を出力する半導体装置である。

本発明の一態様は、上記半導体装置において、第１の回路は、シリコン基板に形成されたトランジスタと、酸化物半導体で形成されたトランジスタを有する半導体装置である。

また、本発明の一態様は、第１乃至第４の信号線と、入力信号線と、出力信号線と、電源線と、第１乃至第４のトランジスタと、容量素子と、を有し、第１のトランジスタのゲートは第１の信号線と電気的に接続され、第２のトランジスタのゲートは第２の信号線と電気的に接続され、第３のトランジスタのゲートは第３の信号線と電気的に接続され、第４のトランジスタのゲートは第４の信号線と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は入力信号線と電気的に接続され、ソースまたはドレインの他方は第２のトランジスタのソースまたはドレインの一方と電気的にと接続され、第２のトランジスタのソースまたはドレインの他方は電源線と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は入力信号線と電気的に接続され、ソースまたはドレインの他方は第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は電源線と電気的に接続され、容量素子の第１の端子は第１のトランジスタのソースまたはドレインの他方と電気的に接続され、容量素子の第２の端子は第３のトランジスタのソースまたはドレインの他方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は出力信号線と電気的に接続され、第１乃至第４のトランジスタは酸化物半導体を有する半導体装置である。

本発明の一態様は、第１乃至第４の信号線と、入力信号線と、出力信号線と、電源線と、第１乃至第４のトランジスタと、容量素子と、インバータと、ラッチ回路と、を有し、第１のトランジスタのゲートは第１の信号線と電気的に接続され、第２のトランジスタのゲートは第２の信号線と電気的に接続され、第３のトランジスタのゲートは第３の信号線と電気的に接続され、第４のトランジスタのゲートは第４の信号線と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は入力信号線と電気的に接続され、ソースまたはドレインの他方は第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は電源線と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は入力信号線と電気的に接続され、ソースまたはドレインの他方は第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は電源線と電気的に接続され、容量素子の第１の端子は第１のトランジスタのソースまたはドレインの他方と電気的に接続され、容量素子の第２の端子は第３のトランジスタのソースまたはドレインの他方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は出力信号線と電気的に接続され、インバータの入力端子は第１の信号線と電気的に接続され、ラッチ回路の第１の入力端子は出力信号線と電気的に接続され、ラッチ回路の第２の入力端子はインバータの出力端子と電気的に接続され、第１乃至第４のトランジスタは酸化物半導体を有する半導体装置である。

本発明の一態様により、従来技術では昇圧が不可能であった低速動作領域において、チャージポンプ回路による昇圧が可能となる。また、チャージポンプ回路の出力が安定する期間の出力電位をラッチ回路が保持することで、安定した高電圧出力信号を外部回路に供給できる。
本発明の一態様により、低速動作時に低電圧側から高電圧側に定常的に信号伝達することができる。

本発明のチャージポンプの回路図。本発明のチャージポンプ回路にラッチ回路を加えた図。本発明のチャージポンプ回路動作のタイミングチャート。本発明のチャージポンプ回路を含む全体構成図。ＰＬＤ全体の構成を示す図。ＰＬＤの断面構造を示す図。チップとモジュールの図。電子機器の図。トランジスタの断面構造を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の一態様のプログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
本発明のチャージポンプ回路を図１に示す。図１は４段構成のチャージポンプ回路を示している。図内のトランジスタは全てＯＳ−ＦＥＴで構成する。ＯＳ−ＦＥＴはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜を用いる。このような半導体膜に、チャネル形成領域が形成されているトランジスタは、オフ電流が著しく小さいので、トランジスタとして用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。

ＯＳ−ＦＥＴはｎチャネル型のトランジスタである。したがって、本発明のチャージポンプ回路はすべてｎチャネル型トランジスタで構成される。

なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。

図１のチャージポンプ回路の構成を説明する。

トランジスタ１２７は、ゲートに、ＩＮ１１７が接続され、ソースまたはドレインの一方に、ＩＮ１０１が接続され、ソースまたはドレインの他方が、ＯＵＴ１０２及び容量素子Ｃ３の端子の一方に接続される。トランジスタ１２８は、ゲートに、ＩＮ１１８が接続され、ソースまたはドレインの一方に、ＯＵＴ１０２及び容量素子Ｃ３の端子の一方が接続され、ソースまたはドレインの他方が、接地電位（もしくは、低電源電位線）に接続される。

トランジスタ１２５は、ゲートに、ＩＮ１１５が接続され、ソースまたはドレインの一方に、ＩＮ１０１が接続され、ソースまたはドレインの他方が、容量素子Ｃ２の端子の一方及び容量素子Ｃ３の端子の他方に接続される。トランジスタ１２６は、ゲートに、ＩＮ１１６が接続され、ソースまたはドレインの一方に、容量素子Ｃ２の端子の一方及び容量素子Ｃ３の端子の他方が接続され、ソースまたはドレインの他方が、接地電位に接続される。なお、トランジスタ１２５のソースまたはドレインの他方と、トランジスタ１２６のソースまたはドレインの一方と、が接続される点をノード１３３と呼ぶ。

トランジスタ１２３は、ゲートに、ＩＮ１１３が接続され、ソースまたはドレインの一方に、ＩＮ１０１が接続され、ソースまたはドレインの他方が、容量素子Ｃ１の端子の一方及び容量素子Ｃ２の端子の他方に接続される。トランジスタ１２４は、ゲートに、ＩＮ１１４が接続され、ソースまたはドレインの一方に、容量素子Ｃ１の端子の一方及び容量素子Ｃ２の端子の他方が接続され、ソースまたはドレインの他方が、接地電位に接続される。なお、トランジスタ１２３のソースまたはドレインの他方と、トランジスタ１２４のソースまたはドレインの一方と、が接続される点をノード１３２と呼ぶ。

トランジスタ１２１は、ゲートに、ＩＮ１１１が接続され、ソースまたはドレインの一方に、ＩＮ１０１が接続され、ソースまたはドレインの他方が、容量素子Ｃ１の端子の他方に接続される。トランジスタ１２２は、ゲートに、ＩＮ１１２が接続され、ソースまたはドレインの一方に、容量素子Ｃ１の端子の他方が接続され、ソースまたはドレインの他方が、接地電位に接続される。なお、トランジスタ１２１のソースまたはドレインの他方と、トランジスタ１２２のソースまたはドレインの一方と、が接続される点をノード１３１と呼ぶ。

トランジスタ１２１、トランジスタ１２３、トランジスタ１２５、トランジスタ１２７は容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ３に対してＩＮ１０１の信号を書き込む（セット）機能を有する。

トランジスタ１２２、トランジスタ１２４、トランジスタ１２６、トランジスタ１２８は容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ３に対して接地電位を書き込む（リセット）機能を有する。

容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ３は昇圧動作のための電荷を保持する機能を有し、かつ、容量結合による昇圧動作の機能を有する。

ＰＬＤの内部回路から出力された低電圧の入力信号がＩＮ１０１に入力される。ＩＮ１１８、ＩＮ１１６、ＩＮ１１４及びＩＮ１１２に、それぞれの端子に接続されたトランジスタをオンする電位が入力され、ＯＵＴ１０２が接地電位にリセットされた後、トランジスタ１２８をオフにし、ＩＮ１１７にトランジスタ１２７がオンする電位を入力する。ＯＵＴ１０２はＩＮ１０１と同じ電位になる。

次に、トランジスタ１２７及びトランジスタ１２６をオフした後に、ＩＮ１１５にトランジスタ１２５がオンする電位が入力され、容量素子Ｃ３の端子の他方に接続されたノード１３３がＩＮ１０１と同じ電位になる。するとＯＵＴ１０２の電位は引き上げられ、最大でＩＮ１０１の２倍の電位になる。

次に、トランジスタ１２５及びトランジスタ１２４をオフした後に、ＩＮ１１３にトランジスタ１２３がオンする電位が入力されると、容量素子Ｃ２の端子の他方に接続されたノード１３２がＩＮ１０１と同じ電位になる。するとノード１３３及びＯＵＴ１０２の電位は引き上げられる。ノード１３３の電位は最大でＩＮ１０１の２倍、ＯＵＴ１０２の電位は最大でＩＮ１０１の３倍の電位になる。

最後に、トランジスタ１２３及びトランジスタ１２２をオフした後に、ＩＮ１１１にトランジスタ１２１がオンする電位が入力されると、容量素子Ｃ１の端子の他方に接続されたノード１３１がＩＮ１０１と同じ電位になる。するとノード１３２及びノード１３３及びＯＵＴ１０２の電位は引き上げられる。ノード１３２の電位は最大でＩＮ１０１の２倍、ノード１３３の電位は最大でＩＮ１０１の３倍、ＯＵＴ１０２の電位は最大でＩＮ１０１の４倍の電位になる。

このように、ＩＮ１０１の動作周波数とＯＵＴ１０２の動作周波数を変えることなく入力信号を最大で４倍に昇圧することができる。

なお、本実施の形態では４段構成のチャージポンプ回路を示したが、２段以上であれば特に限定されない。

（実施の形態２）
図２（Ａ）に図１のチャージポンプ回路にＤ−フリップフロップ（Ｄ−ＦＦ）回路（ラッチ回路）を加えた構成例を示す。図２（Ｂ）はＤ−ＦＦ回路の構成例を示す。なお、本発明は、図２の構成例に限定されない。

図２（Ａ）の構成を説明する。Ｄ−ＦＦ回路のデータ入力配線Ｄは、ＯＵＴ１０２に接続される。インバータ２１１の入力端子は、ＩＮ１１１に接続される。Ｄ−ＦＦ回路のクロック入力配線ＣＬＫは、インバータ２１１の出力端子に接続される。

チャージポンプ回路は、ＩＮ１０１に与えられた低電圧信号を昇圧し、ＯＵＴ１０２に高電圧信号として出力する機能を有する。また、図２（Ｂ）に示すＤ−ＦＦ回路は、ＯＵＴ１０２の高電圧信号をＣＬＫ信号の立ち上がりに同期してデータを保持する機能を有する。

昇圧動作が完了した時点でＤ−ＦＦ回路にデータ（出力信号）を保持させることで、チャージポンプ回路は次の入力信号を昇圧することが可能となる。

本発明では、Ｄ−ＦＦ回路のデータを書き換える（ラッチ）タイミングはＩＮ１１１の信号が立ち下がる時である。Ｄ−ＦＦ回路のデータ入力配線ＤにＯＵＴ１０２のハイ（高電圧）電位が入力されている時にラッチした場合、ＯＵＴ１０２のハイ電位が保持され、その結果出力端子Ｑにはハイ電位が出力される。したがって、ＬＯＵＴ１０３はハイ電位を出力する。

Ｄ−ＦＦ回路がＬＯＵＴ１０３に信号を出力している間に、チャージポンプ回路は次のラッチタイミングまでに出力信号ＯＵＴ１０２を昇圧することが可能となるため、データ（出力信号）を連続的に出力することが可能となる。

上記構成にすることで、チャージポンプ回路を用いることによる動作速度の低下を防ぐことができる。

（実施の形態３）
図２で示されたチャージポンプ回路とＤ−ＦＦ回路のタイミングチャートを図３に示す。

図３を用いて図２に示す回路の動作例について説明する。図３に各種配線に入力される信号の電位と、トランジスタの間に接続された容量素子の電位の、タイミングチャートの一例を示す。

ＬＶＤＤは低電圧回路のハイ電位を表し、ＨＶＤＤは高電圧回路のハイ電位を表す。またＧＮＤは、低電圧回路と高電圧回路の両者における、ロー（低電圧）電位を表す。また、入力信号３０１はＩＮ１０１に、入力信号３１１乃至入力信号３１８は各々ＩＮ１１１乃至ＩＮ１１８に与えられ、出力信号３０２はＯＵＴ１０２の、出力信号３０３はＬＯＵＴ１０３の、ノード電位３３１はノード１３１の、ノード電位３３２はノード１３２の、ノード電位３３３はノード１３３の、各電位の時間変化を表す。

時刻Ｔ０の直前はＩＮ１０１にＬＶＤＤの信号、ＩＮ１１１乃至ＩＮ１１８にＧＮＤの信号が与えられている。

時刻Ｔ０においてＩＮ１１２、ＩＮ１１４、ＩＮ１１６及びＩＮ１１８にＨＶＤＤの信号が与えられると、トランジスタ１２２、トランジスタ１２４、トランジスタ１２６及びトランジスタ１２８が導通状態になる。それにより、ノード１３１乃至ノード１３３及びＯＵＴ１０２はトランジスタ１２２、トランジスタ１２４、トランジスタ１２６及びトランジスタ１２８を介して、ＧＮＤが与えられる。

時刻Ｔ１においてＩＮ１１８にロー電位の信号が与えられ、トランジスタ１２８が非導通状態になる。次にＩＮ１１７にＨＶＤＤの信号が与えられると、ＯＵＴ１０２の電位がＬＶＤＤまで上昇する。

時刻Ｔ２においてＩＮ１１７にロー電位の信号が与えられ、トランジスタ１２７が非導通状態になる。よって、ＯＵＴ１０２はフローティングノードとなる。このとき、トランジスタ１２７及び１２８のゲート容量と、容量素子Ｃ３の容量との容量結合によって、ＯＵＴ１０２の電位が減少し、ＯＵＴ１０２はＶ１の電位になる。容量結合による電位の変動は容量素子Ｃ３の電気容量をトランジスタ１２７のゲート容量よりも十分に大きくすることで低減することができる。なお、ＩＮ１１２、ＩＮ１１４、ＩＮ１１６にＨＶＤＤの信号が与えられているため、ノード１３１乃至ノード１３３は常時リセット状態にあり、容量結合による電位の変動は起きない。

時刻Ｔ３においてＩＮ１１６にロー電位の信号が与えられ、トランジスタ１２６が非導通状態になる。次にＩＮ１１５にＨＶＤＤの信号が与えられると、ノード１３３の電位がＬＶＤＤまで上昇する。このとき、容量素子Ｃ３を介してＯＵＴ１０２の電位も上昇する。

時刻Ｔ４においてＩＮ１１５にロー電位の信号が与えられ、トランジスタ１２５が非導通状態になる。よって、ノード１３３はフローティングノードとなる。このとき、トランジスタ１２５及び１２６のゲート容量と、容量素子Ｃ２及びＣ３の容量との容量結合によって、ノード１３３及びＯＵＴ１０２の電位が減少し、ノード１３３はＶ１、ＯＵＴ１０２はＶ２、の電位になる。容量結合による電位の変動は容量素子Ｃ２及び容量素子Ｃ３の電気容量の総量をトランジスタ１２５のゲート容量よりも十分に大きくすることで低減することができる。なお、ＩＮ１１２、ＩＮ１１４にＨＶＤＤの信号が与えられているため、ノード１３１及びノード１３２は常時リセット状態にあり、容量結合による電位の変動は起きない。

時刻Ｔ５においてＩＮ１１４にロー電位の信号が与えられ、トランジスタ１２４が非導通状態になる。次にＩＮ１１３にＨＶＤＤの信号が与えられると、ノード１３２の電位がＬＶＤＤまで上昇する。このとき、容量素子Ｃ２を介してノード１３３の電位が上昇し、また、容量素子Ｃ３を介してＯＵＴ１０２の電位が上昇する。

時刻Ｔ６においてＩＮ１１３にロー電位の信号が与えられ、トランジスタ１２３が非導通状態になる。よって、ノード１３２はフローティングノードとなる。このとき、トランジスタ１２３及び１２４のゲート容量と、容量素子Ｃ１及びＣ２の容量との容量結合によって、ノード１３２、ノード１３３及びＯＵＴ１０２の電位が減少し、ノード１３２はＶ１、ノード１３３はＶ２、ＯＵＴ１０２はＶ３、の電位になる。容量結合による電位の変動は容量素子Ｃ１及び容量素子Ｃ２の電気容量の総量をトランジスタ１２３のゲート容量よりも十分に大きくすることで低減することができる。なお、ＩＮ１１２にＨＶＤＤの信号が与えられているため、ノード１３１は常時リセット状態にあり、容量結合による電位の変動は起きない。

時刻Ｔ７においてＩＮ１１２にロー電位の信号が与えられ、トランジスタ１２２が非導通状態になる。次にＩＮ１１１にＨＶＤＤの信号が与えられると、ノード１３１の電位がＬＶＤＤまで上昇する。このとき、容量素子Ｃ１を介してノード１３２の電位が上昇し、また、容量素子Ｃ２を介してノード１３３の電位が上昇し、さらに、容量素子Ｃ３を介してＯＵＴ１０２の電位が上昇する。

時刻Ｔ８においてＩＮ１１１にロー電位の信号が与えられると、トランジスタ１２１が非導通状態になり、ノード１３１はフローティングノードとなる。このとき、トランジスタ１２１及び１２２のゲート容量と、容量素子Ｃ１の容量との容量結合によって、ノード１３１乃至１３３及びＯＵＴ１０２の電位が減少し、ノード１３１はＶ１、ノード１３２はＶ２、ノード１３３はＶ３、ＯＵＴ１０２はＶ４、の電位になる。容量結合による電位の変動は容量素子Ｃ１の電気容量の総量をトランジスタ１２１のゲート容量よりも十分に大きくすることで低減することができる。ＯＵＴ１０２の電位Ｖ４は高電圧回路において論理レベルがハイ電位と認識される電位範囲にあるため、Ｄ−ＦＦ回路にＯＵＴ１０２の信号がハイ電位としてラッチされる。ラッチ完了後、ＬＯＵＴ１０３に、ＨＶＤＤの信号が出力される。ＩＮ１１１乃至ＩＮ１１８に与えられる信号がロー電位であるため、トランジスタ１２１乃至トランジスタ１２８は非導通状態のままである。したがって、ノード１３１乃至ノード１３３及びＯＵＴ１０２の論理レベルは変化しない。

時刻Ｔ９においてＩＮ１０１にロー電位の信号が与えられる。チャージポンプ回路のＩＮ１１１乃至ＩＮ１１８に与えられる信号はロー電位を維持しているため、ノード１３１乃至ノード１３３及びＯＵＴ１０２の論理レベルは変化しない。

時刻Ｔ１０乃至時刻Ｔ１９はＩＮ１０１がロー電位の信号である点が、時刻Ｔ０乃至時刻Ｔ９と異なる。時刻Ｔ１０乃至時刻Ｔ１８ではノード１３１乃至ノード１３３及びＯＵＴ１０２は常にＧＮＤを保持する状態にある。

時刻Ｔ１８において各フローティングノードにはロー電位が保持されているため、Ｄ−ＦＦ回路にＯＵＴ１０２のロー電位がラッチされる。ラッチ完了後、ＬＯＵＴ１０３に、ＧＮＤの信号が出力される。ＩＮ１１１乃至ＩＮ１１８がロー電位であるため、トランジスタ１２１乃至トランジスタ１２８は非導通状態を維持する。ノード１３１乃至ノード１３３及びＯＵＴ１０２の論理レベルは変化しない。

時刻Ｔ１９においてＩＮ１０１にＬＶＤＤの信号が与えられる。チャージポンプ回路のＩＮ１１１乃至ＩＮ１１８に与えられる信号はロー電位を維持しているため、ノード１３１乃至ノード１３３及びＯＵＴ１０２の論理レベルは変化しない。

図３に示すように時刻Ｔ０乃至時刻Ｔ１９においてＩＮ１０１に与えられる入力信号３０１は論理レベルを維持したまま昇圧可能であり、かつ、ＬＯＵＴ１０３における出力信号３０３はＩＮ１０１に与えられる入力信号３０１と動作周波数が同じになる。

〈動作速度に関する〉
以下の説明において、図１、図２で示すトランジスタ１２１、トランジスタ１２３、トランジスタ１２５、トランジスタ１２７は書き込みトランジスタと呼ぶことがある。また、トランジスタ１２２、トランジスタ１２４、トランジスタ１２６、トランジスタ１２８はリセットトランジスタと呼ぶことがある。

低電圧回路はＩｏｎ（オン電流）が小さいため、容量素子に対する電流供給能力は低い。一般的にＯＳ−ＦＥＴの移動度はＳｉ−ＦＥＴの移動度と比較して小さいため、オン電流は小さくなる。しかしながら、チャージポンプ回路内のＯＳ−ＦＥＴのゲートには高電圧回路からの信号が印加されるため、Ｓｉ−ＦＥＴで構成された低電圧回路のＩｏｎよりも十分に大きくできる。したがって、Ｓｉ−ＦＥＴとＯＳ−ＦＥＴの移動度の違いは容量素子に対する書き込み速度に影響しない。

オフリーク電流はＳｉ−ＦＥＴとＯＳ−ＦＥＴでは異なるため、容量素子の電荷量とリセットトランジスタのオフリーク電流によって保持期間が決定される。

書き込みトランジスタを介して容量素子に電荷が書き込まれた後、書き込みトランジスタのゲートにロー電位が与えられると、書き込みトランジスタ及びリセットトランジスタのゲート容量と、容量素子の容量との間に容量結合が発生する。このとき容量素子の容量が、書き込みトランジスタのゲート容量と比較して十分に大きくないと、フローティングノードの電位が減少してしまう。電位の減少量が大き過ぎると、昇圧動作ができなくなる。

ここでは、書き込みトランジスタのゲート容量が１ｆＦ以上１０ｆＦ以下とすると、容量結合の影響を低減するためには容量素子の電気容量は少なくとも１０倍以上の１０ｆＦ以上１００ｆＦ以下を必要とする。また面積と消費電力が増大する点を考慮すると、電気容量は１ｐＦを最大値として取りうる。したがって、容量素子の電気容量は１０ｆＦ以上１ｐＦ以下を必要とする。

本発明のチャージポンプ回路は入力信号の高電位電圧として０．１Ｖ以上０．５Ｖ以下、昇圧後の高電位電圧として０．２Ｖ以上３．３Ｖ以下を取りうる。そのため以下の説明では、フローティングノードの電位が３．３Ｖであるとする。電荷量Ｑと電気容量Ｃの関係は、Ｑ＝ＣＶで表されるため、電位に比例して算出値は変化する。よって、容量素子は３３ｆＣ以上３．３ｐＣ以下の電荷を保持できる。

一般的なＳｉ−ＦＥＴのチャネル幅１μｍあたりのオフリーク電流は１ｐＡ／μｍ程度である。しかしながら、ＰＬＤの内部回路で使われるＳｉ−ＦＥＴは低電圧駆動するために低いしきい値電圧を有することがある。そのため、ＰＬＤの内部回路と同じプロセスで作製したＳｉ−ＦＥＴは、１μＡ／μｍ程度のオフリーク電流が流れることもある。Ｓｉ−ＦＥＴのチャネル幅が１μｍであるとすると、Ｓｉ−ＦＥＴのオフリーク電流は１ｐＡ以上１μＡ以下となる。前述の容量素子の電荷量とＳｉ−ＦＥＴのオフリーク電流値を用いて、オフリーク電流によって全ての電荷が抜けてしまう時間を計算すると、３０ｎｓ以上３ｓ以下となる。この時間を周波数に変換すると、およそ３００ｍＨｚ以上３３ＭＨｚ以下となり、３３ＭＨｚを超える周波数で動作を行えば、Ｓｉ−ＦＥＴは確実に昇圧動作が可能である。しかしながら、ＰＬＤの内部回路の動作可能な周波数範囲は１０Ｈｚ以上１０ｋＨｚ以下であり、Ｓｉ−ＦＥＴでは性能が不足している。

一方でＯＳ−ＦＥＴのチャネル幅１μｍあたりのオフリーク電流は１ａＡ／μｍ以下であるため、チャネル幅が１μｍのオフリーク電流１ａＡによって全ての電荷が抜けてしまう時間は３×１０^４ｓ以上３×１０^６ｓ以下となる。この時間を周波数に変換すると、およそ３３３ｎＨｚ以上３３μＨｚ以下となり、３３μＨｚを超える周波数で動作を行えば、ＯＳ−ＦＥＴは昇圧動作が可能である。これは、上述のＰＬＤの内部回路の動作可能な周波数範囲と照らし合わせても、十分な性能である。

本発明のＯＳ−ＦＥＴを用いたチャージポンプ回路は、低電圧によってトランジスタの電流供給能力が落ちる低速動作領域（３３３ｎＨｚ以上１００ｋＨｚ以下、好ましくは３３μＨｚ以上１００ｋＨｚ以下、さらに好ましくは１０Ｈｚ以上１０ｋＨｚ以下）において安定した動作が可能である。

（実施の形態４）
図４に、本発明のチャージポンプ回路を組み込んだＰＬＤの全体構成の一例を示す。ＰＬＤの内部回路は低電圧回路で構成し、外部回路、Ｉ／Ｏ端子、昇圧制御回路は高電圧回路で構成する。

ＰＬＤの内部回路は、出力配線にチャージポンプ回路の信号入力配線が接続される。チャージポンプ回路は、制御信号入力配線に昇圧制御回路の出力配線が接続される。

内部回路から出力される信号はチャージポンプ回路に入力される。チャージポンプ回路は昇圧制御回路により昇圧動作の制御が行われる。ＩＮ１１１乃至ＩＮ１１８には高電圧回路からの信号が入力されるため、低電圧回路である内部回路内のトランジスタのオン電流と比較してチャージポンプ回路のＯＳ−ＦＥＴのオン電流は大きい。

昇圧後の出力信号は高電圧回路に入力可能であるため、出力信号をラッチ回路に渡すことが可能となる。昇圧動作が完了するタイミングの昇圧制御信号（または昇圧完了信号）（例えばＩＮ１１１）をラッチ信号とすることで、チャージポンプ回路の出力電位はラッチ回路に保持される。ラッチ回路は保持した高電圧信号をＩ／Ｏ端子に出力し、Ｉ／Ｏ端子と接続された外部回路へ高電圧信号を出力する。

〈ＰＬＤ全体の構成〉
図５に、ＰＬＤ１０全体の構成を一例として示す。図５では、ＰＬＤ１０に、ＰＬＥ１１、Ｉ／Ｏエレメント１４０、ＰＬＬ（ｐｈａｓｅｌｏｃｋｌｏｏｐ）１４１、ＲＡＭ１４２、乗算器１４３、昇圧部１４４が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ１０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。昇圧部１４４はＰＬＥ１１の低電圧信号を必要に応じて昇圧し、高電圧信号としてＩ／Ｏエレメント１４０に出力する機能を有する。なお、昇圧部１４４には、図１または図２（Ａ）に示す回路を用いることができる。ＰＬＬ１４１はクロック信号を生成する機能を有する。ＲＡＭ１４２は、論理演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路に相当する。ＰＬＤ１０に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設ける必要はない。

〈ＰＬＤの断面構造例〉
図６に、本発明の一態様に係るＰＬＤの、断面構造の一例を示す。そして、図６では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２２上に形成されている場合を例示している。

なお、トランジスタ２２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ２２は、酸化物半導体膜にチャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜にチャネル形成領域を有している場合、トランジスタ２１はトランジスタ２２上に積層されていなくとも良く、トランジスタ２１とトランジスタ２２とは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ２２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ２２が形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図６では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ２２は、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。

具体的に、トランジスタ２２は、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。

トランジスタ２２上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ接する配線４１０、配線４１１と、ゲート電極４０４に電気的に接続されている配線４１２とが、形成されている。

そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されており、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されており、配線４１２は、絶縁膜４０９上に形成された配線４１７に電気的に接続されている。

配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口部に、配線４１７に電気的に接続された配線４２１が形成されている。

そして、図６では、絶縁膜４４０上にトランジスタ２１が形成されている。

トランジスタ２１は、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に電気的に接続されている。

そして、トランジスタ２１上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。

なお、図６において、トランジスタ２１は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ２１が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図６では、トランジスタ２１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

〈酸化物半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

なお、ＣＡＡＣ−ＯＳ膜に対し、断面ＴＥＭ観察時に電子線回折を行うと、ｃ軸配向性を示すスポット（輝点）が観測される。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で原子配列に規則性が見られない。そのため、膜全体でも原子配列に周期性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいビーム径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいビーム径（例えば直径５０ｎｍ以上の円状）の電子線を用いる電子線回折を行うと、ハローパターンが観測される場合がある。一方、ｎｃ−ＯＳ膜は、結晶部と同じか結晶部より小さいビーム径（例えば直径１ｎｍ以上３０ｎｍ以下の円状）の電子線を用いる電子線回折（極微電子線回折と呼ぶ。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜の極微電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜の極微電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で原子配列に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子線回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、極微電子線回折を行うと、スポットが観測されず、ハローパターンが観測される。

非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。

従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、ＰＬＤまたは半導体装置の信頼性を高めることができる。

また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。

ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。

また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ以下５×１０^−７Ｐａ以上程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。

具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ_２がｘ_２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２は、ｘ_２の３倍未満であると好ましい。

なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。

また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたＰＬＤまたは半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、ＰＬＤまたは半導体装置のさらなる高速動作を実現する上で、より好ましい。

また、図９に、トランジスタ２１の断面構造の、別の一例を示す。図９（Ａ）に示すトランジスタ２１は、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。

半導体膜８３０は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。図９（Ａ）では、半導体膜８３０が、３層の積層された酸化物半導体膜で構成されている場合を、例示している。具体的に、図９（Ａ）に示すトランジスタ２１では、半導体膜８３０として、酸化物半導体膜８３０ａ乃至酸化物半導体膜８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体膜８３０ａ及び酸化物半導体膜８３０ｃは、酸化物半導体膜８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体膜８３０ｃは、図９（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

〈チップの構成〉
図７（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。

図７（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。

パッケージが回路基板に実装されている電子機器のモジュールの構成を、図７（Ｂ）に示す。

図７（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。

〈電子機器の例〉
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図８に示す。

図８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図８（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

Claims

第１の回路と、
前記第１の回路に電気的に接続された第２の回路を有する半導体装置であって、
前記第１の回路と前記第２の回路の間に酸化物半導体を有するトランジスタで構成されたチャージポンプ回路と、前記チャージポンプ回路を制御する昇圧制御回路と、ラッチ回路と、を有し、
前記チャージポンプ回路の出力配線は、前記ラッチ回路の入力配線に接続され、
前記ラッチ回路の出力配線は、前記第２の回路の入力配線に接続され、
前記ラッチ回路は、クロック入力配線に接続され、
前記第１の回路及び前記チャージポンプ回路は、第１の電圧が入力され、
前記昇圧制御回路及び前記第２の回路は、第２の電圧が入力され、
前記第１の電圧は、前記第２の電圧より低く、
前記チャージポンプ回路は、前記チャージポンプ回路に入力される低電圧信号を昇圧して高電圧信号を出力する機能を有し、
前記チャージポンプ回路は、クロック信号が入力され、
前記クロック入力配線は、前記クロック信号の反転信号が入力され、
前記ラッチ回路は、前記反転信号の立ち上がりに同期して前記高電圧信号を保持する機能を有することを特徴とする半導体装置。
請求項１において、
前記チャージポンプ回路は入力動作周波数と出力動作周波数が等しいことを特徴とする半導体装置。
請求項１または請求項２において、
前記チャージポンプ回路は、電気容量が１０ｆＦ以上１ｐＦ以下の容量素子を有し、３３３ｎＨｚ以上１００ｋＨｚ以下の周波数で昇圧信号を出力することを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一項において、
前記第１の回路は、シリコン基板に形成されたトランジスタと、酸化物半導体で形成されたトランジスタを有することを特徴とする半導体装置。