JP4672435B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するもので、特に、フラッシュメモリなどの半導体記憶装置において、外部電源からの駆動電圧をもとに、メモリセルに書き込まれているデータを読み出すためのリード動作用の昇圧電圧を生成するチャージポンプ回路（昇圧回路）のような内部電源回路に関する。

近年、フラッシュメモリなどの不揮発性の半導体記憶装置においては、ロジック製品の低電圧化にともなって、より一層の低電圧化が要求されている。たとえば、データの読み出し（リード動作時）には高電圧が必要であるが、単一電源電圧方式の場合、チップの内部で低い電圧から高電圧を発生させるための回路技術が、低電圧化には非常に重要となっている。また、動作モードに応じて多種多様なレベルの電圧をチップの内部で制御しなければならないデバイスでは、定電圧源の設計が特に重要である。

フラッシュメモリなどで用いられる、チップの内部で低い電圧から高電圧を発生させるための昇圧回路としては、直列に接続されたダイオードの接続点にそれぞれキャパシタの一方の電極を接続し、外部より供給される駆動電圧（低い電圧）をその段数に応じて昇圧することによって所望の昇圧電圧（高電圧）を得る、所謂チャージポンプ回路が知られている。

最近、このような内部昇圧動作（または、チャージポンプ動作）をともなう昇圧回路は、携帯機器の中に組み込まれることが多くなり、スタンド・バイ電流の低減化の要求が厳しい。その理由は、携帯機器は基本的に電池駆動であるため、たとえ微小であってもスタンド・バイ電流が流れると、機器の待機時間が短くなるなど、機器の性能に直接かかわってくるためである。

理想的な昇圧回路を実現するためには、ダイオードのしきい値Ｖｃが０Ｖである必要がある。仮に、しきい値がＶｃ＞０Ｖであれば、上昇電位はＶＤＤ−Ｖｃとなり、その分だけ一段あたりの電位上昇分が損なわれることになるからである。そこで、チャージポンプ回路を構成するダイオードとしては、基板上にチャネル・イオン注入をしない状態で形成されたトランジスタ（Ｉ−タイプトランジスタ）をダイオード接続して使用するのが望ましい。Ｉ−タイプトランジスタはチャネル部の不純物濃度が希薄なため、しきい値（Ｖｔｈ）をほぼ０Ｖとすることができる。

ところが、Ｉ−タイプトランジスタのしきい値Ｖｔｈは、温度やプロセス条件などによっては常に０Ｖとはならず、負となることもあり、このような場合には、ゲート電圧がマイナスになってもトランジスタはオフせずに微小な電流が流れてしまう。すると、チャージポンプ回路がアクティブ→スタンド・バイ状態となり、チャージポンプ動作が停止したその瞬間より、各段のトランジスタを通じて電荷の逆流が起こる。この逆流電荷の量は、駆動電圧と昇圧電圧との差が大きいほど大きくなる。

この逆流電荷による昇圧ノードのレベル低下が起こると、チャージポンプ回路は、電位を補給するために動作しなければならなくなる。つまり、チャージポンプ回路の逆流電荷の存在は、スタンド・バイ電流の増加の要因となる。しかしながら、チャネル・イオン注入などによりトランジスタのしきい値Ｖｔｈを上げると、先に説明したように、一段あたりの電位上昇分が損なわれることとなり、現状ではＩ−タイプトランジスタを使わざるを得ない。

従来は、逆流電荷の量をΔＱとし、チップの容量をＣｔｏｔａｌとすると、ΔＱ／Ｃｔｏｔａｌ＝ΔＶだけ、昇圧電圧が下がるように設計されていた（ただし、ΔＶは制御電圧の管理値内）。この条件は、大容量製品の場合、Ｃｔｏｔａｌが大きく、ΔＶが小さいために、満たされやすい環境であった。しかし、最近はチップシュリンクが進むにつれ、特に小容量の製品の場合、チャージポンプ回路におけるスタンド・バイ電流の許容値はより小さくなり、従来のような値を許容しにくくなりつつある。

さらに、ロジック製品の低電圧化にともない、駆動電圧と昇圧電圧との差が大きくなると、トランジスタの直列接続段数を増やす必要があり、キャパシタの個数の増加が、チャージポンプ回路の面積（サイズ）を大きくする。チャージポンプ回路のサイズは、その出力電流に依存し、チャージポンプ回路のサイズが大きくなると逆流電荷の量も大きくなり、それによる電圧降下も大きくなるという問題があった。

上記したように、Ｉ−タイプトランジスタを用いることにより理想的な昇圧回路を構成できるものの、温度やプロセス条件などによっては、昇圧回路の停止時に発生していた逆流電荷による電圧降下を阻止できないという問題があった。

なお、チャージポンプの動作停止時に電流がチャージポンプに逆流するのを防止するために、ＰチャネルＭＯＳトランジスタからなる逆流防止スイッチを設ける技術は既に知られている（たとえば、特許文献１参照）。この技術においては、ＰチャネルＭＯＳトランジスタのドレインはチャージポンプの出力端に結合され、ソースはチャージポンプの出力ラインに結合され、基板Ｎ−ｗｅｌｌはソースに結合される。
特開平１１−１８６５０３号公報（第５頁、第１図）

ＭＯＳトランジスタスイッチであるＰチャネルＭＯＳトランジスタＴＲ１については、基板電位＞ソース電位，ドレイン電位の関係にしないとジャンクションがフォワードになり、トランジスタとして機能しなくなる。すなわち、チャージポンプ動作時／動作停止時において３つの電圧の関係を考慮する必要があるが、従来技術ではＰチャネルＭＯＳトランジスタであるにもかかわらず基板電位はソース電位と同じになっており、逆流防止スイッチとしては十分に機能するものではなかった。

本発明は、上記の問題点を解決すべくなされたもので、昇圧回路の停止時に発生していた逆流電荷による電圧降下を確実に阻止でき、安定した電圧の供給が可能となる半導体装置を提供することを目的としている。

本願発明の一態様によれば、駆動電圧をもとに昇圧電圧を生成する昇圧回路と、前記昇圧回路によって生成された前記昇圧電圧により動作する駆動部と前記昇圧回路の出力端との間に設けられたＰＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタスイッチであって、ソースが前記駆動部に接続され、ドレインが前記昇圧回路の出力端に接続され、前記昇圧回路の動作時にはウェルに前記ドレインに供給される電位と同電位が供給され、前記昇圧回路の動作停止時には前記ウェルに前記ソースに供給される電位と同電位が供給されるＰＭＯＳトランジスタスイッチと、前記ＰＭＯＳトランジスタスイッチを前記昇圧回路の動作時にはオンさせ、停止時にはオフさせるように制御する制御回路とを具備したことを特徴とする半導体装置が提供される。

上記の構成により、昇圧回路の停止時に発生していた逆流電荷による電圧降下を確実に阻止でき、安定した電圧の供給が可能となる半導体装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった内部電源回路の基本構成を示すものである。なお、ここでは、外部電源からの駆動電圧（ＶＤＤＯ）をもとに、たとえばＮＯＲ型ＥＥＰＲＯＭのようなフラッシュメモリのメモリセルに書き込まれているデータを読み出すための、リード動作用の昇圧電圧（ＶＤＤＲ）を生成するように構成された内部電源回路において、昇圧回路と駆動部であるメモリセルとの間にＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタスイッチを設けることにより、スタンド・バイ時の電荷の逆流を抑えることができるようにした場合について説明する。

たとえば図１に示すように、昇圧回路（チャージポンプ回路）１１からの出力電圧ＶＤＤＲＯが供給される出力端には、ＭＯＳトランジスタスイッチを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）ＴＲ１のドレインが接続されている。このＰＭＯＳトランジスタＴＲ１のソースには、リード動作用の高電圧である昇圧電圧ＶＤＤＲが供給されるメモリセル（駆動部）ＭＣが接続されている。また、ＰＭＯＳトランジスタＴＲ１のゲートには、ゲート電圧ＶＧを制御するための、インバータ回路ＩＮＶａおよびレベルシフト回路ＬＳ１が接続されている。このレベルシフト回路ＬＳ１には、装置の外部よりイネーブル信号ＥＮＡＢＬＥが入力されるようになっている。また、インバータ回路ＩＮＶａおよびレベルシフト回路ＬＳ１には、動作用電圧として、上記昇圧電圧ＶＤＤＲが供給されている。

一方、上記ＰＭＯＳトランジスタＴＲ１のバックゲート（Ｎ型ウェル）には、第１のＮＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）ＴＲ２のソース、および、ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）ＴＲ３のソースが、それぞれ接続されている。ＮＭＯＳトランジスタＴＲ２のゲートおよびドレインには、上記昇圧電圧ＶＤＤＲが供給されている。ＮＭＯＳトランジスタＴＲ３のゲートには、レベルシフト回路ＬＳ２が接続されている。このレベルシフト回路ＬＳ２には、上記イネーブル信号ＥＮＡＢＬＥが入力されるようになっている。また、ＮＭＯＳトランジスタＴＲ３のドレインおよびレベルシフト回路ＬＳ２には、昇圧回路１１からの出力電圧ＶＤＤＲＯが供給されるようになっている。なお、本実施形態の場合、ＮＭＯＳトランジスタＴＲ２，ＴＲ３は、たとえばＩ−タイプトランジスタによって構成されている。

図２は、上記した昇圧回路１１の構成例を示すものである。たとえば図２に示すように、入力用トランジスタＴＲａのソース／ドレインの一方には、外部電源からの駆動電圧（ＶＤＤＯ）が入力されるようになっている。入力用トランジスタＴＲａのゲートには、装置の外部より制御信号（昇圧動作開始信号）ＩＮａが供給される。また、入力用トランジスタＴＲａのソース／ドレインの他方には、複数（この例の場合、２個）のダイオードＤａ，Ｄｂが直列に接続されている。これらダイオードＤａ，Ｄｂは、たとえばダイオード接続されたＩ−タイプトランジスタによって構成されている。

ダイオードＤａのアノード側の、入力用トランジスタＴＲａとの接続点（ノードＶ１）には、キャパシタＣ１の一方の電極が接続されている。このキャパシタＣ１の他方の電極には、インバータ回路ＩＮＶ１を介して、リングオシレータ回路（Ｒｉｎｇ ＯＳＣ）１１ａが接続されている。ダイオードＤａのカソード側の、ダイオードＤｂのアノードとの接続点（ノードＶ２）には、キャパシタＣ２の一方の電極が接続されている。このキャパシタＣ２の他方の電極には、インバータ回路ＩＮＶ２，ＩＮＶ３を介して、リングオシレータ回路１１ａが接続されている。

このリングオシレータ回路１１ａには、コンパレータ１１ｂが接続されている。コンパレータ１１ｂは、この昇圧回路１１によって昇圧された出力電圧Ｖｏｕｔ（＝ＶＤＤＲＯ）を抵抗Ｒ１，Ｒ２により分圧し、その分圧電圧と基準電圧との比較により得られる出力Ｖ０によって、リングオシレータ回路１１ａのオン／オフを制御する。リングオシレータ回路１１ａは、コンパレータ１１ｂからの出力Ｖ０に応じて発振動作し、キャパシタＣ１，Ｃ２を交互に駆動するためのクロック信号ＯＳＣを発生する。これにより、チャージポンプ動作が行われて、各段を電荷（駆動電圧ＶＤＤＯ）が転送されるごとに、出力電圧（Ｖｏｕｔ）は段階的に上昇する。コンパレータ１１ｂは、上記分圧電圧があらかじめ決められている基準電圧に達すると出力Ｖ０をオフし、リングオシレータ回路１１ａのクロック信号ＯＣＲの発生を止める。これにより、チャージポンプ動作が停止されて、出力電圧（Ｖｏｕｔ）が下降する。この動作の繰り返しにより、出力電圧（Ｖｏｕｔ）として、リード動作に必要な所望の高電圧（ＶＤＤＲＯ）が得られる。以上が、昇圧回路１１の基本動作である。

このような構成においては、ダイオードＤａ，ＤｂとキャパシタＣ１，Ｃ２とからなる各段の、キャパシタＣ１，Ｃ２をリングオシレータ回路１１ａからのクロック信号ＯＳＣによって交互に駆動することにより、電荷の転送、つまりチャージポンプ動作が行われる。このチャージポンプ動作により昇圧された出力電圧Ｖｏｕｔは、最終段のダイオードＤｂのカソードより出力される。

ここで、昇圧回路１１の動作についてさらに説明すると、入力用トランジスタＴＲａに駆動電圧（ＶＤＤＯ）が入力される。この時、ダイオードＤａのしきい値Ｖｃ（または、Ｉ−タイプトランジスタのしきい値Ｖｔｈ）＝０と仮定すると、ノードＶ１に、ＶＤＤＯ分の電荷が充電される。この状態において、キャパシタＣ１の他方の電極の電圧（Ｂｏｏｔ１）がＶＳＳ→ＶＤＤＯになると、ノードＶ１に、２ＶＤＤＯ分の電荷が充電される。同様に、ダイオードＤｂのしきい値Ｖｃ＝０と仮定すると、ノードＶ２に、２ＶＤＤＯ分の電荷が充電される。この状態において、キャパシタＣ２の他方の電極の電圧（Ｂｏｏｔ２）がＶＳＳ→ＶＤＤＯになると、ノードＶ２に、３ＶＤＤＯ分の電荷が充電される。

このことから、ダイオードＤａ，Ｄｂのしきい値Ｖｃ以上の電圧差があって、はじめて次段へ電荷を転送するため、ダイオードＤａ，Ｄｂのしきい値Ｖｃは低い方が効率がよい。すなわち、段数が少ないほど、昇圧回路１１は効率がよいといえる。ただし、段数が少ないと、チャージポンプ動作による充電ＭＡＸ値が低くなる。たとえば、段数が１段の場合だと、どんなに効率がよくても２ＶＤＤＯまでしか充電できず、２段の場合でも、どんなに効率がよくても３ＶＤＤＯまでしか充電できない。

このように、昇圧回路１１には、チャージポンプ回路の段数を増やすことによって高い昇圧電圧（出力電圧Ｖｏｕｔ）が得られるが、効率が悪くなるというデメリットがあり、段数を減らせば効率はよいが、低い昇圧電圧しか得られないというデメリットがある。

次に、図１に示した内部電源回路の動作の概要について説明する。まず、チャージポンプ動作時は、信号ＥＮＡＢＬＥが“Ｈ（ハイ）”レベルになる。このＨレベルの信号ＥＮＡＢＬＥは、レベルシフト回路ＬＳ１を介して、インバータ回路ＩＮＶ１に送られる。すると、インバータ回路ＩＮＶａの出力であるゲート電圧ＶＧ＝０になり、ＰＭＯＳトランジスタＴＲ１がオンする。これにより、昇圧回路１１にて昇圧された出力電圧ＶＤＤＲＯが昇圧電圧ＶＤＤＲとなって、メモリセルＭＣに供給される。

その際、Ｈレベルの信号ＥＮＡＢＬＥは、レベルシフト回路ＬＳ２を介して、Ｉ−タイプのＮＭＯＳトランジスタＴＲ３のゲートにも供給される。これにより、ＮＭＯＳトランジスタＴＲ３がオンし、ＰＭＯＳトランジスタＴＲ１のバックゲート（Ｎ型ウェル）の電圧ＶＤＤＲＸを、昇圧回路１１の出力電圧ＶＤＤＲＯと同電位にする。

これに対し、チャージポンプ動作停止時は、信号ＥＮＡＢＬＥが“Ｌ（ロー）”レベルになる。このＬレベルの信号ＥＮＡＢＬＥは、レベルシフト回路ＬＳ１を介して、インバータ回路ＩＮＶａに送られる。すると、インバータ回路ＩＮＶａの出力であるゲート電圧ＶＧ＝“Ｈ”レベルになり、ＰＭＯＳトランジスタＴＲ１がオフする。これにより、駆動部（ＶＤＤＲ）側から昇圧回路１１の出力端（ＶＤＤＲＯ）側への、電荷の逆流が阻止される。この場合、信号ＥＮＡＢＬＥは“Ｌ”レベルなので、Ｉ−タイプのＮＭＯＳトランジスタＴＲ３はオフし、Ｉ−タイプのＮＭＯＳトランジスタＴＲ２がオンとなる。その結果、ＰＭＯＳトランジスタＴＲ１のバックゲートの電圧ＶＤＤＲＸは、駆動部側の昇圧電圧ＶＤＤＲと同電位となる。

本発明の第１の実施形態においては、メモリセルＭＣに供給される昇圧電圧ＶＤＤＲを、エンハンスメント型のＰＭＯＳトランジスタＴＲ１によって制御している。このときに注意しなければならないのが、昇圧回路１１の出力電圧ＶＤＤＲＯと昇圧電圧ＶＤＤＲとＰＭＯＳトランジスタＴＲ１のバックゲート電圧ＶＤＤＲＸとの関係である。ＭＯＳトランジスタスイッチであるＰＭＯＳトランジスタＴＲ１については、基板電位をＶＢ、ソース電位をＶＳ、ドレイン電位をＶＤとすると、ＶＢ＞ＶＳ，ＶＤの関係にしないとジャンクションがフォワードになり、トランジスタとして機能しなくなる。すなわち、ＰＭＯＳトランジスタＴＲ１には、異なる３つの電圧ＶＤＤＲＸ（バックゲート）、ＶＤＤＲＯ（ドレイン）、ＶＤＤＲ（ソース）が供給されているため、チャージポンプ動作時／動作停止時において、３つの電圧の関係はＶＤＤＲＸ＞ＶＤＤＲＯ，ＶＤＤＲにならなければならない。

図３は、図１に示した内部電源回路において、３つの電圧ＶＤＤＲＸ，ＶＤＤＲＯ，ＶＤＤＲの関係をわかりやすく説明するために簡略化して示す、ＰＭＯＳトランジスタＴＲ１の断面図である。

たとえば図３に示すように、ＰＭＯＳトランジスタＴＲ１の、昇圧回路１１（出力電圧ＶＤＤＲＯ）側のドレインとなるＰ型拡散層ＳＤａと駆動部（昇圧電圧ＶＤＤＲ）側のソースとなるＰ型拡散層ＳＤｂとの間のチャネル部には、微小な抵抗ｒｏｎが存在する。そのため、チャージポンプ動作時に、ＰＭＯＳトランジスタＴＲ１がオンすることによって、昇圧回路１１側の出力電圧ＶＤＤＲＯが駆動部側に昇圧電圧ＶＤＤＲとして供給される、その出力電圧ＶＤＤＲＯと昇圧電圧ＶＤＤＲとの関係はＶＤＤＲＯ＞ＶＤＤＲである。

この時、信号ＥＮＡＢＬＥ（Ｈレベル）が、ＮＭＯＳトランジスタＴＲ３のゲートにも入力されることにより、ＮＭＯＳトランジスタＴＲ３がオンする。ＮＭＯＳトランジスタＴＲ３はＩ−タイプのトランジスタであるため、しきい値Ｖｔｈ≒０であり、電圧ＶＤＤＲＯがほぼそのままバックゲート電圧ＶＤＤＲＸとなる。よって、ＰＭＯＳトランジスタＴＲ１のバックゲート電圧ＶＤＤＲＸはＶＤＤＲＸ（ＶＤＤＲＯ）＞ＶＤＤＲの関係となり、ジャンクションがフォワードになるといった不都合は起こらない。

一方、チャージポンプ動作停止時は、昇圧回路１１の最終段において、電荷の逆流が発生するため、出力電圧ＶＤＤＲＯと昇圧電圧ＶＤＤＲとの関係はＶＤＤＲＯ＜ＶＤＤＲとなる。チャージポンプ動作停止時は信号ＥＮＡＢＬＥが“Ｌ”レベルになり、ＮＭＯＳトランジスタＴＲ２がオンする。ＮＭＯＳトランジスタＴＲ２はＩ−タイプのトランジスタであるため、しきい値Ｖｔｈ≒０であり、昇圧電圧ＶＤＤＲがほぼそのままバックゲート電圧ＶＤＤＲＸとなる。よって、ＰＭＯＳトランジスタＴＲ１のバックゲート電圧ＶＤＤＲＸはＶＤＤＲＸ（ＶＤＤＲ）＞ＶＤＤＲＯの関係となり、ジャンクションがフォワードになるといった不都合は起こらない。

このように、本発明の第１の実施形態においては、昇圧回路１１がＩ−タイプトランジスタを用いて構成される場合にも、ＰＭＯＳトランジスタＴＲ１の異なる３つの電圧が常にＶＤＤＲＸ（バックゲート）＞ＶＤＤＲＯ（ドレイン），ＶＤＤＲ（ソース）の関係になっており、ジャンクションがフォワードになり、トランジスタとして機能しなくなるという不具合を起こさず、なおかつ、チャージポンプ動作停止時に電荷の逆流による電圧降下を確実に阻止することができる。よって、メモリセルＭＣに書き込まれているデータを読み出すための、リード動作用の昇圧電圧（ＶＤＤＲ）を安定に供給することが容易に可能となるものである。

［第２の実施形態］
図４は、本発明の第２の実施形態にしたがった内部電源回路の基本構成を示すものである。ここでは、外部電源からの駆動電圧（ＶＤＤＯ）をもとに、たとえばＮＯＲ型ＥＥＰＲＯＭのようなフラッシュメモリのメモリセルに書き込まれているデータを読み出すための、リード動作用の昇圧電圧（ＶＤＤＲ）を生成するように構成された内部電源回路において、昇圧回路と駆動部であるメモリセルとの間にＮチャネルＭＯＳトランジスタスイッチを設けることにより、スタンド・バイ時の電荷の逆流を抑えることができるようにした場合について説明する。なお、図１と同一部分には同一符号を付して、詳しい説明は割愛する。

たとえば図４に示すように、昇圧回路（チャージポンプ回路）１１からの出力電圧ＶＤＤＲＯが供給される出力端には、ＭＯＳトランジスタスイッチを構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）ＲＳＷのドレインが接続されている。なお、本実施形態の場合、上記ＮＭＯＳトランジスタＲＳＷは、たとえばＩ−タイプトランジスタによって構成されている。このＮＭＯＳトランジスタＲＳＷのソースには、リード動作用の高電圧である昇圧電圧ＶＤＤＲが供給されるメモリセル（駆動部）ＭＣが接続されている。

また、ＮＭＯＳトランジスタＲＳＷのゲートには、ダイオードＤ１，Ｄ２が直列に接続されている。ダイオードＤ１，Ｄ２の接続点（ノードＶＤ２）には、キャパシタＣＢの一方の電極が接続されている。キャパシタＣＢの他方の電極には、このキャパシタＣＢにクロック信号ＯＳＣ１を送り込むミニ昇圧回路（リングオシレータ回路）２１が接続されている。なお、ダイオードＤ１のアノードには、昇圧回路１１からの出力電圧ＶＤＤＲＯが供給されている。

さらに、ＮＭＯＳトランジスタＲＳＷのゲートには、ゲート電圧ＶＧ１を制御するためのＮＭＯＳトランジスタＴＲｂのドレインが接続されている。ＮＭＯＳトランジスタＴＲｂのソースは接地され、ゲートはインバータ回路ＩＮＶｂの出力端に接続されている。このインバータ回路ＩＮＶｂの入力端には、装置の外部よりスイッチング信号ＳＷが供給されるようになっている。

本実施形態の場合、昇圧回路１１の出力電圧ＶＤＤＲＯのレベルに関係なく、昇圧電圧ＶＤＤＲをオフすることができるように構成されている。ただし、ＮＭＯＳトランジスタＲＳＷのオン時には、“昇圧回路１１の出力電圧”＋“ＮＭＯＳトランジスタＲＳＷのしきい値Ｖｔｈ”を超える値まで、ＮＭＯＳトランジスタＲＳＷのゲート電圧ＶＧ１を上げる必要がある。そのために、ミニ昇圧回路２１が付加されている。

図５は、上記したミニ昇圧回路２１の具体例を示すものである。たとえば図５に示すように、入力端子ＩＮ１には、電圧“Ｈ（ハイレベル＝駆動電圧ＶＤＤＯ）”，“Ｌ（ローレベル＝接地電位）”の周期パルスが入力される。この入力端子ＩＮ１には、インバータ回路ＩＮＶ−Ａ，ＩＮＶ−Ｂが直列に接続されている。インバータ回路ＩＮＶ−Ｂの出力端は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路ＩＮＶ−Ｃの共通ゲートに接続されている。

一方、外部電源からの駆動電圧（ＶＤＤＯ）が供給される入力端子ＩＮ２には、ダイオードＤＡのアノードが接続されている。このダイオードＤＡのカソードは、キャパシタＣＡを介して、インバータ回路ＩＮＶ−Ａ，ＩＮＶ−Ｂの接続点（ノードＶＤ１）に接続されている。また、このダイオードＤＡのカソードは、ＣＭＯＳインバータ回路ＩＮＶ−Ｃに接続されている。そして、このＣＭＯＳインバータ回路ＩＮＶ−Ｃの共通ドレインからの出力が、出力端子ＯＵＴ１より、キャパシタＣＢへのクロック信号ＯＳＣ１として取り出される。

このような構成において、入力端子ＩＮ１への入力が“Ｈレベル”の時は、インバータ回路ＩＮＶ−Ａの出力が“Ｌレベル”となり、ダイオードＤＡのしきい値Ｖｃ≒０とすると、ノードＶＤ１にＶＤＤＯ分の電荷が充電される。これに対し、入力端子ＩＮ１への入力が“Ｌレベル”の時は、インバータ回路ＩＮＶ−Ａの出力が“Ｈレベル”となり、キャパシタＣＡに駆動電圧（ＶＤＤＯ）が充電されていることから、ノードＶＤ１に２ＶＤＤＯ分の電荷が蓄積される。また、インバータ回路ＩＮＶ−Ｂの出力が“Ｌレベル”になるので、この２ＶＤＤＯの電荷は、対応する波高（Ｈレベル）を有する周期パルスとして出力端子ＯＵＴ１より出力される。

こうして、昇圧回路１１のチャージポンプ動作時には、ミニ昇圧回路２１からの出力（２ＶＤＤＯの電荷）がクロック信号ＯＳＣ１として取り出されることにより、たとえば図４に示すように、キャパシタＣＢには２ＶＤＤＯの電荷が充電される。一方、昇圧回路１１からの出力電圧ＶＤＤＲＯはダイオードＤ１のアノードに入力されており、ダイオードＤ１のしきい値Ｖｃ≒０の時、ノードＶＤ２に、ＶＤＤＲ＋２ＶＤＤＯの電荷が充電される。また、ダイオードＤ２のしきい値Ｖｃ≒０とすると、Ｉ−タイプのＮＭＯＳトランジスタＲＳＷのゲートに、ＶＤＤＲ＋２ＶＤＤＯのゲート電圧ＶＧ１が印加される。これにより、ＮＭＯＳトランジスタＲＳＷがオンする。

逆に、昇圧回路１１のチャージポンプ動作停止時には、信号ＥＮＡＢＬＥによって、スイッチング信号ＳＷが“Ｌレベル”になる。すると、インバータ回路ＩＮＶｂの出力が“Ｈレベル”になり、ＮＭＯＳトランジスタＴＲｂがオンする。これにより、ＮＭＯＳトランジスタＲＳＷのゲート電圧ＶＧ１＝０になり、ＮＭＯＳトランジスタＲＳＷがオフして、電荷の逆流による電圧降下が阻止される。このように、ＮＭＯＳトランジスタＲＳＷに、Ｉ−タイプのＭＯＳトランジスタを用いることにより、オン時のコンダクタンスを下げ、ミニ昇圧のレベルを下げることができる。

このように、本発明の第２の実施形態においては、昇圧回路１１がＩ−タイプトランジスタを用いて構成される場合にも、昇圧回路１１の出力電圧ＶＤＤＲＯのレベルに関係なく、昇圧電圧ＶＤＤＲをオフすることが可能になるため、昇圧回路１１のチャージポンプ動作停止時に電荷の逆流による電圧降下を確実に阻止することができる。よって、メモリセルＭＣに書き込まれているデータを読み出すための、リード動作用の昇圧電圧（ＶＤＤＲ）を安定に供給することが容易に可能となるものである。

なお、上述した第１，第２の実施形態においては、フラッシュメモリのメモリセルに書き込まれているデータを読み出すための、リード動作用の昇圧電圧（ＶＤＤＲ）を生成するように構成された内部電源回路に適用した場合について説明したが、これに限らず、たとえばメモリセルにデータを書き込むための、ライト動作用の昇圧電圧を生成する内部電源回路にも同様に適用できる。もしくは、メモリセルに書き込まれているデータを消去するための、消去動作用の昇圧電圧を生成する内部電源回路にも同様に適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった内部電源回路の一例を示す構成図。 図１の内部電源回路における昇圧回路の構成を示す回路図。 図１の内部電源回路の一部を簡略化して示す図。 本発明の第２の実施形態にしたがった内部電源回路の一例を示す構成図。 図４の内部電源回路におけるミニ昇圧回路の構成を示す回路図。

符号の説明

１１…昇圧回路（チャージポンプ回路）、１１ａ…リングオシレータ回路、１１ｂ…コンパレータ、２１…ミニ昇圧回路、ＭＣ…メモリセル、ＴＲ１…ＰＭＯＳトランジスタ、ＲＳＷ，ＴＲ２，ＴＲ３…ＮＭＯＳトランジスタ、ＴＲａ…入力用トランジスタ、ＩＮＶａ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ回路、ＬＳ１，ＬＳ２…レベルシフト回路、Ｄ１，Ｄ２，Ｄａ，Ｄｂ…ダイオード、Ｃ１，Ｃ２，ＣＢ…キャパシタ、Ｒ１，Ｒ２…抵抗。

Claims (3)

1. 駆動電圧をもとに昇圧電圧を生成する昇圧回路と、
   前記昇圧回路によって生成された前記昇圧電圧により動作する駆動部と前記昇圧回路の出力端との間に設けられたＰＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタスイッチであって、ソースが前記駆動部に接続され、ドレインが前記昇圧回路の出力端に接続され、前記昇圧回路の動作時にはウェルに前記ドレインに供給される電位と同電位が供給され、前記昇圧回路の動作停止時には前記ウェルに前記ソースに供給される電位と同電位が供給されるＰＭＯＳトランジスタスイッチと、
   前記ＰＭＯＳトランジスタスイッチを前記昇圧回路の動作時にはオンさせ、停止時にはオフさせるように制御する制御回路と
   を具備したことを特徴とする半導体装置。
2. 前記制御回路は、
   ソースが前記ウェルに接続され、ドレインおよびゲートが前記ＰＭＯＳトランジスタのソースに接続された第１のＮＭＯＳトランジスタと、
   ソースが前記ウェルに接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ゲートにはイネーブル信号が供給される第２のＮＭＯＳトランジスタと
   を有し、
   前記昇圧回路の動作時には、前記ＰＭＯＳトランジスタのゲートがローレベルとなって前記ＰＭＯＳトランジスタがオンするとともに、前記第２のＮＭＯＳトランジスタのゲートがハイレベルとなって前記第２のＮＭＯＳトランジスタがオンして、前記ＰＭＯＳトランジスタのウェルに、前記第１のＮＭＯＳトランジスタのソース電位よりも高い、前記第２のＮＭＯＳトランジスタのソース電位を供給し、
   前記昇圧回路の停止時には、前記ＰＭＯＳトランジスタのゲートがハイレベルとなって前記ＰＭＯＳトランジスタがオフし、前記第２のＮＭＯＳトランジスタのゲートがローレベルとなって前記第２のＮＭＯＳトランジスタがオフするとともに、前記第１のＮＭＯＳトランジスタのゲートがハイレベルとなって前記第１のＮＭＯＳトランジスタがオンして、前記ＰＭＯＳトランジスタのウェルに、前記第２のＮＭＯＳトランジスタのソース電位よりも高い、前記第１のＮＭＯＳトランジスタのソース電位を供給することを特徴とする請求項１に記載の半導体装置。
3. 前記第１および第２のＮＭＯＳトランジスタは、しきい値（Ｖｔｈ）が実質的に０ＶとなるＩ−タイプのＭＯＳトランジスタによって構成されていることを特徴とする請求項２に記載の半導体装置。

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