JP3960513B2 - 半導体チャージポンプ回路および不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、電源電圧より高い電圧または負電圧を発生させる半導体チャージポンプ回路およびこれを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体メモリ、例えばＥＥＰＲＯＭ（Electrically Erasable and Programable Read Only Memory）やフラッシュメモリについて、読み出し／書き込み／消去時に電源電圧よりも高い電圧または負電圧が必要である。これを実現するために、（１）外部から電圧を印加する方法、（２）チップ内部のチャージポンプ回路にて電源電圧をポンピングする方法の２種類が採用されている。近年では、単一電源化により後者（２）の「チップ内部のチャージポンプ回路にて電源電圧をポンピングする方法」が主に採用されている。
【０００３】
ここで、チャージポンプ回路の基本原理について説明する。図９に、ポンピング用のキャパシタＣ１の電圧変化を示す。初期状態において、キャパシタＣ１の一方端子に０Ｖ、他方端子に電源電圧Ｖｃｃを印加する。
【０００４】
次に、その一方端子の０Ｖの電位を電源電圧Ｖｃｃに遷移させると、他方端子の電源電圧Ｖｃｃは、当初の電源電圧Ｖｃｃから２倍の電圧２×Ｖｃｃへと遷移する。即ち、他方端子の電圧は、２×Ｖｃｃの電圧へとポンピングする。このことは、次の式（１）により、
Ｑｌ＝Ｃ×Ｖｃｃ
Ｑ２＝Ｃ×（２Ｖｃｃ−Ｖｃｃ）＝ＣＶｃｃ・・・（１）
と表現することができる。
【０００５】
上記式（１）のＣはキャパシタＣ１の容量である。上記式（１）により、Ｑ１＝Ｑ２、つまり「電荷保存の法則」が成り立つことが判る。以上のことから、チャージポンプ回路の基本原理を説明することができる。これをＬＳＩ回路に応用することができる。ＬＳｌ回路用のチャージポンプ回路として、ディクソン型チャージポンプ回路が一般的に知られている。
【０００６】
図１０に、従来のディクソン型チャージポンプ回路の代表的な一例を示している。図１０では、ディクソン型チャージポンプ回路の基本構成として、５個のｎＭＯＳトランジスタＤ０〜Ｄ４と、４つのキャパシタＣ１〜Ｃ４から構成される場合について説明する。
【０００７】
図１０において、ディクソン型チャージポンプ回路の基本ポンプセルは、点線で囲まれた例えば１個のキャパシタＣ１と１個のｎＭＯＳトランジスタＤ１で構成される。４個の基本ポンプセル（ｎＭＯＳトランジスタＤ１〜Ｄ４とキャパシタＣ１〜Ｃ４）が直列接続されてチャージポンプ回路が構成されている。
【０００８】
初段のトランジスタＤ０は、ドレイン端子Ｄとゲート端子Ｇが電源の出力端（電圧Ｖｃｃ；例えば３Ｖ）に結線されている。このトランジスタＤ０は、トランジスタＤ０のソ−スＳ側の、ポンピングされたノードＮ１の電流が電源電圧Ｖｃｃ側に逆流するのを防ぐ逆流防止弁の役割を担っている。
【０００９】
チャージポンプ回路にはクロック信号ＣＬＫ１，ＣＬＫ２が入力信号として入力されている。クロック信号ＣＬＫ１はキャバシタＣ１，Ｃ３に入力され、クロック信号ＣＬＫ２はキャパシタＣ２，Ｃ４に入力される。このクロック信号ＣＬＫ１とクロック信号ＣＬＫ２のタイミング波形を図１１に示している。
【００１０】
図１１に示すように、クロック信号ＣＬＫ１，ＣＬＫ２は電源電圧Ｖｃｃを振幅としており、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との出力タイミングは、クロック信号ＣＬＫ１が電源電圧Ｖｃｃのときはクロック信号ＣＬＫ２は０Ｖで、クロック信号ＣＬＫ１が０Ｖのときはクロック信号ＣＬＫ２は電源電圧Ｖｃｃとなるように、お互いに逆相関係のクロック信号となっている。
【００１１】
チャージポンプ回路によってポンピングされた電圧は出力ノードＶｏｕｔから出力される。この出力ノードＶｏｕｔの先には、図示していないが、例えばレギュレータや平滑用キャパシタなどが接続されており、チャージポンプ回路にて昇圧された電圧（ここでは正の高電圧）が出力ノードＶｏｕｔから例えばレギュレータなどに出力される。
【００１２】
次に、ｎＭＯＳトランジスタの断面の模式図を図１２に示している。
【００１３】
図１２に示すように、一般的に、フラッシュメモリはＰ−基板を使用している。このＰ−基板を基準電圧Ｖｓｓ（０Ｖ）とし、Ｐ−基板上に、所定間隔を置いてソースＳ（ｎ＋）およびドレインＤ（ｎ＋）を形成すると共に、ソースＳ（ｎ＋）とドレインＤ（ｎ＋）間の基板上に絶縁膜を介してゲートＧを形成することによりｎＭＯＳトランジスタを形成している。このｎＭＯＳトランジスタが、図１０のように複数段直列接続されてチャージポンプ回路を構成している。
【００１４】
図１３に、理想的なディクソン型チャージポンプ回路の各ノードＮ１〜Ｎ４のタイミング波形を示している。図１０に示すように、ノードＮ１はｎＭＯＳトランジスタＤ０とｎＭＯＳトランジスタＤ１間にあり、ノードＮ２はｎＭＯＳトランジスタＤ１とｎＭＯＳトランジスタＤ２間にあり、ノードＮ３はｎＭＯＳトランジスタＤ２とｎＭＯＳトランジスタＤ３間にあり、ノードＮ４はｎＭＯＳトランジスタＤ３とｎＭＯＳトランジスタＤ４間にあり、それぞれの電圧変化を図１３に示している。
【００１５】
キャパシタＣ１〜Ｃ４は電荷の蓄積がなく、クロック信号ＣＬＫ１，ＣＬＫ２が０Ｖの電圧レベル状態である初期状態での各ノード電圧ＶＮ１〜ＶＮ４は次の４つの式（２）のようになる。
【００１６】
ＶＮ１＝Ｖｃｃ−Ｖｔｈ
ＶＮ２＝Ｖｃｃ−２Ｖｔｈ
ＶＮ３＝Ｖｃｃ−３Ｖｔｈ
ＶＮ４＝Ｖｃｃ−４Ｖｔｈ ・・・・・・・・（２）
上記４つの式（２）から判るように、ｎＭＯＳトランジスタにより電荷が転送されて順次昇圧される毎に、昇圧された電圧に対して、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈ分（例えば０.６Ｖ程度）だけ電圧は低下する。
【００１７】
図１３に示すように、クロック信号ＣＬＫ１が０Ｖ〜Ｖｃｃに遷移したとき、ノードＮ１は、２Ｖｃｃ−Ｖｔｈに遷移し、トランジスタＤ１によりトランジスタＤ１のソースからノードＮ２に出力電圧（２Ｖｃｃ−Ｖｔｈ）−Ｖｔｈ−Ｖｂを転送する。なお、Ｖｂは基板バイアス効果による転送電位の電圧降下分を示している。また、Ｖｂはソース・基板間電圧ＶBSに比例して大きくなる。
【００１８】
クロック信号ＣＬＫ２が０Ｖから電源電圧Ｖｃｃに遷移したとき、ノードＮ２は２Ｖｃｃ−２Ｖｔｈ−Ｖｂから３Ｖｃｃ−２Ｖｔｈ−Ｖｂへと遷移する。これを、図１３に示すようにノードＮ４まで繰り返して、チャージポンプ回路の出力電圧Ｖｏｕｔとして出力する。
【００１９】
このようなディクソン型チャージポンプ回路の出力電圧（ノード電圧Ｖｏｕｔに相当）は、例えば「Ki-Hwan Choi et al.,1997 Symposium on VLSI Circuits Digest of Technical Papers,1997」に記載されているように、以下の（数１）に示す式（３）で表される。
【００２０】
【数１】
上記式（３）のＶｔｈ（０）はトランジスタＤ０の閾値電圧（例えば、Ｖｔｈ＝０.６Ｖ）、Ｖｔｈ（ｉ）はｎ段目のトランジスタの閾値電圧を示しており、（ａ）項の「Ｖｃｃ−Ｖｔｈ（０）」は実用上では「１」である。ただし、ｉは自然数である。
【００２１】
また、Ｖｔｈ（ｉ）は、基板バイアス効果を考慮した閾値電圧を示しており、ソース電圧と基板電圧（この場合ｐウェルの電圧）の差が大きくなればなるほど、Ｖｔｈ（ｉ）の値は大きくなる。上記式（３）では、ＶｔｈとＶｂを分けた形（Ｖｔｈ＋Ｖｂ≒Ｖｔｈとしている）で示している。多段構成となると、上記式（３）の（ａ）項は無視され、（ｂ）項の効果が重要になる。ここで、（ｂ）項より、１段当たりにポンピングされる電圧を考えると、以下の式（４）で表される。
【００２２】
Ｖｃｃ−Ｖｔｈ（ｉ）・・・・・（４）
つまり、チャージポンプ回路の出力電圧Ｖｏｕｔは、各ＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）と電源電圧Ｖｃｃとのマージンに影響されることから、基板バイアス効果を考慮した閾値電圧Ｖｔｈ（ｉ）が高くなると、１段当たりにポンピングされる電圧は小さくなるかゼロになるため、チャージポンプ回路のポンプ段数を増やしても出力電圧Ｖｏｕｔが増加しにくくなるかまたは増加しなくなってしまう。
【００２３】
例えば、図１０のディクソン型チャージポンプ回路のトランジスタＤ４のソース電圧は出力電圧Ｖｏｕｔであり、ｐウェル電位がＶｓｓ（０Ｖ）であることから、このトランジスタＤ４の閾値電圧は基板バイアス効果により高くなり、電圧の転送効率、言い換えるとポンピング効率が悪くなる。
【００２４】
以上のことから、一般的なチャージポンプ回路であるディクソン型チャージポンプ回路の大きな短所として、次の２点（１）および（２）が挙げられる。（１）基板バイアス効果による閾値電圧の増加、（２）ポンピングを決定するクロック信号の振幅が電源電圧Ｖｃｃに律束されること、即ち、電源電圧Ｖｃｃが低い場合にポンピング効率が減少してしまうことである。
【００２５】
【発明が解決しようとする課題】
上述したように、従来のディクソン型チャージポンプ回路の問題点は、（１）基板バイアス効果による閾値電圧の増加、（２）ポンピングを決定するクロック信号の振幅が電源電圧Ｖｃｃに律束されることの２点であったが、それを防止するには、（１）基板バイアス効果によるＭＯＳトランジスタの閾値電圧増加の抑制、（２）電源電圧Ｖｃｃとｎ段目のＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）との間のマージン増加が必須である。
【００２６】
従来のディクソン型チャージポンプ回路について、図１０のようにＭＯＳトランジスタＤ１〜Ｄ４の基板電位（ここではｐウェル電位）をＶｓｓ（０Ｖ）と全て同電位にしており、クロック信号ＣＬＫ１、ＣＬＫ２の振幅も電源電圧Ｖｃｃと一定であることから、基板バイアス効果によりポンピング電圧の転送効率が悪く、また１段のポンプ回路でのポンピングがクロック信号の振幅である電源電圧Ｖｃｃ分のみであることからポンピング効率が悪いという問題があった。
【００２７】
本発明は、上記事情に鑑みてなされたもので、従来のディクソン型チャージポンプ回路よりもポンピング電圧の転送効率を改善しかつ、低電圧電源でも効率よくポンピング可能な半導体チャージポンプ回路およびこれを用いた不揮発性半導体記憶装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明の半導体チャージポンプ回路は、トランジスタの制御端子と一方駆動端子とが接続されると共に、該制御端子にキャパシタの一方端が接続されて基本ポンプセルが構成され、該トランジスタの他方駆動端子が、次段の基本ポンプセルのトランジスタの一方駆動端子に接続されることにより、該基本ポンプセルがＮ段接続（Ｎは３以上の自然数）され、該基本ポンプセル毎のキャパシタの他方端には、その前後段の基本ポンプセルのキャパシタに入力されるクロックとは逆相のクロックを入力する位相タイミングでＮ段の基本ポンプセル群を駆動して電圧の昇圧を行う半導体チャージポンプ回路において、該トランジスタは、基板ウェル部内に形成されたトランジスタを含んで構成され、該昇圧動作時に、トランジスタの制御端子に接続されているキャパシタの他方端と、当該キャパシタに接続されるトランジスタが形成されている基板ウェル部とに、当該キャパシタと同じ位相タイミングで昇圧した前段の電圧波形をクロックとして印加する切替手段を有し、当該キャパシタを有する基本ポンプセルが所定段目の基本ポンプセルであり、該前段は、該所定段目の基本ポンプセルに入力されるクロックの位相と同じ位相を有するクロックが入力される該所定段目の基本ポンプセルよりも前段の基本ポンプセルであり、該切替手段は、該前段の基本ポンプセルのトランジスタの制御端子と当該制御端子に接続されるキャパシタの一方端との間のノード電圧と基準電圧とを切り替えて、該所定段目の基本ポンプセルのキャパシタの他方端と当該キャパシタに接続されるトランジスタが形成されている基板ウェル部とに、該所定段目の基本ポンプセルに入力されるクロックとして出力されるものであり、そのことにより上記目的が達成される。
【００２９】
また、好ましくは、本発明の半導体チャージポンプ回路において、Ｎ段接続された基本ポンプセル中で、同じ位相タイミングで動作する基本ポンプセル群の初段の基本ポンプセル内の基板ウェル部およびキャパシタの他方端には、外部から入力される転送用基本クロックを電圧波形として印加する。
【００３０】
さらに、好ましくは、本発明の半導体チャージポンプ回路において、クロックは２相であり、この２相のクロックは互いに逆相クロックである。
【００３１】
さらに、好ましくは、本発明の半導体チャージポンプ回路における切替手段は、ｐＭＯＳ（ｐ−Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタで構成されるインバータ回路であり、入力されるクロックのレベルに応じて、同じ位相タイミングで昇圧した前段の電圧波形と基準電圧とを切り替える。
【００３３】
さらに、好ましくは、本発明の半導体チャージポンプ回路において、Ｎ段の基本ポンプセルのトランジスタはｎＭＯＳトランジスタで構成され、このＮ段の基本ポンプセルは、ｐＭＯＳ基板上に形成されたｎＭＯＳトランジスタを有する一または複数の基本ポンプセルと、ｐＭＯＳ基板とは電気的に分離されたｐ型基板ウェル部上に形成されたｎＭＯＳトランジスタを有する一または複数の基本ポンプセルとからなっている。
【００３４】
さらに、好ましくは、本発明の半導体チャージポンプ回路において、ｐ型基板ウェル部をｐＭＯＳ基板ｎと分離するようにｎ型基板ウェル部で囲んだトリプルウェル構造とし、電気的に分離されたｐ型基板ウェル部上に一または複数のトランジスタが形成されている。
【００３５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置は、請求項１〜７の何れかに記載のチャージポンプ回路を用いたものであり、そのことにより上記目的が達成される。
【００３６】
上記構成により、以下、その作用を説明する。従来のディクソン型チャージポンプ回路にインバータ回路などの切替手段を導入することにより、クロック信号の振幅を増幅させかつその出力信号をｎＭＯＳトランジスタの基板ウェル端子に入力することで、ポンピング能力およびポンピング効率の改善を図ることが可能となる。したがって、従来のディクソン型チャージポンプ回路よりもポンピング電圧の転送効率を改善しかつ、低電圧電源でも効率よくポンピング可能となる。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態１，２の半導体チャージポンプ回路および、本発明の実施形態３としてこれを用いたフラッシュメモリの一例ついて図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１における半導体チャージポンプ回路の要部構成を示す回路図である。なお、従来の図１０と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。
【００３８】
図１において、半導体チャージポンプ回路１０は、電圧転送手段としての５個のｎＭＯＳトランジスタＤ０〜Ｄ４と、ポンピング用容量手段としての４個のキャパシタＣ１〜Ｃ４と、切替手段としての２個のインバータ回路１，２（以下ＩＮＶ１，２という）とを有している。
【００３９】
本発明の特徴構成であるＩＮＶ１，２により、外部入力の転送用基本クロックとしてのクロック信号ＣＬＫ１，ＣＬＫ２の振幅増幅および基板バイアス効果の低減を図ることができる。このことについて、以下、詳細に説明する。
【００４０】
ＩＮＶ１の入力端にはクロック信号ＣＬＫ２が入力され、ＩＮＶ２の入力端にはクロック信号ＣＬＫ１が入力されている。ＩＮＶ１のｐＭＯＳトランジスタのソース端子ＳにはノードＮ１が接続され、ＩＮＶ２のｐＭＯＳトランジスタのソース端子ＳにはノードＮ２が接続されている。
【００４１】
ＩＮＶ１の出力端ＩＮＶ１＿ｏｕｔはキャパシタＣ３の入力端（他方端）と、ｎＭＯＳトランジスタＤ３の基板ウェル端子（ここではｐ型の基板ウェル部、以下Ｐウェルという）に接続されている。ＩＮＶ２の出力端ｌＮＶ２＿ｏｕｔはキャパシタＣ４の入力端（他方端）と、ｎＭＯＳトランジスタＤ４のＰウェルに接続されている。
【００４２】
ＩＮＶ１は、昇圧動作時に、入力クロック信号ＣＬＫ２の電圧レベルに応じて、ｎＭＯＳトランジスタＤ３の制御端子としてのゲートに接続されているキャパシタＣ３の他方端と、このｎＭＯＳトランジスタＤ３が形成されているＰウェルとに、キャパシタＣ３と同じ位相タイミングで昇圧した前段のノードＮ１の電圧波形を、基準電圧Ｖｓｓ（０Ｖ）から切り替えてクロック信号として出力する。また、ＩＮＶ２は、昇圧動作時に、入力クロック信号ＣＬＫ１の電圧レベルに応じて、ｎＭＯＳトランジスタＤ４の制御端子としてのゲートに接続されているキャパシタＣ４の他方端と、このｎＭＯＳトランジスタＤ４が形成されているＰウェルとに、キャパシタＣ４と同じ位相タイミングで昇圧した前段のノードＮ２の電圧波形を、基準電圧Ｖｓｓ（０Ｖ）から切り替えてクロック信号として出力する。
【００４３】
チャージポンプ回路１０の基本ポンプセルとしては、ディクソン型チャージポンプと同様であり、例えば１個のキャパシタＣ１と１個のｎＭＯＳトランジスタＤ１により構成されている。なお、チャージポンプ回路１０においては、従来のディクソン型チャージポンプ回路との比較が容易であるように、４個の基本ポンプセル（ｎＭＯＳトランジスタＤ１〜Ｄ４とキャパシタＣ１〜Ｃ４）にて構成している。
【００４４】
ドレイン端子Ｄとゲート端子Ｇが電源（電圧Ｖｃｃ）に結線されている初段のｎＭＯＳトランジスタＤ０は、従来のディクソン型チャージポンプ回路と同様に、逆流防止弁の役割を担っている。チャージポンプ回路１０への入力信号もディクソン型チャージポンプ回路と同様で、クロック信号ＣＬＫ１、ＣＬＫ２である。このクロック信号ＣＬＫ１、ＣＬＫ２の出力タイミング波形は、図１３と同様、互いに逆相の２相のクロック信号である。チャージポンプ回路１０の出力電圧ＶｏｕｔはノードＮｏｕｔより出力される。なお、ノードＮｏｕｔの先には、図示していないが、例えばレギュレータや平滑用キャパシタなどが接続されており、チャージポンプ回路１０にて昇圧された電圧（ここでは、正の高電圧）がレギュレータなどに出力される。
【００４５】
チャージポンプ回路１０に用いられているｎＭＯＳトランジスタの断面構成の模式図を図２に示している。
【００４６】
図２に示すように、フラッシュメモリはｐＭＯＳ基板（以下Ｐ−基板という）を使用している。Ｐ−基板には、このＰ−基板と、ｎＭＯＳトランジスタが形成されるＰウェルとを電気的に分離するためのｎ型の基板ウェル部（以下Ｎウェルという）が形成されてトリプルウェル構造になっている。このＮウェル内には複数のＰウェルが形成され、各Ｐウェル内には一または複数のＭＯＳトランジスタが形成されている。このＭＯＳトランジスタはそれぞれ、他方駆動端子としてのソースＳ（ｎ＋）および一方駆動端子としてのドレインＤ（ｎ＋）と、それらの間の基板上の絶縁膜を介した制御端子としてのゲートＧとで構成されている。
【００４７】
ここでは、ＮウェルはＰウェルを囲む形で形成されており、Ｎウェル内のＰウェルは、ｎＭＯＳトランジスタＤ０〜Ｄ２が形成されているＰウェル１と、ｎＭＯＳトランジスタＤ３が形成されているＰウェル２と、ｎＭＯＳトランジスタＤ４が形成されているＰウェル３とからなっている。
【００４８】
Ｐウェル１は基準電圧源Ｖｓｓ（０Ｖ）に接続され、Ｐウェル２はキャパシタＣ３の他方端子とインバータＩＮＶ１の出力端とに接続され、Ｐウェル３はキャパシタＣ４の他方端子とインバータＩＮＶ２の出力端とに接続されている。
【００４９】
インバータＩＮＶ１の入力端にはクロック信号ＣＬＫ２が入力され、インバータＩＮＶ１の高圧電源入力側（ｐＭＯＳトランジスタのソースＳ）はノードＮ１に接続され、インバータＩＮＶ１の低圧電源入力側（ｎＭＯＳトランジスタのソースＳ）は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続されている。
【００５０】
また、インバータＩＮＶ２の入力端にはクロック信号ＣＬＫ１が入力され、インバータＩＮＶ２の高圧電源入力側（ｐＭＯＳトランジスタのソースＳ）はノードＮ２に接続され、インバータＩＮＶ２の低圧電源入力側（ｎＭＯＳトランジスタのソースＳ）は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続されている。
【００５１】
ｐ−基板は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続され、Ｎウェルには、ＰＮ接合部に順方向の電流が流れないように正の電圧＋Ｖｉｎ（ここでは、最も電圧の高いＶｏｕｔ以上の正電圧）が印加されている。
【００５２】
なお、実際には、キャパシタＣ１〜Ｃ４、インバータＩＮＶ１，ＩＮＶ２およびそれらの配線も、Ｐ−基板上に形成されているが、図２では本発明に関係するトリプルウェル構造に着目して記載している。また、図２の変形例として、図３のように構成することも可能である。この場合、ｎＭＯＳトランジスタＤ０〜Ｄ２はＰ−基板上に形成され、Ｐ−基板は基準電圧Ｖｓｓ（０Ｖ）であるため、この部分はＮウェルを設けずに、ｎＭＯＳトランジスタＤ３，Ｄ４のみ、それらが設けられたＰウェルを覆うようにＮウェルが設けられている。
【００５３】
上記構成により、以下、本発明のチャージポンプ回路１０のポンピング動作について、図４のタイミングチャートを参照して説明する。なお、ノードＮ１〜Ｎ４の定義は、前述したディクソン型チャージポンプ回路の場合と同様である。また、初期状態での各ノード電圧は、上述した式（２）と同様である。
【００５４】
まず、クロック信号ＣＬＫ１が０Ｖから電源電圧Ｖｃｃに遷移したとき、ノードＮ１は電圧２Ｖｃｃ−Ｖｔｈへ遷移し、トランジスタＤ１によりトランジスタＤ１のソースからノードＮ２へ電圧２Ｖｃｃ−２Ｖｔｈ−Ｖｂを転送する。
【００５５】
このとき、ＩＮＶ１の入力端にはクロック信号ＣＬＫ２が入力されている。つまり、クロック信号ＣＬＫ２は電源電圧Ｖｃｃから０Ｖに遷移するため、オンしているＩＮＶ１のｐＭＯＳトランジスタを介して、ノードＮ１の電位をインバータ出力端ＩＮＶ１＿ｏｕｔに転送する。
【００５６】
以上の動作にて、インバータ出力端ＩＮＶ１＿ｏｕｔの電位は０Ｖから、ノードＮ１と同じ電圧Ｖｃｃ−Ｖｔｈへと遷移する。つまり、キャパシタＣ３の入力端は０Ｖから電圧２Ｖｃｃ−Ｖｔｈヘとポンピングされる。
【００５７】
このとき、ノードＮ３には２段のポンプ回路によりポンピングされた電圧３Ｖｃｃ−３Ｖｔｈ−Ｖｂがチャージされている。また、ノードＮ３の電位は、ｌＮＶ２により電圧３Ｖｃｃ−３Ｖｔｈ−Ｖｂから更に電圧２Ｖｃｃ−Ｖｔｈ分ポンピングされ、電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂ´となる。この場合、Ｖｂ＞Ｖｂ´で、基板バイアス効果を低減している。
【００５８】
ここで、インバータ出力端ｌＮＶ１＿ｏｕｔはトランジスタＤ３のｐウェルに接続されていることから、基板バイアス効果を従来技術でのｐウェル（Ｖｓｓ；０Ｖ）時よりも低減している。ちなみに、従来のディクソン型チャージポンプ回路では、ノードＮ３のポンピングされた電圧は、電圧４Ｖｃｃ−３Ｖｔｈ−Ｖｂであるのに対して、本半導体チャージポンプ回路１０では、ポンピング効率が少なくとも電圧Ｖｃｃ−Ｖｔｈ分だけ増加している。さらに、Ｖｂ＞Ｖｂ´で、基板バイアス効果が低減している分、ポンピング効率が良くなっていると言える。
【００５９】
次に、ｌＮＶ２に注目してその動作を説明する。
【００６０】
ｌＮＶ２のｐＭＯＳトランジスタのソース端はノードＮ２に結線されている。ノードＮ２の電圧がポンピングされて電圧３Ｖｃｃ−２Ｖｔｈ−ＶｂがキャパシタＣ２にチャージされると、その電位はＩＮＶ２のｐＭＯＳトランジスタを介してインバータ出力端ＩＮＶ２＿ｏｕｔから出力される。つまり、インバータ出力端ｌＮＶ２＿ｏｕｔの電位は０Ｖから電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂに遷移し、これがキャパシタＣ４の入力端に導入される。つまり、ノード４は０Ｖから３Ｖｃｃ−２Ｖｔｈ−Ｖｂの振幅にポンピングされる。
【００６１】
一方、ノードＮ４はノ−ドＮ３からの電荷の転送により電位が昇圧されていることから、ノードＮ４には電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂが充電されている。よって、ノードＮ４は、電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂから電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂ分ポンピングされ、出力Ｖｏｕｔとしては、理論上、電圧８Ｖｃｃ−６Ｖｔｈ−Ｖｂ´となる。これは、ディクソン型チャージポンプ回路の出力Ｖｏｕｔが電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂであることから、少なくとも電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂ分だけディクソン型チャージポンプ回路よりもポンピングされており、大幅にポンピング能力とポンピング効率が改善されていることが判る。
【００６２】
このときにも、ｎＭＯＳトランジスタＤ４のＰウェルの基板端子には、ポンピングされた電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂを導入していることから、Ｖｂ＞Ｖｂ´で、基板バイアス効果を低減している分、ポンピング効率が良くなっている。
【００６３】
なお、本実施形態１では、逆流防止用のｎＭＯＳトランジスタＤ０と、４個の基本ポンプセル（ＭＯＳトランジスタＤｉとキャパシタＣｉ）について説明したが、これに限らず、更なる多段構成（Ｎ段）に対しても適用可能である。この場合は、逆流防止用ｎＭＯＳトランジスタＤ０と同様に、Ｐウェルを基準電圧源（基準電圧Ｖｓｓ）に接続された１段目と２段目の基本ポンプセルを構成するｎＭＯＳトランジスタＤ１、Ｄ２を有し、３段目の基本ポンプセルは、入力端子にクロック信号ＣＬＫ２を入力するインバータＩＮＶ３（図示せず）の出力をＭＯＳトランジスタＤ５（図示せず）を構成するＰウェルとキャパシタＣ５（図示せず）の他方端子（入力端）に入力し、インバータＩＮＶ３の高圧電源入力側はノードＮ３を、低圧電源入力側は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続する。
【００６４】
ここで、ｉ＝１，２，３、…の自然数として、ｉ番目のインバータＩＮＶｉは、ｉが奇数のときは入力端子にクロック信号ＣＬＫ２が入力され、ｉが偶数のときは入力端子にクロック信号ＣＬＫ１が入力される。インバータＩＮＶｉ（図示せず）の出力をＭＯＳトランジスタＤｉ＋２（図示せず）を構成するＰウェルとキャパシタＣｉ＋２（図示せず）の他方端子（入力端）に入力し、インバータＩＮＶｉの高圧電源入力側はノードＮｉを、低圧電源入力側は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続する。
【００６５】
要するに、２相で互いに逆相のクロック信号ＣＬＫ１，ＣＬＫ２により、電荷を転送して順次電圧を上昇させるポンピング動作を行う際に、ある基本ポンプセルのトランジスタを構成しているＰウェルに、一つ置いた前段の同じ位相でポンピングされた電圧を印加させるものである。一つ置いた前段で同じ位相のクロックでポンピングされた電圧をＰウェルに印加させればよい。
また、半導体チャージポンプ回路１０において、昇圧動作時に、図１からも明らかなように、例えば、ｎＭＯＳトランジスＤ３を形成するＰウェル（基板ウェル部）とこのｎＭＯＳトランジスＤ３の制御端子に接続されたキャパシタＣ３の他方端との少なくとも何れかに印加される電圧値（インバータＩＮＶ１の出力電圧値）と、これと同じ位相タイミングで昇圧された一つ置いた前段の電圧値（ノードＮ１の電圧値；インバータＩＮＶ１の入力電圧値）との差は、インバータＩＮＶ１のｐＭＯＳトランジスタの閾値電圧Ｖｔｈに抑えられている。
【００６６】
図５に示すように、本実施形態２のチャージポンプ回路２０では、ｎＭＯＳトランジスタＤ１のＰウェルにクロック信号ＣＬＫ１の入力端を接続させ、ｎＭＯＳトランジスタＤ２のＰウェルにクロック信号ＣＬＫ２の入力端を接続させている。これによって、基板バイアス効果による閾値電圧の増加を回避することができる。
【００６７】
上記構成により、クロック信号ＣＬＫ１が０Ｖから電源電圧Ｖｃｃへ遷移したとき、ノードＮ１は電圧２Ｖｃｃ−Ｖｔｈに遷移する。このとき、ｎＭＯＳトランジスタＤ１が形成されているＰウェルもクロックＣＬＫ１により電源電圧Ｖｃｃレベルに遷移している。このため、このＰウェルのクロックＣＬＫ１による電圧値もポンピングされて、トランジスタＤ２により、トランジスタＤ２のソースからノードＮ２へ電圧２Ｖｃｃ−２Ｖｔｈ−Ｖｂ´＋Ｖｃｃを転送する。よって、ポンピング電圧は更に上がりかつ、基板バイアス効果も低減でき、ポンピング効率も高くなる。
【００６８】
一方、クロック信号ＣＬＫ２がＰウェルに入力しているｎＭＯＳトランジスタＤ２でも上記と同様の効果がある。以後の段の基本ポンプセルの動作は、先の実施形態１で説明した通りであり、このｎＭＯＳトランジスタＤ１，Ｄ２でポンピングされた電圧が加算されて順次ポンピングされていく。本実施形態２でもＮ段構成は先に説明したように構成することができる。
【００６９】
なお、上記実施形態１，２では、インバータ回路（ＩＮＶ１，ＩＮＶ２）で説明したが、これはクロック信号ＣＬＫ１，ＣＬＫ２のハイレベルまたはロウレベルに応じて、基準電圧Ｖｓｓ（０Ｖ）および所定のノード電圧の何れかに切替える切替手段であればよく、例えば、トランスミッションゲートなどのアナログスイッチであっても構成可能である。ただ、本発明のようなインバータ構成が最も簡単に実現できる。
【００７０】
また、実施形態１，２では、基本ポンプセルをｎＭＯＳトランジスタで構成する例について説明したが、これに限らず、ｐＭＯＳトランジスタで構成してもよく、この場合にはＮウェル内に一または複数のトランジスタが形成され、また、Ｎ−基板上に形成する場合であっても同様の考えで随時、基板ウェル部をＰ型にするか、Ｎ型にするかを設定して、本発明を適用すればよい。
【００７１】
さらに、上記実施形態１，２では、正の高電圧チャージポンプで説明したが、同じ考え（キャパシタＣの接続を変えることで電荷＋Ｑを転送するのではなく、−Ｑを転送しポンピングさせる）で電源電圧Ｖｃｃから負の電圧生成をチャージポンプ回路にて行う際にも同様に、本発明を適用することができるものである。
（実施形態３）
本実施形態３では、上記実施形態１，２で説明したチャージポンプ回路１０，２０を半導体記憶装置、例えばフラッシュメモリに適用する場合である。この場合の一例を図６に示している。
【００７２】
図６において、フラッシュメモリ３０は、複数のフラッシュメモリセル３１と、ワード線駆動回路３２と、ビット線駆動回路３３と、ソース線駆動回路３４と、これらを制御する制御回路３５と、チャージポンプ回路３６と、レギュレータ回路３７とを有している。
【００７３】
フラッシュメモリセル３１は、行方向と列方向にマトリクス状に複数個配列されており、メモリセル３１毎に、ｐ−基板のｐウェルにソースＳとドレインＤが形成され、ソースＳとドレインＤ間の基板（Ｐウェル）上にトンネル酸化膜、その上にフローティングゲートＦＧ、更にその上に層間絶縁膜が形成され、その上にコントロールゲートＣＧが形成されている。フラッシュメモリセル３１のコントロールゲートＣＧは行毎に共通化された状態で、その対応するワード線ＷＬに共通接続され、そのドレインは列毎に共通化された状態でそれに対応するビット線ＢＬに共通接続され、そのソースＳは、ブロック単位で共通化されて共通ソース線ＳＬに接続されている。
【００７４】
ワード線駆動回路３２は各ワード線ＷＬを選択的に駆動し、ビット線駆動回路３３はビット線ＢＬを選択的に駆動し、ソース線駆動回路３４は共通ソース線ＳＬを駆動するものである。
【００７５】
制御回路３５は、フラッシュメモリ３０の外部から制御信号を受け、制御信号に基づいてアドレスをデコードしたり、書込み、消去、読出しなどの制御信号を生成したりする。
【００７６】
チャージポンプ回路３６は、上記実施形態１，２で説明したチャージポンプ回路１０，２０と同様、電源電圧Ｖｃｃから昇圧して駆動電圧を生成するものである。
【００７７】
レギュレータ回路３７は、チャージポンプ回路３６からの各種駆動電圧をそれぞれ、ワード線駆動回路３２、ビット線駆動回路３３およびソース線駆動回路３４の各部にそれぞれ安定供給するものである。
【００７８】
上記構成により、フラッシュメモリ３０の書込み時、消去時、読出し時にフラッシュメモリセル３１に印加される各駆動電圧例を（表１）に示す。
【００７９】
【表１】
これらの各駆動電圧のうち、最大電圧またはそれ以上の電圧を、本発明によるチャージポンプ回路３６を使用して、電源電圧Ｖｃｃから昇圧することにより生成する。生成された各駆動電圧をレギュレータ回路３７に入力し、その出力電圧を安定化させると共に、その他の各種駆動電圧も生成し、それをレギュレータ回路３７からワード線駆動回路３２、ビット線駆動回路３３およびソース線駆動回路３４にそれぞれ出力する。
【００８０】
本発明の図１および図５の正の高電圧チャージポンプ回路１０，２０により、上記（表１）の書き込み時のワード線ＷＬおよびビット線ＢＬ、消去時のソース線ＳＬ、読出し時のワード線ＷＬへの印加電圧用の電圧を生成する。ワード線駆動回路３２、ビット線駆動回路３３、ソース線駆動回路３４は制御回路３５の制御によりメモリセル３１のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに駆動電圧を印加し、書込み、消去、読出し動作を行う。
【００８１】
なお、図６は、ワード線ＷＬ０〜ＷＬ１０２３、ビット線ＢＬ０〜ＢＬ５１１の６４ｋＢを１ブロックとしたフラッシュメモリ３０の一例である。
【００８２】
以上により、各種昇圧電圧を使用する不揮発性半導体記憶装置に本発明の半導体チャージポンプ回路１０，２０，３６を容易に適用することができる。
【００８３】
以上のように、本発明の半導体チャージポンプ回路１０，２０によれば、クロック信号ＣＬＫ２を入力とし、クロック信号ＣＬＫ１と同じ位相タイミングで昇圧するトランジスタＤ３に接続されたキャパシタＣ３の他方端（入力端）と当該トランジスタＤ３が形成されたｐウェル端子とに対して、クロック信号ＣＬＫ１と同じ位相タイミングで昇圧した前段のノードＮ１の電圧波形をクロックとして印加するＩＮＶ１と、クロック信号ＣＬＫ１を入力とし、クロック信号ＣＬＫ２と同じ位相タイミングで昇圧するトランジスタＤ４に接続されたキャパシタＣ４の他方端（入力端）と当該トランジスタＤ４が形成されたｐウェル端子とに対して、クロック信号ＣＬＫ２と同じ位相タイミングで昇圧した前段のノードＮ２の電圧波形をクロックとして印加するＩＮＶ２とを設けたため、前述したように、ポンピング能力の増大およびポンピング効率の改善を達成することができる。これによって、半導体チップのレイアウト面積としてもキャパシタの数を劇的に減らすこともでき、ＥＥＰＲＯＭやフラッシュメモリのチップ面積の縮小化にも大いに貢献することができるものである。
【００８４】
具体的には、従来のディクスン型チャージポンプ回路（図１０で逆流防止構成を除いて４段構成）では、基板バイアス効果による閾値電圧の上昇により、出力電圧は時間を十分にとって電源電圧Ｖｃｃ＝１．５Ｖを昇圧しても、図７に示すように、その出力電圧Ｖｏｕｔは２．７Ｖ程度にしか昇圧できなかった。これに対して、上記実施形態１，２のチャージポンプ回路１０，２０（図１０と同じく逆流防止構成を除いて４段構成）では、基板バイアス効果による閾値電圧の上昇抑制と昇圧能力増大と合わせて、電源電圧Ｖｃｃ＝１．５Ｖを昇圧して、図８に示すように、その出力電圧Ｖｏｕｔは４．７Ｖ程度と従来に比べて１．７倍程度高い昇圧電圧を生成することができた。
【００８５】
【発明の効果】
以上により、本発明によれば、昇圧動作時に、トランジスタの制御端子に接続されているキャパシタの他方端と、このトランジスタが形成されている基板ウェル部とに、このキャパシタと同じ位相タイミングで昇圧した前段の電圧波形をクロックとして印加するようにしたため、従来のディクソン型チャージポンプ回路よりもポンピング電圧の転送効率を改善しかつ、低電圧電源でも効率よくポンピング動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における半導体チャージポンプ回路の要部構成を示す回路図である。
【図２】図１のｎＭＯＳトランジスタＤ０〜Ｄ４の断面構成を含むチャージポンプ回路の構成図である。
【図３】図２の構成図とは別の例を示すチャージポンプ回路の構成図である。
【図４】図１のチャージポンプ回路の各要部のポンピング動作を示すタイミングチャート図である。
【図５】本発明の実施形態２における半導体チャージポンプ回路の要部構成を示す回路図である。
【図６】本発明の実施形態３におけるフラッシュメモリの要部構成を示すブロック図である。
【図７】従来のディクソン型チャージポンプ回路の出力立上り波形の電圧値変化を示す図である。
【図８】図１または図５のチャージポンプ回路の出力立上り波形の電圧値変化を示す図である。
【図９】チャージポンプ回路の基本動作原理を示す図である。
【図１０】従来のディクソン型チャージポンプ回路の要部構成を示す回路図である。
【図１１】図１０のクロック信号ＣＬＫ１，ＣＬＫ２のタイミング波形図である。
【図１２】図１０のディクソン型チャージポンプ回路で用いるｎＭＯＳトランジスタの断面構成図である。
【図１３】図１０の理想的なディクソン型チャージポンプ回路のタイミングチャート図である。
【符号の説明】
１，２ ＩＮＶ（インバータ回路）
１０，２０，３６ 半導体チャージポンプ回路
３０ フラッシュメモリ
３１ フラッシュメモリセル
３２ ワード線駆動回路
３３ ビット線駆動回路
３４ ソース線駆動回路
３５ 制御回路
３７ レギュレータ回路
Ｄ０〜Ｄ４ ｎＭＯＳトランジスタ
Ｃ１〜Ｃ４ キャパシタ
ＣＬＫ１，２ クロック信号
【産業上の利用分野】
本発明は、電源電圧より高い電圧または負電圧を発生させる半導体チャージポンプ回路およびこれを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体メモリ、例えばＥＥＰＲＯＭ（Electrically Erasable and Programable Read Only Memory）やフラッシュメモリについて、読み出し／書き込み／消去時に電源電圧よりも高い電圧または負電圧が必要である。これを実現するために、（１）外部から電圧を印加する方法、（２）チップ内部のチャージポンプ回路にて電源電圧をポンピングする方法の２種類が採用されている。近年では、単一電源化により後者（２）の「チップ内部のチャージポンプ回路にて電源電圧をポンピングする方法」が主に採用されている。
【０００３】
ここで、チャージポンプ回路の基本原理について説明する。図９に、ポンピング用のキャパシタＣ１の電圧変化を示す。初期状態において、キャパシタＣ１の一方端子に０Ｖ、他方端子に電源電圧Ｖｃｃを印加する。
【０００４】
次に、その一方端子の０Ｖの電位を電源電圧Ｖｃｃに遷移させると、他方端子の電源電圧Ｖｃｃは、当初の電源電圧Ｖｃｃから２倍の電圧２×Ｖｃｃへと遷移する。即ち、他方端子の電圧は、２×Ｖｃｃの電圧へとポンピングする。このことは、次の式（１）により、
Ｑｌ＝Ｃ×Ｖｃｃ
Ｑ２＝Ｃ×（２Ｖｃｃ−Ｖｃｃ）＝ＣＶｃｃ・・・（１）
と表現することができる。
【０００５】
上記式（１）のＣはキャパシタＣ１の容量である。上記式（１）により、Ｑ１＝Ｑ２、つまり「電荷保存の法則」が成り立つことが判る。以上のことから、チャージポンプ回路の基本原理を説明することができる。これをＬＳＩ回路に応用することができる。ＬＳｌ回路用のチャージポンプ回路として、ディクソン型チャージポンプ回路が一般的に知られている。
【０００６】
図１０に、従来のディクソン型チャージポンプ回路の代表的な一例を示している。図１０では、ディクソン型チャージポンプ回路の基本構成として、５個のｎＭＯＳトランジスタＤ０〜Ｄ４と、４つのキャパシタＣ１〜Ｃ４から構成される場合について説明する。
【０００７】
図１０において、ディクソン型チャージポンプ回路の基本ポンプセルは、点線で囲まれた例えば１個のキャパシタＣ１と１個のｎＭＯＳトランジスタＤ１で構成される。４個の基本ポンプセル（ｎＭＯＳトランジスタＤ１〜Ｄ４とキャパシタＣ１〜Ｃ４）が直列接続されてチャージポンプ回路が構成されている。
【０００８】
初段のトランジスタＤ０は、ドレイン端子Ｄとゲート端子Ｇが電源の出力端（電圧Ｖｃｃ；例えば３Ｖ）に結線されている。このトランジスタＤ０は、トランジスタＤ０のソ−スＳ側の、ポンピングされたノードＮ１の電流が電源電圧Ｖｃｃ側に逆流するのを防ぐ逆流防止弁の役割を担っている。
【０００９】
チャージポンプ回路にはクロック信号ＣＬＫ１，ＣＬＫ２が入力信号として入力されている。クロック信号ＣＬＫ１はキャバシタＣ１，Ｃ３に入力され、クロック信号ＣＬＫ２はキャパシタＣ２，Ｃ４に入力される。このクロック信号ＣＬＫ１とクロック信号ＣＬＫ２のタイミング波形を図１１に示している。
【００１０】
図１１に示すように、クロック信号ＣＬＫ１，ＣＬＫ２は電源電圧Ｖｃｃを振幅としており、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との出力タイミングは、クロック信号ＣＬＫ１が電源電圧Ｖｃｃのときはクロック信号ＣＬＫ２は０Ｖで、クロック信号ＣＬＫ１が０Ｖのときはクロック信号ＣＬＫ２は電源電圧Ｖｃｃとなるように、お互いに逆相関係のクロック信号となっている。
【００１１】
チャージポンプ回路によってポンピングされた電圧は出力ノードＶｏｕｔから出力される。この出力ノードＶｏｕｔの先には、図示していないが、例えばレギュレータや平滑用キャパシタなどが接続されており、チャージポンプ回路にて昇圧された電圧（ここでは正の高電圧）が出力ノードＶｏｕｔから例えばレギュレータなどに出力される。
【００１２】
次に、ｎＭＯＳトランジスタの断面の模式図を図１２に示している。
【００１３】
図１２に示すように、一般的に、フラッシュメモリはＰ−基板を使用している。このＰ−基板を基準電圧Ｖｓｓ（０Ｖ）とし、Ｐ−基板上に、所定間隔を置いてソースＳ（ｎ＋）およびドレインＤ（ｎ＋）を形成すると共に、ソースＳ（ｎ＋）とドレインＤ（ｎ＋）間の基板上に絶縁膜を介してゲートＧを形成することによりｎＭＯＳトランジスタを形成している。このｎＭＯＳトランジスタが、図１０のように複数段直列接続されてチャージポンプ回路を構成している。
【００１４】
図１３に、理想的なディクソン型チャージポンプ回路の各ノードＮ１〜Ｎ４のタイミング波形を示している。図１０に示すように、ノードＮ１はｎＭＯＳトランジスタＤ０とｎＭＯＳトランジスタＤ１間にあり、ノードＮ２はｎＭＯＳトランジスタＤ１とｎＭＯＳトランジスタＤ２間にあり、ノードＮ３はｎＭＯＳトランジスタＤ２とｎＭＯＳトランジスタＤ３間にあり、ノードＮ４はｎＭＯＳトランジスタＤ３とｎＭＯＳトランジスタＤ４間にあり、それぞれの電圧変化を図１３に示している。
【００１５】
キャパシタＣ１〜Ｃ４は電荷の蓄積がなく、クロック信号ＣＬＫ１，ＣＬＫ２が０Ｖの電圧レベル状態である初期状態での各ノード電圧ＶＮ１〜ＶＮ４は次の４つの式（２）のようになる。
【００１６】
ＶＮ１＝Ｖｃｃ−Ｖｔｈ
ＶＮ２＝Ｖｃｃ−２Ｖｔｈ
ＶＮ３＝Ｖｃｃ−３Ｖｔｈ
ＶＮ４＝Ｖｃｃ−４Ｖｔｈ ・・・・・・・・（２）
上記４つの式（２）から判るように、ｎＭＯＳトランジスタにより電荷が転送されて順次昇圧される毎に、昇圧された電圧に対して、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈ分（例えば０.６Ｖ程度）だけ電圧は低下する。
【００１７】
図１３に示すように、クロック信号ＣＬＫ１が０Ｖ〜Ｖｃｃに遷移したとき、ノードＮ１は、２Ｖｃｃ−Ｖｔｈに遷移し、トランジスタＤ１によりトランジスタＤ１のソースからノードＮ２に出力電圧（２Ｖｃｃ−Ｖｔｈ）−Ｖｔｈ−Ｖｂを転送する。なお、Ｖｂは基板バイアス効果による転送電位の電圧降下分を示している。また、Ｖｂはソース・基板間電圧ＶBSに比例して大きくなる。
【００１８】
クロック信号ＣＬＫ２が０Ｖから電源電圧Ｖｃｃに遷移したとき、ノードＮ２は２Ｖｃｃ−２Ｖｔｈ−Ｖｂから３Ｖｃｃ−２Ｖｔｈ−Ｖｂへと遷移する。これを、図１３に示すようにノードＮ４まで繰り返して、チャージポンプ回路の出力電圧Ｖｏｕｔとして出力する。
【００１９】
このようなディクソン型チャージポンプ回路の出力電圧（ノード電圧Ｖｏｕｔに相当）は、例えば「Ki-Hwan Choi et al.,1997 Symposium on VLSI Circuits Digest of Technical Papers,1997」に記載されているように、以下の（数１）に示す式（３）で表される。
【００２０】
【数１】
【００２１】
また、Ｖｔｈ（ｉ）は、基板バイアス効果を考慮した閾値電圧を示しており、ソース電圧と基板電圧（この場合ｐウェルの電圧）の差が大きくなればなるほど、Ｖｔｈ（ｉ）の値は大きくなる。上記式（３）では、ＶｔｈとＶｂを分けた形（Ｖｔｈ＋Ｖｂ≒Ｖｔｈとしている）で示している。多段構成となると、上記式（３）の（ａ）項は無視され、（ｂ）項の効果が重要になる。ここで、（ｂ）項より、１段当たりにポンピングされる電圧を考えると、以下の式（４）で表される。
【００２２】
Ｖｃｃ−Ｖｔｈ（ｉ）・・・・・（４）
つまり、チャージポンプ回路の出力電圧Ｖｏｕｔは、各ＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）と電源電圧Ｖｃｃとのマージンに影響されることから、基板バイアス効果を考慮した閾値電圧Ｖｔｈ（ｉ）が高くなると、１段当たりにポンピングされる電圧は小さくなるかゼロになるため、チャージポンプ回路のポンプ段数を増やしても出力電圧Ｖｏｕｔが増加しにくくなるかまたは増加しなくなってしまう。
【００２３】
例えば、図１０のディクソン型チャージポンプ回路のトランジスタＤ４のソース電圧は出力電圧Ｖｏｕｔであり、ｐウェル電位がＶｓｓ（０Ｖ）であることから、このトランジスタＤ４の閾値電圧は基板バイアス効果により高くなり、電圧の転送効率、言い換えるとポンピング効率が悪くなる。
【００２４】
以上のことから、一般的なチャージポンプ回路であるディクソン型チャージポンプ回路の大きな短所として、次の２点（１）および（２）が挙げられる。（１）基板バイアス効果による閾値電圧の増加、（２）ポンピングを決定するクロック信号の振幅が電源電圧Ｖｃｃに律束されること、即ち、電源電圧Ｖｃｃが低い場合にポンピング効率が減少してしまうことである。
【００２５】
【発明が解決しようとする課題】
上述したように、従来のディクソン型チャージポンプ回路の問題点は、（１）基板バイアス効果による閾値電圧の増加、（２）ポンピングを決定するクロック信号の振幅が電源電圧Ｖｃｃに律束されることの２点であったが、それを防止するには、（１）基板バイアス効果によるＭＯＳトランジスタの閾値電圧増加の抑制、（２）電源電圧Ｖｃｃとｎ段目のＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）との間のマージン増加が必須である。
【００２６】
従来のディクソン型チャージポンプ回路について、図１０のようにＭＯＳトランジスタＤ１〜Ｄ４の基板電位（ここではｐウェル電位）をＶｓｓ（０Ｖ）と全て同電位にしており、クロック信号ＣＬＫ１、ＣＬＫ２の振幅も電源電圧Ｖｃｃと一定であることから、基板バイアス効果によりポンピング電圧の転送効率が悪く、また１段のポンプ回路でのポンピングがクロック信号の振幅である電源電圧Ｖｃｃ分のみであることからポンピング効率が悪いという問題があった。
【００２７】
本発明は、上記事情に鑑みてなされたもので、従来のディクソン型チャージポンプ回路よりもポンピング電圧の転送効率を改善しかつ、低電圧電源でも効率よくポンピング可能な半導体チャージポンプ回路およびこれを用いた不揮発性半導体記憶装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明の半導体チャージポンプ回路は、トランジスタの制御端子と一方駆動端子とが接続されると共に、該制御端子にキャパシタの一方端が接続されて基本ポンプセルが構成され、該トランジスタの他方駆動端子が、次段の基本ポンプセルのトランジスタの一方駆動端子に接続されることにより、該基本ポンプセルがＮ段接続（Ｎは３以上の自然数）され、該基本ポンプセル毎のキャパシタの他方端には、その前後段の基本ポンプセルのキャパシタに入力されるクロックとは逆相のクロックを入力する位相タイミングでＮ段の基本ポンプセル群を駆動して電圧の昇圧を行う半導体チャージポンプ回路において、該トランジスタは、基板ウェル部内に形成されたトランジスタを含んで構成され、該昇圧動作時に、トランジスタの制御端子に接続されているキャパシタの他方端と、当該キャパシタに接続されるトランジスタが形成されている基板ウェル部とに、当該キャパシタと同じ位相タイミングで昇圧した前段の電圧波形をクロックとして印加する切替手段を有し、当該キャパシタを有する基本ポンプセルが所定段目の基本ポンプセルであり、該前段は、該所定段目の基本ポンプセルに入力されるクロックの位相と同じ位相を有するクロックが入力される該所定段目の基本ポンプセルよりも前段の基本ポンプセルであり、該切替手段は、該前段の基本ポンプセルのトランジスタの制御端子と当該制御端子に接続されるキャパシタの一方端との間のノード電圧と基準電圧とを切り替えて、該所定段目の基本ポンプセルのキャパシタの他方端と当該キャパシタに接続されるトランジスタが形成されている基板ウェル部とに、該所定段目の基本ポンプセルに入力されるクロックとして出力されるものであり、そのことにより上記目的が達成される。
【００２９】
また、好ましくは、本発明の半導体チャージポンプ回路において、Ｎ段接続された基本ポンプセル中で、同じ位相タイミングで動作する基本ポンプセル群の初段の基本ポンプセル内の基板ウェル部およびキャパシタの他方端には、外部から入力される転送用基本クロックを電圧波形として印加する。
【００３０】
さらに、好ましくは、本発明の半導体チャージポンプ回路において、クロックは２相であり、この２相のクロックは互いに逆相クロックである。
【００３１】
さらに、好ましくは、本発明の半導体チャージポンプ回路における切替手段は、ｐＭＯＳ（ｐ−Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタで構成されるインバータ回路であり、入力されるクロックのレベルに応じて、同じ位相タイミングで昇圧した前段の電圧波形と基準電圧とを切り替える。
【００３３】
さらに、好ましくは、本発明の半導体チャージポンプ回路において、Ｎ段の基本ポンプセルのトランジスタはｎＭＯＳトランジスタで構成され、このＮ段の基本ポンプセルは、ｐＭＯＳ基板上に形成されたｎＭＯＳトランジスタを有する一または複数の基本ポンプセルと、ｐＭＯＳ基板とは電気的に分離されたｐ型基板ウェル部上に形成されたｎＭＯＳトランジスタを有する一または複数の基本ポンプセルとからなっている。
【００３４】
さらに、好ましくは、本発明の半導体チャージポンプ回路において、ｐ型基板ウェル部をｐＭＯＳ基板ｎと分離するようにｎ型基板ウェル部で囲んだトリプルウェル構造とし、電気的に分離されたｐ型基板ウェル部上に一または複数のトランジスタが形成されている。
【００３５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置は、請求項１〜７の何れかに記載のチャージポンプ回路を用いたものであり、そのことにより上記目的が達成される。
【００３６】
上記構成により、以下、その作用を説明する。従来のディクソン型チャージポンプ回路にインバータ回路などの切替手段を導入することにより、クロック信号の振幅を増幅させかつその出力信号をｎＭＯＳトランジスタの基板ウェル端子に入力することで、ポンピング能力およびポンピング効率の改善を図ることが可能となる。したがって、従来のディクソン型チャージポンプ回路よりもポンピング電圧の転送効率を改善しかつ、低電圧電源でも効率よくポンピング可能となる。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態１，２の半導体チャージポンプ回路および、本発明の実施形態３としてこれを用いたフラッシュメモリの一例ついて図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１における半導体チャージポンプ回路の要部構成を示す回路図である。なお、従来の図１０と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。
【００３８】
図１において、半導体チャージポンプ回路１０は、電圧転送手段としての５個のｎＭＯＳトランジスタＤ０〜Ｄ４と、ポンピング用容量手段としての４個のキャパシタＣ１〜Ｃ４と、切替手段としての２個のインバータ回路１，２（以下ＩＮＶ１，２という）とを有している。
【００３９】
本発明の特徴構成であるＩＮＶ１，２により、外部入力の転送用基本クロックとしてのクロック信号ＣＬＫ１，ＣＬＫ２の振幅増幅および基板バイアス効果の低減を図ることができる。このことについて、以下、詳細に説明する。
【００４０】
ＩＮＶ１の入力端にはクロック信号ＣＬＫ２が入力され、ＩＮＶ２の入力端にはクロック信号ＣＬＫ１が入力されている。ＩＮＶ１のｐＭＯＳトランジスタのソース端子ＳにはノードＮ１が接続され、ＩＮＶ２のｐＭＯＳトランジスタのソース端子ＳにはノードＮ２が接続されている。
【００４１】
ＩＮＶ１の出力端ＩＮＶ１＿ｏｕｔはキャパシタＣ３の入力端（他方端）と、ｎＭＯＳトランジスタＤ３の基板ウェル端子（ここではｐ型の基板ウェル部、以下Ｐウェルという）に接続されている。ＩＮＶ２の出力端ｌＮＶ２＿ｏｕｔはキャパシタＣ４の入力端（他方端）と、ｎＭＯＳトランジスタＤ４のＰウェルに接続されている。
【００４２】
ＩＮＶ１は、昇圧動作時に、入力クロック信号ＣＬＫ２の電圧レベルに応じて、ｎＭＯＳトランジスタＤ３の制御端子としてのゲートに接続されているキャパシタＣ３の他方端と、このｎＭＯＳトランジスタＤ３が形成されているＰウェルとに、キャパシタＣ３と同じ位相タイミングで昇圧した前段のノードＮ１の電圧波形を、基準電圧Ｖｓｓ（０Ｖ）から切り替えてクロック信号として出力する。また、ＩＮＶ２は、昇圧動作時に、入力クロック信号ＣＬＫ１の電圧レベルに応じて、ｎＭＯＳトランジスタＤ４の制御端子としてのゲートに接続されているキャパシタＣ４の他方端と、このｎＭＯＳトランジスタＤ４が形成されているＰウェルとに、キャパシタＣ４と同じ位相タイミングで昇圧した前段のノードＮ２の電圧波形を、基準電圧Ｖｓｓ（０Ｖ）から切り替えてクロック信号として出力する。
【００４３】
チャージポンプ回路１０の基本ポンプセルとしては、ディクソン型チャージポンプと同様であり、例えば１個のキャパシタＣ１と１個のｎＭＯＳトランジスタＤ１により構成されている。なお、チャージポンプ回路１０においては、従来のディクソン型チャージポンプ回路との比較が容易であるように、４個の基本ポンプセル（ｎＭＯＳトランジスタＤ１〜Ｄ４とキャパシタＣ１〜Ｃ４）にて構成している。
【００４４】
ドレイン端子Ｄとゲート端子Ｇが電源（電圧Ｖｃｃ）に結線されている初段のｎＭＯＳトランジスタＤ０は、従来のディクソン型チャージポンプ回路と同様に、逆流防止弁の役割を担っている。チャージポンプ回路１０への入力信号もディクソン型チャージポンプ回路と同様で、クロック信号ＣＬＫ１、ＣＬＫ２である。このクロック信号ＣＬＫ１、ＣＬＫ２の出力タイミング波形は、図１３と同様、互いに逆相の２相のクロック信号である。チャージポンプ回路１０の出力電圧ＶｏｕｔはノードＮｏｕｔより出力される。なお、ノードＮｏｕｔの先には、図示していないが、例えばレギュレータや平滑用キャパシタなどが接続されており、チャージポンプ回路１０にて昇圧された電圧（ここでは、正の高電圧）がレギュレータなどに出力される。
【００４５】
チャージポンプ回路１０に用いられているｎＭＯＳトランジスタの断面構成の模式図を図２に示している。
【００４６】
図２に示すように、フラッシュメモリはｐＭＯＳ基板（以下Ｐ−基板という）を使用している。Ｐ−基板には、このＰ−基板と、ｎＭＯＳトランジスタが形成されるＰウェルとを電気的に分離するためのｎ型の基板ウェル部（以下Ｎウェルという）が形成されてトリプルウェル構造になっている。このＮウェル内には複数のＰウェルが形成され、各Ｐウェル内には一または複数のＭＯＳトランジスタが形成されている。このＭＯＳトランジスタはそれぞれ、他方駆動端子としてのソースＳ（ｎ＋）および一方駆動端子としてのドレインＤ（ｎ＋）と、それらの間の基板上の絶縁膜を介した制御端子としてのゲートＧとで構成されている。
【００４７】
ここでは、ＮウェルはＰウェルを囲む形で形成されており、Ｎウェル内のＰウェルは、ｎＭＯＳトランジスタＤ０〜Ｄ２が形成されているＰウェル１と、ｎＭＯＳトランジスタＤ３が形成されているＰウェル２と、ｎＭＯＳトランジスタＤ４が形成されているＰウェル３とからなっている。
【００４８】
Ｐウェル１は基準電圧源Ｖｓｓ（０Ｖ）に接続され、Ｐウェル２はキャパシタＣ３の他方端子とインバータＩＮＶ１の出力端とに接続され、Ｐウェル３はキャパシタＣ４の他方端子とインバータＩＮＶ２の出力端とに接続されている。
【００４９】
インバータＩＮＶ１の入力端にはクロック信号ＣＬＫ２が入力され、インバータＩＮＶ１の高圧電源入力側（ｐＭＯＳトランジスタのソースＳ）はノードＮ１に接続され、インバータＩＮＶ１の低圧電源入力側（ｎＭＯＳトランジスタのソースＳ）は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続されている。
【００５０】
また、インバータＩＮＶ２の入力端にはクロック信号ＣＬＫ１が入力され、インバータＩＮＶ２の高圧電源入力側（ｐＭＯＳトランジスタのソースＳ）はノードＮ２に接続され、インバータＩＮＶ２の低圧電源入力側（ｎＭＯＳトランジスタのソースＳ）は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続されている。
【００５１】
ｐ−基板は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続され、Ｎウェルには、ＰＮ接合部に順方向の電流が流れないように正の電圧＋Ｖｉｎ（ここでは、最も電圧の高いＶｏｕｔ以上の正電圧）が印加されている。
【００５２】
なお、実際には、キャパシタＣ１〜Ｃ４、インバータＩＮＶ１，ＩＮＶ２およびそれらの配線も、Ｐ−基板上に形成されているが、図２では本発明に関係するトリプルウェル構造に着目して記載している。また、図２の変形例として、図３のように構成することも可能である。この場合、ｎＭＯＳトランジスタＤ０〜Ｄ２はＰ−基板上に形成され、Ｐ−基板は基準電圧Ｖｓｓ（０Ｖ）であるため、この部分はＮウェルを設けずに、ｎＭＯＳトランジスタＤ３，Ｄ４のみ、それらが設けられたＰウェルを覆うようにＮウェルが設けられている。
【００５３】
上記構成により、以下、本発明のチャージポンプ回路１０のポンピング動作について、図４のタイミングチャートを参照して説明する。なお、ノードＮ１〜Ｎ４の定義は、前述したディクソン型チャージポンプ回路の場合と同様である。また、初期状態での各ノード電圧は、上述した式（２）と同様である。
【００５４】
まず、クロック信号ＣＬＫ１が０Ｖから電源電圧Ｖｃｃに遷移したとき、ノードＮ１は電圧２Ｖｃｃ−Ｖｔｈへ遷移し、トランジスタＤ１によりトランジスタＤ１のソースからノードＮ２へ電圧２Ｖｃｃ−２Ｖｔｈ−Ｖｂを転送する。
【００５５】
このとき、ＩＮＶ１の入力端にはクロック信号ＣＬＫ２が入力されている。つまり、クロック信号ＣＬＫ２は電源電圧Ｖｃｃから０Ｖに遷移するため、オンしているＩＮＶ１のｐＭＯＳトランジスタを介して、ノードＮ１の電位をインバータ出力端ＩＮＶ１＿ｏｕｔに転送する。
【００５６】
以上の動作にて、インバータ出力端ＩＮＶ１＿ｏｕｔの電位は０Ｖから、ノードＮ１と同じ電圧Ｖｃｃ−Ｖｔｈへと遷移する。つまり、キャパシタＣ３の入力端は０Ｖから電圧２Ｖｃｃ−Ｖｔｈヘとポンピングされる。
【００５７】
このとき、ノードＮ３には２段のポンプ回路によりポンピングされた電圧３Ｖｃｃ−３Ｖｔｈ−Ｖｂがチャージされている。また、ノードＮ３の電位は、ｌＮＶ２により電圧３Ｖｃｃ−３Ｖｔｈ−Ｖｂから更に電圧２Ｖｃｃ−Ｖｔｈ分ポンピングされ、電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂ´となる。この場合、Ｖｂ＞Ｖｂ´で、基板バイアス効果を低減している。
【００５８】
ここで、インバータ出力端ｌＮＶ１＿ｏｕｔはトランジスタＤ３のｐウェルに接続されていることから、基板バイアス効果を従来技術でのｐウェル（Ｖｓｓ；０Ｖ）時よりも低減している。ちなみに、従来のディクソン型チャージポンプ回路では、ノードＮ３のポンピングされた電圧は、電圧４Ｖｃｃ−３Ｖｔｈ−Ｖｂであるのに対して、本半導体チャージポンプ回路１０では、ポンピング効率が少なくとも電圧Ｖｃｃ−Ｖｔｈ分だけ増加している。さらに、Ｖｂ＞Ｖｂ´で、基板バイアス効果が低減している分、ポンピング効率が良くなっていると言える。
【００５９】
次に、ｌＮＶ２に注目してその動作を説明する。
【００６０】
ｌＮＶ２のｐＭＯＳトランジスタのソース端はノードＮ２に結線されている。ノードＮ２の電圧がポンピングされて電圧３Ｖｃｃ−２Ｖｔｈ−ＶｂがキャパシタＣ２にチャージされると、その電位はＩＮＶ２のｐＭＯＳトランジスタを介してインバータ出力端ＩＮＶ２＿ｏｕｔから出力される。つまり、インバータ出力端ｌＮＶ２＿ｏｕｔの電位は０Ｖから電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂに遷移し、これがキャパシタＣ４の入力端に導入される。つまり、ノード４は０Ｖから３Ｖｃｃ−２Ｖｔｈ−Ｖｂの振幅にポンピングされる。
【００６１】
一方、ノードＮ４はノ−ドＮ３からの電荷の転送により電位が昇圧されていることから、ノードＮ４には電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂが充電されている。よって、ノードＮ４は、電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂから電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂ分ポンピングされ、出力Ｖｏｕｔとしては、理論上、電圧８Ｖｃｃ−６Ｖｔｈ−Ｖｂ´となる。これは、ディクソン型チャージポンプ回路の出力Ｖｏｕｔが電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂであることから、少なくとも電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂ分だけディクソン型チャージポンプ回路よりもポンピングされており、大幅にポンピング能力とポンピング効率が改善されていることが判る。
【００６２】
このときにも、ｎＭＯＳトランジスタＤ４のＰウェルの基板端子には、ポンピングされた電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂを導入していることから、Ｖｂ＞Ｖｂ´で、基板バイアス効果を低減している分、ポンピング効率が良くなっている。
【００６３】
なお、本実施形態１では、逆流防止用のｎＭＯＳトランジスタＤ０と、４個の基本ポンプセル（ＭＯＳトランジスタＤｉとキャパシタＣｉ）について説明したが、これに限らず、更なる多段構成（Ｎ段）に対しても適用可能である。この場合は、逆流防止用ｎＭＯＳトランジスタＤ０と同様に、Ｐウェルを基準電圧源（基準電圧Ｖｓｓ）に接続された１段目と２段目の基本ポンプセルを構成するｎＭＯＳトランジスタＤ１、Ｄ２を有し、３段目の基本ポンプセルは、入力端子にクロック信号ＣＬＫ２を入力するインバータＩＮＶ３（図示せず）の出力をＭＯＳトランジスタＤ５（図示せず）を構成するＰウェルとキャパシタＣ５（図示せず）の他方端子（入力端）に入力し、インバータＩＮＶ３の高圧電源入力側はノードＮ３を、低圧電源入力側は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続する。
【００６４】
ここで、ｉ＝１，２，３、…の自然数として、ｉ番目のインバータＩＮＶｉは、ｉが奇数のときは入力端子にクロック信号ＣＬＫ２が入力され、ｉが偶数のときは入力端子にクロック信号ＣＬＫ１が入力される。インバータＩＮＶｉ（図示せず）の出力をＭＯＳトランジスタＤｉ＋２（図示せず）を構成するＰウェルとキャパシタＣｉ＋２（図示せず）の他方端子（入力端）に入力し、インバータＩＮＶｉの高圧電源入力側はノードＮｉを、低圧電源入力側は基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に接続する。
【００６５】
要するに、２相で互いに逆相のクロック信号ＣＬＫ１，ＣＬＫ２により、電荷を転送して順次電圧を上昇させるポンピング動作を行う際に、ある基本ポンプセルのトランジスタを構成しているＰウェルに、一つ置いた前段の同じ位相でポンピングされた電圧を印加させるものである。一つ置いた前段で同じ位相のクロックでポンピングされた電圧をＰウェルに印加させればよい。
また、半導体チャージポンプ回路１０において、昇圧動作時に、図１からも明らかなように、例えば、ｎＭＯＳトランジスＤ３を形成するＰウェル（基板ウェル部）とこのｎＭＯＳトランジスＤ３の制御端子に接続されたキャパシタＣ３の他方端との少なくとも何れかに印加される電圧値（インバータＩＮＶ１の出力電圧値）と、これと同じ位相タイミングで昇圧された一つ置いた前段の電圧値（ノードＮ１の電圧値；インバータＩＮＶ１の入力電圧値）との差は、インバータＩＮＶ１のｐＭＯＳトランジスタの閾値電圧Ｖｔｈに抑えられている。
【００６６】
図５に示すように、本実施形態２のチャージポンプ回路２０では、ｎＭＯＳトランジスタＤ１のＰウェルにクロック信号ＣＬＫ１の入力端を接続させ、ｎＭＯＳトランジスタＤ２のＰウェルにクロック信号ＣＬＫ２の入力端を接続させている。これによって、基板バイアス効果による閾値電圧の増加を回避することができる。
【００６７】
上記構成により、クロック信号ＣＬＫ１が０Ｖから電源電圧Ｖｃｃへ遷移したとき、ノードＮ１は電圧２Ｖｃｃ−Ｖｔｈに遷移する。このとき、ｎＭＯＳトランジスタＤ１が形成されているＰウェルもクロックＣＬＫ１により電源電圧Ｖｃｃレベルに遷移している。このため、このＰウェルのクロックＣＬＫ１による電圧値もポンピングされて、トランジスタＤ２により、トランジスタＤ２のソースからノードＮ２へ電圧２Ｖｃｃ−２Ｖｔｈ−Ｖｂ´＋Ｖｃｃを転送する。よって、ポンピング電圧は更に上がりかつ、基板バイアス効果も低減でき、ポンピング効率も高くなる。
【００６８】
一方、クロック信号ＣＬＫ２がＰウェルに入力しているｎＭＯＳトランジスタＤ２でも上記と同様の効果がある。以後の段の基本ポンプセルの動作は、先の実施形態１で説明した通りであり、このｎＭＯＳトランジスタＤ１，Ｄ２でポンピングされた電圧が加算されて順次ポンピングされていく。本実施形態２でもＮ段構成は先に説明したように構成することができる。
【００６９】
なお、上記実施形態１，２では、インバータ回路（ＩＮＶ１，ＩＮＶ２）で説明したが、これはクロック信号ＣＬＫ１，ＣＬＫ２のハイレベルまたはロウレベルに応じて、基準電圧Ｖｓｓ（０Ｖ）および所定のノード電圧の何れかに切替える切替手段であればよく、例えば、トランスミッションゲートなどのアナログスイッチであっても構成可能である。ただ、本発明のようなインバータ構成が最も簡単に実現できる。
【００７０】
また、実施形態１，２では、基本ポンプセルをｎＭＯＳトランジスタで構成する例について説明したが、これに限らず、ｐＭＯＳトランジスタで構成してもよく、この場合にはＮウェル内に一または複数のトランジスタが形成され、また、Ｎ−基板上に形成する場合であっても同様の考えで随時、基板ウェル部をＰ型にするか、Ｎ型にするかを設定して、本発明を適用すればよい。
【００７１】
さらに、上記実施形態１，２では、正の高電圧チャージポンプで説明したが、同じ考え（キャパシタＣの接続を変えることで電荷＋Ｑを転送するのではなく、−Ｑを転送しポンピングさせる）で電源電圧Ｖｃｃから負の電圧生成をチャージポンプ回路にて行う際にも同様に、本発明を適用することができるものである。
（実施形態３）
本実施形態３では、上記実施形態１，２で説明したチャージポンプ回路１０，２０を半導体記憶装置、例えばフラッシュメモリに適用する場合である。この場合の一例を図６に示している。
【００７２】
図６において、フラッシュメモリ３０は、複数のフラッシュメモリセル３１と、ワード線駆動回路３２と、ビット線駆動回路３３と、ソース線駆動回路３４と、これらを制御する制御回路３５と、チャージポンプ回路３６と、レギュレータ回路３７とを有している。
【００７３】
フラッシュメモリセル３１は、行方向と列方向にマトリクス状に複数個配列されており、メモリセル３１毎に、ｐ−基板のｐウェルにソースＳとドレインＤが形成され、ソースＳとドレインＤ間の基板（Ｐウェル）上にトンネル酸化膜、その上にフローティングゲートＦＧ、更にその上に層間絶縁膜が形成され、その上にコントロールゲートＣＧが形成されている。フラッシュメモリセル３１のコントロールゲートＣＧは行毎に共通化された状態で、その対応するワード線ＷＬに共通接続され、そのドレインは列毎に共通化された状態でそれに対応するビット線ＢＬに共通接続され、そのソースＳは、ブロック単位で共通化されて共通ソース線ＳＬに接続されている。
【００７４】
ワード線駆動回路３２は各ワード線ＷＬを選択的に駆動し、ビット線駆動回路３３はビット線ＢＬを選択的に駆動し、ソース線駆動回路３４は共通ソース線ＳＬを駆動するものである。
【００７５】
制御回路３５は、フラッシュメモリ３０の外部から制御信号を受け、制御信号に基づいてアドレスをデコードしたり、書込み、消去、読出しなどの制御信号を生成したりする。
【００７６】
チャージポンプ回路３６は、上記実施形態１，２で説明したチャージポンプ回路１０，２０と同様、電源電圧Ｖｃｃから昇圧して駆動電圧を生成するものである。
【００７７】
レギュレータ回路３７は、チャージポンプ回路３６からの各種駆動電圧をそれぞれ、ワード線駆動回路３２、ビット線駆動回路３３およびソース線駆動回路３４の各部にそれぞれ安定供給するものである。
【００７８】
上記構成により、フラッシュメモリ３０の書込み時、消去時、読出し時にフラッシュメモリセル３１に印加される各駆動電圧例を（表１）に示す。
【００７９】
【表１】
【００８０】
本発明の図１および図５の正の高電圧チャージポンプ回路１０，２０により、上記（表１）の書き込み時のワード線ＷＬおよびビット線ＢＬ、消去時のソース線ＳＬ、読出し時のワード線ＷＬへの印加電圧用の電圧を生成する。ワード線駆動回路３２、ビット線駆動回路３３、ソース線駆動回路３４は制御回路３５の制御によりメモリセル３１のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに駆動電圧を印加し、書込み、消去、読出し動作を行う。
【００８１】
なお、図６は、ワード線ＷＬ０〜ＷＬ１０２３、ビット線ＢＬ０〜ＢＬ５１１の６４ｋＢを１ブロックとしたフラッシュメモリ３０の一例である。
【００８２】
以上により、各種昇圧電圧を使用する不揮発性半導体記憶装置に本発明の半導体チャージポンプ回路１０，２０，３６を容易に適用することができる。
【００８３】
以上のように、本発明の半導体チャージポンプ回路１０，２０によれば、クロック信号ＣＬＫ２を入力とし、クロック信号ＣＬＫ１と同じ位相タイミングで昇圧するトランジスタＤ３に接続されたキャパシタＣ３の他方端（入力端）と当該トランジスタＤ３が形成されたｐウェル端子とに対して、クロック信号ＣＬＫ１と同じ位相タイミングで昇圧した前段のノードＮ１の電圧波形をクロックとして印加するＩＮＶ１と、クロック信号ＣＬＫ１を入力とし、クロック信号ＣＬＫ２と同じ位相タイミングで昇圧するトランジスタＤ４に接続されたキャパシタＣ４の他方端（入力端）と当該トランジスタＤ４が形成されたｐウェル端子とに対して、クロック信号ＣＬＫ２と同じ位相タイミングで昇圧した前段のノードＮ２の電圧波形をクロックとして印加するＩＮＶ２とを設けたため、前述したように、ポンピング能力の増大およびポンピング効率の改善を達成することができる。これによって、半導体チップのレイアウト面積としてもキャパシタの数を劇的に減らすこともでき、ＥＥＰＲＯＭやフラッシュメモリのチップ面積の縮小化にも大いに貢献することができるものである。
【００８４】
具体的には、従来のディクスン型チャージポンプ回路（図１０で逆流防止構成を除いて４段構成）では、基板バイアス効果による閾値電圧の上昇により、出力電圧は時間を十分にとって電源電圧Ｖｃｃ＝１．５Ｖを昇圧しても、図７に示すように、その出力電圧Ｖｏｕｔは２．７Ｖ程度にしか昇圧できなかった。これに対して、上記実施形態１，２のチャージポンプ回路１０，２０（図１０と同じく逆流防止構成を除いて４段構成）では、基板バイアス効果による閾値電圧の上昇抑制と昇圧能力増大と合わせて、電源電圧Ｖｃｃ＝１．５Ｖを昇圧して、図８に示すように、その出力電圧Ｖｏｕｔは４．７Ｖ程度と従来に比べて１．７倍程度高い昇圧電圧を生成することができた。
【００８５】
【発明の効果】
以上により、本発明によれば、昇圧動作時に、トランジスタの制御端子に接続されているキャパシタの他方端と、このトランジスタが形成されている基板ウェル部とに、このキャパシタと同じ位相タイミングで昇圧した前段の電圧波形をクロックとして印加するようにしたため、従来のディクソン型チャージポンプ回路よりもポンピング電圧の転送効率を改善しかつ、低電圧電源でも効率よくポンピング動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における半導体チャージポンプ回路の要部構成を示す回路図である。
【図２】図１のｎＭＯＳトランジスタＤ０〜Ｄ４の断面構成を含むチャージポンプ回路の構成図である。
【図３】図２の構成図とは別の例を示すチャージポンプ回路の構成図である。
【図４】図１のチャージポンプ回路の各要部のポンピング動作を示すタイミングチャート図である。
【図５】本発明の実施形態２における半導体チャージポンプ回路の要部構成を示す回路図である。
【図６】本発明の実施形態３におけるフラッシュメモリの要部構成を示すブロック図である。
【図７】従来のディクソン型チャージポンプ回路の出力立上り波形の電圧値変化を示す図である。
【図８】図１または図５のチャージポンプ回路の出力立上り波形の電圧値変化を示す図である。
【図９】チャージポンプ回路の基本動作原理を示す図である。
【図１０】従来のディクソン型チャージポンプ回路の要部構成を示す回路図である。
【図１１】図１０のクロック信号ＣＬＫ１，ＣＬＫ２のタイミング波形図である。
【図１２】図１０のディクソン型チャージポンプ回路で用いるｎＭＯＳトランジスタの断面構成図である。
【図１３】図１０の理想的なディクソン型チャージポンプ回路のタイミングチャート図である。
【符号の説明】
１，２ ＩＮＶ（インバータ回路）
１０，２０，３６ 半導体チャージポンプ回路
３０ フラッシュメモリ
３１ フラッシュメモリセル
３２ ワード線駆動回路
３３ ビット線駆動回路
３４ ソース線駆動回路
３５ 制御回路
３７ レギュレータ回路
Ｄ０〜Ｄ４ ｎＭＯＳトランジスタ
Ｃ１〜Ｃ４ キャパシタ
ＣＬＫ１，２ クロック信号
Claims (7)
- トランジスタの制御端子と一方駆動端子とが接続されると共に、該制御端子にキャパシタの一方端が接続されて基本ポンプセルが構成され、該トランジスタの他方駆動端子が、次段の基本ポンプセルのトランジスタの一方駆動端子に接続されることにより、該基本ポンプセルがＮ段接続（Ｎは３以上の自然数）され、該基本ポンプセル毎のキャパシタの他方端には、その前後段の基本ポンプセルのキャパシタに入力されるクロックとは逆相のクロックを入力する位相タイミングでＮ段の基本ポンプセル群を駆動して電圧の昇圧を行う半導体チャージポンプ回路において、
該トランジスタは、基板ウェル部内に形成されたトランジスタを含んで構成され、該昇圧動作時に、トランジスタの制御端子に接続されているキャパシタの他方端と、当該キャパシタに接続されるトランジスタが形成されている基板ウェル部とに、当該キャパシタと同じ位相タイミングで昇圧した前段の電圧波形をクロックとして印加する切替手段を有し、
当該キャパシタを有する基本ポンプセルが所定段目の基本ポンプセルであり、該前段は、該所定段目の基本ポンプセルに入力されるクロックの位相と同じ位相を有するクロックが入力される該所定段目の基本ポンプセルよりも前段の基本ポンプセルであり、
該切替手段は、該前段の基本ポンプセルのトランジスタの制御端子と当該制御端子に接続されるキャパシタの一方端との間のノード電圧と基準電圧とを切り替えて、該所定段目の基本ポンプセルのキャパシタの他方端と当該キャパシタに接続されるトランジスタが形成されている基板ウェル部とに、該所定段目の基本ポンプセルに入力されるクロックとして出力される半導体チャージポンプ回路。 - 前記Ｎ段接続された基本ポンプセル中で、同じ位相タイミングで動作する基本ポンプセル群の初段の基本ポンプセル内の基板ウェル部およびキャパシタの他方端には、外部から入力される転送用基本クロックを電圧波形として印加する請求項１記載の半導体チャージポンプ回路。
- 前記クロックは２相であり、該２相のクロックは互いに逆相クロックである請求項１または２記載の半導体チャージポンプ回路。
- 前記切替手段は、ｐＭＯＳ（ｐ−Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタで構成されるインバータ回路であり、前記クロックのレベルに応じて、前記同じ位相タイミングで昇圧した前段の電圧波形と基準電圧とを切り替える請求項１〜３の何れかに記載の半導体チャージポンプ回路。
- 前記Ｎ段の基本ポンプセルのトランジスタはｎＭＯＳトランジスタで構成され、該Ｎ段の基本ポンプセルは、ｐＭＯＳ基板上に形成されたｎＭＯＳトランジスタを有する一または複数の基本ポンプセルと、該ｐＭＯＳ基板とは電気的に分離されたｐ型基板ウェル部上に形成されたｎＭＯＳトランジスタを有する一または複数の基本ポンプセルとからなっている請求項１〜４の何れかに記載の半導体チャージポンプ回路。
- 前記ｐ型基板ウェル部を前記ｐＭＯＳ基板と分離するようにｎ型基板ウェル部で囲んだトリプルウェル構造とし、電気的に分離されたｐ型基板ウェル部上に一または複数のトランジスタが形成された請求項５記載の半導体チャージポンプ回路。
- 請求項１〜６の何れかに記載のチャージポンプ回路を用いた不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234280A JP3960513B2 (ja) | 2001-08-01 | 2001-08-01 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
| US10/208,172 US6747897B2 (en) | 2001-08-01 | 2002-07-29 | Semiconductor charge pump circuit and nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234280A JP3960513B2 (ja) | 2001-08-01 | 2001-08-01 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045193A JP2003045193A (ja) | 2003-02-14 |
| JP3960513B2 true JP3960513B2 (ja) | 2007-08-15 |
Family
ID=19065916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001234280A Expired - Fee Related JP3960513B2 (ja) | 2001-08-01 | 2001-08-01 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6747897B2 (ja) |
| JP (1) | JP3960513B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4336489B2 (ja) * | 2002-11-18 | 2009-09-30 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6878981B2 (en) * | 2003-03-20 | 2005-04-12 | Tower Semiconductor Ltd. | Triple-well charge pump stage with no threshold voltage back-bias effect |
| US20050195015A1 (en) * | 2004-03-05 | 2005-09-08 | Matthew Goldman | Low voltage boosted analog transmission gate |
| JP4615524B2 (ja) | 2004-12-06 | 2011-01-19 | ローム株式会社 | 昇圧回路及びこれを用いた携帯機器 |
| JP4643996B2 (ja) * | 2005-01-24 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | チャージポンプ回路及びその昇圧方法 |
| JP2006203747A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| JP4606193B2 (ja) * | 2005-02-18 | 2011-01-05 | 三洋電機株式会社 | チャージポンプ回路 |
| JP5112753B2 (ja) * | 2007-06-08 | 2013-01-09 | セイコーインスツル株式会社 | チャージポンプ回路 |
| US7839689B2 (en) * | 2008-01-31 | 2010-11-23 | Mosaid Technologies Incorporated | Power supplies in flash memory devices and systems |
| JP5104377B2 (ja) * | 2008-02-15 | 2012-12-19 | セイコーエプソン株式会社 | 電圧安定化装置 |
| US8253477B2 (en) | 2008-05-27 | 2012-08-28 | Analog Devices, Inc. | Voltage boost circuit without device overstress |
| JP2009303460A (ja) * | 2008-06-17 | 2009-12-24 | Nec Electronics Corp | 昇圧回路 |
| EP2380266B1 (en) * | 2008-12-18 | 2016-03-16 | Nxp B.V. | Charge-pump circuit |
| JP2011014205A (ja) * | 2009-07-03 | 2011-01-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2012038818A (ja) * | 2010-08-04 | 2012-02-23 | Toshiba Corp | 半導体装置 |
| JP5112539B2 (ja) * | 2011-06-01 | 2013-01-09 | 株式会社東芝 | 半導体集積回路 |
| US8947158B2 (en) * | 2012-09-03 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| TWI643435B (zh) | 2013-08-21 | 2018-12-01 | 日商半導體能源研究所股份有限公司 | 電荷泵電路以及具備電荷泵電路的半導體裝置 |
| KR102267237B1 (ko) | 2014-03-07 | 2021-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| US9312280B2 (en) | 2014-07-25 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| EP3376502A3 (en) * | 2017-02-22 | 2019-01-16 | Samsung Electronics Co., Ltd. | Voltage generation circuit and semiconductor device including same |
| US10236768B2 (en) * | 2017-05-19 | 2019-03-19 | Globalfoundaries Inc. | Switched-capacitor charge pump with reduced diode threshold voltage and on state resistance |
| KR102523373B1 (ko) | 2018-11-13 | 2023-04-18 | 삼성전기주식회사 | 네가티브 전압 회로 |
| KR102581100B1 (ko) | 2019-03-07 | 2023-09-20 | 삼성전기주식회사 | 차지 펌프 기반의 네가티브 전압 회로 |
| KR102578558B1 (ko) | 2019-03-07 | 2023-09-13 | 삼성전기주식회사 | 듀얼 차지 펌프 기반의 네가티브 전압 회로 |
| JP2021145529A (ja) * | 2020-03-13 | 2021-09-24 | キオクシア株式会社 | 電子回路及び半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475335A (en) * | 1994-04-01 | 1995-12-12 | National Semiconductor Corporation | High voltage cascaded charge pump |
| US5483486A (en) * | 1994-10-19 | 1996-01-09 | Intel Corporation | Charge pump circuit for providing multiple output voltages for flash memory |
| KR0167692B1 (ko) * | 1995-09-14 | 1999-02-01 | 김광호 | 반도체 메모리장치의 차아지 펌프회로 |
| JPH1075568A (ja) | 1996-08-30 | 1998-03-17 | Sony Corp | 電源回路 |
| US5926059A (en) * | 1997-08-27 | 1999-07-20 | Sgs-Thomson Microelectronics S.R.L. | Stacked Charge pump circuit |
| JP3554497B2 (ja) * | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
| US6191642B1 (en) * | 1999-03-30 | 2001-02-20 | Silicon Storage Technology, Inc. | Charge pump circuit |
| US6359947B1 (en) * | 1999-08-31 | 2002-03-19 | Intel Corporation | Split clock buffers for a negative charge pump |
| US6366158B1 (en) * | 2000-12-27 | 2002-04-02 | Intel Corporation | Self initialization for charge pumps |
| US6452438B1 (en) * | 2000-12-28 | 2002-09-17 | Intel Corporation | Triple well no body effect negative charge pump |
| US6496055B2 (en) * | 2000-12-29 | 2002-12-17 | Intel Corporation | Gate enhanced tri-channel positive charge pump |
| US6552600B2 (en) * | 2001-03-15 | 2003-04-22 | Intel Corporation | Initialization of negative charge pump |
-
2001
- 2001-08-01 JP JP2001234280A patent/JP3960513B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-29 US US10/208,172 patent/US6747897B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030057469A1 (en) | 2003-03-27 |
| US6747897B2 (en) | 2004-06-08 |
| JP2003045193A (ja) | 2003-02-14 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R250 | Receipt of annual fees |
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|
| R371 | Transfer withdrawn |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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