JP4606193B2 - チャージポンプ回路 - Google Patents

Description

本発明は、電荷転送用のスイッチング素子と、ポンピング用のコンデンサを備えたチャージポンプ回路に関する。

一般的なチャージポンプ回路は、複数の電荷転送用のスイッチング素子を直列接続し、それらのスイッチング素子の接続ノードにポンピング用のコンデンサを接続して、複数段のポンピングパケットを構成し、初段のスイッチング素子に印加される入力電圧を昇圧するものである。ＶＤＤを入力電圧、Ｖｏｕｔを出力電圧とすると、Ｎ段のチャージポンプ回路において、出力電圧Ｖｏｕｔは（Ｎ＋１）×ＶＤＤで表される。但し、スイッチング素子の電圧ロスを無視する。

図８は従来例に係る３段のチャージポンプ回路の回路図である。このチャージポンプ回路は、入力端子Ｐｉｎと出力端子Ｐｏｕｔとの間に直列接続された第１，第２，第３，第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２との第１の接続ノードＡに一方の端子が接続された第１のコンデンサＣ１と、この第１のコンデンサＣ１の他方の端子に第１のクロックＣＫを供給する第１のクロックドライバーＤＲＶ１と、第２のスイッチング素子ＳＷ２と第３のスイッチング素子ＳＷ３との第２の接続ノードＢに一方の端子が接続された第２のコンデンサＣ２と、この第２のコンデンサＣ２の他方の端子に第２のクロックＸＣＫ（第１のクロックＣＫと逆相のクロック）を供給する第２のクロックドライバーＤＲＶ２と、第３のスイッチング素子ＳＷ３と第４のスイッチング素子ＳＷ４との第３の接続ノードＣに一方の端子が接続された第３のコンデンサＣ３と、この第３のコンデンサＣ３の他方の端子に第１のクロックＣＫを供給する第３のクロックドライバーＤＲＶ３とを備える。

また、第１、第２、第３のクロックドライバーＤＲＶ１，ＤＲＶ２，ＤＲＶ３の電源電圧はＶＤＤであり、入力端子Ｐｉｎにはこの電源電圧ＶＤＤが印加されている。出力端子Ｐｏｕｔには、平滑用の出力コンデンサＣｏｕｔが接続されている。

次に、上述のチャージポンプ回路の定常状態の動作について、図８及び、図９の動作タイミング図を参照して説明する。このチャージポンプ回路は、モードＡ、モードＢという２つの動作モードを有している。図８（ａ），（ｂ）はそれぞれ、モードＡ、モードＢの期間における第１乃至第４のスイッチング素子ＳＷ１〜ＳＷ４のオンオフ状態、第１のクロックＣＫ、第２のクロックＸＣＫのレベル状態を示している。

モードＡにおいて、第１のクロックＣＫを低レベル（ＧＮＤ）とし、第２のクロックＸＣＫを高レベル（ＶＤＤ）とする。また、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオンし、第２及び第４のスイッチング素子ＳＷ２，ＳＷ４をオフする。これにより、第１のノードＡの電圧はＶＤＤ、第２のノードＢ及び第３のノードＣの電圧は３ＶＤＤとなる。

次のモードＢにおいて、第１のクロックＣＫを高レベル（ＶＤＤ）とし、第２のクロックＸＣＫを低レベル（ＧＮＤ）とする。また、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフし、第２及び第４のスイッチング素子ＳＷ２，ＳＷ４をオンする。これにより、第１のノードＡ及び第２のノードＢの電圧は２ＶＤＤ、第３のノードＣ及び出力電圧Ｖｏｕｔは４ＶＤＤとなる。

以上のように、従来例に係るチャージポンプ回路では、上記のモードＡ及びモードＢの２つの動作を交互に繰り返すことで、出力端子Ｐｏｕｔに４倍昇圧した出力電圧Ｖｏｕｔ＝４ＶＤＤを得ることができる。
特開２００１−２１１６３７号公報

しかしながら、上述のチャージポンプ回路では、第１乃至第３のコンデンサＣ１，Ｃ２，Ｃ３及び出力コンデンサＣｏｕｔという４個のコンデンサを必要としていた。これらのコンデンサはＩＣの端子に外付けする必要があり、ＩＣの端子数の増加や、コンデンサ数が多いだけコストが高いという問題を有していた。さらに、上述のチャージポンプ回路では、第１乃至第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４という４つのスイッチング素子（ＭＯＳトランジスタまたはバイポーラトランジスタ）が必要であり、スイッチング素子数が多いだけＩＣのチップサイズが大きくなると共にコストが高くなるという問題を有していた。

本発明は上記課題に鑑みなされたものであり、その主な特徴は以下の通りである。すなわち、本発明のチャージポンプ回路は、入力端子と出力端子との間に直列接続された複数のスイッチング素子と、前記スイッチング素子の接続ノードのそれぞれに一方の端子が接続された複数のコンデンサと、前記複数のコンデンサの他方の端子にクロックを出力する複数のクロックドライバーと、を備え、前記複数のクロックドライバーの少なくとも一つが、入力されるクロックをレベルシフトさせて出力すると共に、前記複数のクロックドライバーの出力するクロックレベル及び前記複数のスイッチング素子のオンオフ動作は、３つ以上のモードから成ることを特徴とするものである。

また、本発明のチャージポンプ回路は、入力端子と出力端子との間に直列接続された複数のスイッチング素子と、前記スイッチング素子の接続ノードのそれぞれに一方の端子が接続された複数のコンデンサと、前記複数のコンデンサの他方の端子にクロックを出力する複数のクロックドライバーと、を備え、前記複数のクロックドライバーの少なくとも一つが、入力されるクロックをレベルシフトさせて出力すると共に、前記複数のクロックドライバーはそれぞれ、同相及び逆相を除く異なる周期変化のクロックを出力することを特徴とするものである。

さらに、本発明のチャージポンプ回路は、入力端子と出力端子との間に直列接続された複数のスイッチング素子と、前記スイッチング素子の接続ノードのそれぞれに一方の端子が接続された複数のコンデンサと、前記複数のコンデンサの他方の端子にクロックを出力する複数のクロックドライバーと、を備え、前記複数のクロックドライバーの少なくとも一つが、入力されるクロックをレベルシフトさせて出力すると共に、前記複数のスイッチング素子の一つを順番にオンさせると共に、前記複数のクロックドライバーの出力するクロックレベルを順番に変化させることを特徴とするものである。

さらにまた、本発明は、前記クロックドライバーの電源電圧を前記スイッチング素子から供給することを特徴とするものである。

また、本発明は、前記複数のスイッチング素子は、ＭＯＳトランジスタまたはバイポーラトランジスタで構成されていることを特徴とするものである。
また、本発明のチャージポンプ回路は、入力端子と出力端子との間に直列接続された第１、第２及び第３のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との第１の接続ノードに一方の端子が接続された第１のコンデンサと、前記第１のコンデンサの他方の端子に第１のクロックを供給する第１のクロックドライバーと、前記第２のスイッチング素子と前記第３のスイッチング素子との第２の接続ノードに一方の端子が接続された第２のコンデンサと、前記第２のコンデンサの他方の端子に第２のクロックを供給する第２のクロックドライバーとを備え、前記第１及び第２のクロックを低レベルに設定すると共に、前記第１のスイッチング素子をオンし、前記第２及び第３のスイッチング素子をオフし、次に、前記第１のクロックを第１の高レベルに変化させると共に、前記第２のスイッチング素子をオンし、前記第１及び第３のスイッチング素子をオフし、次に、前記第２のクロックを第２の高レベルに変化させると共に、前記第３のスイッチング素子をオンし、前記第１及び第２のスイッチング素子をオフすることを特徴とするものである。
また、前記第２のクロックドライバーは、入力されるクロックをレベルシフトして出力することを特徴とするものである。
さらに、前記入力端子に電源電圧が印加されていることを特徴とするものである。
また、前記第１の高レベルが前記電源電圧であり、前記第２の高レベルが前記電源電圧の２倍の電圧であることを特徴とするものである。
さらに、前記第２の高レベルとして前記第２の接続ノードの電圧を用いることを特徴とするものである。
また、前記第１、第２及び第３のスイッチング素子は、ＭＯＳトランジスタまたはバイポーラトランジスタで構成されていることを特徴とするものである。

本発明によれば、同一の昇圧電圧を出力する従来のチャージポンプ回路に比して、スイッチング素子数及びコンデンサ数をそれぞれ所定の個数（例えば、４倍昇圧であれば４個から３個に、８倍昇圧であれば８個から４個に、１６倍昇圧であれば１６個から５個に）削減することができ、その分ＩＣのチップサイズの縮小とコストダウンを図ることができる。

次に、本発明のチャージポンプ回路に係る実施形態について図面を参照しながら説明する。まず、本発明の第１の実施形態について図１乃至図４を参照して説明する。

第１の実施形態は、本発明を４倍昇圧のチャージポンプ回路に適用したものである。図１に示すように、このチャージポンプ回路は、入力端子Ｐｉｎと出力端子Ｐｏｕｔとの間に直列接続された第１、第２、第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３と、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２との第１の接続ノードＡに一方の端子が接続された第１のコンデンサＣ１と、この第１のコンデンサＣ１の他方の端子に第１のクロックＣＫを供給する第１のクロックドライバーＤＲＶＡと、第２のスイッチング素子ＳＷ２と第３のスイッチング素子ＳＷ３との第２の接続ノードＢに一方の端子が接続された第２のコンデンサＣ２と、この第２のコンデンサＣ２の他方の端子に第２のクロックＸＣＫ’を供給する第２のクロックドライバーＤＲＶＢとを備える。また、第２のクロックドライバーＤＲＶＢの電源電圧は第１の接続ノードＡの電圧を用いることができるように構成されている。また、入力端子Ｐｉｎにはこの電源電圧ＶＤＤ（正の電圧で、例えば、＋５Ｖ）が印加されている。出力端子Ｐｏｕｔには、平滑用の出力コンデンサＣｏｕｔが接続されている。

前述した従来の回路（図８）と比較すると、スイッチング素子数及びコンデンサ数がそれぞれ１個少ない。また、第１のクロックドライバーＤＲＶＡの電源電圧はＶＤＤであるが、第２のクロックドライバーＤＲＶＢの電源電圧は第１の接続ノードＡの電圧（２ＶＤＤ）を用いている。即ち、第２のクロックドライバーＤＲＶＢは、入力される第２のクロックＸＣＫの高レベル（ＶＤＤ）を２ＶＤＤにシフトして出力するレベルシフト回路である。

また、動作タイミング図（図２と図９）を比較すると、従来例の第１のクロックＣＫと第２のクロックＸＣＫのパルス変化が逆相であるのに対して、本実施形態では３モードの動作を採用しており、第１のクロックＣＫと第２のクロックＸＣＫ（ＸＣＫ’）とではパルスの変化（周期）が異なる。さらにまた、スイッチング動作を比較すると、従来のスイッチング動作は図９に示すように、それぞれのスイッチング素子についてオンオフを単に繰り返すだけであるが、本実施形態では３モードの動作を採用しており、第１，第２，第３のスイッチング素子を順にオンし他をオフさせている。

次に、上述のチャージポンプ回路の定常状態の動作について、図１及び、図２の動作タイミング図を参照して説明する。チャージポンプ回路は通常、従来例で説明したようにモードＡ，モードＢというように２つの動作モードしか採用していなかったが、本発明の第１の実施形態に係るこのチャージポンプ回路は、モード１、モード２、モード３という３つの動作モードを有している。ここで、モードとは第１及び第２のクロックＣＫ，ＸＣＫ’のクロックレベルとスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３のオンオフ動作のパターンをいうものとする。図３（ａ），（ｂ）（ｃ）はそれぞれ、モード１、モード２、モード３の期間における第１、第２、第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３のオンオフ状態、第１のクロックＣＫ、第２のクロックＸＣＫ’（ＸＣＫ）のレベル状態を示している。

図１（ａ）に示すように、モード１において、第１及び第２のクロックＣＫ，ＸＣＫ’（＝ＸＣＫ）を低レベル（ＧＮＤ）に設定すると共に、第１のスイッチング素子ＳＷ１をオンし、第２及び第３のスイッチング素子ＳＷ２，ＳＷ３をオフする。これにより、第１のノードＡの電圧はＶＤＤになる。ここで、本実施形態のチャージポンプ回路は、後述するようにモード１，モード２，モード３のループを構成しているので、モード１における第２のノードＢには電圧が印加されており、その電圧は２ＶＤＤである。

次に、図１（ｂ）に示すように、モード２において、第２のクロックＸＣＫ’（＝ＸＣＫ）をＧＮＤに維持し、第１のクロックＣＫを第１の高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。第１のクロックＣＫが低レベル（ＧＮＤ）から第１の高レベル（ＶＤＤ）に変化することにより、第１のコンデンサＣ１の結合効果により、第１のノードＡの電圧はＶＤＤから２ＶＤＤに上昇する。なお、第２のスイッチング素子ＳＷ２がオンしているので、第２のノードＢの電圧も２ＶＤＤである。

次に、図１（ｃ）に示すように、モード３において、第１のクロックＣＫをＶＤＤに維持し、第２のクロックＸＣＫをＧＮＤからＶＤＤに変化させる。すると、第２のクロックドライバーＤＲＶＢはレベルシフトされた第２のクロックＸＣＫ’として第２の高レベル（２ＶＤＤ）を出力する。また、第３のスイッチング素子ＳＷ３をオンし、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２をオフする。

第２のクロックＸＣＫ’が低レベル（ＧＮＤ）から第２の高レベル（２ＶＤＤ）に変化することにより、第２のコンデンサＣ２の結合効果により、第２のノードＢの電圧は２ＶＤＤから４ＶＤＤに上昇する。そして、第３のスイッチング素子ＳＷ３がオンしているので、出力電圧Ｖｏｕｔは４ＶＤＤである。

次に、モード１に戻る。つまり、第１のクロックＣＫ及び第２のクロックＸＣＫ’（＝ＸＣＫ）はＧＮＤに下がる。また、第１のスイッチング素子ＳＷ１をオンし、第２及び第３のスイッチング素子ＳＷ２，ＳＷ３をオフする。これにより、第１のノードＡの電圧は２ＶＤＤからＶＤＤに戻る。第２のノードＢの電圧は、第２のクロックＸＣＫ’が２ＶＤＤからＧＮＤに低下することにより、第２のコンデンサＣ２の結合効果により、４ＶＤＤから２ＶＤＤに低下する。

このように、上記のモード１、２、３の３つの動作をこの順番で繰り返すことにより、出力端子Ｐｏｕｔに４倍昇圧した出力電圧Ｖｏｕｔ＝４ＶＤＤを得ることができる。したがって、本実施形態によれば、同一の昇圧電圧４ＶＤＤを出力する従来のチャージポンプ回路に比して、スイッチング素子数及びコンデンサ数をそれぞれ１個削減することができ、その分ＩＣのチップサイズの縮小とコストダウンを図ることができる。

なお、上記のモード１、２、３のうち、モード２とモード３を入れ替えて本発明に係るチャージポンプ回路を構成してもよい。図３（ａ）、（ｂ）、（ｃ）は前述したモード２及びモード３を入れ替えて構成した場合における、モード１、モード２（前記モード３）、モード３（前記モード２）の期間における第１、第２、第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３のオンオフ状態、第１のクロックＣＫ、第２のクロックＸＣＫ’（ＸＣＫ）のレベル状態を示している。また、図４はそれぞれの期間における動作タイミング図を示している。

図３及び図４に示すようにモード１、２、３の動作をこの順番で繰り返すことによっても、従来のチャージポンプ回路に比して、スイッチング素子数及びコンデンサ数をそれぞれ１個削減すると共に、出力端子Ｐｏｕｔに４倍昇圧した出力電圧Ｖｏｕｔ＝４ＶＤＤを得ることができる。

次に、本発明の第２の実施形態について図５乃至図７を参照して説明する。第２の実施形態は、本発明を８倍昇圧のチャージポンプ回路に適用したものである。図５に示すように、このチャージポンプ回路は、入力端子Ｐｉｎと出力端子Ｐｏｕｔとの間に直列接続された第１，第２，第３，第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２との第１の接続ノードＡに一方の端子が接続された第１のコンデンサＣ１と、この第１のコンデンサＣ１の他方の端子に第１のクロックＣＫ１を供給する第１のクロックドライバーＤＲＶＡと、第２のスイッチング素子ＳＷ２と第３のスイッチング素子ＳＷ３との第２の接続ノードＢに一方の端子が接続された第２のコンデンサＣ２と、この第２のコンデンサＣ２の他方の端子に第２のクロックＣＫ２’を供給する第２のクロックドライバーＤＲＶＢと、第３のスイッチング素子ＳＷ３と第４のスイッチング素子ＳＷ４との第３の接続ノードＣに一方の端子が接続された第３のコンデンサＣ３と、この第３のコンデンサＣ３の他方の端子に第３のクロックＣＫ３’を供給する第３のクロックドライバーＤＲＶＣとを備える。

また、第２のクロックドライバーＤＲＶＢの電源電圧は第１の接続ノードＡの電圧を用いることができるように構成されている。さらに、第３のクロックドライバーＤＲＶＣの電源電圧は第２の接続ノードＢの電圧を用いることができるように構成されている。また、入力端子Ｐｉｎにはこの電源電圧ＶＤＤ（正の電圧で、例えば、＋５Ｖ）が印加されている。出力端子Ｐｏｕｔには、平滑用の出力コンデンサＣｏｕｔが接続されている。

ここで、図示はしないが従来の回路（図８）と同様の回路構成において８倍昇圧の出力電圧（８ＶＤＤ）を得ようとすれば、コンデンサ数が合計８個、スイッチング素子数が合計８個必要であった。そこで、図５及び図６に示すように、第２の実施形態のコンデンサ数、スイッチング素子数と比較すると、従来に比べてスイッチング素子数及びコンデンサ数がそれぞれ４個少ない。また、第１のクロックドライバーＤＲＶＡの電源電圧はＶＤＤであるが、第２のクロックドライバーＤＲＶＢの電源電圧は第１の接続ノードＡの電圧を用いている。

すなわち、第２のクロックドライバーＤＲＶＢは、入力される第２のクロックＣＫ２の高レベル（ＶＤＤ）を２ＶＤＤにシフトして出力するレベルシフト回路である。また、第３のクロックドライバーＤＲＶＣの電源電圧は第２の接続ノードＢの電圧を用いている。すなわち、第３のクロックドライバーＤＲＶＣは、入力される第３のクロックＣＫ３の高レベル（ＶＤＤ）を４ＶＤＤにシフトして出力するレベルシフト回路である。

また、動作タイミング図（図７）に示すように、本実施形態では４モードの動作を採用しており、第１のクロックＣＫ１、第２のクロックＣＫ２’、第３のクロックＣＫ３’とではパルスの変化（周期）が異なる。さらにまた、スイッチング動作は４モードの動作を採用しており、第１，第２，第３，第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を順にオンし他をオフさせている。

次に、上述のチャージポンプ回路の定常状態の動作について、図５、図６、及び図７の動作タイミング図を参照して説明する。チャージポンプ回路は通常、従来例で説明したようにモードＡ及びモードＢというように２つの動作モードしか採用していなかったが、本発明の第２の実施形態に係るこのチャージポンプ回路は、モード１、モード２、モード３、モード４という４つの動作モードを有している。

ここで、モードとは第１，第２，第３のクロックＣＫ１，ＣＫ２’，ＣＫ３’のクロックレベルとスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３のオンオフ動作のパターンをいうものとする。図５（ａ），（ｂ），図６（ａ），（ｂ）はそれぞれ、モード１、モード２、モード３、モード４の期間における第１、第２、第３、第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオンオフ状態、第１のクロックＣＫ、第２のクロックＣＫ２’（ＣＫ２）、第３のクロックＣＫ３’（ＣＫ３）のレベル状態を示している。

図５（ａ）に示すように、モード１において、第１，第２，第３のクロックＣＫ１，ＣＫ２、ＣＫ３を低レベル（ＧＮＤ）に設定すると共に、第１のスイッチング素子ＳＷ１をオンし、第２，第３，第４のスイッチング素子ＳＷ２，ＳＷ３，ＳＷ４をオフする。これにより、第１のノードＡの電圧はＶＤＤになる。ここで、本実施形態にチャージポンプ回路は、後述するようにモード１，モード２，モード３，モード４のループを構成しているので、モード１における第２のノードＢの電圧は２ＶＤＤであり、第３のノードＣの電圧は４ＶＤＤである。

次に、図５（ｂ）に示すように、モード２において、第２のクロックＣＫ２をＧＮＤに維持し、第１のクロックＣＫ１を第１の高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１，第３，第４のスイッチング素子ＳＷ１，ＳＷ３，ＳＷ４をオフする。第１のクロックＣＫが低レベル（ＧＮＤ）から第１の高レベル（ＶＤＤ）に変化することにより、第１のコンデンサＣ１の結合効果により、第１のノードＡの電圧はＶＤＤから２ＶＤＤに上昇する。なお、第２のスイッチング素子ＳＷ２がオンしているので、第２のノードＢの電圧も２ＶＤＤである。

次に、図６（ａ）に示すように、モード３において、第１のクロックＣＫ１をＶＤＤに維持し、第２のクロックＣＫ２をＧＮＤからＶＤＤに変化させる。すると、第２のクロックドライバーＤＲＶＢはレベルシフトされた第２のクロックＣＫ２’として第２の高レベル（２ＶＤＤ）を出力する。また、第３のスイッチング素子ＳＷ３をオンし、第１，第２，第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ４をオフする。

第２のクロックＣＫ２’が低レベル（ＧＮＤ）から第２の高レベル（２ＶＤＤ）に変化することにより、第２のコンデンサＣ２の結合効果により、第２のノードＢの電圧は２ＶＤＤから４ＶＤＤに上昇する。そして、第３のスイッチング素子ＳＷ３がオンしているので、ノードＣの電圧は４ＶＤＤである。

次に、図６（ｂ）に示すように、モード４において、第１，第２のクロックＣＫ１，ＣＫ２をＶＤＤに維持し、第３のクロックＣＫ３をＧＮＤからＶＤＤに変化させる。すると、第３のクロックドライバーＤＲＶＣはレベルシフトされた第３のクロックＣＫ３’として第３の高レベル（４ＶＤＤ）を出力する。また、第４のスイッチング素子ＳＷ４をオンし、第１，第２，第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３をオフする。

第３のクロックＣＫ３’が低レベル（ＧＮＤ）から第３の高レベル（４ＶＤＤ）に変化することにより、第３のコンデンサＣ３の結合効果により、第３のノードＣの電圧は４ＶＤＤから８ＶＤＤに上昇する。そして、第４のスイッチング素子ＳＷ４がオンしているので、出力電圧Ｖｏｕｔは８ＶＤＤである。

次に、モード１に戻る。つまり、第１，第２，第３のクロックＣＫ１，ＣＫ２，ＣＫ３はＧＮＤに下がる。また、第１のスイッチング素子ＳＷ１をオンし、第２，第３，第４のスイッチング素子ＳＷ２，ＳＷ３，ＳＷ４をオフする。これにより、第１のノードＡの電圧は２ＶＤＤからＶＤＤに戻る。第２のノードＢの電圧は、第２のクロックＸＣＫ’が２ＶＤＤからＧＮＤに低下することにより、第２のコンデンサＣ２の結合効果により、４ＶＤＤから２ＶＤＤに低下する。また、第３のノードＣの電圧は、第３のクロックＣＫ３´が４ＶＤＤからＧＮＤに低下することにより、第３のコンデンサＣ３の結合効果により、８ＶＤＤから４ＶＤＤに低下する。

このように、第２の実施形態では上記のモード１、２、３、４の動作をこの順番で繰り返すことにより、出力端子Ｐｏｕｔに８倍昇圧した出力電圧Ｖｏｕｔ＝８ＶＤＤを得ることができる。したがって、本実施形態によれば、同一の昇圧電圧８ＶＤＤを出力する従来のチャージポンプ回路に比して、スイッチング素子数及びコンデンサ数をそれぞれ４個削減することができ、その分ＩＣのチップサイズの縮小とコストダウンを図ることができる。

なお、第２の実施形態では上記のモード１、２、３、４の動作をこの順番で繰り返すものにおいての動作について説明したが本発明はこれに限定されず、モード１、２、３、４の動作の順番のそれぞれを入れ替えて構成してもよい。

なお、上記実施形態は４ＶＤＤ及び８ＶＤＤの昇圧電圧を出力するチャージポンプ回路について例として説明したが、本発明はこれに限定されず、５ＶＤＤや６ＶＤＤの昇圧電圧を出力するものや、さらに多段のチャージポンプ回路についても同様に適用することができる。例えば、５ＶＤＤの昇圧電圧を出力する場合には、本発明の第２の実施形態において第３のクロックＣＫ３’をＶＤＤとする。また、６ＶＤＤの昇圧電圧を出力する場合には、本発明の第２の実施形態において第３のクロックＣＫ３’の電源を第１のノード（２ＶＤＤ）から供給するか、または第２のクロックＣＫ２’をＶＤＤとする。

このように、本発明のチャージポンプ回路では、クロックドライバーの電源や接地電圧（ＧＮＤ）の接続点を変更することで所望の昇圧電圧を出力することが可能である。
そして、多段のチャージポンプ回路になるほど、従来に比してスイッチング素子数及びコンデンサ数を削減することができ、その分ＩＣのチップサイズの縮小とコストダウンを図ることができる。

また、本発明は昇圧電圧を出力するチャージポンプ回路のみならず、−２倍，−３倍のように降圧電圧を出力するさらに多段のチャージポンプ回路についても同様に適用することができる。

なお、本発明に係るチャージポンプ回路をＩＣ化した場合には、スイッチング素子として、ＭＯＳトランジスタあるいはバイポーラトランジスタを用いることができる。

本発明の第１の実施形態に係るチャージポンプ回路の回路図である。 本発明の第１の実施形態に係るチャージポンプ回路の動作タイミング図である。 本発明の第１の実施形態に係るチャージポンプ回路の回路図である。 本発明の第１の実施形態に係るチャージポンプ回路の動作タイミング図である。 本発明の第２の実施形態に係るチャージポンプ回路の回路図である。 本発明の第２の実施形態に係るチャージポンプ回路の回路図である。 本発明の第２の実施形態に係るチャージポンプ回路の動作タイミング図である。 従来例のチャージポンプ回路の回路図である。 従来例のチャージポンプ回路の動作タイミング図である。

符号の説明

ＳＷ１ 第１のスイッチング素子 ＳＷ２ 第２のスイッチング素子
ＳＷ３ 第３のスイッチング素子 ＳＷ４ 第４のスイッチング素子
Ｃ１ 第１のコンデンサ Ｃ２ 第２のコンデンサ
Ｃ３ 第３のコンデンサ Ｃｏｕｔ 出力コンデンサ
ＤＲＶＡ 第１のクロックドライバー ＤＲＶＢ 第２のクロックドライバー
ＤＲＶＣ 第３のクロックドライバー
ＣＫ 第１のクロック ＸＣＫ 第２のクロック
ＣＫ１ 第１のクロック ＣＫ２ 第２のクロック
ＣＫ３ 第３のクロック
Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧
ＶＤＤ 電源電圧 ＧＮＤ 接地電圧

Claims (11)

1. 入力端子と出力端子との間に直列接続された複数のスイッチング素子と、
   前記スイッチング素子の接続ノードのそれぞれに一方の端子が接続された複数のコンデンサと、
   前記複数のコンデンサの他方の端子にクロックを出力する複数のクロックドライバーと、を備え、
   前記複数のクロックドライバーの少なくとも一つが、入力されるクロックをレベルシフトさせて出力すると共に、前記複数のクロックドライバーの出力するクロックレベル及び前記複数のスイッチング素子のオンオフ動作は、３つ以上のモードから成ることを特徴とするチャージポンプ回路。
2. 入力端子と出力端子との間に直列接続された複数のスイッチング素子と、
   前記スイッチング素子の接続ノードのそれぞれに一方の端子が接続された複数のコンデンサと、
   前記複数のコンデンサの他方の端子にクロックを出力する複数のクロックドライバーと、を備え、
   前記複数のクロックドライバーの少なくとも一つが、入力されるクロックをレベルシフトさせて出力すると共に、前記複数のクロックドライバーはそれぞれ、同相及び逆相を除く異なる周期変化のクロックを出力することを特徴とするチャージポンプ回路。
3. 入力端子と出力端子との間に直列接続された複数のスイッチング素子と、
   前記スイッチング素子の接続ノードのそれぞれに一方の端子が接続された複数のコンデンサと、
   前記複数のコンデンサの他方の端子にクロックを出力する複数のクロックドライバーと、を備え、
   前記複数のクロックドライバーの少なくとも一つが、入力されるクロックをレベルシフトさせて出力すると共に、前記複数のスイッチング素子の一つを順番にオンさせると共に、前記複数のクロックドライバーの出力するクロックレベルを順番に変化させることを特徴とするチャージポンプ回路。
4. 前記クロックドライバーの電源電圧を前記スイッチング素子から供給することを特徴とする請求項１乃至請求項３のいずれかに記載のチャージポンプ回路。
5. 前記複数のスイッチング素子は、ＭＯＳトランジスタまたはバイポーラトランジスタで構成されていることを特徴とする請求項１乃至請求項４のいずれかに記載のチャージポンプ回路。
6. 入力端子と出力端子との間に直列接続された第１、第２及び第３のスイッチング素子と、
   前記第１のスイッチング素子と前記第２のスイッチング素子との第１の接続ノードに一方の端子が接続された第１のコンデンサと、
   前記第１のコンデンサの他方の端子に第１のクロックを供給する第１のクロックドライバーと、
   前記第２のスイッチング素子と前記第３のスイッチング素子との第２の接続ノードに一方の端子が接続された第２のコンデンサと、
   前記第２のコンデンサの他方の端子に第２のクロックを供給する第２のクロックドライバーとを備え、
   前記第１及び第２のクロックを低レベルに設定すると共に、前記第１のスイッチング素子をオンし、前記第２及び第３のスイッチング素子をオフし、
   次に、前記第１のクロックを第１の高レベルに変化させると共に、前記第２のスイッチング素子をオンし、前記第１及び第３のスイッチング素子をオフし、
   次に、前記第２のクロックを第２の高レベルに変化させると共に、前記第３のスイッチング素子をオンし、前記第１及び第２のスイッチング素子をオフすることを特徴とするチャージポンプ回路。
7. 前記第２のクロックドライバーは、入力されるクロックをレベルシフトして出力することを特徴とする請求項６に記載のチャージポンプ回路。
8. 前記入力端子に電源電圧が印加されていることを特徴とする請求項６または請求項７に記載のチャージポンプ回路。
9. 前記第１の高レベルが前記電源電圧であり、前記第２の高レベルが前記電源電圧の２倍の電圧であることを特徴とする請求項８に記載のチャージポンプ回路。
10. 前記第２の高レベルとして前記第２の接続ノードの電圧を用いることを特徴とする請求項６乃至請求項９のいずれかに記載のチャージポンプ回路。
11. 前記第１、第２及び第３のスイッチング素子は、ＭＯＳトランジスタまたはバイポーラトランジスタで構成されていることを特徴とする請求項６乃至請求項１０のいずれかに記載のチャージポンプ回路。

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