JP2005073495A - 電圧ブースト回路及びその方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000003990 capacitor Substances 0.000 claims abstract description 138
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 239000013641 positive control Substances 0.000 claims 2
- 238000005086 pumping Methods 0.000 abstract description 4
- 230000009467 reduction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 46
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M3/00—Conversion of dc power input into dc power output
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- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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Abstract
【解決手段】ブーストパワーは、外部実装キャパシタ数が少なく、高効率であり、2位相駆動による充電及びポンピングにより昇圧または降圧されたブースト電圧を発生させるブースト回路を備え、負荷量によって論理状態が変わるイネーブル信号から発生させた位相制御信号Qによって昇圧及び降圧の同時出力、昇圧だけ出力、降圧だけ出力、または昇圧及び降圧出力の何れもオフ、に制御される。
【選択図】図2
Description
図2を参照すれば、本発明の一実施の形態によるブーストパワー装置200は、位相制御信号発生器210、スイッチ制御信号生成部220、及びブースト回路300を備える。
前記第2キャパシタC2は、第3ノード37と第4ノード38との間に連結される。
前記第3キャパシタC3は、第1ブーストされた電圧出力ノード39と第3電源GNDとの間に連結される。
前記第4キャパシタC4は、第2ブーストされた電圧出力ノード40と前記第3電源との間に連結される。
前記第2スイッチ22は、第2制御信号bの論理状態に応答して前記第4電源と前記第3ノード37間の開放または短絡を選択的にスイッチングする。
前記第3スイッチ23は、第3制御信号cの論理状態に応答して前記第3電源と前記第3ノード37間の開放または短絡を選択的にスイッチングする。
前記第4スイッチ24は、第4制御信号dの論理状態に応答して前記第1ノード35と前記第1ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第5スイッチ25は、第5制御信号eの論理状態に応答して前記第1ノード35と第1電源2VCI間の開放または短絡を選択的にスイッチングする。
前記第6スイッチ26は、第6制御信号fの論理状態に応答して前記第1ノード35と前記第3ノード37間の開放または短絡を選択的にスイッチングする。
前記第7スイッチ27は、第7制御信号gの論理状態に応答して前記第3ノード37と前記第1ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第9スイッチ29は、第9制御信号iの論理状態に応答して前記第2ノード36と前記第3電源間の開放または短絡を選択的にスイッチングする。
前記第10スイッチ30は、第10制御信号jの論理状態に応答して前記第4ノード38と前記第1電源間の開放または短絡を選択的にスイッチングする。
前記第11スイッチ31は、第11制御信号kの論理状態に応答して前記第4ノード38と前記第3電源間の開放または短絡を選択的にスイッチングする。
前記第12スイッチ32は、第12制御信号lの論理状態に応答して前記第4ノード38と第2電源VCI間の開放または短絡を選択的にスイッチングする。
前記第13スイッチ33は、第13制御信号mの論理状態に応答して前記第4ノード38と第2ブーストされた電圧出力ノード40間の開放または短絡を選択的にスイッチングする。
前記第14スイッチ34は、第14制御信号nの論理状態に応答して前記第2ノード36と前記第2ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
図5及び図6を参照すれば、位相制御信号Qが第1論理状態である場合、最初の位相(左側回路図)において降圧スイッチ制御信号(負ブースト時のa〜n)のうち第2制御信号b、第5制御信号e、第9制御信号i、及び第13制御信号mが第2論理状態となれば、これに対応する第2スイッチ22、第5スイッチ25、第9スイッチ29、及び第13スイッチ33が活性化されて両端子間を短絡させることによって、第1キャパシタC1は第1ノード35で2VCIに充電され、第2ブーストされた電圧出力ノード40を通じて−5倍ブーストされた負電圧VGLが出力される。これは以前の位相で第2キャパシタC2が第3ノード37に4VCIに充電されたと仮定した結果である。すなわち、第2ブーストされた電圧出力ノード40を通じて−5倍ブーストされた負電圧VGLを出力するために、以前の位相(右側回路図)で降圧スイッチ制御信号(負ブースト時のa〜n)のうち第6制御信号f、第8制御信号h、及び第11制御信号kが第2論理状態となれば、これに対応する第6スイッチ26、第8スイッチ28、及び第11スイッチ31が活性化されて両端子間を短絡させることによって、第2キャパシタC2が第3ノード37で4VCIに充電される。
図7を参照すれば、ユーザのモードセットによって図3に示す回路が6倍ブースト電圧6VCI及び−4倍ブースト電圧−4VCIを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のa〜n)または昇圧スイッチ制御信号(正ブースト時のa〜n)のタイミング図が示されている。この時、図6において説明したように、降圧スイッチ制御信号(負ブースト時のa〜n)または昇圧スイッチ制御信号(正ブースト時のa〜n)のタイミング形態は、第1イネーブル信号EN1及び第2イネーブル信号EN2の4つの論理組合わせのそれぞれによって異なって生成される前記位相制御信号Qによって決定される。すなわち、第1イネーブル信号EN1及び第2イネーブル信号EN2が何れも第2論理状態であり、これによって前記位相制御信号Qが2位相パルス形態で発生される場合には、図3に示す回路は、前記昇圧スイッチ制御信号(正ブースト時のa〜n)による6倍ブーストされた正電圧VGH、及び前記降圧スイッチ制御信号(負ブースト時のa〜n)による前記−4倍ブーストされた負電圧VGLを交互に出力する。また、前記位相制御信号Qが第2論理状態値を持つ場合には、図3に示す回路は前記6倍ブーストされた正電圧VGHだけ出力する。同様に、前記位相制御信号Qが第1論理状態値を持つ場合には、図3に示す回路は前記−4倍ブーストされた負電圧VGLだけ出力する。そして、第1イネーブル信号EN1及び第2イネーブル信号EN2が何れも第1論理状態である場合には、ブーストされた正電圧VGH及びブーストされた負電圧VGLを生成させないために前記降圧スイッチ制御信号(負ブースト時のa〜n)のうち一部信号c、m及び前記昇圧スイッチ制御信号(正ブースト時のa〜n)のうち一部信号g、jが活性化状態にならない。
図14(A)及び図14(B)を参照すれば、本発明の他の実施の形態によるブースト回路300は、昇圧スイッチ制御信号a2〜i2の2位相制御を受ける第1キャパシタによってブーストされた正電圧VGHを出力する正ブースト回路1410(図14(A))、及び降圧スイッチ制御信号a3〜j3の2位相制御を受ける第2キャパシタによってブーストされた負電圧VGLを出力する負ブースト回路1420(図14(B))を備える。
前記第2キャパシタC2は、第3ノード63と第4ノード64との間に連結される。
前記第3キャパシタC3は、ブーストされた電圧出力ノード65と第3電源GNDとの間に連結される。
前記第2スイッチ42は、第2制御信号b2の論理状態に応答して前記第1ノード61と前記第3ノード63間の開放または短絡を選択的にスイッチングする。
前記第3スイッチ43は、第3制御信号c2の論理状態に応答して前記第3ノード63と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第4スイッチ44は、第4制御信号d2の論理状態に応答して前記第1ノード61と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第6スイッチ46は、第6制御信号f2の論理状態に応答して前記第2ノード62と第3電源間の開放または短絡を選択的にスイッチングする。
前記第7スイッチ47は、第7制御信号g2の論理状態に応答して前記第4ノード64と前記第1電源間の開放または短絡を選択的にスイッチングする。
前記第8スイッチ48は、第8制御信号h2の論理状態に応答して前記第4ノード64と第2電源VCI間の開放または短絡を選択的にスイッチングする。
前記第9スイッチ49は、第9制御信号i2の論理状態に応答して前記第4ノード64と前記第3電源間の開放または短絡を選択的にスイッチングする。
前記第2キャパシタC2は、第3ノード73と第4ノード74との間に連結される。
前記第3キャパシタC3は、ブーストされた電圧出力ノード75と第3電源GNDとの間に連結される。
前記第2スイッチ52は、第2制御信号b3の論理状態に応答して前記第1ノード71と前記第3ノード73間の開放または短絡を選択的にスイッチングする。
前記第3スイッチ53は、第3制御信号c3の論理状態に応答して前記第3ノード73と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第4スイッチ54は、第4制御信号d3の論理状態に応答して前記第1ノード71と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第5スイッチ55は、第5制御信号e3の論理状態に応答して前記第2ノード72と前記第3電源間の開放または短絡を選択的にスイッチングする。
前記第7スイッチ57は、第7制御信号g3の論理状態に応答して前記第2ノード72と第2電源間の開放または短絡を選択的にスイッチングする。
前記第8スイッチ58は、第8制御信号h3の論理状態に応答して前記第4ノード74と前記第3電源間の開放または短絡を選択的にスイッチングする。
前記第9スイッチ59は、第9制御信号i3の論理状態に応答して前記第4ノード74と前記第2電源−VCI間の開放または短絡を選択的にスイッチングする。
前記第10スイッチ60は、第10制御信号j3の論理状態に応答して前記第4ノード74と前記第1電源2VCI間の開放または短絡を選択的にスイッチングする。
210 位相制御信号発生器
220 スイッチ制御信号生成部
300 ブースト回路
Claims (42)
- 第1ノードと第2ノード0との間に連結された第1キャパシタと、
第3ノードと第4ノードとの間に連結された第2キャパシタと、
第1ブーストされた電圧出力ノードと第3電源との間に連結された第3キャパシタと、
第2ブーストされた電圧出力ノードと前記第3電源との間に連結された第4キャパシタと、
第1制御信号の論理状態に応答して、第4電源と前記第1ノード間の開放または短絡を選択的にスイッチングする第1スイッチと、
第2制御信号の論理状態に応答して前記第4電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチと、
第3制御信号の論理状態に応答して前記第3電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第3スイッチと、
第4制御信号の論理状態に応答して前記第1ノードと前記第1ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチと、
第5制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第5スイッチと、
第6制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第6スイッチと、
第7制御信号の論理状態に応答して前記第3ノードと前記第1ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第7スイッチと、
第8制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第8スイッチと、
第9制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチと、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチと、
第11制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第11スイッチと、
第12制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第12スイッチと、
第13制御信号の論理状態に応答して前記第4ノードと前記第2ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第13スイッチと、
第14制御信号の論理状態に応答して前記第2ノードと前記第2ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第14スイッチと、を備えることを特徴とするブースト回路。 - 前記スイッチは、
MOSFETで構成されることを特徴とする請求項1に記載のブースト回路。 - 前記ブーストされた電圧出力ノードのそれぞれは、
前記制御信号の2位相制御を受けてブーストされた電圧を出力することを特徴とする請求項1に記載のブースト回路。 - 前記第1ブーストされた電圧出力ノード及び前記第2ブーストされた電圧出力ノードのそれぞれは、
前記制御信号に応答して3つのブーストされた正電圧及び3つのブーストされた負電圧を出力することを特徴とする請求項1に記載のブースト回路。 - 第1ノードと第2ノードとの間に連結された第1キャパシタと、
第3ノードと第4ノードとの間に連結された第2キャパシタと、
ブーストされた電圧出力ノードと第3電源との間に連結された第3キャパシタと、
第1制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第1スイッチと、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチと、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチと、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチと、
第5制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第5スイッチと、
第6制御信号の論理状態に応答して前記第2ノードと第3電源間の開放または短絡を選択的にスイッチングする第6スイッチと、
第7制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第7スイッチと、
第8制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第8スイッチと、
第9制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチと、を備えることを特徴とするブースト回路。 - 前記スイッチは、
MOSFETで構成されることを特徴とする請求項5に記載のブースト回路。 - 前記ブーストされた電圧出力ノードは、
前記制御信号の2位相制御を受けてブーストされた電圧を出力することを特徴とする請求項5に記載のブースト回路。 - 前記ブーストされた電圧出力ノードは、
前記制御信号に応答して3つのブーストされた電圧を出力することを特徴とする請求項5に記載のブースト回路。 - 第1ノードと第2ノードとの間に連結された第1キャパシタと、
第3ノードと第4ノードとの間に連結された第2キャパシタと、
ブーストされた電圧出力ノードと第3電源との間に連結された第3キャパシタと、
第1制御信号の論理状態に応答して前記第1ノードと第3電源間の開放または短絡を選択的にスイッチングする第1スイッチと、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチと、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチと、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチと、
第5制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第5スイッチと、
第6制御信号の論理状態に応答して前記第2ノードと第1電源間の開放または短絡を選択的にスイッチングする第6スイッチと、
第7制御信号の論理状態に応答して前記第2ノードと第2電源間の開放または短絡を選択的にスイッチングする第7スイッチと、
第8制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第8スイッチと、
第9制御信号の論理状態に応答して前記第4ノードと前記第2電源間の開放または短絡を選択的にスイッチングする第9スイッチと、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチと、を備えることを特徴とするブースト回路。 - 前記スイッチは、
MOSFETで構成されることを特徴とする請求項9に記載のブースト回路。 - 前記ブーストされた電圧出力ノードは、
前記制御信号の2位相制御を受けてブーストされた電圧を出力することを特徴とする請求項9に記載のブースト回路。 - 前記ブーストされた電圧出力ノードは、
前記制御信号に応答して3つのブーストされた電圧を出力することを特徴とする請求項9に記載のブースト回路。 - 第1イネーブル信号及び第2イネーブル信号の4つの論理組合わせのそれぞれに応答して、2位相パルスまたは論理状態値のうち何れか一つの形態を持つ位相制御信号を出力する位相制御信号発生器と、
前記位相制御信号の第1論理状態においてモード信号に対応する2位相の降圧スイッチ制御信号を生成して出力し、前記位相制御信号の第2論理状態において前記モード信号に対応する2位相の昇圧スイッチ制御信号を生成して出力するスイッチ制御信号生成部と、
前記降圧スイッチ制御信号の2位相制御を受けるキャパシタによってブーストされた負電圧を出力し、前記昇圧スイッチ制御信号の2位相制御を受けるキャパシタによってブーストされた正電圧を出力するブースト回路と、を備えることを特徴とするブーストパワー装置。 - 前記第1イネーブル信号及び前記第2イネーブル信号は、
それぞれ前記ブーストされた正電圧及び前記ブーストされた負電圧に連結される負荷で消耗する電力量に応答して、その電力量に対する臨界値の上下に対して相異なる論理状態を持つデジタル信号であることを特徴とする請求項13に記載のブーストパワー装置。 - 前記第1イネーブル信号及び前記第2イネーブル信号が、
何れも第1論理状態であれば、前記降圧スイッチ制御信号のうち少なくとも一つの信号及び前記昇圧スイッチ制御信号のうち少なくとも一つの信号が活性化状態にならないことを特徴とする請求項13に記載のブーストパワー装置。 - 前記ブースト回路は、
前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号の2位相制御を受けて互いに共有されるキャパシタを備え、前記位相制御信号が2位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧を交互に出力し、前記位相制御信号が論理状態値形態である場合、前記ブーストされた正電圧または前記ブーストされた負電圧のうち何れか一つを出力することを特徴とする請求項13に記載のブーストパワー装置。 - 前記ブースト回路は、
第1ノードと第2ノードとの間に連結された第1キャパシタと、
第3ノードと第4ノードとの間に連結された第2キャパシタと、
前記ブーストされた正電圧出力ノードと第3電源との間に連結された第3キャパシタと、
前記ブーストされた負電圧出力ノードと前記第3電源との間に連結された第4キャパシタと、
第1制御信号の論理状態に応答して、第4電源と前記第1ノード間の開放または短絡を選択的にスイッチングする第1スイッチと、
第2制御信号の論理状態に応答して前記第4電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチと、
第3制御信号の論理状態に応答して前記第3電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第3スイッチと、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチと、
第5制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第5スイッチと、
第6制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第6スイッチと、
第7制御信号の論理状態に応答して前記第3ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第7スイッチと、
第8制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第8スイッチと、
第9制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチと、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチと、
第11制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第11スイッチと、
第12制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第12スイッチと、
第13制御信号の論理状態に応答して前記第4ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第13スイッチと、
第14制御信号の論理状態に応答して前記第2ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第14スイッチと、を備え、
前記第1制御信号ないし前記第14制御信号は、前記降圧スイッチ制御信号または前記昇圧スイッチ制御信号のうち何れか一つのグル−プに属する信号であることを特徴とする請求項16に記載のブーストパワー装置。 - 前記ブースト回路は、
前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号のそれぞれの2位相制御を受ける別途のキャパシタを備え、前記位相制御信号が2位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧を交互に出力し、前記位相制御信号が論理状態値形態である場合、前記ブーストされた正電圧または前記ブーストされた負電圧のうち何れか一つを出力することを特徴とする請求項13に記載のブーストパワー装置。 - 前記ブースト回路は、
前記昇圧スイッチ制御信号の2位相制御を受ける第1キャパシタによってブーストされた正電圧を出力する正ブースト回路と、
前記降圧スイッチ制御信号の2位相制御を受ける第2キャパシタによって前記ブーストされた負電圧を出力する負ブースト回路と、を備えることを特徴とする請求項18に記載のブーストパワー装置。 - 前記正ブースト回路は、
第1ノードと第2ノードとの間に連結された第1キャパシタと、
第3ノードと第4ノードとの間に連結された第2キャパシタと、
前記ブーストされた正電圧出力ノードと第3電源との間に連結された第3キャパシタと、
第1制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第1スイッチと、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチと、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチと、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチと、
第5制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第5スイッチと、
第6制御信号の論理状態に応答して前記第2ノードと第3電源間の開放または短絡を選択的にスイッチングする第6スイッチと、
第7制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第7スイッチと、
第8制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第8スイッチと、
第9制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチと、を備え、
前記第1制御信号ないし前記第9制御信号は、前記昇圧スイッチ制御信号であることを特徴とする請求項19に記載のブーストパワー装置。 - 前記負ブースト回路は、
第1ノードと第2ノードとの間に連結された第1キャパシタと、
第3ノードと第4ノードとの間に連結された第2キャパシタと、
前記ブーストされた負電圧出力ノードと第3電源との間に連結された第3キャパシタと、
第1制御信号の論理状態に応答して前記第1ノードと第3電源間の開放または短絡を選択的にスイッチングする第1スイッチと、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチと、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチと、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチと、
第5制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第5スイッチと、
第6制御信号の論理状態に応答して前記第2ノードと第1電源間の開放または短絡を選択的にスイッチングする第6スイッチと、
第7制御信号の論理状態に応答して前記第2ノードと第2電源間の開放または短絡を選択的にスイッチングする第7スイッチと、
第8制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第8スイッチと、
第9制御信号の論理状態に応答して前記第4ノードと前記第2電源間の開放または短絡を選択的にスイッチングする第9スイッチと、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチと、を備え、
前記第1制御信号ないし前記第10制御信号は、前記降圧スイッチ制御信号であることを特徴とする請求項19に記載のブーストパワー装置。 - 第1ノードと第2ノードとの間に連結された第1キャパシタ、第3ノードと第4ノードとの間に連結された第2キャパシタ、第1ブーストされた電圧出力ノードと第3電源との間に連結された第3キャパシタ、及び第2ブーストされた電圧出力ノードと前記第3電源との間に連結された第4キャパシタを共有して前記第1ブーストされた電圧出力ノードにブーストされた正電圧を出力し、前記第2ブーストされた電圧出力ノードにブーストされた負電圧を出力する電圧ブースト方法において、
第1制御信号の論理状態に応答して、第4電源と前記第1ノード間の開放または短絡を選択的にスイッチングする第1スイッチング段階と、
第2制御信号の論理状態に応答して前記第4電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチング段階と、
第3制御信号の論理状態に応答して前記第3電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第3スイッチング段階と、
第4制御信号の論理状態に応答して前記第1ノードと前記第1ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチング段階と、
第5制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第5スイッチング段階と、
第6制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第6スイッチング段階と、
第7制御信号の論理状態に応答して前記第3ノードと前記第1ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第7スイッチング段階と、
第8制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第8スイッチング段階と、
第9制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチング段階と、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチング段階と、
第11制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第11スイッチング段階と、
第12制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第12スイッチング段階と、
第13制御信号の論理状態に応答して前記第4ノードと第2ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第13スイッチング段階と、
第14制御信号の論理状態に応答して前記第2ノードと前記第2ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第14スイッチング段階と、を備えることを特徴とする電圧ブースト方法。 - 前記スイッチング段階のそれぞれのスイッチングは、
MOSFETで構成されるスイッチング手段によって動作することを特徴とする請求項22に記載の電圧ブースト方法。 - 前記ブーストされた電圧出力ノードのそれぞれは、
前記制御信号の2位相制御を受けてブーストされた電圧を出力することを特徴とする請求項22に記載の電圧ブースト方法。 - 前記第1ブーストされた電圧出力ノード及び前記第2ブーストされた電圧出力ノードのそれぞれは、
前記制御信号に応答して3つのブーストされた正電圧及び3つのブーストされた負電圧を出力することを特徴とする請求項22に記載の電圧ブースト方法。 - 第1ノードと第2ノードとの間に連結された第1キャパシタ、第3ノードと第4ノードとの間に連結された第2キャパシタ、及びブーストされた電圧出力ノードと第3電源との間に連結された第3キャパシタを備えてブーストされた電圧を出力する電圧ブースト方法において、
第1制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第1スイッチング段階と、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチング段階と、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチング段階と、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチング段階と、
第5制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第5スイッチング段階と、
第6制御信号の論理状態に応答して前記第2ノードと第3電源間の開放または短絡を選択的にスイッチングする第6スイッチング段階と、
第7制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第7スイッチング段階と、
第8制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第8スイッチング段階と、
第9制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチング段階と、を備えることを特徴とする電圧ブースト方法。 - 前記スイッチング段階のそれぞれのスイッチングは、
MOSFETで構成されるスイッチング手段によって動作することを特徴とする請求項26に記載の電圧ブースト方法。 - 前記ブーストされた電圧出力ノードは、
前記制御信号の2位相制御を受けてブーストされた電圧を出力することを特徴とする請求項26に記載の電圧ブースト方法。 - 前記ブーストされた電圧出力ノードは、
前記制御信号に応答して3つのブーストされた電圧を出力することを特徴とする請求項26に記載の電圧ブースト方法。 - 第1ノードと第2ノードとの間に連結された第1キャパシタ、第3ノードと第4ノードとの間に連結された第2キャパシタ、及びブーストされた電圧出力ノードと第3電源との間に連結された第3キャパシタを備えてブーストされた電圧を出力する電圧ブースト方法において、
第1制御信号の論理状態に応答して前記第1ノードと第3電源間の開放または短絡を選択的にスイッチングする第1スイッチング段階と、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチング段階と、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチング段階と、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチング段階と、
第5制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第5スイッチング段階と、
第6制御信号の論理状態に応答して前記第2ノードと第1電源間の開放または短絡を選択的にスイッチングする第6スイッチング段階と、
第7制御信号の論理状態に応答して前記第2ノードと第2電源間の開放または短絡を選択的にスイッチングする第7スイッチング段階と、
第8制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第8スイッチング段階と、
第9制御信号の論理状態に応答して前記第4ノードと前記第2電源間の開放または短絡を選択的にスイッチングする第9スイッチング段階と、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチング段階と、を備えることを特徴とする電圧ブースト方法。 - 前記スイッチング段階のそれぞれのスイッチングは、
MOSFETで構成されるスイッチング手段によって動作することを特徴とする請求項30に記載の電圧ブースト方法。 - 前記ブーストされた電圧出力ノードは、
前記制御信号の2位相制御を受けてブーストされた電圧を出力することを特徴とする請求項30に記載の電圧ブースト方法。 - 前記ブーストされた電圧出力ノードは、
前記制御信号に応答して3つのブーストされた電圧を出力することを特徴とする請求項30に記載の電圧ブースト方法。 - 第1イネーブル信号及び第2イネーブル信号の4つの論理組合わせのそれぞれに応答して2位相パルスまたは論理状態値のうち何れか一つの形態を持つ位相制御信号を出力する位相制御信号発生段階と、
前記位相制御信号の第1論理状態においてモード信号に対応する2位相の降圧スイッチ制御信号を生成して出力し、前記位相制御信号の第2論理状態において前記モード信号に対応する2位相の昇圧スイッチ制御信号を生成して出力するスイッチ制御信号生成段階と、
前記降圧スイッチ制御信号の2位相制御を受けるキャパシタによってブーストされた負電圧を出力し、前記昇圧スイッチ制御信号の2位相制御を受けるキャパシタによってブーストされた正電圧を出力するブースト段階と、を備えることを特徴とするパワーブースト制御方法。 - 前記第1イネーブル信号及び前記第2イネーブル信号は、
それぞれ前記ブーストされた正電圧及び前記ブーストされた負電圧に連結される負荷で消耗する電力量に応答して、その電力量に対する臨界値の上下に対して相異なる論理状態を持つデジタル信号であることを特徴とする請求項34に記載のパワーブースト制御方法。 - 前記第1イネーブル信号及び前記第2イネーブル信号が、
何れも第1論理状態であれば、前記降圧スイッチ制御信号のうち少なくとも一つの信号及び前記昇圧スイッチ制御信号のうち少なくとも一つの信号が活性化状態にならないことを特徴とする請求項34に記載のパワーブースト制御方法。 - 前記ブースト段階は、
前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号の2位相制御を受けて互いに共有されるキャパシタを用いて、前記位相制御信号が2位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧を交互に出力し、前記位相制御信号が論理状態値形態である場合、前記ブーストされた正電圧または前記ブーストされた負電圧のうち何れか一つを出力することを特徴とする請求項34に記載のパワーブースト制御方法。 - 前記ブースト段階は、
第1ノードと第2ノードとの間に連結された第1キャパシタ、第3ノードと第4ノードとの間に連結された第2キャパシタ、前記ブーストされた正電圧出力ノードと第3電源との間に連結された第3キャパシタ、及び前記ブーストされた負電圧出力ノードと前記第3電源との間に連結された第4キャパシタを用いて、
第1制御信号の論理状態に応答して第4電源と前記第1ノード間の開放または短絡を選択的にスイッチングする第1スイッチング段階と、
第2制御信号の論理状態に応答して前記第4電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチング段階と、
第3制御信号の論理状態に応答して前記第3電源と前記第3ノード間の開放または短絡を選択的にスイッチングする第3スイッチング段階と、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチング段階と、
第5制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第5スイッチング段階と、
第6制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第6スイッチング段階と、
第7制御信号の論理状態に応答して前記第3ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第7スイッチング段階と、
第8制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第8スイッチング段階と、
第9制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチング段階と、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチング段階と、
第11制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第11スイッチング段階と、
第12制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第12スイッチング段階と、
第13制御信号の論理状態に応答して前記第4ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第13スイッチング段階と、
第14制御信号の論理状態に応答して前記第2ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第14スイッチング段階と、を通じてなされ、
前記第1制御信号ないし前記第14制御信号は、前記降圧スイッチ制御信号または前記昇圧スイッチ制御信号のうち何れか一つのグル−プに属する信号であることを特徴とする請求項37に記載のパワーブースト制御方法。 - 前記ブースト段階は、
前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号のそれぞれの2位相制御を受ける別途のキャパシタを用いて、前記位相制御信号が2位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧を交互に出力し、前記位相制御信号が論理状態値形態である場合、前記ブーストされた正電圧または前記ブーストされた負電圧のうち何れか一つを出力することを特徴とする請求項34に記載のパワーブースト制御方法。 - 前記ブースト段階は、
前記昇圧スイッチ制御信号の2位相制御を受ける第1キャパシタによってブーストされた正電圧を出力する正ブースト段階と、
前記降圧スイッチ制御信号の2位相制御を受ける第2キャパシタによって前記ブーストされた負電圧を出力する負ブースト段階と、を備えることを特徴とする請求項39に記載のパワーブースト制御方法。 - 前記正ブースト段階は、
第1ノードと第2ノードとの間に連結された第1キャパシタ、第3ノードと第4ノードとの間に連結された第2キャパシタ、及び前記ブーストされた正電圧出力ノードと第3電源との間に連結された第3キャパシタを用いて、
第1制御信号の論理状態に応答して前記第1ノードと第1電源間の開放または短絡を選択的にスイッチングする第1スイッチング段階と、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチング段階と、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチング段階と、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた正電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチング段階と、
第5制御信号の論理状態に応答して前記第2ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第5スイッチング段階と、
第6制御信号の論理状態に応答して前記第2ノードと第3電源間の開放または短絡を選択的にスイッチングする第6スイッチング段階と、
第7制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第7スイッチング段階と、
第8制御信号の論理状態に応答して前記第4ノードと第2電源間の開放または短絡を選択的にスイッチングする第8スイッチング段階と、
第9制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第9スイッチング段階と、を通じてなされ、
前記第1制御信号ないし前記第9制御信号は、前記昇圧スイッチ制御信号であることを特徴とする請求項40に記載のパワーブースト制御方法。 - 前記負ブースト段階は、
第1ノードと第2ノードとの間に連結された第1キャパシタ、第3ノードと第4ノードとの間に連結された第2キャパシタ、及び前記ブーストされた負電圧出力ノードと第3電源との間に連結された第3キャパシタを用いて、
第1制御信号の論理状態に応答して前記第1ノードと第3電源間の開放または短絡を選択的にスイッチングする第1スイッチング段階と、
第2制御信号の論理状態に応答して前記第1ノードと前記第3ノード間の開放または短絡を選択的にスイッチングする第2スイッチング段階と、
第3制御信号の論理状態に応答して前記第3ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第3スイッチング段階と、
第4制御信号の論理状態に応答して前記第1ノードと前記ブーストされた負電圧出力ノード間の開放または短絡を選択的にスイッチングする第4スイッチング段階と、
第5制御信号の論理状態に応答して前記第2ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第5スイッチング段階と、
第6制御信号の論理状態に応答して前記第2ノードと第1電源間の開放または短絡を選択的にスイッチングする第6スイッチング段階と、
第7制御信号の論理状態に応答して前記第2ノードと第2電源間の開放または短絡を選択的にスイッチングする第7スイッチング段階と、
第8制御信号の論理状態に応答して前記第4ノードと前記第3電源間の開放または短絡を選択的にスイッチングする第8スイッチング段階と、
第9制御信号の論理状態に応答して前記第4ノードと前記第2電源間の開放または短絡を選択的にスイッチングする第9スイッチング段階と、
第10制御信号の論理状態に応答して前記第4ノードと前記第1電源間の開放または短絡を選択的にスイッチングする第10スイッチング段階と、を通じてなされ、
前記第1制御信号ないし前記第10制御信号は、前記降圧スイッチ制御信号であることを特徴とする請求項40に記載のパワーブースト制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0059094A KR100524985B1 (ko) | 2003-08-26 | 2003-08-26 | 효율이 높은 부스팅 회로, 이를 구비하여 부하량에 따라자동적으로 부스팅을 결정하는 부스팅 파워 장치 및 그파워 부스팅 제어 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005073495A true JP2005073495A (ja) | 2005-03-17 |
JP4204528B2 JP4204528B2 (ja) | 2009-01-07 |
Family
ID=34214694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004245869A Active JP4204528B2 (ja) | 2003-08-26 | 2004-08-25 | ブースト回路及びブーストパワー装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6906577B2 (ja) |
JP (1) | JP4204528B2 (ja) |
KR (1) | KR100524985B1 (ja) |
TW (1) | TWI266471B (ja) |
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- 2004-08-24 US US10/925,116 patent/US6906577B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US6906577B2 (en) | 2005-06-14 |
JP4204528B2 (ja) | 2009-01-07 |
TW200522487A (en) | 2005-07-01 |
KR20050022069A (ko) | 2005-03-07 |
US20050047180A1 (en) | 2005-03-03 |
KR100524985B1 (ko) | 2005-10-31 |
TWI266471B (en) | 2006-11-11 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131024 Year of fee payment: 5 |
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