JP4204528B2 - ブースト回路及びブーストパワー装置 - Google Patents

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Description

本発明は、パワー装置に係り、特にブーストパワー装置及びその方法に関する。
ＴＦＴ(ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ)ＬＣＤ(ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ)、特にモバイル用ＶＧＡ級以下のＴＦＴ ＬＣＤを駆動するために、液晶パネル上のＴＦＴオン電圧として２０Ｖ程度、オフ電圧として−２０Ｖ程度が使われる。ＴＦＴオン／オフ電圧は、ＬＣＤパネルに使われるＴＦＴの種類(例えば、ａ−Ｓｉ、ＬＴＰＳ、ＣＧＳ ＴＦＴ)とパネルサイズによって若干の偏差はある。したがって、携帯用装置のバッテリ電源から印加される電圧が３Ｖ程度であるので、モバイルＴＦＴ ＬＣＤなどを駆動するために３Ｖ電圧を２０Ｖまたは−２０Ｖ程度までステップアップまたはステップダウンさせるブースト回路が必要である。
図１は、特許文献１に開示されている従来のブースト回路の一例である。図１を参照すれば、従来のブースト回路１００は、１０個のスイッチＳＷ１〜ＳＷ１０と４つのキャパシタＣａ〜Ｃｄを用いて、電源電圧ＶＤＤを昇圧した３倍のブースト電圧＋３ＶＤＤ、及び電源電圧ＶＤＤを降圧した−２倍のブースト電圧−２ＶＤＤを発生させる。例えば、図１において、第１クロック信号Ｐ１により短絡されるスイッチＳＷ１〜ＳＷ４によって第１キャパシタＣａ及び第２キャパシタＣｂにはＶＤＤ電圧が充電される。次に、第２クロック信号Ｐ２により短絡されるスイッチＳＷ５〜ＳＷ７によって３倍のＶＤＤ電圧が第３キャパシタＣｃを通じて出力される。同様に、第１キャパシタＣａ及び第２キャパシタＣｂにＶＤＤ電圧が充電された後に、第２クロック信号Ｐ３により短絡されるスイッチＳＷ８〜ＳＷ１０によって−２倍のＶＤＤ電圧が第４キャパシタＣｄを通じて出力される。このようなブースト回路１００によって発生する昇圧／降圧電圧は、ＴＦＴ ＬＣＤにおいて液晶パネル上のＴＦＴのオン／オフを駆動するゲートドライバ電源として使われる。他に、昇圧／降圧電圧は、低電圧から高電圧を必要とする回路、または高電圧から低電圧を必要とする回路に多様に用いられる。ところが、図１のような従来のブースト回路１００は、２位相駆動によって３倍のＶＤＤ電圧または−２倍のＶＤＤ電圧を出力するが、キャパシタに充電される電圧がＶＤＤで一定なので、昇圧効率が低い。また、一つの回路によって色々なブースト電圧、すなわち、４倍ブースト電圧、６倍ブースト電圧などを多様に生成できない問題点がある。
これら以外にも、ブースト回路を備える一般的な従来のパワー装置は負荷電力量に関係なく常にブースト電圧を出力するので電力消耗が大きいという問題点がある。
米国特許第５，４６１，５５７号公報
本発明が解決しようとする技術的な課題は、外部実装キャパシタ数が少なく、高効率であり、２位相駆動による充電及びポンピングにより昇圧または降圧されたブースト電圧を発生させるブースト回路、そのブースト電圧の発生は負荷量によって論理状態が変わるイネーブル信号から発生させた位相制御信号Ｑによって昇圧及び降圧の同時出力、昇圧だけ出力、降圧だけ出力、または昇圧及び降圧出力の何れもオフされるように制御され、これによって消耗電力を極小化させ、スマートに動作するパワー装置を提供することにある。
本発明が解決しようとする他の技術的な課題は、負荷量によって論理状態が変わるイネーブル信号から発生させた位相制御信号Ｑによって昇圧及び降圧の同時出力、昇圧だけ出力、降圧だけ出力、または昇圧及び降圧出力の何れもオフになるように制御するパワー昇圧方法を提供することにある。
前記技術的課題を達成するための本発明に係るブースト回路は、第１キャパシタ、第２キャパシタ、第３キャパシタ、第４キャパシタ、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ、第８スイッチ、第９スイッチ、第１０スイッチ、第１１スイッチ、第１２スイッチ、第１３スイッチ、及び第１４スイッチを備える。
前記第１キャパシタは、第１ノードと第２ノードとの間に連結される。前記第２キャパシタは、第３ノードと第４ノードとの間に連結される。前記第３キャパシタは、第１ブーストされた電圧出力ノードと第３電源との間に連結される。前記第４キャパシタは、第２ブーストされた電圧出力ノードと前記第３電源との間に連結される。前記第１スイッチは、第１制御信号の論理状態に応答して、第４電源と前記第１ノード間の開放または短絡を選択的にスイッチングする。前記第２スイッチは、第２制御信号の論理状態に応答して前記第４電源と前記第３ノード間の開放または短絡を選択的にスイッチングする。前記第３スイッチは、第３制御信号の論理状態に応答して前記第３電源と前記第３ノード間の開放または短絡を選択的にスイッチングする。前記第４スイッチは、第４制御信号の論理状態に応答して前記第１ノードと前記第１ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第５スイッチは、第５制御信号の論理状態に応答して前記第１ノードと第１電源間の開放または短絡を選択的にスイッチングする。前記第６スイッチは、第６制御信号の論理状態に応答して前記第１ノードと前記第３ノード間の開放または短絡を選択的にスイッチングする。前記第７スイッチは、第７制御信号の論理状態に応答して前記第３ノードと前記第１ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第８スイッチは、第８制御信号の論理状態に応答して前記第２ノードと前記第１電源間の開放または短絡を選択的にスイッチングする。前記第９スイッチは、第９制御信号の論理状態に応答して前記第２ノードと前記第３電源間の開放または短絡を選択的にスイッチングする。前記第１０スイッチは、第１０制御信号の論理状態に応答して前記第４ノードと前記第１電源間の開放または短絡を選択的にスイッチングする。前記第１１スイッチは、第１１制御信号の論理状態に応答して前記第４ノードと前記第３電源間の開放または短絡を選択的にスイッチングする。前記第１２スイッチは、第１２制御信号の論理状態に応答して前記第４ノードと第２電源間の開放または短絡を選択的にスイッチングする。前記第１３スイッチは、第１３制御信号の論理状態に応答して前記第４ノードと前記第２ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第１４スイッチは、第１４制御信号の論理状態に応答して前記第２ノードと前記第２ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記技術的課題を達成するための本発明に係る他のブースト回路は、第１キャパシタ、第２キャパシタ、第３キャパシタ、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ、第８スイッチ、及び第９スイッチを備える。
前記第１キャパシタは、第１ノードと第２ノードとの間に連結される。前記第２キャパシタは、第３ノードと第４ノードとの間に連結される。前記第３キャパシタは、ブーストされた電圧出力ノードと第３電源との間に連結される。前記第１スイッチは、第１制御信号の論理状態に応答して前記第１ノードと第１電源間の開放または短絡を選択的にスイッチングする。前記第２スイッチは、第２制御信号の論理状態に応答して前記第１ノードと前記第３ノード間の開放または短絡を選択的にスイッチングする。前記第３スイッチは、第３制御信号の論理状態に応答して前記第３ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第４スイッチは、第４制御信号の論理状態に応答して前記第１ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第５スイッチは、第５制御信号の論理状態に応答して前記第２ノードと前記第１電源間の開放または短絡を選択的にスイッチングする。前記第６スイッチは、第６制御信号の論理状態に応答して前記第２ノードと第３電源間の開放または短絡を選択的にスイッチングする。前記第７スイッチは、第７制御信号の論理状態に応答して前記第４ノードと前記第１電源間の開放または短絡を選択的にスイッチングする。前記第８スイッチは、第８制御信号の論理状態に応答して前記第４ノードと第２電源間の開放または短絡を選択的にスイッチングする。前記第９スイッチは、第９制御信号の論理状態に応答して前記第４ノードと前記第３電源間の開放または短絡を選択的にスイッチングする。
前記技術的課題を達成するための本発明に係るさらに他のブースト回路は、第１キャパシタ、第２キャパシタ、第３キャパシタ、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ、第８スイッチ、第９スイッチ、及び第１０スイッチを備える。
前記第１キャパシタは、第１ノードと第２ノードとの間に連結される。前記第２キャパシタは、第３ノードと第４ノードとの間に連結される。前記第３キャパシタは、ブーストされた電圧出力ノードと第３電源との間に連結される。前記第１スイッチは、第１制御信号の論理状態に応答して前記第１ノードと第３電源間の開放または短絡を選択的にスイッチングする。前記第２スイッチは、第２制御信号の論理状態に応答して前記第１ノードと前記第３ノード間の開放または短絡を選択的にスイッチングする。前記第３スイッチは、第３制御信号の論理状態に応答して前記第３ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第４スイッチは、第４制御信号の論理状態に応答して前記第１ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。前記第５スイッチは、第５制御信号の論理状態に応答して前記第２ノードと前記第３電源間の開放または短絡を選択的にスイッチングする。前記第６スイッチは、第６制御信号の論理状態に応答して前記第２ノードと第１電源間の開放または短絡を選択的にスイッチングする。前記第７スイッチは、第７制御信号の論理状態に応答して前記第２ノードと第２電源間の開放または短絡を選択的にスイッチングする。前記第８スイッチは、第８制御信号の論理状態に応答して前記第４ノードと前記第３電源間の開放または短絡を選択的にスイッチングする。前記第９スイッチは、第９制御信号の論理状態に応答して前記第４ノードと前記第２電源間の開放または短絡を選択的にスイッチングする。前記第１０スイッチは、第１０制御信号の論理状態に応答して前記第４ノードと前記第１電源間の開放または短絡を選択的にスイッチングする。
前記スイッチは、ＭＯＳＦＥＴで構成されることを特徴とする。前記ブーストされた電圧出力ノードのそれぞれは、前記制御信号の２位相制御を受けて３つのブーストされた電圧を出力することを特徴とする。前記第１ブーストされた電圧出力ノード及び前記第２ブーストされた電圧出力ノードのそれぞれは、前記制御信号に応答して３つのブーストされた正電圧及び３つのブーストされた負電圧を出力することを特徴とする。
前記技術的課題を達成するための本発明に係るブーストパワー装置は、位相制御信号発生器、スイッチ制御信号生成部、及びブースト回路を備える。
前記位相制御信号発生器は、第１イネーブル信号及び第２イネーブル信号の４つの論理組合わせのそれぞれに応答して２位相パルスまたは論理状態値のうち何れか一つの形態を持つ位相制御信号を出力する。前記スイッチ制御信号生成部は、前記位相制御信号の第１論理状態においてモード信号に対応する２位相の降圧スイッチ制御信号を生成して出力し、前記位相制御信号の第２論理状態において前記モード信号に対応する２位相の昇圧スイッチ制御信号を生成して出力する。前記ブースト回路は、前記降圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた負電圧を出力し、前記昇圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた正電圧を出力する。
前記第１イネーブル信号及び前記第２イネーブル信号は、それぞれ前記ブーストされた正電圧及び前記ブーストされた負電圧に連結される負荷で消耗する電力量に応答して、その電力量に対する所定臨界値の上下に対して相異なる論理状態を持つデジタル信号であることを特徴とする。また、前記第１イネーブル信号及び前記第２イネーブル信号が、何れも第１論理状態であれば、前記降圧スイッチ制御信号のうち一部信号及び前記昇圧スイッチ制御信号のうち一部信号が活性化状態にならないことを特徴とする。
前記ブースト回路は、前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号の２位相制御を受けて互いに共有されるキャパシタを備え、前記位相制御信号が２位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧を交互に出力し、前記位相制御信号が論理状態値形態である場合、前記ブーストされた正電圧または前記ブーストされた負電圧のうち何れか一つを出力することを特徴とする。または、前記ブースト回路は、前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号のそれぞれの２位相制御を受ける別途のキャパシタを備え、前記位相制御信号が２位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧を交互に出力し、前記位相制御信号が論理状態値形態である場合、前記ブーストされた正電圧または前記ブーストされた負電圧のうち何れか一つを出力することを特徴とする。
前記他の技術的課題を達成するための本発明に係る電圧ブースト方法は、第１ノードと第２ノードとの間に連結された第１キャパシタ、第３ノードと第４ノードとの間に連結された第２キャパシタ、第１ブーストされた電圧出力ノードと第３電源との間に連結された第３キャパシタ、及び第２ブーストされた電圧出力ノードと前記第３電源との間に連結された第４キャパシタを共有して前記第１ブーストされた電圧出力ノードにブーストされた正電圧を出力し、前記第２ブーストされた電圧出力ノードにブーストされた負電圧を出力する電圧ブースト方法において、次のような段階を備える。
すなわち、本発明に係る電圧ブースト方法は、第１制御信号の論理状態に応答して、第４電源と前記第１ノード間の開放または短絡を選択的にスイッチングする第１スイッチング段階と、第２制御信号の論理状態に応答して前記第４電源と前記第３ノード間の開放または短絡を選択的にスイッチングする第２スイッチング段階と、第３制御信号の論理状態に応答して前記第３電源と前記第３ノード間の開放または短絡を選択的にスイッチングする第３スイッチング段階と、第４制御信号の論理状態に応答して前記第１ノードと前記第１ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第４スイッチング段階と、第５制御信号の論理状態に応答して前記第１ノードと第１電源間の開放または短絡を選択的にスイッチングする第５スイッチング段階と、第６制御信号の論理状態に応答して前記第１ノードと前記第３ノード間の開放または短絡を選択的にスイッチングする第６スイッチング段階と、第７制御信号の論理状態に応答して前記第３ノードと前記第１ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第７スイッチング段階と、第８制御信号の論理状態に応答して前記第２ノードと前記第１電源間の開放または短絡を選択的にスイッチングする第８スイッチング段階と、第９制御信号の論理状態に応答して前記第２ノードと前記第３電源間の開放または短絡を選択的にスイッチングする第９スイッチング段階と、第１０制御信号の論理状態に応答して前記第４ノードと前記第１電源間の開放または短絡を選択的にスイッチングする第１０スイッチング段階と、第１１制御信号の論理状態に応答して前記第４ノードと前記第３電源間の開放または短絡を選択的にスイッチングする第１１スイッチング段階と、第１２制御信号の論理状態に応答して前記第４ノードと第２電源間の開放または短絡を選択的にスイッチングする第１２スイッチング段階と、第１３制御信号の論理状態に応答して前記第４ノードと第２ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第１３スイッチング段階と、第１４制御信号の論理状態に応答して前記第２ノードと前記第２ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第１４スイッチング段階と、を備えることを特徴とする。
前記他の技術的課題を達成するための本発明に係る他の電圧ブースト方法は、第１ノードと第２ノードとの間に連結された第１キャパシタ、第３ノードと第４ノードとの間に連結された第２キャパシタ、及びブーストされた電圧出力ノードと第３電源との間に連結された第３キャパシタを備えてブーストされた電圧を出力する電圧ブースト方法において、次のような段階を備える。
すなわち、本発明に係る他の電圧ブースト方法は、第１制御信号の論理状態に応答して前記第１ノードと第１電源間の開放または短絡を選択的にスイッチングする第１スイッチング段階と、第２制御信号の論理状態に応答して前記第１ノードと前記第３ノード間の開放または短絡を選択的にスイッチングする第２スイッチング段階と、第３制御信号の論理状態に応答して前記第３ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第３スイッチング段階と、第４制御信号の論理状態に応答して前記第１ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第４スイッチング段階と、第５制御信号の論理状態に応答して前記第２ノードと前記第１電源間の開放または短絡を選択的にスイッチングする第５スイッチング段階と、第６制御信号の論理状態に応答して前記第２ノードと第３電源間の開放または短絡を選択的にスイッチングする第６スイッチング段階と、第７制御信号の論理状態に応答して前記第４ノードと前記第１電源間の開放または短絡を選択的にスイッチングする第７スイッチング段階と、第８制御信号の論理状態に応答して前記第４ノードと第２電源間の開放または短絡を選択的にスイッチングする第８スイッチング段階と、第９制御信号の論理状態に応答して前記第４ノードと前記第３電源間の開放または短絡を選択的にスイッチングする第９スイッチング段階と、を備えることを特徴とする。
前記他の技術的課題を達成するための本発明に係るさらに他の電圧ブースト方法は、第１ノードと第２ノードとの間に連結された第１キャパシタ、第３ノードと第４ノードとの間に連結された第２キャパシタ、及びブーストされた電圧出力ノードと第３電源との間に連結された第３キャパシタを備えてブーストされた電圧を出力する電圧ブースト方法において、次のような段階を備える。
すなわち、本発明に係るさらに他の電圧ブースト方法は、第１制御信号の論理状態に応答して前記第１ノードと第３電源間の開放または短絡を選択的にスイッチングする第１スイッチング段階と、第２制御信号の論理状態に応答して前記第１ノードと前記第３ノード間の開放または短絡を選択的にスイッチングする第２スイッチング段階と、第３制御信号の論理状態に応答して前記第３ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第３スイッチング段階と、第４制御信号の論理状態に応答して前記第１ノードと前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする第４スイッチング段階と、第５制御信号の論理状態に応答して前記第２ノードと前記第３電源間の開放または短絡を選択的にスイッチングする第５スイッチング段階と、第６制御信号の論理状態に応答して前記第２ノードと第１電源間の開放または短絡を選択的にスイッチングする第６スイッチング段階と、第７制御信号の論理状態に応答して前記第２ノードと第２電源間の開放または短絡を選択的にスイッチングする第７スイッチング段階と、第８制御信号の論理状態に応答して前記第４ノードと前記第３電源間の開放または短絡を選択的にスイッチングする第８スイッチング段階と、第９制御信号の論理状態に応答して前記第４ノードと前記第２電源間の開放または短絡を選択的にスイッチングする第９スイッチング段階と、第１０制御信号の論理状態に応答して前記第４ノードと前記第１電源間の開放または短絡を選択的にスイッチングする第１０スイッチング段階と、を備えることを特徴とする。
前記他の技術的課題を達成するための本発明に係るパワーブースト制御方法は、第１イネーブル信号及び第２イネーブル信号の４つの論理組合わせのそれぞれに応答して２位相パルスまたは論理状態値のうち何れか一つの形態を持つ位相制御信号を出力する位相制御信号発生段階と、前記位相制御信号の第１論理状態においてモード信号に対応する２位相の降圧スイッチ制御信号を生成して出力し、前記位相制御信号の第２論理状態において前記モード信号に対応する２位相の昇圧スイッチ制御信号を生成して出力するスイッチ制御信号生成段階と、前記降圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた負電圧を出力し、前記昇圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた正電圧を出力するブースト段階と、を備えることを特徴とする。
本発明に係るブーストパワー装置は、外部実装キャパシタ数が少なく、高効率であり、２位相駆動による充電及びポンピングにより昇圧または降圧されたブースト電圧を発生させるブースト回路を備え、負荷量によって論理状態が変わるイネーブル信号から発生させた位相制御信号によって昇圧及び降圧の同時出力、昇圧だけ出力、降圧だけ出力、または昇圧及び降圧出力の何れもオフされるように制御できる。したがって、昇圧または降圧された電圧が要求されるモバイル製品に前記ブーストパワー装置が適用される場合、モジュ−ル体積の減少によって軽薄短小の実現に寄与し、消耗電力を極小化できるので、バッテリ寿命を延長させることができる。
以下、添付した図面に基づき、本発明の望ましい実施の形態を詳細に説明する。各図に示された同じ参照符号は同一部分を示す。
図２は、本発明の一実施の形態によるブーストパワー装置２００のブロック図である。
図２を参照すれば、本発明の一実施の形態によるブーストパワー装置２００は、位相制御信号発生器２１０、スイッチ制御信号生成部２２０、及びブースト回路３００を備える。
前記位相制御信号発生器２１０は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の４つの論理組合わせのそれぞれに応答して２位相パルスまたは論理状態値のうち何れか一つの形態を持つ位相制御信号Ｑを出力する。位相制御信号Ｑの生成には第２クロック信号ＣＬＫ／２が用いられる。第２クロック信号ＣＬＫ／２は、図６ないし図１３における第１クロック信号ＣＬＫの周波数を２分周したクロック信号である。
前記スイッチ制御信号生成部２２０は、前記位相制御信号Ｑの第１論理状態(例えば、論理ロ−状態)においてモード信号ＭＯＤＥに対応する２位相の降圧スイッチ制御信号を生成して出力し、前記位相制御信号Ｑの第２論理状態(例えば、論理ハイ状態)において前記モード信号ＭＯＤＥに対応する２位相の昇圧スイッチ制御信号を生成して出力する。
前記ブースト回路３００は、前記降圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた負電圧ＶＧＬを出力し、前記昇圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた正電圧ＶＧＨを出力する。
前記第１イネーブル信号ＥＮ１及び前記第２イネーブル信号ＥＮ２は、それぞれ前記ブーストされた正電圧及び前記ブーストされた負電圧に連結される負荷で消耗する電力量に応答して、その電力量に対する所定臨界値の上下に対して相異なる論理状態を持つデジタル信号である。負荷で消耗する電力量が大きければ、前記ブーストされた正電圧または前記ブーストされた負電圧が影響を受けてその信号の大きさが小さくなるので、これをチェックして前記所定臨界値と比較することによって、消耗される電力量が前記所定臨界値の上下で相異なる論理状態を持つデジタル信号を発生させることは当業者によって容易に具現できる。また、前記第１イネーブル信号ＥＮ１及び前記第２イネーブル信号ＥＮ２が、何れも第１論理状態であれば、前記降圧スイッチ制御信号のうち一部信号及び前記昇圧スイッチ制御信号のうち一部信号が活性化状態にならない。これは、負荷で消耗する電力量が小さい場合、前記ブーストされた正電圧または前記ブーストされた負電圧を出力させるための充電とポンピング動作を防止してスイッチングによる消耗電力を減らすためである。
このような第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２、及び位相制御信号Ｑなどのデジタル信号については、図６ないし図１３のタイミング図によく示されている。図６ないし図１３のタイミング図については以下で詳細に説明する。
前記位相制御信号Ｑの第１論理状態または第２論理状態において、２位相の降圧スイッチ制御信号または２位相の昇圧スイッチ制御信号を生成するために、前記スイッチ制御信号生成部２２０は、所定周期で２位相を持つ第１クロック信号、前記第１クロック信号の周波数を２分周した第２クロック信号、及び前記第１クロック信号を所定時間遅延させた第３クロック信号を用いる。第１クロック信号、第２クロック信号、及び第３クロック信号のそれぞれは図６ないし図１３におけるＣＬＫ、ＣＬＫ／２、ＣＬＫ_ｄに該当する。
モード信号ＭＯＤＥによってブーストされた負電圧ＶＧＬ及び正電圧ＶＧＨのそれぞれの大きさが決定される。ブーストされた正電圧ＶＧＨの種類は図１４（Ａ）において３つ、すなわち、４ＶＣＩ、５ＶＣＩ、及び６ＶＣＩであり、ブーストされた負電圧ＶＧＬの種類は、図１４（Ｂ）において３つ、すなわち、−３ＶＣＩ、−４ＶＣＩ、及び−５ＶＣＩである。図３に示す回路は、前記のような３つのブーストされた正電圧ＶＧＨ、及び３つのブーストされた負電圧ＶＧＬを何れも出力できる。図３、図１４（Ａ）、及び図１４（Ｂ）については以下で詳細に説明する。このように、ブーストされた正電圧ＶＧＨまたはブーストされた負電圧ＶＧＬの大きさはモード信号ＭＯＤＥによって決定され、モード信号ＭＯＤＥはユーザがシステムの目的に合わせてセットする時に発生する信号である。
前記ブースト回路３００は、図３に示されたように、前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)及び前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)の２位相制御を受けて互いに共有されるキャパシタＣ１〜Ｃ３を備え、前記位相制御信号Ｑが２位相パルス形態である場合、前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)による前記ブーストされた正電圧ＶＧＨ、及び前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)による前記ブーストされた負電圧ＶＧＬを交互に出力し、前記位相制御信号Ｑが論理状態値形態である場合、前記ブーストされた正電圧ＶＧＨまたは前記ブーストされた負電圧ＶＧＬのうち何れか一つを出力する。この場合、一つの回路としてブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬを出力するので、外装されるキャパシタＣ１〜Ｃ３の数の削減に寄与する。
または、前記ブースト回路３００は、図１４（Ａ）及び図１４（Ｂ）に示されたように、前記昇圧スイッチ制御信号ａ２〜ｉ２及び前記降圧スイッチ制御信号ａ３〜ｊ３のそれぞれの２位相制御を受ける別途のキャパシタを備え、前記位相制御信号Ｑが２位相パルス形態である場合、前記昇圧スイッチ制御信号による前記ブーストされた正電圧ＶＧＨ、及び前記降圧スイッチ制御信号による前記ブーストされた負電圧ＶＧＬを交互に出力し、前記位相制御信号Ｑが論理状態値形態である場合、前記ブーストされた正電圧ＶＧＨまたは前記ブーストされた負電圧ＶＧＬのうち何れか一つを出力する。この場合、ブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬのそれぞれを出力するための別途のキャパシタＣ１〜Ｃ３と別途のスイッチ制御信号ａ２〜ｉ２、及びａ３〜ｊ３を備えるべきである。
図３を参照すれば、本発明の実施の形態によるブースト回路３００は、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第４キャパシタＣ４、第１スイッチ２１、第２スイッチ２２、第３スイッチ２３、第４スイッチ２４、第５スイッチ２５、第６スイッチ２６、第７スイッチ２７、第８スイッチ２８、第９スイッチ２９、第１０スイッチ３０、第１１スイッチ３１、第１２スイッチ３２、第１３スイッチ３３、及び第１４スイッチ３４を備える。前記スイッチ２１〜３４は、ＭＯＳＦＥＴ(ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ)を用いたＣＭＯＳ(ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ)構造のパスゲート形態または単一トランジスタ形態で構成される。
前記第１キャパシタＣ１は、第１ノード３５と第２ノード３６との間に連結される。
前記第２キャパシタＣ２は、第３ノード３７と第４ノード３８との間に連結される。
前記第３キャパシタＣ３は、第１ブーストされた電圧出力ノード３９と第３電源ＧＮＤとの間に連結される。
前記第４キャパシタＣ４は、第２ブーストされた電圧出力ノード４０と前記第３電源との間に連結される。
前記第１スイッチ２１は、第１制御信号ａの論理状態に応答して第４電源−ＶＣＩと前記第１ノード３５間の開放または短絡を選択的にスイッチングする。
前記第２スイッチ２２は、第２制御信号ｂの論理状態に応答して前記第４電源と前記第３ノード３７間の開放または短絡を選択的にスイッチングする。
前記第３スイッチ２３は、第３制御信号ｃの論理状態に応答して前記第３電源と前記第３ノード３７間の開放または短絡を選択的にスイッチングする。
前記第４スイッチ２４は、第４制御信号ｄの論理状態に応答して前記第１ノード３５と前記第１ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第５スイッチ２５は、第５制御信号ｅの論理状態に応答して前記第１ノード３５と第１電源２ＶＣＩ間の開放または短絡を選択的にスイッチングする。
前記第６スイッチ２６は、第６制御信号ｆの論理状態に応答して前記第１ノード３５と前記第３ノード３７間の開放または短絡を選択的にスイッチングする。
前記第７スイッチ２７は、第７制御信号ｇの論理状態に応答して前記第３ノード３７と前記第１ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第８スイッチ２８は、第８制御信号ｈの論理状態に応答して前記第２ノード３６と前記第１電源間の開放または短絡を選択的にスイッチングする。
前記第９スイッチ２９は、第９制御信号ｉの論理状態に応答して前記第２ノード３６と前記第３電源間の開放または短絡を選択的にスイッチングする。
前記第１０スイッチ３０は、第１０制御信号ｊの論理状態に応答して前記第４ノード３８と前記第１電源間の開放または短絡を選択的にスイッチングする。
前記第１１スイッチ３１は、第１１制御信号ｋの論理状態に応答して前記第４ノード３８と前記第３電源間の開放または短絡を選択的にスイッチングする。
前記第１２スイッチ３２は、第１２制御信号ｌの論理状態に応答して前記第４ノード３８と第２電源ＶＣＩ間の開放または短絡を選択的にスイッチングする。
前記第１３スイッチ３３は、第１３制御信号ｍの論理状態に応答して前記第４ノード３８と第２ブーストされた電圧出力ノード４０間の開放または短絡を選択的にスイッチングする。
前記第１４スイッチ３４は、第１４制御信号ｎの論理状態に応答して前記第２ノード３６と前記第２ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第１制御信号ａないし前記第１４制御信号ｎは、前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のうち何れか一つのグル−プに属する信号である。すなわち、図３に示す回路が第１ブーストされた電圧出力ノード３９を通じてブーストされた正電圧ＶＧＨを出力する場合、前記第１制御信号ａないし前記第１４制御信号ｎは、前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のグル−プに属する信号である。また、図３に示す回路が第２ブーストされた電圧出力ノード３９を通じてブーストされた負電圧ＶＧＬを出力する場合、前記第１制御信号ａないし前記第１４制御信号ｎは、前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)のグル−プに属する信号である。
前記ブーストされた正電圧ＶＧＨ出力ノード３９、すなわち第１ブーストされた電圧出力ノード３９及び前記ブーストされた負電圧ＶＧＬ出力ノード４０、すなわち第２ブーストされた電圧出力ノード４０のそれぞれは、前記モード信号ＭＯＤＥによって異なって生成される前記制御信号ａ〜ｎに応答して３つのブーストされた正電圧ＶＧＨ及び３つのブーストされた負電圧ＶＧＬを出力する。ブーストされた正電圧ＶＧＨの種類は３つ、すなわち、４ＶＣＩ、５ＶＣＩ、及び６ＶＣＩであり、ブーストされた負電圧ＶＧＬの種類は３つ、すなわち、−３ＶＣＩ、−４ＶＣＩ、及び−５ＶＣＩである。
図４は、図３に示す回路が６倍ブースト電圧６ＶＣＩを出力する時のスイッチング関係図である。図６は、図３に示す回路が６倍ブースト電圧６ＶＣＩ及び−５倍ブースト電圧−５ＶＣＩを出力する時のタイミング図である。
図４及び図６を参照すれば、位相制御信号Ｑが第２論理状態である場合、最初の位相(左側回路図)において昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のうち第５制御信号ｅ、第７制御信号ｇ、第９制御信号ｉ、及び第１０制御信号ｊが第２論理状態となれば、これに対応する第５スイッチ２５、第７スイッチ２７、第９スイッチ２９、及び第１０スイッチ３０が活性化されて両端子間を短絡させることによって、第１キャパシタＣ１は第１ノード３５で２ＶＣＩに充電され、第１ブーストされた電圧出力ノード３９を通じて６倍ブーストされた正電圧ＶＧＨが出力される。これは以前の位相において第２キャパシタＣ２が第３ノード３７で２ＶＣＩに充電されたと仮定した結果である。すなわち、第１ブーストされた電圧出力ノード３９を通じて６倍ブーストされた正電圧ＶＧＨを出力するために、以前の位相(右側回路図)で昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のうち第６制御信号ｆ、第８制御信号ｈ、及び第１１制御信号ｋが第２論理状態となれば、これに対応する第６スイッチ２６、第８スイッチ２８、及び第１１スイッチ３１が活性化されて両端子間を短絡させることによって、第２キャパシタＣ２が第３ノードで２ＶＣＩに充電される。
図５は、図３に示す回路が−５倍ブースト電圧−５ＶＣＩを出力する時のスイッチング関係図である。
図５及び図６を参照すれば、位相制御信号Ｑが第１論理状態である場合、最初の位相(左側回路図)において降圧スイッチ制御信号(負ブースト時のａ〜ｎ)のうち第２制御信号ｂ、第５制御信号ｅ、第９制御信号ｉ、及び第１３制御信号ｍが第２論理状態となれば、これに対応する第２スイッチ２２、第５スイッチ２５、第９スイッチ２９、及び第１３スイッチ３３が活性化されて両端子間を短絡させることによって、第１キャパシタＣ１は第１ノード３５で２ＶＣＩに充電され、第２ブーストされた電圧出力ノード４０を通じて−５倍ブーストされた負電圧ＶＧＬが出力される。これは以前の位相で第２キャパシタＣ２が第３ノード３７に４ＶＣＩに充電されたと仮定した結果である。すなわち、第２ブーストされた電圧出力ノード４０を通じて−５倍ブーストされた負電圧ＶＧＬを出力するために、以前の位相(右側回路図)で降圧スイッチ制御信号(負ブースト時のａ〜ｎ)のうち第６制御信号ｆ、第８制御信号ｈ、及び第１１制御信号ｋが第２論理状態となれば、これに対応する第６スイッチ２６、第８スイッチ２８、及び第１１スイッチ３１が活性化されて両端子間を短絡させることによって、第２キャパシタＣ２が第３ノード３７で４ＶＣＩに充電される。
ユーザのモードセットによって、図６に示されたように、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)が発生する場合、図３に示す回路は６倍ブースト電圧６ＶＣＩ及び−５倍ブースト電圧−５ＶＣＩを出力する。この時、前述したように、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング形態は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の４つの論理組合わせのそれぞれによって異なって生成される前記位相制御信号Ｑによって決定される。すなわち、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が何れも第２論理状態であり、これによって前記位相制御信号Ｑが２位相パルス形態で発生する場合には、図３に示す回路は前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)による６倍ブーストされた正電圧ＶＧＨ、及び前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)による前記−５倍ブーストされた負電圧ＶＧＬを交互に出力する。また、前記位相制御信号Ｑが第２論理状態値を持つ場合には、図３に示す回路は前記６倍ブーストされた正電圧ＶＧＨだけ出力する。同様に、前記位相制御信号Ｑが第１論理状態値を持つ場合には、図３に示す回路は前記−５倍ブーストされた負電圧ＶＧＬだけ出力する。そして、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が何れも第１論理状態である場合には、ブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬに連結された負荷が小さい場合であって、この時には前記位相制御信号Ｑが２位相パルス形態で発生するか、他の形態で発生できるドントケア状態であり、ブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬを生成させないように前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)のうち一部信号ｂ、ｍ及び前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のうち一部信号ｇ、ｊが活性化状態にならない。
図７ないし図１３は、図３に示す回路が異なる大きさのブーストされた正電圧ＶＧＨ及び異なる大きさのブーストされた負電圧ＶＧＬを出力する時の第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２、クロック信号ＣＬＫ、ＣＬＫ／２、ＣＬＫ_ｄ、位相制御信号Ｑ、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)、または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)に対するタイミング図である。
図７は、図３に示す回路が６倍ブースト電圧６ＶＣＩ及び−４ＶＣＩを出力する時のタイミング図である。
図７を参照すれば、ユーザのモードセットによって図３に示す回路が６倍ブースト電圧６ＶＣＩ及び−４倍ブースト電圧−４ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。この時、図６において説明したように、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング形態は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の４つの論理組合わせのそれぞれによって異なって生成される前記位相制御信号Ｑによって決定される。すなわち、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が何れも第２論理状態であり、これによって前記位相制御信号Ｑが２位相パルス形態で発生される場合には、図３に示す回路は、前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)による６倍ブーストされた正電圧ＶＧＨ、及び前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)による前記−４倍ブーストされた負電圧ＶＧＬを交互に出力する。また、前記位相制御信号Ｑが第２論理状態値を持つ場合には、図３に示す回路は前記６倍ブーストされた正電圧ＶＧＨだけ出力する。同様に、前記位相制御信号Ｑが第１論理状態値を持つ場合には、図３に示す回路は前記−４倍ブーストされた負電圧ＶＧＬだけ出力する。そして、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が何れも第１論理状態である場合には、ブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬを生成させないために前記降圧スイッチ制御信号(負ブースト時のａ〜ｎ)のうち一部信号ｃ、ｍ及び前記昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のうち一部信号ｇ、ｊが活性化状態にならない。
図８は、図３に示す回路が６倍ブースト電圧６ＶＣＩ及び−３倍ブースト電圧−３ＶＣＩを出力する時のタイミング図である。図８を参照すれば、ユーザのモードセットによって図３に示す回路が６倍ブースト電圧６ＶＣＩ及び−３倍ブースト電圧−３ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。
図９は、図３に示す回路が５倍ブースト電圧５ＶＣＩ及び−５倍ブースト電圧−５ＶＣＩを出力する時のタイミング図である。図９を参照すれば、ユーザのモードセットによって図３に示す回路が５倍ブースト電圧５ＶＣＩ及び−５倍ブースト電圧−５ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。
図１０は、図３に示す回路が５倍ブースト電圧５ＶＣＩ及び−４倍ブースト電圧−４ＶＣＩを出力する時のタイミング図である。図１０を参照すれば、ユーザのモードセットによって図３に示す回路が５倍ブースト電圧５ＶＣＩ及び−４倍ブースト電圧−４ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。
図１１は、図３に示す回路が５倍ブースト電圧５ＶＣＩ及び−３倍ブースト電圧−３ＶＣＩを出力する時のタイミング図である。図１１を参照すれば、ユーザのモードセットによって図３に示す回路が５倍ブースト電圧５ＶＣＩ及び−３倍ブースト電圧−３ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。
図１２は、図３に示す回路が４倍ブースト電圧４ＶＣＩ及び−４倍ブースト電圧−４ＶＣＩを出力する時のタイミング図である。図１２を参照すれば、ユーザのモードセットによって図３に示す回路が４倍ブースト電圧４ＶＣＩ及び−４倍ブースト電圧−４ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。
図１３は、図３に示す回路が４倍ブースト電圧４ＶＣＩ及び−３倍ブースト電圧−３ＶＣＩを出力する時のタイミング図である。図１３を参照すれば、ユーザのモードセットによって図３に示す回路が４倍ブースト電圧４ＶＣＩ及び−３倍ブースト電圧−３ＶＣＩを出力する場合に対する、降圧スイッチ制御信号(負ブースト時のａ〜ｎ)または昇圧スイッチ制御信号(正ブースト時のａ〜ｎ)のタイミング図が示されている。
図１４（Ａ）及び図１４（Ｂ）は、図２に示すブースト回路３００の具体的な第１及び第２回路図である。
図１４（Ａ）及び図１４（Ｂ）を参照すれば、本発明の他の実施の形態によるブースト回路３００は、昇圧スイッチ制御信号ａ２〜ｉ２の２位相制御を受ける第１キャパシタによってブーストされた正電圧ＶＧＨを出力する正ブースト回路１４１０(図１４（Ａ）)、及び降圧スイッチ制御信号ａ３〜ｊ３の２位相制御を受ける第２キャパシタによってブーストされた負電圧ＶＧＬを出力する負ブースト回路１４２０(図１４（Ｂ）)を備える。
図１４（Ａ）を参照すれば、前記正ブースト回路１４１０は、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第１スイッチ４１、第２スイッチ４２、第３スイッチ４３、第４スイッチ４４、第５スイッチ４５、第６スイッチ４６、第７スイッチ４７、第８スイッチ４８、及び第９スイッチ４９を備える。
前記第１キャパシタＣ１は、第１ノード６１と第２ノード６２との間に連結される。
前記第２キャパシタＣ２は、第３ノード６３と第４ノード６４との間に連結される。
前記第３キャパシタＣ３は、ブーストされた電圧出力ノード６５と第３電源ＧＮＤとの間に連結される。
前記第１スイッチ４１は、第１制御信号ａ２の論理状態に応答して前記第１ノード６１と第１電源２ＶＣＩ間の開放または短絡を選択的にスイッチングする。
前記第２スイッチ４２は、第２制御信号ｂ２の論理状態に応答して前記第１ノード６１と前記第３ノード６３間の開放または短絡を選択的にスイッチングする。
前記第３スイッチ４３は、第３制御信号ｃ２の論理状態に応答して前記第３ノード６３と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第４スイッチ４４は、第４制御信号ｄ２の論理状態に応答して前記第１ノード６１と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第５スイッチ４５は、第５制御信号ｅ２の論理状態に応答して前記第２ノード６２と前記第１電源間の開放または短絡を選択的にスイッチングする。
前記第６スイッチ４６は、第６制御信号ｆ２の論理状態に応答して前記第２ノード６２と第３電源間の開放または短絡を選択的にスイッチングする。
前記第７スイッチ４７は、第７制御信号ｇ２の論理状態に応答して前記第４ノード６４と前記第１電源間の開放または短絡を選択的にスイッチングする。
前記第８スイッチ４８は、第８制御信号ｈ２の論理状態に応答して前記第４ノード６４と第２電源ＶＣＩ間の開放または短絡を選択的にスイッチングする。
前記第９スイッチ４９は、第９制御信号ｉ２の論理状態に応答して前記第４ノード６４と前記第３電源間の開放または短絡を選択的にスイッチングする。
図１４（Ａ）において、前記第１制御信号ａ２ないし前記第９制御信号ｉ２は、図２の説明における前記昇圧スイッチ制御信号に該当する。
図１４（Ｂ）を参照すれば、前記負ブースト回路１４２０は、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第１スイッチ５１、第２スイッチ５２、第３スイッチ５３、第４スイッチ５４、第５スイッチ５５、第６スイッチ５６、第７スイッチ５７、第８スイッチ５８、第９スイッチ５９、及び第１０スイッチ６０を備える。
前記第１キャパシタＣ１は、第１ノード７１と第２ノード７２との間に連結される。
前記第２キャパシタＣ２は、第３ノード７３と第４ノード７４との間に連結される。
前記第３キャパシタＣ３は、ブーストされた電圧出力ノード７５と第３電源ＧＮＤとの間に連結される。
前記第１スイッチ５１は、第１制御信号ａ３の論理状態に応答して前記第１ノード７１と第３電源間の開放または短絡を選択的にスイッチングする。
前記第２スイッチ５２は、第２制御信号ｂ３の論理状態に応答して前記第１ノード７１と前記第３ノード７３間の開放または短絡を選択的にスイッチングする。
前記第３スイッチ５３は、第３制御信号ｃ３の論理状態に応答して前記第３ノード７３と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第４スイッチ５４は、第４制御信号ｄ３の論理状態に応答して前記第１ノード７１と前記ブーストされた電圧出力ノード間の開放または短絡を選択的にスイッチングする。
前記第５スイッチ５５は、第５制御信号ｅ３の論理状態に応答して前記第２ノード７２と前記第３電源間の開放または短絡を選択的にスイッチングする。
前記第６スイッチ５６は、第６制御信号ｆ３の論理状態に応答して前記第２ノード７２と第１電源間の開放または短絡を選択的にスイッチングする。
前記第７スイッチ５７は、第７制御信号ｇ３の論理状態に応答して前記第２ノード７２と第２電源間の開放または短絡を選択的にスイッチングする。
前記第８スイッチ５８は、第８制御信号ｈ３の論理状態に応答して前記第４ノード７４と前記第３電源間の開放または短絡を選択的にスイッチングする。
前記第９スイッチ５９は、第９制御信号ｉ３の論理状態に応答して前記第４ノード７４と前記第２電源−ＶＣＩ間の開放または短絡を選択的にスイッチングする。
前記第１０スイッチ６０は、第１０制御信号j３の論理状態に応答して前記第４ノード７４と前記第１電源２ＶＣＩ間の開放または短絡を選択的にスイッチングする。
図１４（Ｂ）において、前記第１制御信号ａ３ないし前記第１０制御信号ｊ３は、図２の説明における前記降圧スイッチ制御信号に該当する。
図１４（Ａ）及び図１４（Ｂ）において、前記スイッチは、ＭＯＳＦＥＴを用いたＣＭＯＳ構造のパスゲート形態または単一トランジスタ形態で構成される。
図１４（Ａ）において、前記ブーストされた電圧出力ノード６５は、図２のモード信号ＭＯＤＥによって異なって生成される前記制御信号ａ２〜ｉ２に応答して３つのブーストされた正電圧ＶＧＨ、すなわち、４ＶＣＩ、５ＶＣＩ、及び６ＶＣＩを出力する。
図１４（Ｂ）において、前記ブーストされた電圧出力ノード７５は、図２のモード信号ＭＯＤＥによって異なって生成される前記制御信号ａ３〜ｊ３に応答して３つのブーストされた負電圧ＶＧＬ、すなわち、−３ＶＣＩ、−４ＶＣＩ、及び−５ＶＣＩを出力する。
図１５は、図１４（Ａ）に示す回路が６倍ブースト電圧６ＶＣＩを出力する時のスイッチング関係図である。図１６は、図１４（Ａ）の回路が４倍ブースト電圧４ＶＣＩ、５倍ブースト電圧５ＶＣＩ、及び６倍ブースト電圧６ＶＣＩを出力する時のタイミング図である。図１６において、図６ないし図１３に示されたような第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２、及び位相制御信号Ｑは省略されており、昇圧スイッチ制御信号ａ２〜ｉ２、及び図６ないし図１３と異なるクロック信号ＣＬＫ、ＣＬＫ_ｄに対するタイミング図が示されている。図１４（Ａ）の正ブースト回路１４１０が使われる時に図２のスイッチ制御信号生成部２２０は、図１６でＣＬＫ、ＣＬＫ_ｄを用いて昇圧スイッチ制御信号ａ２〜ｉ２を生成する。
図１５及び図１６の６倍ブースト電圧６ＶＣＩ出力のタイミング図Ｇを参照すれば、図２の位相制御信号Ｑが第２論理状態である場合、最初の位相(図１５の左側回路図)で昇圧スイッチ制御信号ａ２〜ｉ２のうち第１制御信号ａ２、第３制御信号ｃ２、第６制御信号ｆ２、及び第７制御信号ｇ２が第２論理状態となれば、これに対応する第１スイッチ４１、第３スイッチ４３、第６スイッチ４６、及び第７スイッチ４７が活性化されて両端子間を短絡させることによって、第１キャパシタＣ１は第１ノード６１で２ＶＣＩに充電され、ブーストされた電圧出力ノード６５を通じて６倍ブーストされた正電圧ＶＧＨが出力される。これは以前の位相で第２キャパシタＣ２が第３ノード６３で４ＶＣＩに充電されたと仮定した結果である。すなわち、ブーストされた電圧出力ノード６５を通じて６倍ブーストされた正電圧ＶＧＨを出力するために、以前の位相(図１５の右側回路図)で昇圧スイッチ制御信号ａ２〜ｊ２のうち第２制御信号ｂ２、第５制御信号ｅ２、及び第９制御信号ｉ２が第２論理状態となれば、これに対応する第２スイッチ４２、第５スイッチ４５、及び第９スイッチ４９が活性化されて両端子間を短絡させることによって、第２キャパシタＣ２が第３ノード６３で４ＶＣＩに充電される。
図１７は、図１４（Ｂ）に示す回路が−５倍ブースト電圧−５ＶＣＩを出力する時のスイッチング関係図である。図１８は、図１４（Ｂ）に示す回路が−３倍ブースト電圧−３ＶＣＩ、−４倍ブースト電圧−４ＶＣＩ、及び−５倍ブースト電圧−５ＶＣＩを出力する時のタイミング図である。図１８において、図６ないし図１３に示されたような第１イネーブル信号ＥＮ１、第２イネーブル信号ＥＮ２、及び位相制御信号Ｑは省略されており、降圧スイッチ制御信号ａ３〜ｊ３、及び図１６に示すようなクロック信号ＣＬＫ、ＣＬＫ_ｄに対するタイミング図が示されている。図１４（Ｂ）の負ブースト回路１４２０が使われる時、図２のスイッチ制御信号生成部２２０は、図１７でＣＬＫ、ＣＬＫ_ｄを用いて降圧スイッチ制御信号ａ３〜ｊ３を生成する。
図１７及び図１８の−５倍ブースト電圧−５ＶＣＩの出力タイミング図Ｍを参照すれば、図２の位相制御信号Ｑが第１論理状態である場合、最初の位相(図１７の左側回路図)で降圧スイッチ制御信号ａ３〜ｊ３のうち第２制御信号ｂ３、第５制御信号ｅ３、及び第１０制御信号ｊ３が第２論理状態となれば、これに対応する第２スイッチ５２、第５スイッチ５５、及び第１０スイッチ６０が活性化されて両端子間を短絡させることによって、第２キャパシタＣ２は第３ノード７３で−２ＶＣＩに充電される。これは以前の位相で第１キャパシタＣ１が第１ノード７１にＧＮＤ０に充電されたと仮定した結果である。すなわち、ブーストされた電圧出力ノード７５を通じて−５倍ブーストされた負電圧ＶＧＬを出力するために、以前の位相(図１７の右側回路図)で降圧スイッチ制御信号ａ３〜ｊ３のうち第１制御信号ａ３、第３制御信号ｃ３、第６制御信号ｆ３、及び第８制御信号ｉ３が第２論理状態となれば、これに対応する第１スイッチ５１、第３スイッチ５３、第６スイッチ５６、及び第８スイッチ５８が活性化されて両端子間を短絡させることによって、第１キャパシタＣ１が第１ノード７１でＧＮＤ０に充電され、ブーストされた電圧出力ノード７５を通じて−５倍ブーストされた負電圧ＶＧＬが出力される。
ユーザのモードセットよって、図１６の６倍ブースト電圧６ＶＣＩ出力のタイミング図Ｇ及び図１８の−５倍ブースト電圧−５ＶＣＩ出力のタイミング図Ｍに示されたように、昇圧スイッチ制御信号ａ２〜ｉ２及び降圧スイッチ制御信号ａ３〜ｊ３が発生する場合、図１４（Ａ）及び図１４（Ｂ）のそれぞれの回路は、６倍ブースト電圧６ＶＣＩ及び−５倍ブースト電圧−５ＶＣＩを出力する。この時、図２において説明したように、降圧スイッチ制御信号ａ３〜ｊ３または昇圧スイッチ制御信号ａ２〜ｉ２のタイミング形態は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の４つの論理組合わせのそれぞれによって異なって生成される前記位相制御信号Ｑによって決定される。すなわち、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が何れも第２論理状態であり、図６のように前記位相制御信号Ｑが２位相パルス形態で発生する場合には、図１４（Ａ）に示す回路で前記昇圧スイッチ制御信号ａ２〜ｉ２による６倍ブーストされた正電圧ＶＧＨ、及び図１４（Ｂ）の回路で前記降圧スイッチ制御信号ａ３〜ｊ３による前記−５倍ブーストされた負電圧ＶＧＬを交互に出力する。また、前記位相制御信号Ｑが第２論理状態値を持つ場合には、図１４（Ａ）に示す回路による前記６倍ブーストされた正電圧ＶＧＨだけ出力する。同様に、前記位相制御信号Ｑが第１論理状態値を持つ場合には、図１４（Ｂ）に示す回路による前記−５倍ブーストされた負電圧ＶＧＬだけ出力する。そして、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２が何れも第１論理状態である場合には、ブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬに連結された負荷が小さい場合であって、この時には前記位相制御信号Ｑが２位相パルス形態で発生するか、他の形態で発生できるドントケア状態であり、ブーストされた正電圧ＶＧＨ及びブーストされた負電圧ＶＧＬを生成させないために前記降圧スイッチ制御信号ａ３〜ｊ３のうち一部信号Ｃ３及び前記昇圧スイッチ制御信号ａ２〜ｉ２のうち一部信号ａ２が活性化状態にならない。
前記のように、図１４（Ａ）及び図１４（Ｂ）のそれぞれの回路が６倍ブースト電圧６ＶＣＩ及び−５倍ブースト電圧−５ＶＣＩを出力する動作を説明したが、図１４（Ａ）及び図１４（Ｂ）のそれぞれの回路が他の正ブースト電圧４ＶＣＩ、５ＶＣＩ及び他の負ブースト電圧−３ＶＣＩ、−４ＶＣＩを出力する動作も図１５ないし図１８に基づいて容易に理解できる。すなわち、図１４（Ａ）に示す回路は、図１６の４倍ブースト電圧４ＶＣＩ出力のタイミング図Ｅ、及び図１６の５倍ブースト電圧５ＶＣＩ出力のタイミング図Ｆのそれぞれの昇圧スイッチ制御信号ａ２〜ｉ２によってブーストされた電圧出力ノード６５を通じて４倍ブーストされた負電圧４ＶＧＬ、及び５倍ブーストされた負電圧５ＶＧＬを出力する。同様に、図１４（Ｂ）に示す回路は、図１８の−３倍ブースト電圧−３ＶＣＩ出力のタイミング図Ｋ、及び図１８の−４倍ブースト電圧−４ＶＣＩ出力のタイミング図Ｉのそれぞれの降圧スイッチ制御信号ａ３〜ｊ３によってブーストされた電圧出力ノード７５を通じて−３倍ブーストされた負電圧−３ＶＧＬ、及び−４倍ブーストされた負電圧−４ＶＧＬを出力する。
前記のように、本発明の一実施の形態によるブーストパワー装置は、位相制御信号発生器２１０が第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２を用いて位相制御信号Ｑを出力する時、スイッチ制御信号生成部２２０が前記位相制御信号Ｑに対応する降圧スイッチ制御信号及び昇圧スイッチ制御信号を生成して出力する。これにより、ブースト回路３００は、前記降圧スイッチ制御信号及び前記昇圧スイッチ制御信号の２位相制御を受けるキャパシタによってブーストされた負電圧ＶＧＬ及びブーストされた正電圧ＶＧＨを出力する。この場合、ブースト回路３００は、前記位相制御信号Ｑの形態によってブーストされた負電圧ＶＧＬ及びブーストされた正電圧ＶＧＨを交互に出力するか、そのうち何れか一つを出力するか、何れも出力しない。前記位相制御信号Ｑは、ブーストされた正電圧ＶＧＨに連結される負荷及びブーストされた負電圧ＶＧＬに連結される負荷のそれぞれからチェックされる消耗電力量が大きくなれば第２論理状態となる第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の論理組合わせによって４つの信号形態を有する。
以上により最適な実施形態が開示された。ここで特定用語が使われたが、これは単に本発明を具体的に説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であることを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決定されるべきである。
本発明に係るブースト回路、ブーストパワー装置及びその方法は、入力電圧を昇圧または降圧して提供するモバイル用昇圧装置または降圧装置に使われうる。
従来のブースト回路の一例を示す回路図である。 本発明の一実施の形態によるブーストパワー装置のブロック図である。 図２に示したブースト回路の具体的な第１回路図である。 図３に示した回路が６倍ブースト電圧を出力する時のスイッチング関係図である。 図３に示示した回路が−５倍ブースト電圧を出力する時のスイッチング関係図である。 図３に示した回路が６倍ブースト電圧及び−５倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が６倍ブースト電圧及び−４倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が６倍ブースト電圧及び−３倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が５倍ブースト電圧及び−５倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が５倍ブースト電圧及び−４倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が５倍ブースト電圧及び−３倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が４倍ブースト電圧及び−４倍ブースト電圧を出力する時のタイミング図である。 図３に示した回路が４倍ブースト電圧及び−３倍ブースト電圧を出力する時のタイミング図である。 （Ａ）及び（Ｂ）は、図２に示したブースト回路の具体的な第１及び第２回路図である。 図１４に示した回路が６倍ブースト電圧を出力する時のスイッチング関係図である。 図１４（Ａ）に示した回路が４倍ブースト電圧、５倍ブースト電圧、及び６倍ブースト電圧を出力する時のタイミング図である。 図１４（Ｂ）に示した回路が−５倍ブースト電圧を出力する時のスイッチング関係図である。 図１４（Ｂ）に示した回路が−３倍ブースト電圧、−４倍ブースト電圧、及び−５倍ブースト電圧を出力する時のタイミング図である。
符号の説明
２００ ブーストパワー装置
２１０ 位相制御信号発生器
２２０ スイッチ制御信号生成部
３００ ブースト回路

Claims (12)

  1. 入力電源として正の電圧源（ＶＣＩ）と、負の電圧源（−ＶＣＩ）と、前記正の電圧源の２倍の電圧である倍圧電圧源（２ＶＣＩ）とを有し、これらの入力電源から出力電圧として正の４倍圧、５倍圧、あるいは６倍圧の出力電圧、または負の３倍圧、４倍圧、あるいは５倍圧の出力電圧を作成するブースト回路であって、
    第１キャパシタと、
    第２キャパシタと、
    ブーストされた正の出力電圧が出力される第１出力ノードと接地電圧との間に連結された第３キャパシタと、
    ブーストされた負の出力電圧が出力される第２出力ノードと接地電圧との間に連結された第４キャパシタと、
    前記負の電圧源と前記第１キャパシタの一方の電極である第１ノードとの間に接続され、第１制御信号の論理状態に応答して開放または短絡される第１スイッチと、
    前記負の電圧源と前記第２キャパシタの一方の電極である第３ノードとの間に接続され、第２制御信号の論理状態に応答して開放または短絡される第２スイッチと、
    接地電圧と前記第３ノードとの間に接続され、第３制御信号の論理状態に応答して開放または短絡される第３スイッチと、
    前記第１ノードと前記第１出力ノードとの間に接続され、第４制御信号の論理状態に応答して開放または短絡される第４スイッチと、
    前記第１ノードと前記倍圧電圧源との間に接続され、第５制御信号の論理状態に応答して開放または短絡される第５スイッチと、
    前記第１ノードと前記第３ノードとの間に接続され、第６制御信号の論理状態に応答して開放または短絡される第６スイッチと、
    前記第３ノードと前記第１出力ノードとの間に接続され、第７制御信号の論理状態に応答して開放または短絡される第７スイッチと、
    前記第１キャパシタの他方の電極である第２ノードと前記倍圧電圧源との間に接続され、第８制御信号の論理状態に応答して開放または短絡される第８スイッチと、
    前記第２ノードと接地電圧との間に接続され、第９制御信号の論理状態に応答して開放または短絡される第９スイッチと、
    前記第２キャパシタの他方の電極である第４ノードと前記倍圧電圧源との間に接続され、第１０制御信号の論理状態に応答して開放または短絡される第１０スイッチと、
    前記第４ノードと接地電圧との間に接続され、第１１制御信号の論理状態に応答して開放または短絡される第１１スイッチと、
    前記第４ノードと前記正の電圧源との間に接続され、第１２制御信号の論理状態に応答して開放または短絡される第１２スイッチと、
    前記第４ノードと前記第２出力ノードとの間に接続され、第１３制御信号の論理状態に応答して開放または短絡される第１３スイッチと、
    前記第２ノードと前記第２出力ノードとの間に接続され、第１４制御信号の論理状態に応答して開放または短絡される第１４スイッチと、
    を備えることを特徴とするブースト回路。
  2. 入力電源として正の電圧源（ＶＣＩ）と、その２倍の電圧である倍圧電圧源（２ＶＣＩ）とを有し、これらの入力電源から出力電圧として正の４倍圧、５倍圧、あるいは６倍圧の出力電圧を作成するブースト回路であって、
    第１キャパシタと、
    第２キャパシタと、
    ブーストされた正の出力電圧を出力する出力ノードと接地電圧との間に連結された第３キャパシタと、
    前記第１キャパシタの一方の電極である第１ノードと前記倍圧電圧源との間に接続され、第１制御信号の論理状態に応答して開放または短絡される第１スイッチと、
    前記第１ノードと前記第２キャパシタの一方の電極である第３ノードとの間に接続され、第２制御信号の論理状態に応答して開放または短絡される第２スイッチと、
    前記第３ノードと前記出力ノードとの間に接続され、第３制御信号の論理状態に応答して開放または短絡される第３スイッチと、
    前記第１ノードと前記出力ノードとの間に接続され、第４制御信号の論理状態に応答して開放または短絡される第４スイッチと、
    前記第１キャパシタの他方の電極である第２ノードと前記倍圧電圧源との間に接続され、第５制御信号の論理状態に応答して開放または短絡される第５スイッチと、
    前記第２ノードと接地電圧との間に接続され、第６制御信号の論理状態に応答して開放または短絡される第６スイッチと、
    前記第２キャパシタの他方の電極である第４ノードと前記倍圧電圧源との間に接続され、第７制御信号の論理状態に応答して開放または短絡される第７スイッチと、
    前記第４ノードと前記正の電圧源との間に接続され、第８制御信号の論理状態に応答して開放または短絡される第８スイッチと、
    前記第４ノードと接地電圧との間に接続され、第９制御信号の論理状態に応答して開放または短絡される第９スイッチと、
    を備えることを特徴とするブースト回路。
  3. 入力電源として負の電圧源（−ＶＣＩ）と、正の電圧源（ＶＣＩ）の２倍の電圧である倍圧電圧源（２ＶＣＩ）とを有し、これらの入力電源から出力電圧として負の３倍圧、４倍圧、あるいは５倍圧の出力電圧を作成するブースト回路であって、
    第１キャパシタと、
    第２キャパシタと、
    ブーストされた負の出力電圧を出力する出力ノードと接地電圧との間に連結された第３キャパシタと、
    前記第１キャパシタの一方の電極である第１ノードと接地電圧との間に接続され、第１制御信号の論理状態に応答して開放または短絡される第１スイッチと、
    前記第１ノードと前記第２キャパシタの一方の電極である第３ノードとの間に接続され、第２制御信号の論理状態に応答して開放または短絡される第２スイッチと、
    前記第３ノードと前記出力ノードとの間に接続され、第３制御信号の論理状態に応答して開放または短絡される第３スイッチと、
    前記第１ノードと前記出力ノードとの間に接続され、第４制御信号の論理状態に応答して開放または短絡される第４スイッチと、
    前記第１キャパシタの他方の電極である第２ノードと接地電圧との間に接続され、第５制御信号の論理状態に応答して開放または短絡される第５スイッチと、
    前記第２ノードと前記倍圧電圧源との間に接続され、第６制御信号の論理状態に応答して開放または短絡される第６スイッチと、
    前記第２ノードと前記負の電圧源との間に接続され、第７制御信号の論理状態に応答して開放または短絡される第７スイッチと、
    前記第２キャパシタの他方の電極である第４ノードと接地電圧との間に接続され、第８制御信号の論理状態に応答して開放または短絡される第８スイッチと、
    前記第４ノードと前記負の電圧源との間に接続され、第９制御信号の論理状態に応答して開放または短絡される第９スイッチと、
    前記第４ノードと前記倍圧電圧源との間に接続され、第１０制御信号の論理状態に応答して開放または短絡される第１０スイッチと、
    を備えることを特徴とするブースト回路。
  4. 前記スイッチは、ＭＯＳＦＥＴで構成されることを特徴とする請求項１ないし３のいずれかに記載のブースト回路。
  5. 請求項１に記載のブースト回路と、前記ブースト回路に供給される制御信号を出力するスイッチ制御信号生成部とを具備し、
    前記スイッチ制御信号生成部は、前記ブースト回路で正の６倍圧の出力電圧を作成する場合は、第１ステップで第６、第８、第１１制御信号を活性化させ、第６、第８、第１１スイッチを短絡状態とし、第２ステップで第５、第７、第９、第１０制御信号を活性化させ、第５、第７、第９、第１０スイッチを短絡状態とし、
    前記ブースト回路で正の５倍圧の出力電圧を作成する場合は、第１ステップで第６、第８、第１１制御信号を活性化させ、第６、第８、第１１スイッチを短絡状態とし、第２ステップで第５、第７、第９、第１２制御信号を活性化させ、第５、第７、第９、第１２スイッチを短絡状態とし、
    前記ブースト回路で正の４倍圧の出力電圧を作成する場合は、第１ステップで第４、第８制御信号を活性化させ、第４、第８スイッチを短絡状態とし、第２ステップで第５、第９制御信号を活性化させ、第５、第９スイッチを短絡状態とし、
    前記ブースト回路で負の５倍圧の出力電圧を作成する場合は、第１ステップで第６、第８、第１１制御信号を活性化させ、第６、第８、第１１スイッチを短絡状態とし、第２ステップで第２、第５、第９、第１３制御信号を活性化させ、第２、第５、第９、第１３スイッチを短絡状態とし、
    前記ブースト回路で負の４倍圧の出力電圧を作成する場合は、第１ステップで第６、第８、第１１制御信号を活性化させ、第６、第８、第１１スイッチを短絡状態とし、第２ステップで第３、第５、第９、第１３制御信号を活性化させ、第３、第５、第９、第１３スイッチを短絡状態とし、
    前記ブースト回路で負の３倍圧の出力電圧を作成する場合は、第１ステップで第１、第１４制御信号を活性化させ、第１、第１４スイッチを短絡状態とし、第２ステップで第５、第９制御信号を活性化させ、第５、第９スイッチを短絡状態とする
    ことを特徴とするブーストパワー装置。
  6. 第１イネーブル信号及び第２イネーブル信号の４つの論理組合せのそれぞれに応答して出力状態が変わる位相制御信号を出力する位相制御信号発生器を有し、前記スイッチ制御信号生成部は、前記位相制御信号を受けてその出力状態に応じて、正の昇圧電圧と負の昇圧電圧を交互に作成するための制御信号、または正の昇圧電圧のみを作成するための制御信号、または負の昇圧電圧のみを作成するための制御信号を出力し、さらに、前記位相制御信号とは別に供給されるモード信号に応じて正の昇圧電圧が６倍圧の出力電圧、５倍圧の出力電圧、４倍圧の出力電圧のいずれかになるように、また負の昇圧電圧が５倍圧の出力電圧、４倍圧の出力電圧、３倍圧の出力電圧のいずれかになるように前記制御信号を出力することを特徴とする請求項５に記載のブーストパワー装置
  7. 前記第１イネーブル信号及び前記第２イネーブル信号は、正の昇圧電圧及び負の昇圧電圧に連結される負荷で消耗する電力量に応答して４つの論理組合せの状態が変わることを特徴とする請求項６に記載のブーストパワー装置。
  8. 前記第１イネーブル信号及び前記第２イネーブル信号が何れも第１論理状態であれば、正の昇圧電圧を作成するための制御信号のうち少なくとも一つの制御信号及び負の昇圧電圧を作成するための制御信号のうち少なくとも一つの制御信号が活性化状態にならず、正の昇圧電圧の作成及び負の昇圧電圧の作成が禁止されることを特徴とする請求項７に記載のブーストパワー装置。
  9. 請求項２に記載のブースト回路と、前記ブースト回路に供給される制御信号を出力するスイッチ制御信号生成部とを具備し、
    前記スイッチ制御信号生成部は、前記ブースト回路で正の６倍圧の出力電圧を作成する場合は、第１ステップで第２、第５、第９制御信号を活性化させ、第２、第５、第９スイッチを短絡状態とし、第２ステップで第１、第３、第６、第７制御信号を活性化させ、第１、第３、第６、第７スイッチを短絡状態とし、
    前記ブースト回路で正の５倍圧の出力電圧を作成する場合は、第１ステップで第２、第５、第９制御信号を活性化させ、第２、第５、第９スイッチを短絡状態とし、第２ステップで第１、第３、第６、第８制御信号を活性化させ、第１、第３、第６、第８スイッチを短絡状態とし、
    前記ブースト回路で正の４倍圧の出力電圧を作成する場合は、第１ステップで第４、第５制御信号を活性化させ、第４、第５スイッチを短絡状態とし、第２ステップで第１、第６制御信号を活性化させ、第１、第６スイッチを短絡状態とする
    ことを特徴とするブーストパワー装置。
  10. 前記スイッチ制御信号生成部は、該生成部に供給されるモード信号に応じて正の６倍圧の出力電圧、５倍圧の出力電圧、４倍圧の出力電圧のいずれかを作成するための制御信号を出力することを特徴とする請求項９に記載のブーストパワー装置。
  11. 請求項３に記載のブースト回路と、前記ブースト回路に供給される制御信号を出力するスイッチ制御信号生成部とを具備し、
    前記スイッチ制御信号生成部は、前記ブースト回路で負の５倍圧の出力電圧を作成する場合は、第１ステップで第１、第３、第６、第９制御信号を活性化させ、第１、第３、第６、第９スイッチを短絡状態とし、第２ステップで第２、第５、第１０制御信号を活性化させ、第２、第５、第１０スイッチを短絡状態とし、
    前記ブースト回路で負の４倍圧の出力電圧を作成する場合は、第１ステップで第１、第３、第６、第８制御信号を活性化させ、第１、第３、第６、第８スイッチを短絡状態とし、第２ステップで第２、第５、第１０制御信号を活性化させ、第２、第５、第１０スイッチを短絡状態とし、
    前記ブースト回路で負の３倍圧の出力電圧を作成する場合は、第１ステップで第１、第６制御信号を活性化させ、第１、第６スイッチを短絡状態とし、第２ステップで第４、第７制御信号を活性化させ、第４、第７スイッチを短絡状態とする
    ことを特徴とするブーストパワー装置。
  12. 前記スイッチ制御信号生成部は、該生成部に供給されるモード信号に応じて負の５倍圧の出力電圧、４倍圧の出力電圧、３倍圧の出力電圧のいずれかを作成するための制御信号を出力することを特徴とする請求項１１に記載のブーストパワー装置。
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