JPH01259751A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH01259751A JPH01259751A JP63085951A JP8595188A JPH01259751A JP H01259751 A JPH01259751 A JP H01259751A JP 63085951 A JP63085951 A JP 63085951A JP 8595188 A JP8595188 A JP 8595188A JP H01259751 A JPH01259751 A JP H01259751A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit point
- point
- clock signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dc-Dc Converters (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は電圧の昇圧を行なう昇圧回路に係り、特に不
揮発性半導体メモリに内蔵される昇圧回路に関する。
揮発性半導体メモリに内蔵される昇圧回路に関する。
（従来の技術）
最近、浮遊ゲート構造を持ち、電気的にデータの消去や
再書き込みが行なえる不揮発性半導体メモリが、従来の
紫外線消去型の不揮発性半導体メモリに変わって普及し
始めている。このような電気的消去、再書き込み可能な
不揮発性半導体メモリにおけるデータの書き込みや消去
は、ファラーノルドハイムのトンネル効果を利用して、
例えば１００人〜２００人程度の薄い酸化膜を介して浮
遊ゲートに電子を注入したり、また浮遊ゲートから電子
を放出したりすることにより行われている。このデータ
の書き込みや消去を行なうときには通常の電圧よりも十
分に高い電圧が用いられる。この高電圧の電流容量は極
めて小さくてもよい。このため、この高電圧はメモリと
同一の集積回路内に設けられ、通常の電源電圧、例えば
５ｖを昇圧する昇圧回路から供給されている。従って、
集積回路に外部から供給する電源電圧は１種類でよいの
で、使用者にとっては有利である。
再書き込みが行なえる不揮発性半導体メモリが、従来の
紫外線消去型の不揮発性半導体メモリに変わって普及し
始めている。このような電気的消去、再書き込み可能な
不揮発性半導体メモリにおけるデータの書き込みや消去
は、ファラーノルドハイムのトンネル効果を利用して、
例えば１００人〜２００人程度の薄い酸化膜を介して浮
遊ゲートに電子を注入したり、また浮遊ゲートから電子
を放出したりすることにより行われている。このデータ
の書き込みや消去を行なうときには通常の電圧よりも十
分に高い電圧が用いられる。この高電圧の電流容量は極
めて小さくてもよい。このため、この高電圧はメモリと
同一の集積回路内に設けられ、通常の電源電圧、例えば
５ｖを昇圧する昇圧回路から供給されている。従って、
集積回路に外部から供給する電源電圧は１種類でよいの
で、使用者にとっては有利である。
第１２図は従来の昇圧回路の構成を示す回路図である。
電源電圧ＶＣＣと昇圧された電圧ｖｐｐを得る回路点と
の間には複数個のＮチャネルＭＯ８）ランジスタフ１の
ソース、ドレイン間が直列に挿入されている。これら各
トランジスタ７１のゲートはそれぞれのソースに接続さ
れている。さらに、各トランジスタ７１それぞれのゲー
トにはコンデンサ７２の一端が接続されており、これら
各コンデンサ７２の他端には、第１３図のタイミングチ
ャートで示すように互いにＨ”レベル期間が重ならない
ようなりロック信号φ１とφ２が交互に供給される。
の間には複数個のＮチャネルＭＯ８）ランジスタフ１の
ソース、ドレイン間が直列に挿入されている。これら各
トランジスタ７１のゲートはそれぞれのソースに接続さ
れている。さらに、各トランジスタ７１それぞれのゲー
トにはコンデンサ７２の一端が接続されており、これら
各コンデンサ７２の他端には、第１３図のタイミングチ
ャートで示すように互いにＨ”レベル期間が重ならない
ようなりロック信号φ１とφ２が交互に供給される。
このような構成の昇圧回路はコンデンサを用いた周知の
ものであり、例えば５Ｖの電源電圧ＶＣＣがクロック信
号φ１．φ２に同期して順次昇圧され、高電圧ＶＰＰと
して例えば２０Ｖが得られる。
ものであり、例えば５Ｖの電源電圧ＶＣＣがクロック信
号φ１．φ２に同期して順次昇圧され、高電圧ＶＰＰと
して例えば２０Ｖが得られる。
第１４図はこの昇圧回路の基本回路の構成を示す回路図
である。この基本回路はトランジスタ７１Ａとコンデン
サ７２Ａとからなる１段目の回路と、トランジスタ７１
Ｂとコンデンサ７２Ｂとからなる２段目の回路とから構
成されており、第１２図の従来回路はこの２段構成から
なる基本回路を複数個、継続接続して構成される。そし
て、例えば電源電圧ＶＣＣが５Ｖのときに高電圧ＶＰＰ
として２０Ｖを得るためには、この基本回路は１０個前
後必要になる。
である。この基本回路はトランジスタ７１Ａとコンデン
サ７２Ａとからなる１段目の回路と、トランジスタ７１
Ｂとコンデンサ７２Ｂとからなる２段目の回路とから構
成されており、第１２図の従来回路はこの２段構成から
なる基本回路を複数個、継続接続して構成される。そし
て、例えば電源電圧ＶＣＣが５Ｖのときに高電圧ＶＰＰ
として２０Ｖを得るためには、この基本回路は１０個前
後必要になる。
次に、この第１４図の基本回路の動作を第１５図のタイ
ミングチャートを用いて説明する。まず、タロツク信号
φ１．ψ２が共に″Ｌ″レベルのときには、トランジス
タ７１Ａ、 ７１Ｂが共にオフし、トランジスタ７１Ａ
、 ７１Ｂの各ドレインが接続されている回路点７３．
７４はそれぞれ以前の電位ｖ７３゜Ｖ７４をそれぞれ維
持する。
ミングチャートを用いて説明する。まず、タロツク信号
φ１．ψ２が共に″Ｌ″レベルのときには、トランジス
タ７１Ａ、 ７１Ｂが共にオフし、トランジスタ７１Ａ
、 ７１Ｂの各ドレインが接続されている回路点７３．
７４はそれぞれ以前の電位ｖ７３゜Ｖ７４をそれぞれ維
持する。
次にφ１が“Ｈルーベル、φ２が“Ｌ”レベルのとき、
回路点７３の電位はコンデンサ７２Ａによりクロック信
号φ１の振幅Ｖφ分だけ上昇し、（Ｖ ７３＋ Ｖφ）
となる。このとき、トランジスタ７１Ａがオン状態にな
り、回路点７４はこのトランジスタ７１Ａを介して（Ｖ
７３＋ Ｖφ−Ｖ ｔｈ）まで充電される。ただし、
Ｖｔｈはトランジスタ７１の閾値電圧である。
回路点７３の電位はコンデンサ７２Ａによりクロック信
号φ１の振幅Ｖφ分だけ上昇し、（Ｖ ７３＋ Ｖφ）
となる。このとき、トランジスタ７１Ａがオン状態にな
り、回路点７４はこのトランジスタ７１Ａを介して（Ｖ
７３＋ Ｖφ−Ｖ ｔｈ）まで充電される。ただし、
Ｖｔｈはトランジスタ７１の閾値電圧である。
次に再びクロック信号φ１．φ２が共に“Ｌ”レベルに
なると、トランジスタ７１Ａ、 ７１Ｂが共にオフし、
回路点７３．７４は以前の電位をそれぞれ維持する。
なると、トランジスタ７１Ａ、 ７１Ｂが共にオフし、
回路点７３．７４は以前の電位をそれぞれ維持する。
次にφ１が“Ｌ”レベル、φ２が”Ｈ”レベルのとき、
回路点７４の電位はコンデンサ７２Ｂによりクロック信
号φ２の振幅Ｖφ分だけ上昇し、（Ｖ ７４＋Ｖψ）と
なる。このとき、トランジスタ７１Ａはオフ状態であり
、トランジスタ７１Ｂがオン状態になるため、回路点７
５はこのトランジスタ７１Ｂを介して（Ｖ ７４＋Ｖφ
−Ｖ ｔｈ）まで充電される。
回路点７４の電位はコンデンサ７２Ｂによりクロック信
号φ２の振幅Ｖφ分だけ上昇し、（Ｖ ７４＋Ｖψ）と
なる。このとき、トランジスタ７１Ａはオフ状態であり
、トランジスタ７１Ｂがオン状態になるため、回路点７
５はこのトランジスタ７１Ｂを介して（Ｖ ７４＋Ｖφ
−Ｖ ｔｈ）まで充電される。
以ド、この動作が繰り返されることにより、基本回路１
個当りで（Ｖφ−Ｖ ｔｈ）の電位だけ昇圧され、最終
的に必要な高電圧ＶＰＰが得られる。
個当りで（Ｖφ−Ｖ ｔｈ）の電位だけ昇圧され、最終
的に必要な高電圧ＶＰＰが得られる。
しかしながら実際の昇圧回路では、昇圧された電圧を使
用する際にこの電圧から電流が流れ出る。
用する際にこの電圧から電流が流れ出る。
このため、第１６図のタイミングチャートに示すように
、回路点７３の電位は、クロック信号φ１で持上げられ
た後、オン状態になったトランジスタ７１Ａを通して電
流が流れることによりｖしたけ低下し、回路点７４の電
位は、クロック信号φ２で持上げられた後、オン状態に
なったトランジスタ７１Ｂを通して電流が流れることに
より、Ｖしたけ低下する。従って、実際の回路で基本回
路１個当りで昇圧される電位は２ （Ｖφ−Ｖｔｈ−Ｖ
Ｌ）となる。
、回路点７３の電位は、クロック信号φ１で持上げられ
た後、オン状態になったトランジスタ７１Ａを通して電
流が流れることによりｖしたけ低下し、回路点７４の電
位は、クロック信号φ２で持上げられた後、オン状態に
なったトランジスタ７１Ｂを通して電流が流れることに
より、Ｖしたけ低下する。従って、実際の回路で基本回
路１個当りで昇圧される電位は２ （Ｖφ−Ｖｔｈ−Ｖ
Ｌ）となる。
このように従来の昇圧回路では、各基本回路で昇圧され
た電位がトランジスタの閾値電圧分だけ低下するため、
クロック信号の振幅、つまり電源電圧Ｖ。Ｃが最低限３
Ｖは必要となる。すなわち、上記のように基本回路１個
当りで昇圧される電位ハ２ （ｖ＜６ ｖｔｈ−ＶＬ
）となる。通常、トランジスタの閾値電圧ｖｔｈは、後
段の基本回路になるに従ってバックゲート効果の影響が
大きくなるために、順次大きくなっていく。トランジス
タ７１として初期の閾値電圧がＯｖのＩタイプ（イント
リンシックタイプ）のものを使用した場合でも、最悪の
場合、その閾値電圧は１Ｖ程度になる。従って、ＶＬを
Ｉ■と仮定し、基本回路を１０個用いてＶＰＰとして２
０Ｖを得ようとすると、ＶφつまりＶＣＣの最低値とし
て３Ｖが必要になる。また、基本回路の数をむやみに増
加させると、リーク電流等により昇圧効率の低下を招く
ため、１０個前後が限界である。また、チップ面積の増
加も著しい。
た電位がトランジスタの閾値電圧分だけ低下するため、
クロック信号の振幅、つまり電源電圧Ｖ。Ｃが最低限３
Ｖは必要となる。すなわち、上記のように基本回路１個
当りで昇圧される電位ハ２ （ｖ＜６ ｖｔｈ−ＶＬ
）となる。通常、トランジスタの閾値電圧ｖｔｈは、後
段の基本回路になるに従ってバックゲート効果の影響が
大きくなるために、順次大きくなっていく。トランジス
タ７１として初期の閾値電圧がＯｖのＩタイプ（イント
リンシックタイプ）のものを使用した場合でも、最悪の
場合、その閾値電圧は１Ｖ程度になる。従って、ＶＬを
Ｉ■と仮定し、基本回路を１０個用いてＶＰＰとして２
０Ｖを得ようとすると、ＶφつまりＶＣＣの最低値とし
て３Ｖが必要になる。また、基本回路の数をむやみに増
加させると、リーク電流等により昇圧効率の低下を招く
ため、１０個前後が限界である。また、チップ面積の増
加も著しい。
このように従来の昇圧回路は、動作電源電圧マージンが
小さく、特に低電圧動作が不利であるという欠点がある
。さらに、基本回路１個当りの昇圧効率が低いために所
望する出力電圧を得るために多くの基本回路を設ける必
要があり、集積化する際に占有面積が大きくなるという
欠点がある。
小さく、特に低電圧動作が不利であるという欠点がある
。さらに、基本回路１個当りの昇圧効率が低いために所
望する出力電圧を得るために多くの基本回路を設ける必
要があり、集積化する際に占有面積が大きくなるという
欠点がある。
（発明が解決しようとする課題）
このように従来の昇圧回路では、動作電源電圧マージン
が小さく低電圧動作が不利である、集積化する際の占有
面積が増大するという欠点がある。
が小さく低電圧動作が不利である、集積化する際の占有
面積が増大するという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低電圧動作が可能であり、集積化す
る際の占有面積の縮小を図ることができる昇圧回路を提
供することにある。
あり、その目的は、低電圧動作が可能であり、集積化す
る際の占有面積の縮小を図ることができる昇圧回路を提
供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の昇圧回路は、入力信号が印加される第１の回
路点と、上記第１の回路点と第２の回路点との間に挿入
された第１の容量と、第１のクロック信号が印加される
第３の回路点と、上記第２の回路点と上記第３の回路点
との間に挿入され第３の回路点に印加される第１のクロ
ック信号のレベルシフトを行なう第１のレベルシフト手
段と、上記第１の回路点と第４の回路点との間に挿入さ
れ第１の回路点の電位に応じて導通制御される第１のト
ランジスタと、上記第４の回路点と第５の回路点との間
に挿入された第２の容量と、上記第１のクロック信号と
パルス期間が重複しない第２のクロック信号が印加され
る第６の回路点と、上記第５の回路点と上記第６の回路
点との間に挿入され第６の回路点に印加される第２のク
ロック信号のレベルシフトを行なう第２のレベルシフト
手段と、上記第４の回路点と出力を取出す第７の回路点
との間に挿入され第４の回路点の電位に応じて導通制御
される第２のトランジスタとからなる基本回路を複数個
継続接続して構成したことを特徴とする。
路点と、上記第１の回路点と第２の回路点との間に挿入
された第１の容量と、第１のクロック信号が印加される
第３の回路点と、上記第２の回路点と上記第３の回路点
との間に挿入され第３の回路点に印加される第１のクロ
ック信号のレベルシフトを行なう第１のレベルシフト手
段と、上記第１の回路点と第４の回路点との間に挿入さ
れ第１の回路点の電位に応じて導通制御される第１のト
ランジスタと、上記第４の回路点と第５の回路点との間
に挿入された第２の容量と、上記第１のクロック信号と
パルス期間が重複しない第２のクロック信号が印加され
る第６の回路点と、上記第５の回路点と上記第６の回路
点との間に挿入され第６の回路点に印加される第２のク
ロック信号のレベルシフトを行なう第２のレベルシフト
手段と、上記第４の回路点と出力を取出す第７の回路点
との間に挿入され第４の回路点の電位に応じて導通制御
される第２のトランジスタとからなる基本回路を複数個
継続接続して構成したことを特徴とする。
（作用）
この発明による昇圧回路では、第１、第２のレベルシフ
ト手段により第１、第２のクロック信号の振幅が電源電
圧以上にレベルシフトされる。これにより、第１、第２
の容量を介して第１、第４の回路点の電位を上昇させる
際の電位上昇分が大きくなり、第７の回路点には大きな
電圧が出力される。
ト手段により第１、第２のクロック信号の振幅が電源電
圧以上にレベルシフトされる。これにより、第１、第２
の容量を介して第１、第４の回路点の電位を上昇させる
際の電位上昇分が大きくなり、第７の回路点には大きな
電圧が出力される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る昇圧回路の構成を示す回路図で
ある。電源電圧ＶＣＣと回路点１１との間にはＮチャネ
ルＭＯＳトランジスタ１２が接続されている。このトラ
ンジスタ１２のゲートは電源電圧ＶＣＣに接続されてお
り、このトランジスタ１２は常時オン状態にされている
。また、上記回路点１１と出力電圧ＶＰＰを得る回路点
１３との間には複数個の基本回路２０が継続接続されて
いる。
ある。電源電圧ＶＣＣと回路点１１との間にはＮチャネ
ルＭＯＳトランジスタ１２が接続されている。このトラ
ンジスタ１２のゲートは電源電圧ＶＣＣに接続されてお
り、このトランジスタ１２は常時オン状態にされている
。また、上記回路点１１と出力電圧ＶＰＰを得る回路点
１３との間には複数個の基本回路２０が継続接続されて
いる。
上記各基本回路２０はそれぞれ、２個のＮチャネルＭＯ
Ｓトランジスタ２１．２２．２個のコンデンサ２３、２
４及び信号反転機能を持つ２個のレベルシフト回路２５
．２８とを備えている。各基本回路２０において、上記
一方のトランジスタ２１のソースとゲートは回路点２７
（第１の回路点）に共通接続されている。この回路点２
７には一方のコンデンサ２３の一端が接続されている。
Ｓトランジスタ２１．２２．２個のコンデンサ２３、２
４及び信号反転機能を持つ２個のレベルシフト回路２５
．２８とを備えている。各基本回路２０において、上記
一方のトランジスタ２１のソースとゲートは回路点２７
（第１の回路点）に共通接続されている。この回路点２
７には一方のコンデンサ２３の一端が接続されている。
上記コンデンサ２３の他端が接続された回路点２８（第
２の回路点）には、回路点２９（第３の回路点）に供給
されるクロック信号φ１のレベルシフトを行なう一方の
レベルシフト回路２５の出力クロック信号φ１′が供給
される。
２の回路点）には、回路点２９（第３の回路点）に供給
されるクロック信号φ１のレベルシフトを行なう一方の
レベルシフト回路２５の出力クロック信号φ１′が供給
される。
上記一方のトランジスタ２１のドレインは回路点３０（
第４の回路点）に接続されている。上記他方のトランジ
スタ２２のソースとゲートは上記回路点３゜に共通に接
続されている。この回路点３０には他方のコンデンサ２
４の一端が接続されている。上記コンデンサ２４の他端
が接続された回路点３１（第５の回路点）には、回路点
３２（第６の回路点）に供給されるクロック信号φ２の
レベルシフトを行なう他方のレベルシフト回路２６の出
力クロック信号φ２′が供給される。また、上記他方の
トランジスタ２２のドレインは出力を取出す回路点３３
（第７の回路点）に接続されている。そして、上記各基
本回路２０は、回路点２７が前記回路点１１もしくは前
段の基本回路の回路点３８に接続されることにより、多
段継続接続されている。
第４の回路点）に接続されている。上記他方のトランジ
スタ２２のソースとゲートは上記回路点３゜に共通に接
続されている。この回路点３０には他方のコンデンサ２
４の一端が接続されている。上記コンデンサ２４の他端
が接続された回路点３１（第５の回路点）には、回路点
３２（第６の回路点）に供給されるクロック信号φ２の
レベルシフトを行なう他方のレベルシフト回路２６の出
力クロック信号φ２′が供給される。また、上記他方の
トランジスタ２２のドレインは出力を取出す回路点３３
（第７の回路点）に接続されている。そして、上記各基
本回路２０は、回路点２７が前記回路点１１もしくは前
段の基本回路の回路点３８に接続されることにより、多
段継続接続されている。
第２図は上記実施例の昇圧回路で使用されるレベルシフ
ト回路２５．２［ｉの具体的な構成を示す回路図である
。電源電圧Ｖ。０が印加される回路点４１（第８の回路
点）には単方向性導通素子４２の一端が接続されている
。この単方向性導通素子４２は電源電圧ＶＣＣ側から他
方側にのみ電流を流し得る特性を有しており、その他端
は回路点４３（第１０の回路点）に接続されている。上
記回路点４３にはＰチャネルＭＯ５ｈランジスタ４４の
ソースが接続されており、このトランジスタ４４のドレ
インにはＮチャネルＭＯＳトランジスタ４５のドレイン
が接続されている。上記トランジスタ４５のソースは、
アース電圧ＶＳＳが印加される回路点４６に接続されて
いる。上記トランジスタ４４．４５のゲートは、前記ク
ロック信号φ１もしくはφ２が印加される回路点４７に
共通に接続されており、この両トランジスタ４４．４５
でＣＭＯＳインバータ４８が構成されている。そして、
このインバータ４８の出力信号としてクロック信号φ１
′もしくはφ２′が得られる。上記回路点４７にはイン
バータ４９の入力端が接続されており、このインバータ
４９の出力端はコンデンサ５０の一端に接続されている
。また、このコンデンサ５０の他端は上記回路点４３に
接続されている。
ト回路２５．２［ｉの具体的な構成を示す回路図である
。電源電圧Ｖ。０が印加される回路点４１（第８の回路
点）には単方向性導通素子４２の一端が接続されている
。この単方向性導通素子４２は電源電圧ＶＣＣ側から他
方側にのみ電流を流し得る特性を有しており、その他端
は回路点４３（第１０の回路点）に接続されている。上
記回路点４３にはＰチャネルＭＯ５ｈランジスタ４４の
ソースが接続されており、このトランジスタ４４のドレ
インにはＮチャネルＭＯＳトランジスタ４５のドレイン
が接続されている。上記トランジスタ４５のソースは、
アース電圧ＶＳＳが印加される回路点４６に接続されて
いる。上記トランジスタ４４．４５のゲートは、前記ク
ロック信号φ１もしくはφ２が印加される回路点４７に
共通に接続されており、この両トランジスタ４４．４５
でＣＭＯＳインバータ４８が構成されている。そして、
このインバータ４８の出力信号としてクロック信号φ１
′もしくはφ２′が得られる。上記回路点４７にはイン
バータ４９の入力端が接続されており、このインバータ
４９の出力端はコンデンサ５０の一端に接続されている
。また、このコンデンサ５０の他端は上記回路点４３に
接続されている。
第３図は上記第１図の実施例回路から１個の基本回路２
０を抜出して示す回路図であり、第４図は上記各レベル
シフト回路２５．２８に供給されるクロック信号φ１．
φ２とそれぞれの出力クロック信号φ１′、φ２′との
関係を示すタイミングチャートである。第４図のタイミ
ングチャートに示すように、クロック信号φ１．φ２は
互いに“Ｌ”レベル期間が重ならないような信号にされ
ている。
０を抜出して示す回路図であり、第４図は上記各レベル
シフト回路２５．２８に供給されるクロック信号φ１．
φ２とそれぞれの出力クロック信号φ１′、φ２′との
関係を示すタイミングチャートである。第４図のタイミ
ングチャートに示すように、クロック信号φ１．φ２は
互いに“Ｌ”レベル期間が重ならないような信号にされ
ている。
ここで、第２図のレベルシフト回路２５．２６内の単方
向性導通素子４２として、例えば第５図の回路図に示す
ように、ゲートが電源電圧ＶＣＣの回路点４１に接続さ
れたＮチャネルＭＯＳ）ランジスタ５１が使用可能であ
る。
向性導通素子４２として、例えば第５図の回路図に示す
ように、ゲートが電源電圧ＶＣＣの回路点４１に接続さ
れたＮチャネルＭＯＳ）ランジスタ５１が使用可能であ
る。
次に、上記のように構成された回路の動作を説明する。
第６図は上記第５図のように構成されたレベルシフト回
路における、人力クロック信号φと出力クロック信号φ
′及び回路点４３の信号電位Ｖ４３の変化を示すタイミ
ングチャートであり、第７図はＶＣＣを５ｖに設定した
ときの、φとφ′及びＶ４３の代表的な電圧値をまとめ
て示した図である。
路における、人力クロック信号φと出力クロック信号φ
′及び回路点４３の信号電位Ｖ４３の変化を示すタイミ
ングチャートであり、第７図はＶＣＣを５ｖに設定した
ときの、φとφ′及びＶ４３の代表的な電圧値をまとめ
て示した図である。
まず、入力クロック信号φが“Ｈ”レベルのときは、イ
ンバータ４９の出力信号はアース電圧すなわち、Ｏｖに
なる。このとき、コンデンサ５０はトランジスタ５１を
介して（Ｖｃｃ−Ｖｔｈ）まで充電される。なお、Ｖｔ
ｈはＮチャネルＭＯＳ）ランジスタの閾値電圧であり、
バックゲート電圧が加わった状態ではこの値は１ｖ程度
になる。従って、入力クロック信号φが“Ｈ”レベルの
ときの電位Ｖ４３は４ｖ程度になる。また、このとき、
インバータ４８内のＰチャネルＭＯＳ）ランジスタ４４
はオフし、ＮチャネルＭＯＳトランジスタ４５はオンす
る。このため、出力クロック信号φ′としてＯｖが出力
される。
ンバータ４９の出力信号はアース電圧すなわち、Ｏｖに
なる。このとき、コンデンサ５０はトランジスタ５１を
介して（Ｖｃｃ−Ｖｔｈ）まで充電される。なお、Ｖｔ
ｈはＮチャネルＭＯＳ）ランジスタの閾値電圧であり、
バックゲート電圧が加わった状態ではこの値は１ｖ程度
になる。従って、入力クロック信号φが“Ｈ”レベルの
ときの電位Ｖ４３は４ｖ程度になる。また、このとき、
インバータ４８内のＰチャネルＭＯＳ）ランジスタ４４
はオフし、ＮチャネルＭＯＳトランジスタ４５はオンす
る。このため、出力クロック信号φ′としてＯｖが出力
される。
次に、入力クロック信号φが“Ｌ″レベルＯｖ）に変化
すると、インバータ４９の出力信号が“Ｈ２レベルのＶ
。０になり、コンデンサ５０を介して回路点４３の電位
がＶｃｏたけシフトされる。
すると、インバータ４９の出力信号が“Ｈ２レベルのＶ
。０になり、コンデンサ５０を介して回路点４３の電位
がＶｃｏたけシフトされる。
これにより電位ＶＣＣは（２Ｖｃｃ−Ｖｔｈ）まで上昇
する。この値は約９ｖである。このとき、トランジスタ
５１のゲート電位は−（Ｖｃｃ Ｖｔｈ）であり、そ
の値は一４■なので、このトランジスタ５１はオフ状態
になる。一方、入力クロック信号φが“、Ｌ”レベルな
ので、インバータ４８内のＰチャネルＭＯ，Ｓ）ランジ
スタ４４がオンし、ＮチャネルＭＯＳ）ランジスタ４５
がオフする。このため、出力クロック信号φ′として、
上記昇圧された（２Ｖｃｃ−Ｖｔｈ）が出力される。以
下、同様にして入力クロック信号φがＬ”レベルになる
毎に、出力クロック信号φ′はＶＣＣよりも高い電位に
昇圧される。
する。この値は約９ｖである。このとき、トランジスタ
５１のゲート電位は−（Ｖｃｃ Ｖｔｈ）であり、そ
の値は一４■なので、このトランジスタ５１はオフ状態
になる。一方、入力クロック信号φが“、Ｌ”レベルな
ので、インバータ４８内のＰチャネルＭＯ，Ｓ）ランジ
スタ４４がオンし、ＮチャネルＭＯＳ）ランジスタ４５
がオフする。このため、出力クロック信号φ′として、
上記昇圧された（２Ｖｃｃ−Ｖｔｈ）が出力される。以
下、同様にして入力クロック信号φがＬ”レベルになる
毎に、出力クロック信号φ′はＶＣＣよりも高い電位に
昇圧される。
このようにして、高レベルがＶＣＣよりも高い電位にシ
フトされたクロック信号φ１′及びφ２′が、第１図の
各基本回路２０内に設けられたレベルシフト回路２５．
２８から出力される。
フトされたクロック信号φ１′及びφ２′が、第１図の
各基本回路２０内に設けられたレベルシフト回路２５．
２８から出力される。
一方、第３図に示す各基本回路２０では、クロック信号
φ１′が“Ｈ”レベル、φ２′が“Ｌ“レベルのとき、
回路点２７の電位はコンデンサ２３によリフロック信号
φ１′の振幅Ｖφ分だけ上昇し、Ｖ２７＋Ｖ、φとなる
。このとき、トランジスタ２１がオン状態になり、回路
点３０は前記放電電流を考慮しテ（Ｖ２７＋ Ｖ ＜６
− Ｖｔｈ −ＶＬ ） マで充電サレル。
φ１′が“Ｈ”レベル、φ２′が“Ｌ“レベルのとき、
回路点２７の電位はコンデンサ２３によリフロック信号
φ１′の振幅Ｖφ分だけ上昇し、Ｖ２７＋Ｖ、φとなる
。このとき、トランジスタ２１がオン状態になり、回路
点３０は前記放電電流を考慮しテ（Ｖ２７＋ Ｖ ＜６
− Ｖｔｈ −ＶＬ ） マで充電サレル。
クロック信号φ１′が“Ｌ″レベルφ２′が“Ｈ″レベ
ルときは、回路点３０の電位かコンデンサ２４によりク
ロック信号φ２の振幅Ｖφ分だけ上昇し、ｖ３０＋ｖφ
となる。このとき、トランジスタ２１はオフ状態であり
、トランジスタ２２がオン状態になるため、回路点３３
は前記放電電流を考慮し”’Ｃ（Ｖ３０＋Ｖφ−Ｖｔｈ
ＶＬ ）まで充電される。
ルときは、回路点３０の電位かコンデンサ２４によりク
ロック信号φ２の振幅Ｖφ分だけ上昇し、ｖ３０＋ｖφ
となる。このとき、トランジスタ２１はオフ状態であり
、トランジスタ２２がオン状態になるため、回路点３３
は前記放電電流を考慮し”’Ｃ（Ｖ３０＋Ｖφ−Ｖｔｈ
ＶＬ ）まで充電される。
以下、この動作が繰り返されることにより、基本回路１
個当りテ２ （ＶφＶｔｈ−ＶＬ ） （７）電位だけ
昇圧され、最終的に必要な高電圧ＶＰＰが得られる。
個当りテ２ （ＶφＶｔｈ−ＶＬ ） （７）電位だけ
昇圧され、最終的に必要な高電圧ＶＰＰが得られる。
ここで、Ｖφはレベルシフトされており、従来の値より
も高くされているので、基本回路１個当りの昇圧電圧は
電源電圧の値が同じであれば従来よりも十分に高くする
ことができる。また、最終的な昇圧電圧ＶＰＰの値が同
じであれば、上記実施例装置では電源電圧ＶＣＣの値を
低くしても動作し、動作電源電圧マージンを大きくする
ことができる。しかも、基本回路１個当りの昇圧電圧を
高くすることができるため、所望する電圧を少ない数の
基本回路によって得ることができ、集積化する際の占有
面積の増大を防止することができる。
も高くされているので、基本回路１個当りの昇圧電圧は
電源電圧の値が同じであれば従来よりも十分に高くする
ことができる。また、最終的な昇圧電圧ＶＰＰの値が同
じであれば、上記実施例装置では電源電圧ＶＣＣの値を
低くしても動作し、動作電源電圧マージンを大きくする
ことができる。しかも、基本回路１個当りの昇圧電圧を
高くすることができるため、所望する電圧を少ない数の
基本回路によって得ることができ、集積化する際の占有
面積の増大を防止することができる。
第８図は、前記単方向性導通素子４２としてダイオード
５２を用いた場合の、レベルシフト回路２５もしくは２
Ｂの全体の構成を示す回路図である。上記ダイオード５
２の順方向バイアス電圧をＶＤとすると、このレベルシ
フト回路では出力クロック信号φ′として（２Ｖｃｃ
Ｖｏ）の振幅が得られる。
５２を用いた場合の、レベルシフト回路２５もしくは２
Ｂの全体の構成を示す回路図である。上記ダイオード５
２の順方向バイアス電圧をＶＤとすると、このレベルシ
フト回路では出力クロック信号φ′として（２Ｖｃｃ
Ｖｏ）の振幅が得られる。
ＶＤの値は製造プロセス条件によって異なるが、通常は
約０，６Ｖ程度であるため、第５図のレベルシフト回路
の場合よりも低電圧動作に適している。
約０，６Ｖ程度であるため、第５図のレベルシフト回路
の場合よりも低電圧動作に適している。
第９図は、上記実施例の昇圧回路で使用されるレベルシ
フト回路２５．２６の他の具体的な構成を示す回路図で
ある。電源電圧ＶＣＣが印加される回路点４１（第８の
回路点）と回路点４３（第１０の回路点）との間にはＮ
チャネルＭＯＳトランジスタ５３（第３のトランジスタ
）のソース、ドレイン間が挿入されている。このトラン
ジスタ５３のゲートは回路点５４（第１１の回路点）に
接続されている。
フト回路２５．２６の他の具体的な構成を示す回路図で
ある。電源電圧ＶＣＣが印加される回路点４１（第８の
回路点）と回路点４３（第１０の回路点）との間にはＮ
チャネルＭＯＳトランジスタ５３（第３のトランジスタ
）のソース、ドレイン間が挿入されている。このトラン
ジスタ５３のゲートは回路点５４（第１１の回路点）に
接続されている。
さらに上記回路点４１と上記回路点５４との間にはＮチ
ャネルＭＯ５）ランジスタ５５（第４のトランジスタ）
のソース、ドレイン間が挿入されている。
ャネルＭＯ５）ランジスタ５５（第４のトランジスタ）
のソース、ドレイン間が挿入されている。
このトランジスタ５５のゲートは上記回路点５４に接続
されている。
されている。
上記回路点４３にはＰチャネルＭＯＳトランジスタ４４
のソースが接続されており、このトランジスタ４４のド
レインにはＮチャネルＭＯ３）ランジスタ４５のドレイ
ンが接続されている。上記トランジスタ４５のソースは
、アース電圧ＶＳＳが印加される回路点４６（第８の回
路点）に接続されている。
のソースが接続されており、このトランジスタ４４のド
レインにはＮチャネルＭＯ３）ランジスタ４５のドレイ
ンが接続されている。上記トランジスタ４５のソースは
、アース電圧ＶＳＳが印加される回路点４６（第８の回
路点）に接続されている。
上記トランジスタ４４．４５のゲートは、前記クロック
信号φ１もしくはφ２が印加される回路点４７に共通に
接続されており、この両トランジスタ４４゜４５でＣＭ
ＯＳインバータ４８が構成されている。そして、このイ
ンバータ４８の出力信号としてクロック信号φ１′ も
しくはφ２′が得られる。上記回路点４７にはインバー
タ４９の入力端が接続されており、このインバータ４９
の出力端はコンデンサ５０の一端に接続されている。ま
た、このコンデンサ５０の他端は上記回路点４３に接続
されている。さらに上記回路点４７と回路点５４との間
にはコンデンサ５６が挿入されている。
信号φ１もしくはφ２が印加される回路点４７に共通に
接続されており、この両トランジスタ４４゜４５でＣＭ
ＯＳインバータ４８が構成されている。そして、このイ
ンバータ４８の出力信号としてクロック信号φ１′ も
しくはφ２′が得られる。上記回路点４７にはインバー
タ４９の入力端が接続されており、このインバータ４９
の出力端はコンデンサ５０の一端に接続されている。ま
た、このコンデンサ５０の他端は上記回路点４３に接続
されている。さらに上記回路点４７と回路点５４との間
にはコンデンサ５６が挿入されている。
第１０図は上記第９図のように構成されたレベルシフト
回路における、入力クロック信号φ、出力クロック信号
φ′、回路点４３の信号電位Ｖ４３及び回路点５４の信
号電位Ｖ５４の変化を示すタイミングチャートであり、
第１１図はＶＣＣを５Ｖに設定したときの、φ、φ′、
Ｖ４３及びＶ５４の代表的な電圧値をまとめて示した図
である。まず、入力クロック信号φが“Ｌ”レベルのと
き、コンデンサ５６はトランジスタ５５を介して（Ｖ
ｃ ｃ Ｖｔｔｌ）まで充電される。このとき、トラ
ンジスタ５５の閾値電圧ｖｔｈは、バックゲート電圧が
加わるため１Ｖ程度である。従って、回路点５４の電位
Ｖ５４は４Ｖ程度になる。また、このとき、トランジス
タ５３はオフ状態になる。
回路における、入力クロック信号φ、出力クロック信号
φ′、回路点４３の信号電位Ｖ４３及び回路点５４の信
号電位Ｖ５４の変化を示すタイミングチャートであり、
第１１図はＶＣＣを５Ｖに設定したときの、φ、φ′、
Ｖ４３及びＶ５４の代表的な電圧値をまとめて示した図
である。まず、入力クロック信号φが“Ｌ”レベルのと
き、コンデンサ５６はトランジスタ５５を介して（Ｖ
ｃ ｃ Ｖｔｔｌ）まで充電される。このとき、トラ
ンジスタ５５の閾値電圧ｖｔｈは、バックゲート電圧が
加わるため１Ｖ程度である。従って、回路点５４の電位
Ｖ５４は４Ｖ程度になる。また、このとき、トランジス
タ５３はオフ状態になる。
次にクロック信号φが“Ｈ″レベル変化すると、回路点
５４の電位Ｖ５４はコンデンサ５６を介して信号φの振
幅分だけ上昇し、９Ｖ程度まで昇圧される。このとき、
トランジスタ５３がオンするため、このトランジスタ５
３を介して回路点４３がＶＣＣに近い値まで充電される
。また、入力クロック信号φがＨ”レベルのときは、イ
ンバータ４８内のＰチャネルＭＯＳトランジスタ４４が
オフし、ＮチャネルＭＯＳトランジスタ４５がオンする
。このため、出力クロック信号φ′としてＯｖが出力さ
れる。
５４の電位Ｖ５４はコンデンサ５６を介して信号φの振
幅分だけ上昇し、９Ｖ程度まで昇圧される。このとき、
トランジスタ５３がオンするため、このトランジスタ５
３を介して回路点４３がＶＣＣに近い値まで充電される
。また、入力クロック信号φがＨ”レベルのときは、イ
ンバータ４８内のＰチャネルＭＯＳトランジスタ４４が
オフし、ＮチャネルＭＯＳトランジスタ４５がオンする
。このため、出力クロック信号φ′としてＯｖが出力さ
れる。
次に、再び入力クロック信号φが′Ｌ”レベルに変化す
ると、インバータ４９の出力信号が“Ｈ″レベルｖｃｏ
になり、コンデンサ５０を介して回路点４３の電位がｖ
ｃｃだけシフトされる。これにより電位Ｖ４３は２Ｖｃ
ｃである１０■程度まで上昇する。このとき、インバー
タ４８内のＰチャネルＭＯＳトランジスタ４４がオンし
、ＮチャネルＭＯＳトランジスタ４５がオフする。この
ため、出力クロック信号φ′として、上記昇圧された１
０Ｖの電圧が出力される。以下、同様にして入力クロッ
ク信号φが′Ｌ”レベルになる毎に、出力クロック信号
φ′はほぼ２Ｖｃｃの電位に昇圧されて出力される。従
って、このような構成のレベルシフト回路を第１図の実
施例回路で使用すれば、より低い電源電圧で動作させる
ことができる。
ると、インバータ４９の出力信号が“Ｈ″レベルｖｃｏ
になり、コンデンサ５０を介して回路点４３の電位がｖ
ｃｃだけシフトされる。これにより電位Ｖ４３は２Ｖｃ
ｃである１０■程度まで上昇する。このとき、インバー
タ４８内のＰチャネルＭＯＳトランジスタ４４がオンし
、ＮチャネルＭＯＳトランジスタ４５がオフする。この
ため、出力クロック信号φ′として、上記昇圧された１
０Ｖの電圧が出力される。以下、同様にして入力クロッ
ク信号φが′Ｌ”レベルになる毎に、出力クロック信号
φ′はほぼ２Ｖｃｃの電位に昇圧されて出力される。従
って、このような構成のレベルシフト回路を第１図の実
施例回路で使用すれば、より低い電源電圧で動作させる
ことができる。
［発明の効果］
以上説明したようにこの発明によれば、第１、第２のレ
ベルシフト手段により第１、第２のクロック信号の振幅
を電源電圧以上にレベルシフトさせ、第１、第２の容量
を介して第１、第４の回路点の電位上昇分が大きくなる
ようにしたので、低電圧動作が可能であり、集積化する
際の占有面積の縮小を図ることができる昇圧回路を提供
することができる。
ベルシフト手段により第１、第２のクロック信号の振幅
を電源電圧以上にレベルシフトさせ、第１、第２の容量
を介して第１、第４の回路点の電位上昇分が大きくなる
ようにしたので、低電圧動作が可能であり、集積化する
際の占有面積の縮小を図ることができる昇圧回路を提供
することができる。
第１図はこの発明に係る昇圧回路の構成を示す回路図、
第２図は上記実施例回路で使用されるレベルシフト回路
の具体的な構成を示す回路図、第３図は上記実施例回路
を構成する基本回路を抜出して示す回路図、第４図は上
記実施例回路で使用されるクロック信号のタイミングチ
ャート、第５図は第２図のレベルシフト回路をさらに具
体的に示す回路図、第６図は上記実施例回路の動作を説
明するためのタイミングチャート、第７図は上記実施例
回路の代表的な電圧値をまとめて示す図、第８図は第２
図のレベルシフト回路の他の具体例を示す回路図、第９
図は上記実施例回路で使用されるレベルシフト回路の他
の具体的な構成を示す回路図、第１０図は上記第９図の
レベルシフト回路の動作を説明するためのタイミングチ
ャート、第１１図は第９図のレベルシフト回路の代表的
な電圧値をまとめて示す図、第１２図は従来の昇圧回路
の回路図、第１３図は上記従来回路で使用されるクロッ
ク信号のタイミングチャート、第１４図は上記従来の昇
圧回路の基本回路の構成を示す回路図、第１５図及び第
１６図はそれぞれ従来回路のタイミングチャートである
。 ２０・・・基本回路、２１．２２・・・ＮチャネルＭＯ
３）ランジスタ、２３．２４．５０・・・コンデンサ、
２５．２８・・・レベルシフト回路、４２・・・単方向
性通電素子、４８・・・ＣＭＯＳインバータ、４９・・
・インバータ。 出願人代理人 弁理士 鈴江武彦 第１図 ｓｓ 第２図 Ｃｐｌ φ２ 第３図 。 ４４図 第５図 第６図 第７図 ｃｃ 第８図 第１０図 第１２図 第１３図 第１４図
第２図は上記実施例回路で使用されるレベルシフト回路
の具体的な構成を示す回路図、第３図は上記実施例回路
を構成する基本回路を抜出して示す回路図、第４図は上
記実施例回路で使用されるクロック信号のタイミングチ
ャート、第５図は第２図のレベルシフト回路をさらに具
体的に示す回路図、第６図は上記実施例回路の動作を説
明するためのタイミングチャート、第７図は上記実施例
回路の代表的な電圧値をまとめて示す図、第８図は第２
図のレベルシフト回路の他の具体例を示す回路図、第９
図は上記実施例回路で使用されるレベルシフト回路の他
の具体的な構成を示す回路図、第１０図は上記第９図の
レベルシフト回路の動作を説明するためのタイミングチ
ャート、第１１図は第９図のレベルシフト回路の代表的
な電圧値をまとめて示す図、第１２図は従来の昇圧回路
の回路図、第１３図は上記従来回路で使用されるクロッ
ク信号のタイミングチャート、第１４図は上記従来の昇
圧回路の基本回路の構成を示す回路図、第１５図及び第
１６図はそれぞれ従来回路のタイミングチャートである
。 ２０・・・基本回路、２１．２２・・・ＮチャネルＭＯ
３）ランジスタ、２３．２４．５０・・・コンデンサ、
２５．２８・・・レベルシフト回路、４２・・・単方向
性通電素子、４８・・・ＣＭＯＳインバータ、４９・・
・インバータ。 出願人代理人 弁理士 鈴江武彦 第１図 ｓｓ 第２図 Ｃｐｌ φ２ 第３図 。 ４４図 第５図 第６図 第７図 ｃｃ 第８図 第１０図 第１２図 第１３図 第１４図
Claims (3)
- （１）入力信号が印加される第１の回路点と、上記第１
の回路点と第２の回路点との間に挿入された第１の容量
と、 第１のクロック信号が印加される第３の回路点と、 上記第２の回路点と上記第３の回路点との間に挿入され
第３の回路点に印加される第１のクロック信号のレベル
シフトを行なう第１のレベルシフト手段と、 上記第１の回路点と第４の回路点との間に挿入され第１
の回路点の電位に応じて導通制御される第１のトランジ
スタと、 上記第４の回路点と第５の回路点との間に挿入された第
２の容量と、 上記第１のクロック信号とパルス期間が重複しない第２
のクロック信号が印加される第６の回路点と、 上記第５の回路点と上記第６の回路点との間に挿入され
第６の回路点に印加される第２のクロック信号のレベル
シフトを行なう第２のレベルシフト手段と、 上記第４の回路点と出力を取出す第７の回路点との間に
挿入され第４の回路点の電位に応じて導通制御される第
２のトランジスタと からなる基本回路を複数個継続接続して構成したことを
特徴とする昇圧回路。 - （２）前記第１、第２のレベルシフト手段のそれぞれが
、 第１、第２の電源電圧が印加される第８、第９の回路点
と、 上記第８の回路点と第１０の回路点との間に挿入された
単方向性通電素子と、 上記第１０の回路点と上記第９の回路点との間に挿入さ
れ前記第１もしくは第２のクロック信号を反転する第１
の反転回路と、 前記第１もしくは第２のクロック信号を反転する第２の
反転回路と、 上記第２の反転回路の出力端と上記第１０の回路点との
間に挿入された第３の容量と から構成されている請求項１記載の昇圧回路。 - （３）前記第１、第２のレベルシフト手段のそれぞれが
、 第１、第２の電源電圧が印加される第８、第９の回路点
と、 上記第８の回路点と第１０の回路点との間にソース、ド
レイン間が挿入された第３のトランジスタと、 上記第８の回路点と上記第３のトランジスタのゲートが
接続された第１１の回路点との間にソース、ドレイン間
が挿入されゲートが上記第８の回路点に接続された第４
のトランジスタと、 上記第１０の回路点と上記第９の回路点との間に挿入さ
れ前記第１もしくは第２のクロック信号を反転する第１
の反転回路と、 前記第１もしくは第２のクロック信号を反転する第２の
反転回路と、 上記第２の反転回路の出力端と上記第１０の回路点との
間に挿入された第３の容量と、 前記第１もしくは第２のクロック信号の印加点と上記第
３のトランジスタのゲートとの間に挿入された第４の容
量と から構成されている請求項１記載の昇圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085951A JPH01259751A (ja) | 1988-04-07 | 1988-04-07 | 昇圧回路 |
| US07/332,325 US4970409A (en) | 1988-04-07 | 1989-04-03 | Voltage multiplier for nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085951A JPH01259751A (ja) | 1988-04-07 | 1988-04-07 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259751A true JPH01259751A (ja) | 1989-10-17 |
Family
ID=13873067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085951A Pending JPH01259751A (ja) | 1988-04-07 | 1988-04-07 | 昇圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4970409A (ja) |
| JP (1) | JPH01259751A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005224014A (ja) * | 2004-02-05 | 2005-08-18 | Toppan Printing Co Ltd | チャージポンプ回路およびパルス昇圧回路 |
| JP2005353760A (ja) * | 2004-06-09 | 2005-12-22 | Toshiba Corp | 半導体集積回路、昇圧回路及びキャパシタ |
| JP2006230139A (ja) * | 2005-02-18 | 2006-08-31 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| JP2009095235A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009095236A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3934303C2 (de) * | 1988-10-15 | 2001-01-25 | Sony Corp | Adreßdecoder für nichtflüchtige Speicher |
| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| JP2531267B2 (ja) * | 1989-06-20 | 1996-09-04 | 日本電気株式会社 | チャ―ジポンプ |
| US5059815A (en) * | 1990-04-05 | 1991-10-22 | Advanced Micro Devices, Inc. | High voltage charge pumps with series capacitors |
| US5191232A (en) * | 1992-03-17 | 1993-03-02 | Silicon Storage Technology, Inc. | High frequency voltage multiplier for an electrically erasable and programmable memory device |
| JP2830593B2 (ja) * | 1992-03-23 | 1998-12-02 | 日本電気株式会社 | 昇圧回路 |
| EP0569658B1 (en) * | 1992-05-15 | 1998-08-12 | STMicroelectronics S.r.l. | Signals generator having not-overlapping phases and high frequency |
| US5335200A (en) * | 1993-01-05 | 1994-08-02 | Texas Instruments Incorporated | High voltage negative charge pump with low voltage CMOS transistors |
| JP3043201B2 (ja) * | 1993-04-22 | 2000-05-22 | 株式会社東芝 | 昇圧回路 |
| US5811990A (en) * | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
| US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
| US5493249A (en) * | 1993-12-06 | 1996-02-20 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| US5642073A (en) | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| JP3148070B2 (ja) * | 1994-03-29 | 2001-03-19 | 株式会社東芝 | 電圧変換回路 |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| TW271011B (ja) * | 1994-04-20 | 1996-02-21 | Nippon Steel Corp | |
| JP2718375B2 (ja) * | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | チャージポンプ回路 |
| KR0145615B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 박막 트랜지스터 액정 표시장치의 구동장치 |
| JP2738335B2 (ja) * | 1995-04-20 | 1998-04-08 | 日本電気株式会社 | 昇圧回路 |
| JPH09198887A (ja) * | 1996-01-12 | 1997-07-31 | Nec Corp | 高電圧発生回路 |
| US5973545A (en) * | 1996-02-07 | 1999-10-26 | Cypress Semiconductor Corp. | Single pump circuit for generating high voltage from two different inputs |
| US5745354A (en) * | 1996-04-01 | 1998-04-28 | Cypress Semiconductor Corporation | Pump circuit for generating multiple high voltage outputs from two different inputs |
| FR2773019B1 (fr) * | 1997-12-24 | 2001-10-12 | Sgs Thomson Microelectronics | Dispositif de generation d'une impulsion de tension |
| JP3580693B2 (ja) * | 1998-03-19 | 2004-10-27 | シャープ株式会社 | チャージ・ポンプ回路 |
| US5982224A (en) * | 1998-09-22 | 1999-11-09 | Samsung Electronics Co., Ltd. | Low-power charge pump circuit having reduced body effect |
| JP3696125B2 (ja) | 2000-05-24 | 2005-09-14 | 株式会社東芝 | 電位検出回路及び半導体集積回路 |
| US6249446B1 (en) * | 2000-08-23 | 2001-06-19 | Intersil Americas Inc. | Cascadable, high efficiency charge pump circuit and related methods |
| JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
| US6430067B1 (en) * | 2001-04-12 | 2002-08-06 | Sun Microsystems, Inc. | Voltage multiplier for low voltage microprocessor |
| US7239193B2 (en) * | 2003-12-25 | 2007-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| ITTO20040791A1 (it) * | 2004-11-11 | 2005-02-11 | St Microelectronics Srl | Dispositivo a pompa di carica con aumentata erogazione di corrente |
| KR100732277B1 (ko) * | 2005-05-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 변/복조 장치 |
| KR100842744B1 (ko) * | 2006-11-20 | 2008-07-01 | 주식회사 하이닉스반도체 | 클럭조절회로 및 이를 이용한 전압펌핑장치 |
| US7847617B2 (en) * | 2007-12-11 | 2010-12-07 | Elite Semiconductor Memory Technology Inc. | Charge pump and method for operating the same |
| US20160283243A1 (en) * | 2015-03-28 | 2016-09-29 | Yong-Kyu Jung | Branch look-ahead instruction disassembling, assembling, and delivering system apparatus and method for microprocessor system |
| US10333397B2 (en) | 2017-07-18 | 2019-06-25 | Stmicroelectronics International N.V. | Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage |
| US10050524B1 (en) * | 2017-11-01 | 2018-08-14 | Stmicroelectronics International N.V. | Circuit for level shifting a clock signal using a voltage multiplier |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50135519A (ja) * | 1974-03-15 | 1975-10-27 | ||
| JPS54113822A (en) * | 1978-02-24 | 1979-09-05 | Hitachi Ltd | Substrate bias voltage generating circuit |
| JPS62233064A (ja) * | 1986-04-02 | 1987-10-13 | Nec Corp | Ｃｍｏｓ電圧変換回路 |
| JPS62241200A (ja) * | 1986-04-12 | 1987-10-21 | Nippon Denso Co Ltd | 昇圧回路 |
| JPS648653A (en) * | 1987-06-30 | 1989-01-12 | Sharp Kk | Circuit for stabilizing high voltage generated in ic chip |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1504867A (en) * | 1974-06-05 | 1978-03-22 | Rca Corp | Voltage amplitude multiplying circuits |
| WO1980001972A1 (en) * | 1979-03-13 | 1980-09-18 | Ncr Co | Write/restore/erase signal generator for volatile/non-volatile memory system |
| JPS63290159A (ja) * | 1987-05-20 | 1988-11-28 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
-
1988
- 1988-04-07 JP JP63085951A patent/JPH01259751A/ja active Pending
-
1989
- 1989-04-03 US US07/332,325 patent/US4970409A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50135519A (ja) * | 1974-03-15 | 1975-10-27 | ||
| JPS54113822A (en) * | 1978-02-24 | 1979-09-05 | Hitachi Ltd | Substrate bias voltage generating circuit |
| JPS62233064A (ja) * | 1986-04-02 | 1987-10-13 | Nec Corp | Ｃｍｏｓ電圧変換回路 |
| JPS62241200A (ja) * | 1986-04-12 | 1987-10-21 | Nippon Denso Co Ltd | 昇圧回路 |
| JPS648653A (en) * | 1987-06-30 | 1989-01-12 | Sharp Kk | Circuit for stabilizing high voltage generated in ic chip |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005224014A (ja) * | 2004-02-05 | 2005-08-18 | Toppan Printing Co Ltd | チャージポンプ回路およびパルス昇圧回路 |
| JP4581415B2 (ja) * | 2004-02-05 | 2010-11-17 | 凸版印刷株式会社 | パルス昇圧回路、昇圧回路、及びチャージポンプ回路 |
| JP2005353760A (ja) * | 2004-06-09 | 2005-12-22 | Toshiba Corp | 半導体集積回路、昇圧回路及びキャパシタ |
| JP2006230139A (ja) * | 2005-02-18 | 2006-08-31 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| JP4606193B2 (ja) * | 2005-02-18 | 2011-01-05 | 三洋電機株式会社 | チャージポンプ回路 |
| JP2009095235A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009095236A (ja) * | 2009-02-02 | 2009-04-30 | Toppan Printing Co Ltd | チャージポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4970409A (en) | 1990-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01259751A (ja) | 昇圧回路 | |
| KR910007405B1 (ko) | 반도체집적회로 | |
| US5381051A (en) | High voltage charge pump | |
| US6878981B2 (en) | Triple-well charge pump stage with no threshold voltage back-bias effect | |
| US6781440B2 (en) | Charge pump circuit with voltage multiplier for boosting clock signal and method thereof | |
| US7050339B2 (en) | Semiconductor device having switch circuit to supply voltage | |
| US6198340B1 (en) | High efficiency CMOS pump circuit | |
| JPH0614529A (ja) | 昇圧電位発生回路 | |
| US5675279A (en) | Voltage stepup circuit for integrated semiconductor circuits | |
| US6359494B2 (en) | Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor | |
| US5677643A (en) | Potential detecting circuit which suppresses the adverse effects and eliminates dependency of detected potential on power supply potential | |
| KR930001654B1 (ko) | 반도체 메모리 집적회로 | |
| JP4405216B2 (ja) | 半導体装置 | |
| US5982224A (en) | Low-power charge pump circuit having reduced body effect | |
| KR0176115B1 (ko) | 불휘발성 반도체 메모리 장치의 차지 펌프 회로 | |
| KR910003387B1 (ko) | 주승압회로의 출력전압승압용 부승압회로 | |
| JP4790945B2 (ja) | チャージポンプ回路 | |
| US6191963B1 (en) | Charge pump with no diode drop at output stage | |
| US6191642B1 (en) | Charge pump circuit | |
| JP3314951B2 (ja) | 電荷ポンプ回路 | |
| TW201820333A (zh) | 昇壓電路以及具備該電路的非揮發性記憶體 | |
| KR0157343B1 (ko) | 반도체 메모리장치의 고전압 스위치 회로 | |
| JP3354708B2 (ja) | 半導体昇圧回路 | |
| JPH02260299A (ja) | 不揮発性半導体記憶装置 | |
| JP3354713B2 (ja) | 半導体昇圧回路 |