JPH02260299A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コントロールゲートとフローティングゲート
を有し、フローティングゲートに電荷を取込むことによ
り情報記憶を行う不揮発性半導体記憶素子をメモリセル
とするＥＰＲＯＭ　（消去可能なプログラマブルＲＯＭ
）等の不揮発性半導体記憶装置、特に動作モードに応じ
た電圧をワード線に供給するための電圧切換回路に関す
るものである。

（従来の技術） 不揮発性半導体記憶装置として、例えばＥＰＲＯＭでは
、データの書込み時にメモリセルのゲート・ドレインに
高電圧が必要であり、この高電圧と電源電圧ＶＣＣを適
宜切換え供給する手段として、電圧切換回路が設けられ
ている。これに関する技術としては、例えば特開昭６２
−１４３２９７号公報に記載されるものがあった。以下
、その構成を図を用いて説明する。

第２図は、従来の不揮発性半導体記憶装置、例えばＥＰ
ＲＯＭの電圧切換回路及び行アドレスデコーダを示す要
部回路図である。

このＥＰＲＯＭは、ワード線１及びピッ１へ線２に接続
されたメモリセル３が多数マトリクス状に配列された図
示しないメモリアレイを備えている。

各メモリセル３のコンミルロールゲートはワード線１に
、ソース・ドレインはビット線２と接地電位ＶＳＳにそ
れぞれ接続されている。行アドレスデコーダ１０の出力
によりワード線１が選択され、さらに図示しない列アド
レスデコーダの出力によりビット線２が選択されると、
図示しないデータ人力バッファより入力された書込み用
データが、ビット線２を通して選択メモリセル３へ書込
まれる。

行アドレスデコーダ１０は、それを構成する単位回路が
第２図に示されているが、内部アドレス信号ＡＯ〜ＡＮ
と内部制御信号ＣＥを入力するＮＡＮＤゲート１１を備
え、そのＮＡＮＤゲート１１の出力（則が、ワード線ド
ライバ回路１２を介してワード線１に接続されている。

ワード線ドライバ回路１２は、ゲートに電源電圧ＶＣＣ
が印加されたカット用のＮチャネル型ＭＯ３）−ランジ
スタ（以下、ＮＭＯ３という）１３と、Ｐチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯ３という）１４ａ及び
ＮＭＯＳ２４ｂからなるＣＭＯＳインバータ１４と、そ
のＣＭＯＳインバータ制御用のＰＭＯ３１５とで、構成
されている。

これらの行アドレスデコーダ１０や、図示しない列アド
レスデコーダ及びデータ人力バッファには、それらに動
作用の出力電圧ＶＰを供給するための電圧切換回路が出
力端子４を介して接続されている。

電圧切換回路は、書込みモード時に書込み用高電圧ＶＰ
Ｐ＋Ｖｔｈ　（但しｖｔｈはＮＭＯ８の閾値電圧）、ベ
リファイモード（書込みサイクルにおけるデータの照合
モード）時と通常の読出しモード時に電源電圧■ＣＣと
いう、出力電圧ＶＰを供給する回路である。この電圧切
換回路は、発振回路２０、昇圧回ｉ￥８２１、レベルリ
ミッタ回路２５、ダイオード接続されなＮＭＯＳ２９、
レベル変換回路３０、及び切換えスイッチ用のＰＭＯ３
３４で構成されている。

発振回路２０は、電源電圧■ＣＣを゛Ｈｕレベルとし、
接地電位■ＳＳを“Ｌ“°レベルとする周期的なパルス
信号φを出力する回路であり、その出力側には昇圧回路
２１が接続されている。昇圧回路２１は、発振回路出力
側とノードＮ１間に接続された容量２３と、ノードＮ１
と電源端子２２間に接続されたＮＭＯＳ２４とで、構成
されている。書込み動作時には、高電圧ＶＰＰが電源端
子２２に印加されると共に、その高電圧ＶＰＰと同レベ
ルの制御信号ＷＥがＮＭＯＳ２４のゲートに入力される
。レベルリミッタ回路２５は、書込み動作時に高電圧Ｖ
ＰＰか印加される電源端子２６を有し、その電源端子２
６とノードＮ１間に、ダイオード接続されたＮＭＯＳ２
７，２８が設けられている。

ノードＮ１は、ＮＭＯＳ２９を介して出力端子４に接続
され、その出力端子４に、レベル変換回路３０及びＰＭ
Ｏ３３４が接続されている。

レベル変換回路３０は、内部制御信号Ｗ「に応じた信号
をノードＮ３から出力する回路であり、カット用のＮＭ
ＯＳ３１、ＰＭＯ３３２ａ及び８ＭＯ８３２ｂからなる
ＣＭＯＳインバータ３２、及びそのＣＭＯＳインバータ
制御用のＰＭＯ３３３で構成されている。ＣＭＯＳイン
バータ３２の出力側ノードＮ３は、ＰＭＯ８３４のゲー
トに接続され、そのＰＭＯ８３４のソース・ドレインが
出力端子４と電源電圧ＶＣＣに接続されている。

次に、動作を説明する。

書込みモードにおいては、書込み用の高電圧ＶＰＰが電
源端子２２．２６に印加されると共に、その高電圧ＶＰ
Ｐと同レベルの制御信号ＷＥがＮＭＯ３２４のゲートに
印加される。すると　ＮＭ○Ｓ２４がオン状態になり、
発振回路２０；′・・ら出力されるパルス信号φが“Ｌ
”レベルの時、容量２３は電圧ＶＰＰ−Ｖｔｈ　（但し
、ｖｔｈはＮＭＯ８の閾値電圧）にチャージされ、パル
ス信号φがＩＩ　Ｌ　Ｉ＋レベルからＩＩ　ＨＩ＋レベ
ルに変化すると、容量２３のチャージポンプ作用により
、ノードＮ１には昇圧された電圧ｖｐｐ＋ｖｃｃ−ｖｔ
ｈが得られる。この時ＮＭＯ３２４は、そのゲートとト
レインが同電圧■ＰＰとなるので、カットオフされてオ
フ状態となる。このような昇圧動作により、ノードＮ１
の電圧がＶＰＰ＋２Ｖｔｈ以上に高くなると、レベルリ
ミッタ回路２５がオンしてそのノードＮ１の電圧がＶＰ
Ｐ＋２Ｖｔｈにクランプされ、その電圧がＮＭＯ３２９
を介して出力端子４に伝えられる。

そして、書込み動作を指示する内部制御信号Ｗ「が″Ｌ
′″レベルになると、ＮＭＯ８３１を介してＣＭＯＳイ
ンバータ３２の入力側ノードＮ２が゛′Ｌ′″レベルと
なるので、ＮＭＯ３３２ｂがオフ状態、ＰＭＯ３３２ａ
がオフ状態になる。これにより、ＣＭＯＳインバータ３
２の出力１則ノードＮ３は、昇圧された電圧ＶＰ　（−
ＶＰＰ＋Ｖｔｈ）になるため、ＰＭＯ３３４がオフ状態
となる。従って、書込みモードにおいては、出力端子４
がら電圧ＶＰ　（＝ＶＰＰ＋Ｖｔｈ）が出力され、それ
が行アドレスデコーダ１０、列アドレスデコーダ及びデ
ータ人力バッファへ供給される。

次に、ベリファイモードにおいて、内部制御信号Ｗ丁が
′″Ｈ１ｌＨ１ｌレベル時、ＮＭＯ８３１を介してＣＭ
ＯＳインバータ３２の入力側ノードＮ２にＶＣＣ−Ｖｔ
ｈの電圧のＩ−（”レベルが供給されるので、ＮＭＯ３
３２ｂがオン状態となる。

この時、上記のような”　Ｈ”レベルでは、ＰＭ○５３
２ａもオフ状態であるため、ＣＭＯＳインバータ３２の
出力（則ノードＮ３は、ＰＭＯ８３２ａとＮＭＯ３３２
ｂのコンダクタンス比に従った比較的高いＬ”レベルと
なる。ところが、前記ｕ　Ｌ　ｕレベルによってＰＭＯ
３３Ｂがオン状態となるため、ＰＭＯ３３２ａはゲート
・ソース間を短絡されオフ状態となる。従って、ＰＭＯ
８３４はそのゲートにＩＩ　Ｌ　Ｉ＋レベルが供給され
、オン状態となる。このＰＭＯＳ３４のオフ状態により
、出力端子４の出力電圧ｖｐは電源電圧ＶＣＣと同レベ
ルとなる。

また、通常の読出しモード時は、電源端子２２゜２６に
電源電圧Ｖｕが印加される以外はベリファイ時と同じで
あるため、出力端子４から電圧ＶＣＣが出力される。

出力端子４に接続された行アドレスデコーダ１０におい
て、書込みモードの場合、ＮＡＮＤゲー１へ１１の出力
がＩＩ　Ｌ　ｕレベルなら、ワード線ドライバ回路１２
は、書込み動作におけるレベル変換回路３０の動作に準
じて、ワード線１に高電圧■ｐｐ＋ｖｔｈの選択レベル
を供給する。一方、ＮＡＮＤゲート１１の出力が“Ｈ“
″レベルなら、ワード線ドライバ回路１．２は、ベリフ
ァイ動作におけるレベル変換回路３０の動作に準じて、
ワード線」に“Ｌ°゛レベルを供給する。通常の続出し
モードの場合、ワード線ドライバ回路１２は電源電圧Ｖ
ＣＣを動作電圧とする単なるインバータとして動作する
ため、選択ワード線には電圧ＶＣＣのＩＩ　ＨＩ＋レベ
ルを、非選択ワード線には゛′Ｌパレベルを供給する。

以上のように、従来の装置の選択ワード線１の電圧は、
書込み時には昇圧された電圧ｖｐｐ十ｖｔｈに、ベリフ
ァイ時及び通常の読出し時には電圧ＶＣＣとなる。

（発明が解決しようとする課題〉 しかしながら、上記構成の装置では、次のような課題が
あった。

従来の不揮発性半導体記憶装置では、ベリファイ時のワ
ード線電圧が電源電圧ＶＣＣ＜例えば、５Ｖ）であるた
め、記憶装置の最大電源電圧ＶＣＣｍａｘマージンの保
証値は、−様に書込みす、イクルにおける電源電圧ＶＣ
Ｃとなる。周囲温度変化等によるＶＣＣｍａｘマージン
の劣化を見込んで、予め高いＶＣＣｍａｘマージンを必
要とする場合には、書込みサイクルにおける電源電圧Ｖ
ＣＣを例えば６Ｖのように高めに設定すればよい訳であ
るか、市販のデータ書込み用ＥＰＲＯＭライタによって
は電源電圧ＶＣＣを変えられないものがある。また、変
えられるにしても、標準の書込み条件から外れるという
ことは、使用上の不利不便さを免れず、ユーザー側のそ
のデバイスに対するイメージを悪くする要因に十分なり
得る。更に、ＥＰＲＯＭ内蔵マイコン等では、書込み時
の電源電圧ＶＣＣが読出し時と同し例えば５Ｖで行わな
ければならないなど、従来の装置ではメモリセルに対す
る書込み深さの調節ができないため、これらに対処しき
れないという問題があった。

本発明は前記従来技術が持っていた課題として、メモリ
セルの書込み深さを調節できないという点について解決
した不揮発性半導体記憶装置を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、コントロールゲー
ト及びフローティングゲートを有しそのフローティング
ゲートに電荷を取込むことにより情報記憶を行う不揮発
性半導体素子がワード線及びビット線に接続され、動作
モードに応じた電圧を出力端子を介して前記ワード線に
供給するための電圧切換回路が、周期的なパルス信号を
入力して容量のチャージポンプ作用により書込み時の高
電圧を前記出力端子へ出力する昇圧回路と、制御信号に
基づき読出し時の電圧を前記出力端子へ出力する回路と
で、構成された不揮発性半導体記憶装置において、次の
手段を講じたものである。

即ち、前記昇圧回路は少なくとも、前記容量と、前記容
量に直列接続されゲートが前記出力端子に接続されたＭ
ＯＳトランジスタと、陽極が電源端子に陰極が前記ＭＯ
Ｓトランジスタにそれぞれ接続された第１の一方向性素
子と、陽極が前記容量に陰極が前記出力端子にそれぞれ
接続された第２の一方向性素子とで、構成する。さらに
、前記出力端子に直列接続されたスイッチ手段及び第３
の一方向性素子を有し、前記出力端子上の電圧の最大値
を所定値に制限する少なくとも１つのレベルリミッタ回
路を、前記電圧変換回路に設けたものである。

（作用） 本発明によれば、以上のように不揮発性半導体記憶装置
を構成したので、昇圧回路を構成する容量、ＭＯＳトラ
ンジスタ及び第１の一方向性素子は、制御信号を入力す
ることなく、チャージポンプ作用に・より書込み時の高
電圧を生成し、その高電圧が、第２の一方向性素子を介
して出力端子へ供給される。また、レベルリミッタ回路
は、スイッチ手段及び第３の一方向性素子の働きにより
、少なくとも１つの別電圧（例えば、ベリファイ時の電
圧）を発生する。これにより、不揮発性記憶素子の書込
み深さの調整が行え、記憶装置の用途に応じた書込み深
さが実現できる。従って、前記課題を解決することがで
きる。

（実施例） 第１図は、本発明の実施例を示す不揮発性半導体記憶装
置、例えばＥＰＲＯＭの電圧切換回路及び行アドレスデ
コーダの要部回路図であり、第２図中の要素と同一の要
素には同一の符号が付されている。

このＥＰＲＯＭは、従来の第２図と同様のワード線上、
ビット線２、メモリセル３、及び行アドレスデコーダ１
０等を備えているが、その行アドレスデコーダ１０や、
図示しない列アドレスデコーダ及びデータ人力バッファ
に動作用の出力電圧ｖｐを供給するための電圧切換回路
の回路構成が第２図と異なっている。

この実施例の電圧切換回路は、書込みモード時に書込み
用高電圧ｖｐｐ＋ｖｔｈ、ベルファイモード時に電圧ｖ
ｃｃ＋ｖｔｈ、通常の読出しモード時に電源電圧ＶＣＣ
という、出力電圧ＶＰを供給する回路である。この電圧
切換回路は、発振回路４０、昇圧回路５０、第１のレベ
ルリミッタ回路６０、レベル変換口８７０、及び切換え
スイッチ用のＰＭＯ３８０の他に、第２のレベルリミッ
タ回路９０を備えている。

発振回路４０は、電源電圧ＶＣＣを“Ｈ”レベルとし、
接地電位ＶＳＳを“Ｌ”レベルとする周期的なパルス信
号φを出力する回路であり、その出力側には昇圧回路５
０が接続されている。昇圧回路５０は、書込み動作時に
高電圧ＶＰＰが印加される電源端子５１、及び発振回路
出力側とノートＮｉ１間に接続された容量５２を有し、
その電源端子５１とノードＮｉ１間には第１の一方向性
素子であるＮＭＯ３５ＢとＮＭＯ８５４が直列接続され
ると共に、ノード１１と出力端子４間に第２の一方向性
素子であるＮ　Ｍ　ＯＳ　５５がダイオード接続されて
いる。ＮＭＯ８５３のゲートは電源端子５１に接続され
、さらにＮＭＯ８５４のゲートが出力端子４に接続され
ている。ノードＮｉｌに接続された第１のレベルリミッ
タ回路６０は、書込み動作時に高電圧ＶＰＰが印加され
る電源端子６１を有し、その電源端子６１とノードＮｉ
１間には、ダイオード接続されたＮＭＯ８６２，６３が
直列接続されている。

また、出力端子４には、レベル変換回路７０、ＰＭＯ３
８０及び第２のレベルリミッタ回路９０が接続されてい
る。レベル変換回Ｂ７０では、制御信号ＶＰＰＨがカッ
ト用ＮＭＯ８７１を介してノードＮ１２に接続され、そ
のノードＮ１２が、出力端子４の出力電圧ＶＰを動作電
圧とするＰＭＯ８７２ａ及びＮＭＯ３７２ｂからなるＣ
ＭＯＳインバータ７２の入力側に接続されている。ＣＭ
ＯＳインバータ７２の出力１則ノードＮ１Ｂは、２ＭＯ
３７Ｂのゲートに接続され、そのＰＭＯ３７３のソース
・ドレインが出力端子４とノードＮ１２に接続されてい
る。ＮＭＯ３７１のゲートには、電源電圧ＶＣＣが定常
的に印加されている。

このＮＭＯ３７１に入力される制御信号Ｖ　Ｐ　Ｐ　ｌ
−１は、電源端子５１．６１が電源電圧ＶＣＣより高い
電圧となったことを怒知してＩＩ　Ｌ　Ｉ＋レベル（Ｖ
ＳＳ）となる信号で、それ以外はＩＩ　ＨＩ＋レベル（
−ＶＣＣ）であるが、書込み時（プログラム時）とベリ
ファイ時のみ１１　Ｌ　Ｉ＋レベル、それ以外は“Ｈ°
ルベルとなる信号であってもよい。レベル変換回路７０
のノードＮ１３には、ＰＭＯ３８０のゲートが接続され
、そのＰＭＯ３８０のソース・ドレインが出力端子４と
電源電圧ＶＣＣに接続されている。

第２のレベルリミッタ回路９０は、リミッタ９１と、内
部制御信号Ｗ「を入力とするレベル変換回路９２で構成
されている。リミッタ９１は、電源電圧ＶＣＣ印加用の
電源端子９３を有し、その電源端子９３と出力端子４と
の間には、第３の一方向性素子であるダイオード接続さ
れたＮＭＯ３９５と、スイッチ手段であるＰＭＯ３９４
とが直列に接続され、そのＰＭＯ８９４のゲート側ノー
ドＮ１５がレベル変換回路９２の出力により制御される
。レベル変換回路９２は、電源電圧ＶＣＣと同レベルの
内部制御信号Ｗ「を入力とし、それを出力電圧■Ｐのレ
ベルの信号に変換する回路であり、レベル変換回路７０
と同様に、カット用ＮＭＯ３９６と、その出力側ノード
Ｎ１４に接続されたＰＭＯ３９７ａ及びＮＭＯ３９７ｂ
からなるＣＭＯＳインバータ９７と、そのＣＭＯＳイン
バータ９７の出力側ノードＮ１５にゲートが接続された
ＰＭＯ８９８とで構成されている。

第３図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。なお、第３図のｖｔｈはＮ
ＭＯ８の閾値電圧、−点鎖線Ａは従来の出力電圧ＶＰ濾
波形実線で示す領域Ｂは本実施例のイネーブル領域、破
線で示す領域Ｃは従来のイネーブル領域である。

通常の読出しモード時は、制御信号Ｐ　Ｐ　ｌ−１が“
Ｈ”レベル（＝ＶＣＣ）であり、レベル変換回路７０の
出力側ノードＮ１３が゛°Ｌ′°レベル（−ＶＳＳ＝Ｏ
Ｖ）となるため、ＰＭＯ８８０はオン状態である。この
ため、出力端子４の出力電圧ＶＰは電源電圧ＶＣＣレベ
ルとなる。ここで、書込み用の内部制御信号ＷＥも“Ｈ
”レベル（＝ＶＣＣ）であり、レベル変換回路９２の出
力（則ノードＮ１５もＩＩ　Ｌ　Ｉ＋レベル（＝ｖｓｓ
＝ｏｖ＞で、リミッタ９１中のＰＭＯ８９４もオン状態
であるが、出力端子４の出力電圧ｖｐが電源電圧ＶＣＣ
レベルであるため、第２のレベルリミッタ回路９０は動
作に無関係である。

発振回路４０は、少なくとも書込み時及びベルファイ時
に動作する必要があるため、本実施例では制御信号ＰＰ
Ｈか゛Ｌ′ルベル（＝ＶＳＳ−ＯＶ）の時動作する構成
になっており、従って消費電流低減のなめに読出しモー
ド時には動作しない。この読出しモード時に発振回路４
０をなとえ動作させても、容量５２のチャージポンプ作
用により出力端子４に供給される電荷は、ＰＭＯ８８０
を介して電源電圧Ｖｃｅ側に放電されてしまうため、出
力端子４の電圧ＶＰは電源電圧ＶＣＣレベルとなる。

書込みモードの場合、電源端子５１．６１に書込み用の
高電圧ＶＰＰが印加されると、制御信号ＶＰＰＨはパＬ
″レベルとなり、レベル変換回路７０の出力側ノードＮ
１３は、制御信号ｖ戸戸汀がＩＩＬ″°レベルの時、出
力電圧ＶＰレベルであるから、そのノードＮ１Ｂが出力
電圧ＶＰと同レベルとなる。これにより、ＰＭＯ３８０
はそのゲート・ソース間が短絡されてカットオフし、オ
フ状態となる。さらに、発振回路４０も動作を開始し、
第３図のイネーブル領域Ｂで示すように、パルス信号φ
を昇圧回路５０へ出力する。

この状態から、書込み用の内部制御信号Ｗ「が“Ｌ”レ
ベル（＝ｖｓｓ＝ｏｖ＞となって書込み動作に入ると、
その内部制御信号ＷＥを入力信号とするレベル変換回路
９２の出力（則ノードＮ１５は、出力電圧ＶＰレベルと
なるため、リミッタ９１中のＰＭＯ８９４がソース・ゲ
ートを短絡されてオフ状態であり、第２のレベルリミッ
タ回路９０はレベルクランプ動作を行わない。一方、発
振回路４０から出力されるパルス信号φがＩＩ　Ｌ　！
ルベルの時、容量５２は昇圧回路５０中のＮＭＯ３５４
により、まず電圧ｖｃｃ−ｖｔｈにチャージされ、その
パルス信号φが“Ｈ”レベルに変化すると、容量５２の
チャージポンプ作用によってノードＮｉｌに２ＶＣＣ−
Ｖｔｈの昇圧された電圧が得られる。この結果、昇圧回
路５０中のＮＭＯ３５５がオン状態、かつＮＭＯ３５４
がオフ状態となり、ノードＮＩＬから出力端子４へ充電
が行われ、それに伴ってノードＮｉｌの電圧は電荷を失
って低下する。出力端子４の出力電圧ＶＰは、ノードＮ
ｉｌからの電荷の流入により電圧Δ■だけ上昇するため
、次に発振回路４０のパルス信号φが゛°Ｌ″レベルに
変化した時、ＮＭＯ３５４により容量５２は電圧Ｖｃｅ
十△Ｖ−Ｖｔｈにチャージされ、この状態からパルス信
号φがＩＩ　ＨＩＩレベルに変化すると、今度はノード
Ｎｉｌの電圧が２ＶＣＣ＋△ｖ−ｖｔｈまで昇圧される
。以上の動作の繰り返しにより、出力端子４には書込み
用の昇圧された高電圧が得られるが、ノードＮｉｌの電
圧がＶＰＰ＋２Ｖｔｈ以上に上昇すると、第１のレベル
リミッタ回路６０がオン状態となってそのノードＮｉｌ
の電圧がＶＰＰ＋２Ｖｔｈにレベルクランプされるため
、出力端子４の出力電圧は最終的にｖｐｐ＋ｖｔｈとな
る。

書込みの内部制御信号Ｗ「が“Ｈ′°レベルのベリファ
イモードにおいても、上記昇圧動作は行われる。一方、
内部制御信号Ｗ丁を入力とするレベル変換回路９２の出
力側ノードＮ１５は゛ＬＩＴレベルとなるため、リミッ
タ９１中のＰＭＯ３９４はオン状態となり、出力端子４
の出力電圧ＶＰをｖｃｃ＋ｖｔｈの電圧にレベルクラン
プする。なお、この実施例では、ベルファイ時において
電源端子５１．６１から電源電圧Ｖｃｅ側への過渡的な
電荷の流出は存在するが、例えば電源端子５１→ＮＭＯ
８５５→ＮＭＯ３９４→ＮＭＯ３９５−電源端子９３、
という経路の直流電流パスが生じないのて′、この電圧
切換回路に使用するＮＭＯＳのコンダクタンスの自由度
が大きい。

以上のようにして発生された出力端子４の出力電圧ＶＰ
は、従来と同様に、図示しない列アドレスデコーダ及び
データ人力バッファに供給されると共に、行アドレスデ
コーダ１０を介してワード線１に供給され、メモリセル
３に対するアクセスが行われる。従って、昇圧回路５０
を行アドレスデコーダ１０の単位回路、もしくはワード
線毎に有する場合においても、本実施例を容易に適用で
きる。

このように、本実施例では、第２のレベルリミッタ回路
９０等を設けて、ベリファイ時の選択ワード線電圧をｖ
ｃｃ＋ｖｔｈとなるように設定したので、メモリセル３
に対する書込み深さが調節され、周囲温度変化等の影響
を受けない的確な書込みが行えると共に、標準の書込み
条件から外されないので、使用上便利であり、マイコン
等の種々の装置に内蔵させることが可能となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　第１のレベルリミッタ回路６ｏは、電源端子
６１と出力端子４との間に接続してもよい。

この場合、従来の第２図と同じ昇圧電圧を得るためには
、ダイオード接続のＮＭＯ３６２，６Ｂの数を１つにす
る必要がある。また、昇圧回路５０の昇圧限界まで昇圧
を行うとき等は、第１のレベルリミッタ回路６０は必要
ない。

（ｂ）　　ダイオード接続のＮＭＯ８５３，５５゜６２
．６３．９４．９５は、ＰＭＯ８、あるいはＰ＋拡散層
とＮウェル層のＰＮジャンクションダイオード等で形成
してもよい。同様に、第１図の他のＮＭＯ３やＰＭＯ８
を、図示以外のトランジスタ等で構成してもよい。

（Ｃ）　　上記実施例では、ベリファイ時の出力端子４
の出力電圧ＶＰがｖｃｃ＋ｖｔｈとなるよう設定したが
、その出力電圧ＶＰはリミッタ９１のダイオード素子数
の増減、ダイオード素子の閾値の変化、あるいは電源端
子９３に印加するクランプ基準電圧を接地電位ＶＳＳに
するというような手段により、任意の値に設定できる。

（ｄ）　　本発明は、ＭＮＯＳ　（メクル・ナイトライ
ド・オキサイド・セミコンダクタ）のようなメモリセル
を有するＥＥＰＲＯＭ　（電気的再書込み可能なプログ
ラマブルＲＯＭ）等の他の不揮発性半導体記憶装置にも
適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、昇圧回路
を少なくとも容量、ＭＯＳ）−ランジスタ、及び第１．
第２の一方向性素子で構成したので、制御信号を入力す
ることなく、簡単に書込み時の高電圧を発生できる。そ
の上、レベルリミッタ回路を設けたので、少なくとも１
つの別電圧（例えば、ベリファイ時において電源電圧Ｖ
ＣＣよりも高い電圧）を発生できる。従って、例えばベ
リファイ時の選択ワード線電圧を自由に設定できる等、
メモリセルの書込み深さを調節できるため、マイコン等
の適用装置に応じた書込み深さが実現できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す不揮発生半導体記憶装置
の要部回路図、第２図は従来の不揮発生半導体記憶装置
の要部回路図、第３図は第１図の動作波形図である。 １・・・・・・ワード線、２・・・・・・ビット線、３
・・・・・・メモリセル、４・・・・・・出力端子、１
０・・・・・・行アドレスデコーダ、４０・・・・・・
発振回路、５０・・・・・・昇圧回路、５１・・・・・
・電源端子、５２・・・・・・容量、５３，５５゜９５
・・・・・・第１．第２．第３の一方向性素子、５４・
・・・・・ＮＭＯ８，７０，９２・・・・・・レベル変
換回路、８０・・・・・・ＰＭＯ３， ９０・・・・・・レベルリミッタ回路、９１・・・・・
・リミッタ、９４・・・・・・ＰＭＯ８（スイッチ手段
）、ＶＣＣ・・・・・・電源電圧、ｖｐ、・、・・・出
力電圧、ＶＰＰ・・・・・・高電圧、■ＳＳ・・・・・
・接地電位、φ・・・・・・パルス信号。

Claims (1)

1. 【特許請求の範囲】 コントロールゲート及びフローティングゲートを有しそ
   のフローティングゲートに電荷を取込むことにより情報
   記憶を行う不揮発性半導体素子がワード線及びビット線
   に接続され、動作モードに応じた電圧を出力端子を介し
   て前記ワード線に供給するための電圧切換回路が、周期
   的なパルス信号を入力して容量のチャージポンプ作用に
   より書込み時の高電圧を前記出力端子へ出力する昇圧回
   路と、制御信号に基づき読出し時の電圧を前記出力端子
   へ出力する回路とで、構成された不揮発性半導体記憶装
   置において、 前記昇圧回路は少なくとも、前記容量と、前記容量に直
   列接続されゲートが前記出力端子に接続されたＭＯＳト
   ランジスタと、陽極が電源端子に陰極が前記ＭＯＳトラ
   ンジスタにそれぞれ接続された第１の一方向性素子と、
   陽極が前記容量に陰極が前記出力端子にそれぞれ接続さ
   れた第２の一方向性素子とで、構成し、 前記出力端子に直列接続されたスイッチ手段及び第３の
   一方向性素子を有し、前記出力端子上の電圧の最大値を
   所定値に制限する少なくとも１つのレベルリミッタ回路
   を、前記電圧変換回路に設けたことを特徴とする不揮発
   性半導体記憶装置。