JP2578818B2 - 切換え回路 - Google Patents
切換え回路Info
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- JP2578818B2 JP2578818B2 JP18850187A JP18850187A JP2578818B2 JP 2578818 B2 JP2578818 B2 JP 2578818B2 JP 18850187 A JP18850187 A JP 18850187A JP 18850187 A JP18850187 A JP 18850187A JP 2578818 B2 JP2578818 B2 JP 2578818B2
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- Japan
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- transistor
- input terminal
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- drain
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は切換え回路に関し、特に消去及び書き込み可
能な読み出し専用記憶装置（以下、EPROMと略記する）
のデータの書き込み及び読み出しを正常に動作させるた
めに書き込み回路へ与える電源電圧を切換える切換え回
路に関する。
能な読み出し専用記憶装置（以下、EPROMと略記する）
のデータの書き込み及び読み出しを正常に動作させるた
めに書き込み回路へ与える電源電圧を切換える切換え回
路に関する。
第２図は従来の切換え回路を示す回路図である。端子
５には、ドレイン電源の電圧（以後VDDと略記）を常時
与えておく。EPROMへの書き込み時には、入力端子４に
低レベル信号を入力し、入力端子１に書き込み電源の電
圧（以後VPPと略記）を入力すると、出力端子７は電圧V
PPよりもトランジスタ２のしきい値電圧分だけ低い電圧
を出力する。また読み出し時には、入力端子４に高レベ
ル信号を入力し、入力端子１に電圧VDDよりも低レベル
の信号を入力して、出力端子７に電圧VDDを出力させ
る。
５には、ドレイン電源の電圧（以後VDDと略記）を常時
与えておく。EPROMへの書き込み時には、入力端子４に
低レベル信号を入力し、入力端子１に書き込み電源の電
圧（以後VPPと略記）を入力すると、出力端子７は電圧V
PPよりもトランジスタ２のしきい値電圧分だけ低い電圧
を出力する。また読み出し時には、入力端子４に高レベ
ル信号を入力し、入力端子１に電圧VDDよりも低レベル
の信号を入力して、出力端子７に電圧VDDを出力させ
る。
上記した従来の切換え回路は、書き込み時における出
力として電圧VPPよりもトランジスタのしきい値電圧分
だけ低い電圧しか得ることができず、それだけ書き込み
時間が長くなってしまうという問題点がある。
力として電圧VPPよりもトランジスタのしきい値電圧分
だけ低い電圧しか得ることができず、それだけ書き込み
時間が長くなってしまうという問題点がある。
本発明の回路は、ソース及びドレインを書き込み時に
書き込み電圧が与えられる第１の入力端子及び出力端子
間へ接続してあり且つゲートを前記第１の入力端子へ接
続してある第１のＮチャネルユニポーラトランジスタ
と、ソースおよびドレインを読み出し電圧入力端子及び
前記出力端子間へ接続してあり且つゲートを読み出し時
に該ソース及びドレイン間をオン状態に切換えるバイア
ス電圧が与えられる第２の入力端子へ接続してある第２
のＮチャネルユニポーラトランジスタとを有する切換え
回路において、ソース及びドレインを前記第１のＮチャ
ネルユニポーラトランジスタのソース及びドレイン間に
並列に接続した第３のＮチャネルユニポーラトランジス
タと、前記出力端子にスイッチ素子を介して接続してあ
り、書き込み時、該スイッチ素子のオン状態時に与えら
れる電圧を所定値だけ昇圧して前記第３のＮチャネルユ
ニポーラトランジスタのゲートへ与える昇圧回路と、前
記読出し時に前記スイッチ素子へオフ状態に切換えるた
めの制御信号を与える制御回路とを、備えていることを
特徴とする。
書き込み電圧が与えられる第１の入力端子及び出力端子
間へ接続してあり且つゲートを前記第１の入力端子へ接
続してある第１のＮチャネルユニポーラトランジスタ
と、ソースおよびドレインを読み出し電圧入力端子及び
前記出力端子間へ接続してあり且つゲートを読み出し時
に該ソース及びドレイン間をオン状態に切換えるバイア
ス電圧が与えられる第２の入力端子へ接続してある第２
のＮチャネルユニポーラトランジスタとを有する切換え
回路において、ソース及びドレインを前記第１のＮチャ
ネルユニポーラトランジスタのソース及びドレイン間に
並列に接続した第３のＮチャネルユニポーラトランジス
タと、前記出力端子にスイッチ素子を介して接続してあ
り、書き込み時、該スイッチ素子のオン状態時に与えら
れる電圧を所定値だけ昇圧して前記第３のＮチャネルユ
ニポーラトランジスタのゲートへ与える昇圧回路と、前
記読出し時に前記スイッチ素子へオフ状態に切換えるた
めの制御信号を与える制御回路とを、備えていることを
特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。（以
下では、ＮチャネルMOSトランジスタのしきい値電圧をV
T1,NチャネルMOSノンドープトランジスタのしきい値電
圧をVT2とする。）EPROMの書き込み時には、第１の入力
端子１に書き込み電源の電圧VPPが入力され、これに応
じて第１のＮチャネルMOSトランジス２のソース・ドレ
イン間がオン状態になる。この時、第２の入力端子４に
はソース電源の電圧（以後VSSと略記。第１図では接地
電圧に等しい。）、第５の入力端子５にはドレイン電圧
VDDが入力されており、これに応じてＮチャネルMOSディ
プレッショントランジスタ６のソース・ドレイン間はオ
フ状態になり、出力端子７には、最初に（VPP−VT1）の
電圧が出力される。一方、第４の入力端子14には電圧V
SSが入力されており、これに応じてＮチャネルMOSトラ
ンジスタ15及び17の各ソース・ドレイン間がオフ状態に
なると共に、昇圧回路19内のＮチャネルMOSノンドープ
トランジスタ９及び12もオフ状態となり、第２のＮチャ
ネルMOSトランジスタ３のゲートには、最初に（VPP−V
T1−3VT2）の電圧が印加される。この直後、第３の入力
端子10には繰返しパルス信号が入力され、これに応じて
昇圧回路19のＮチャネルMOSディプレッショントランジ
スタ11のゲート電位はパルス信号に同期して上下する。
すなわち、最初にトランジスタ11はゲート電位が（VPP
−VT1−2VT2）まで充填されているが、パルス立上り期
間にはこれよりもパルス電圧（VL）分だけ上昇する。こ
の間、トランジスタ９はオフ状態になる。次いでパルス
立下り期間になると、トランジスタ11のゲート電位は
（VPP−VT1−2VT2）へ復帰し、この間、トランジスタ12
がオフ状態になる。このパルス繰返しにより、トランジ
スタ15のソース・ドレイン間の電圧が（VPP−3VT2＋
VL）になるまで充電され、この電圧がトランジスタ３の
ゲートに印加される。電圧VLを予め適値に設定しておく
ことにより、トランジスタ３のゲートへの印加電圧が電
圧VPPよりも高くでき、出力端子７に電圧VPPをそのまま
出力できる。なお、ダイオードＤは、トランジスタ３の
ゲートに過大な電圧がかかるのを防止するための保護用
である。
下では、ＮチャネルMOSトランジスタのしきい値電圧をV
T1,NチャネルMOSノンドープトランジスタのしきい値電
圧をVT2とする。）EPROMの書き込み時には、第１の入力
端子１に書き込み電源の電圧VPPが入力され、これに応
じて第１のＮチャネルMOSトランジス２のソース・ドレ
イン間がオン状態になる。この時、第２の入力端子４に
はソース電源の電圧（以後VSSと略記。第１図では接地
電圧に等しい。）、第５の入力端子５にはドレイン電圧
VDDが入力されており、これに応じてＮチャネルMOSディ
プレッショントランジスタ６のソース・ドレイン間はオ
フ状態になり、出力端子７には、最初に（VPP−VT1）の
電圧が出力される。一方、第４の入力端子14には電圧V
SSが入力されており、これに応じてＮチャネルMOSトラ
ンジスタ15及び17の各ソース・ドレイン間がオフ状態に
なると共に、昇圧回路19内のＮチャネルMOSノンドープ
トランジスタ９及び12もオフ状態となり、第２のＮチャ
ネルMOSトランジスタ３のゲートには、最初に（VPP−V
T1−3VT2）の電圧が印加される。この直後、第３の入力
端子10には繰返しパルス信号が入力され、これに応じて
昇圧回路19のＮチャネルMOSディプレッショントランジ
スタ11のゲート電位はパルス信号に同期して上下する。
すなわち、最初にトランジスタ11はゲート電位が（VPP
−VT1−2VT2）まで充填されているが、パルス立上り期
間にはこれよりもパルス電圧（VL）分だけ上昇する。こ
の間、トランジスタ９はオフ状態になる。次いでパルス
立下り期間になると、トランジスタ11のゲート電位は
（VPP−VT1−2VT2）へ復帰し、この間、トランジスタ12
がオフ状態になる。このパルス繰返しにより、トランジ
スタ15のソース・ドレイン間の電圧が（VPP−3VT2＋
VL）になるまで充電され、この電圧がトランジスタ３の
ゲートに印加される。電圧VLを予め適値に設定しておく
ことにより、トランジスタ３のゲートへの印加電圧が電
圧VPPよりも高くでき、出力端子７に電圧VPPをそのまま
出力できる。なお、ダイオードＤは、トランジスタ３の
ゲートに過大な電圧がかかるのを防止するための保護用
である。
また読み出し時には、第１の入力端子１には電圧VSS
を印加する。これに応じて第１のＮチャネルMOSトラン
ジスタ２はオフ状態になる。第２の入力端子４及び第５
の入力端子５には電圧VDDが入力され、これに応じてＮ
チャネルMOSディプレッショントランジスタ６がオン状
態となる。この結果、トランジスタ６のソース・ドレイ
ン間は低抵抗になる。一方、第４の入力端子14には電圧
VDDが印加されているので、トランジスタ17はオフ状態
になり、これに応じてトランジスタ16のソース・ドレイ
ン間は高抵抗となり、トランジスタ８はオフ状態にな
る。また第３の入力端子10には電圧VSSが入力されてお
り、第４の入力端子14には電圧VDDが入力されているの
で、トランジスタ15がオン状態となり、これに応じて第
２のＮチャネルMOSトランジスタ３はオフ状態になっ
て、出力端子７には電圧VDDが出力される。
を印加する。これに応じて第１のＮチャネルMOSトラン
ジスタ２はオフ状態になる。第２の入力端子４及び第５
の入力端子５には電圧VDDが入力され、これに応じてＮ
チャネルMOSディプレッショントランジスタ６がオン状
態となる。この結果、トランジスタ６のソース・ドレイ
ン間は低抵抗になる。一方、第４の入力端子14には電圧
VDDが印加されているので、トランジスタ17はオフ状態
になり、これに応じてトランジスタ16のソース・ドレイ
ン間は高抵抗となり、トランジスタ８はオフ状態にな
る。また第３の入力端子10には電圧VSSが入力されてお
り、第４の入力端子14には電圧VDDが入力されているの
で、トランジスタ15がオン状態となり、これに応じて第
２のＮチャネルMOSトランジスタ３はオフ状態になっ
て、出力端子７には電圧VDDが出力される。
書き込み回路21は、出力端子７からの出力電圧を受け
て、EPROMのメモリセル（図示省略）に対し書き込みあ
るいは読み出しを行なう。
て、EPROMのメモリセル（図示省略）に対し書き込みあ
るいは読み出しを行なう。
以上説明したように本発明は、入力および出力端子間
にユニポーラトランジスタを付加接続してそのゲートに
出力電圧を昇圧した電圧を印加することにより、書き込
み時に書き込み電源の電圧をそのまま、すなわちトラン
ジスタのしきい値電圧分の降下を与えずに、出力端子で
得られる切換え回路を実現できる効果がある。
にユニポーラトランジスタを付加接続してそのゲートに
出力電圧を昇圧した電圧を印加することにより、書き込
み時に書き込み電源の電圧をそのまま、すなわちトラン
ジスタのしきい値電圧分の降下を与えずに、出力端子で
得られる切換え回路を実現できる効果がある。
第１図は本発明の実施例を示す回路図、第２図は従来の
切換え回路を示す回路図である。 1,4,10,14……入力端子、７……出力端子、2,3,6,8,9,1
1,12,15〜17……トランジスタ、19……昇圧回路、20…
…制御回路、21……書き込み回路、Ｄ……ダイオード。
切換え回路を示す回路図である。 1,4,10,14……入力端子、７……出力端子、2,3,6,8,9,1
1,12,15〜17……トランジスタ、19……昇圧回路、20…
…制御回路、21……書き込み回路、Ｄ……ダイオード。
Claims (1)
- 【請求項１】ソース及びドレインを書き込み時に書き込
み電圧が与えられる第１の入力端子及び出力端子間へ接
続してあり且つゲートを前記第１の入力端子へ接続して
ある第１のＮチャネルユニポーラトランジスタと、ソー
スおよびドレインを読み出し電圧入力端子及び前記出力
端子間へ接続してあり且つゲートを読み出した時に該ソ
ース及びドレイン間をオン状態に切換えるバイアス電圧
が与えられる第２の入力端子へ接続してある第２のＮチ
ャネルユニポーラトランジスタとを有する切換え回路に
おいて、 ソース及びドレインを前記第１のＮチャネルユニポーラ
トランジスタのソース及びドレイン間に並列に接続した
第３のＮチャネルユニポーラトランジスタと、前記出力
端子にスイッチ素子を介して接続してあり、書き込み
時、該スイッチ素子のオン状態時に与えられる電圧を所
定値だけ昇圧して前記第３のＮチャネルユニポーラトラ
ンジスタのゲートへ与える昇圧回路と、前記読み出し時
に前記スイッチ素子へオフ状態に切換えるための制御信
号を与える制御回路とを、備えていることを特徴とする
切換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18850187A JP2578818B2 (ja) | 1987-07-27 | 1987-07-27 | 切換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18850187A JP2578818B2 (ja) | 1987-07-27 | 1987-07-27 | 切換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432499A JPS6432499A (en) | 1989-02-02 |
| JP2578818B2 true JP2578818B2 (ja) | 1997-02-05 |
Family
ID=16224832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18850187A Expired - Lifetime JP2578818B2 (ja) | 1987-07-27 | 1987-07-27 | 切換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578818B2 (ja) |
-
1987
- 1987-07-27 JP JP18850187A patent/JP2578818B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432499A (en) | 1989-02-02 |
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