JPH0656719B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0656719B2 JPH0656719B2 JP15019284A JP15019284A JPH0656719B2 JP H0656719 B2 JPH0656719 B2 JP H0656719B2 JP 15019284 A JP15019284 A JP 15019284A JP 15019284 A JP15019284 A JP 15019284A JP H0656719 B2 JPH0656719 B2 JP H0656719B2
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- memory cell
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は差動型センスアンプを備えたデータ読み出し
専用の半導体記憶装置に関する。
専用の半導体記憶装置に関する。
［発明の技術的背景］ 一般に差動型センスアンプは、その動作が安定でしかも
極めて微少な電位差を検出できることから半導体記憶装
置（以下メモリと称する）によく用いられている。
極めて微少な電位差を検出できることから半導体記憶装
置（以下メモリと称する）によく用いられている。
ところで、データの読み出しおよび書き込みが可能なＲ
ＡＭ（ランダムアクセス型のメモリ）等では、メモリデ
ータとして互いに逆レベルの１対のデータが出力される
ようになっている。このため、この１対のデータを差動
型センスアンプの一対の信号入力線に導きデータの検出
を行なうようにしている。ところが、ＲＯＭ（データ読
み出し専用のメモリ）の場合、メモリセルからは“１”
もしくは“０”のいずれか一方のデータしか出力されな
いので、ＲＯＭに用いられるセンスアンプとしてはメモ
リセルと同等のダミーメモリセル用トランジスタを用い
て比較電位を用意しておき、この電位を列線電位ととも
にセンスアンプに供給してデータの検出を行なうように
している。
ＡＭ（ランダムアクセス型のメモリ）等では、メモリデ
ータとして互いに逆レベルの１対のデータが出力される
ようになっている。このため、この１対のデータを差動
型センスアンプの一対の信号入力線に導きデータの検出
を行なうようにしている。ところが、ＲＯＭ（データ読
み出し専用のメモリ）の場合、メモリセルからは“１”
もしくは“０”のいずれか一方のデータしか出力されな
いので、ＲＯＭに用いられるセンスアンプとしてはメモ
リセルと同等のダミーメモリセル用トランジスタを用い
て比較電位を用意しておき、この電位を列線電位ととも
にセンスアンプに供給してデータの検出を行なうように
している。
第２図は、例えばＮチャネルの絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯＳトランジスタと称する）を用い
た従来のマスクＲＯＭの構成を示す回路図である。図に
おいて、10はメモリセルアレイ、11はこのメモリセルア
レイ10内に設けられそれぞれしきい値電圧の高低により
データを記憶するＭＯＳトランジスタからなるメモリセ
ル、12はそれぞれ列選択用のＭＯＳトランジスタ、13は
行デコーダ、14は列デコーダ、15はそれぞれ行線、16は
それぞれ列線、17ないし19は負荷用のＭＯＳトランジス
タ、20および21はバイアス電圧発生用の抵抗である。
ランジスタ（以下ＭＯＳトランジスタと称する）を用い
た従来のマスクＲＯＭの構成を示す回路図である。図に
おいて、10はメモリセルアレイ、11はこのメモリセルア
レイ10内に設けられそれぞれしきい値電圧の高低により
データを記憶するＭＯＳトランジスタからなるメモリセ
ル、12はそれぞれ列選択用のＭＯＳトランジスタ、13は
行デコーダ、14は列デコーダ、15はそれぞれ行線、16は
それぞれ列線、17ないし19は負荷用のＭＯＳトランジス
タ、20および21はバイアス電圧発生用の抵抗である。
上記列線16の電位は上記メモリセルアレイ10内のメモリ
セル11から読み出されるデータに応じて設定され、この
列線電位がトランジスタ19で電位Ｖ1にレベルシフトさ
れ、差動型センスアンプ22の一方の信号入力線23に供給
される。
セル11から読み出されるデータに応じて設定され、この
列線電位がトランジスタ19で電位Ｖ1にレベルシフトさ
れ、差動型センスアンプ22の一方の信号入力線23に供給
される。
24は比較電位発生回路であり、前記メモリセル11と同等
のＭＯＳトランジスタからなるダミーメモリセル25を用
いて上記センスアンプ22の他方の信号入力線26に供給す
べき比較電位Ｖ2を発生するものであり、27，28は前記
抵抗20，21と同様のバイアス発生用の抵抗、29は“１”
レベルの信号がゲートに供給され、前記列選択用のＭＯ
Ｓトランジスタ12と同等で常時オン状態にされているＭ
ＯＳトランジスタ、30ないし32は前記負荷用のＭＯＳト
ランジスタ17ないし19と同等のＭＯＳトランジスタ、3
3，34は上記ダミーメモリセル25のゲートに“１”レベ
ルと“０”レベルの中間のレベルの一定バイアス電位を
供給するバイアス用抵抗である。
のＭＯＳトランジスタからなるダミーメモリセル25を用
いて上記センスアンプ22の他方の信号入力線26に供給す
べき比較電位Ｖ2を発生するものであり、27，28は前記
抵抗20，21と同様のバイアス発生用の抵抗、29は“１”
レベルの信号がゲートに供給され、前記列選択用のＭＯ
Ｓトランジスタ12と同等で常時オン状態にされているＭ
ＯＳトランジスタ、30ないし32は前記負荷用のＭＯＳト
ランジスタ17ないし19と同等のＭＯＳトランジスタ、3
3，34は上記ダミーメモリセル25のゲートに“１”レベ
ルと“０”レベルの中間のレベルの一定バイアス電位を
供給するバイアス用抵抗である。
上記センスアンプ22には制御信号ＣＥ、▲▼ＣＥが
供給されており、センスアンプ22におけるデータの検出
動作はこれらの信号によって制御されるようになってい
る。そして、このセンスアンプ22で検出されたデータは
出力バッファ回路35を介して出力データＤとして出力さ
れる。
供給されており、センスアンプ22におけるデータの検出
動作はこれらの信号によって制御されるようになってい
る。そして、このセンスアンプ22で検出されたデータは
出力バッファ回路35を介して出力データＤとして出力さ
れる。
なお、上記負荷トランジスタ17ないし19および30ないし
32のうちトランジスタ19，32のみがデプレッション型の
ものにされている。
32のうちトランジスタ19，32のみがデプレッション型の
ものにされている。
さらに上記差動型センスアンプ22の信号入力線23，26相
互間には、パルス信号φがゲートに供給される信号入力
線23，26間短絡用のエンハンスメント型のＭＯＳトラン
ジスタ36が挿入されている。
互間には、パルス信号φがゲートに供給される信号入力
線23，26間短絡用のエンハンスメント型のＭＯＳトラン
ジスタ36が挿入されている。
このようなＲＯＭにあっては、第３図のタイミングチャ
ートに示すように、行アドレス信号あるいは列アドレス
信号が変化する前では一方の信号入力線23の電位は
Ｖ1、他方の信号入力線26の電位はＶ2になっているとす
る。次に行アドレス信号あるいは列アドレス信号が変化
することにより、図示しないパルス発生回路で“１”レ
ベルのパルス信号φが発生される。この信号φによって
上記信号入力線23、26間短絡用のエンハンスメント型の
ＭＯＳトランジスタ36がオン状態になり、信号入力線2
3、26間が短絡されて上記両電位Ｖ1、Ｖ2が同電位に設
定される。その後、パルス信号φが“０”レベルに低下
することにより、トランジスタ36がオフする。一方、行
アドレス信号あるいは列アドレス信号が変化してから所
定時間の後に行デコーダ13の出力が確定し、いずれか１
つの行線15が“１”レベルにされ、選択されたメモリセ
ルに応答して信号入力線23の電位が変化し始め、いまま
で同電位にされていた信号入力線23、26の電位Ｖ1、Ｖ2
に差が生じる。ここで、上記アドレス信号が変化する前
の状態のとき、第４図の電位状態図に示すように、上記
一方の信号入力線23の電位Ｖ1が例えば電源電位Ｖcに近
い電位にされ、上記他方の信号入力線26の電位Ｖ2が電
源電位Ｖcとアース電位との中間の電位にされていると
する。この状態で信号入力線23，26間が短絡されると、
トランジスタ36により上記信号入力線23，26の電位は共
に第４図中Ｖ3で示される、電位Ｖ1と電位Ｖ2の中間の
電位に設定される。そして所定期間の経過後にパルス信
号φが“０”レベルにされると、上記トランジスタ36が
オフ状態にされて信号入力線23，26間の短絡状態が解除
される。行アドレス信号あるいは列アドレス信号が変化
してから所定時間の後に行デコーダ13の出力が確定し、
任意の行線15が選択されて第３図に示すようにその電位
が“１”レベルに上昇し、かつ任意の列線16が選択され
ることによって１個のメモリセル11が選択される。そし
て、この選択されたメモリセル11の記憶データに応じ
て、一方の信号入力線23の電位Ｖ3が電位Ｖ1もしくはア
ース電位に向かって変化し、他方の信号入力線26の電位
Ｖ3が元の電位Ｖ2に向かって変化する。前記第３図にお
いては、信号入力線23の電位Ｖ3がアース電位に向かっ
て変化する場合を示している。
ートに示すように、行アドレス信号あるいは列アドレス
信号が変化する前では一方の信号入力線23の電位は
Ｖ1、他方の信号入力線26の電位はＶ2になっているとす
る。次に行アドレス信号あるいは列アドレス信号が変化
することにより、図示しないパルス発生回路で“１”レ
ベルのパルス信号φが発生される。この信号φによって
上記信号入力線23、26間短絡用のエンハンスメント型の
ＭＯＳトランジスタ36がオン状態になり、信号入力線2
3、26間が短絡されて上記両電位Ｖ1、Ｖ2が同電位に設
定される。その後、パルス信号φが“０”レベルに低下
することにより、トランジスタ36がオフする。一方、行
アドレス信号あるいは列アドレス信号が変化してから所
定時間の後に行デコーダ13の出力が確定し、いずれか１
つの行線15が“１”レベルにされ、選択されたメモリセ
ルに応答して信号入力線23の電位が変化し始め、いまま
で同電位にされていた信号入力線23、26の電位Ｖ1、Ｖ2
に差が生じる。ここで、上記アドレス信号が変化する前
の状態のとき、第４図の電位状態図に示すように、上記
一方の信号入力線23の電位Ｖ1が例えば電源電位Ｖcに近
い電位にされ、上記他方の信号入力線26の電位Ｖ2が電
源電位Ｖcとアース電位との中間の電位にされていると
する。この状態で信号入力線23，26間が短絡されると、
トランジスタ36により上記信号入力線23，26の電位は共
に第４図中Ｖ3で示される、電位Ｖ1と電位Ｖ2の中間の
電位に設定される。そして所定期間の経過後にパルス信
号φが“０”レベルにされると、上記トランジスタ36が
オフ状態にされて信号入力線23，26間の短絡状態が解除
される。行アドレス信号あるいは列アドレス信号が変化
してから所定時間の後に行デコーダ13の出力が確定し、
任意の行線15が選択されて第３図に示すようにその電位
が“１”レベルに上昇し、かつ任意の列線16が選択され
ることによって１個のメモリセル11が選択される。そし
て、この選択されたメモリセル11の記憶データに応じ
て、一方の信号入力線23の電位Ｖ3が電位Ｖ1もしくはア
ース電位に向かって変化し、他方の信号入力線26の電位
Ｖ3が元の電位Ｖ2に向かって変化する。前記第３図にお
いては、信号入力線23の電位Ｖ3がアース電位に向かっ
て変化する場合を示している。
ここで例えば、メモリセルアレイ10において選択された
メモリセル11のしきい値電圧が高い場合、そのメモリセ
ルは選択状態でもオン状態にならず、列線16は高電位に
充電されたままの状態になるので、センスアンプ22の一
方の入力電位はＶ3からＶ1に向かって変化し、最終的に
はＶ1に設定される。他方、選択されたメモリセル11の
しきい値電圧が低い場合、選択状態にされるとそのメモ
リセルがオン状態になり、列線16はこのメモリセルを介
してアース電位に放電されるので、センスアンプ22の一
方入力電位はＶ3からアース電位に向かって変化し、最
終的にはアース電位近くに設定される。センスアンプ22
は、このとき信号入力線23，26間に生じる電位差に基づ
いてデータ検出を行なう。
メモリセル11のしきい値電圧が高い場合、そのメモリセ
ルは選択状態でもオン状態にならず、列線16は高電位に
充電されたままの状態になるので、センスアンプ22の一
方の入力電位はＶ3からＶ1に向かって変化し、最終的に
はＶ1に設定される。他方、選択されたメモリセル11の
しきい値電圧が低い場合、選択状態にされるとそのメモ
リセルがオン状態になり、列線16はこのメモリセルを介
してアース電位に放電されるので、センスアンプ22の一
方入力電位はＶ3からアース電位に向かって変化し、最
終的にはアース電位近くに設定される。センスアンプ22
は、このとき信号入力線23，26間に生じる電位差に基づ
いてデータ検出を行なう。
このようにこのＲＯＭでは、パルス信号φによってトラ
ンジスタ36をスイッチ制御して差動型センスアンプ22の
両信号入力線23，26を短絡し、両信号入力線の電位を同
じ電位Ｖ3に設定し、その後、トランジスタ36をオフさ
せるようにしている。このため、メモリセルが選択され
た時は両信号入力線の電位が同電位から変化を開始する
ために直ちに両信号入力線間に電位差が発生し、センス
アンプ22はこの電位差を直ちに検出することができるた
め、データの読み出し速度を高めることができる。
ンジスタ36をスイッチ制御して差動型センスアンプ22の
両信号入力線23，26を短絡し、両信号入力線の電位を同
じ電位Ｖ3に設定し、その後、トランジスタ36をオフさ
せるようにしている。このため、メモリセルが選択され
た時は両信号入力線の電位が同電位から変化を開始する
ために直ちに両信号入力線間に電位差が発生し、センス
アンプ22はこの電位差を直ちに検出することができるた
め、データの読み出し速度を高めることができる。
［背景技術の問題点］ ところで、上記ＲＯＭにおいて、差動型センスアンプ22
の両信号入力線23，26を短絡するトランジスタ36として
エンハンスメント型のものを用いるようにしているの
で、両信号入力線23，26を短期間で同一電位に設定する
にはトランジスタ36として大きなサイズのものを用い
て、その導通抵抗の値を十分に小さくする必要がある。
このようなＲＯＭは通常１つのチップ上に集積化される
ので、上記トランジスタ36のサイズが大きくなると全体
のチップサイズも大型化し、製造価格の上昇をもたらす
という不都合が生じる。
の両信号入力線23，26を短絡するトランジスタ36として
エンハンスメント型のものを用いるようにしているの
で、両信号入力線23，26を短期間で同一電位に設定する
にはトランジスタ36として大きなサイズのものを用い
て、その導通抵抗の値を十分に小さくする必要がある。
このようなＲＯＭは通常１つのチップ上に集積化される
ので、上記トランジスタ36のサイズが大きくなると全体
のチップサイズも大型化し、製造価格の上昇をもたらす
という不都合が生じる。
また列線16の電位をトランジスタ19で電源電位Ｖcまで
レベルシフトしてセンスアンプ22の入力としているの
で、トランジスタ36のゲートに供給するパルス信号φの
レベルを電源電位Ｖc以上に昇圧しなければならず、こ
のため余分な電圧昇圧回路が必要になってさらに全体の
チップサイズが大型化するという欠点がある。
レベルシフトしてセンスアンプ22の入力としているの
で、トランジスタ36のゲートに供給するパルス信号φの
レベルを電源電位Ｖc以上に昇圧しなければならず、こ
のため余分な電圧昇圧回路が必要になってさらに全体の
チップサイズが大型化するという欠点がある。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は集積化する場合のチップサイズを小さ
くすることができ、もって安価に製造ができる半導体記
憶装置を提供することにある。
あり、その目的は集積化する場合のチップサイズを小さ
くすることができ、もって安価に製造ができる半導体記
憶装置を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明にあっては、差動型セ
ンスアンプの一方および他方の信号入力線間を短絡する
ためのＭＯＳトランジスタとして、トランジスタサイズ
の小さなものでも導通抵抗値の小さなデプレッション型
のものを用いることにより、集積化する場合のチップサ
イズを小形にできるようにしている。
ンスアンプの一方および他方の信号入力線間を短絡する
ためのＭＯＳトランジスタとして、トランジスタサイズ
の小さなものでも導通抵抗値の小さなデプレッション型
のものを用いることにより、集積化する場合のチップサ
イズを小形にできるようにしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置を、従来と同様
にＲＯＭに実施した場合の構成を示す回路図である。
にＲＯＭに実施した場合の構成を示す回路図である。
この実施例回路が前記第２図に示す従来のものと異なっ
ているところは、差動型センスアンプ22の信号入力線2
3，26相互間に挿入され、パルス信号φに応じて信号入
力線23，26相互間を短絡する短絡用のＭＯＳトランジス
タとしてデプレッション型のＭＯＳトランジスタ37を用
いるようにしたものである。
ているところは、差動型センスアンプ22の信号入力線2
3，26相互間に挿入され、パルス信号φに応じて信号入
力線23，26相互間を短絡する短絡用のＭＯＳトランジス
タとしてデプレッション型のＭＯＳトランジスタ37を用
いるようにしたものである。
ところで、ＭＯＳトランジスタのソース，ドレイン間に
流れる電流の値はＶＧ−Ｖｔｈに比例する。ただしＶＧ
はゲート電圧であり、Ｖｔｈはしきい値電圧である。こ
こでデプレッション型のＭＯＳトランジスタのしきい値
電圧をＶｔｈＤ、エンハンスメント型のＭＯＳトランジ
スタのしきい値電圧をＶｔｈＥとすると、一般に ＶｔｈＥ＞ＶｔｈＤ …１ であるので、 ＶＧ−ＶｔｈＤ＞ＶＧ−ＶｔｈＥ …２ となり、同一トランジスタサイズならばエンハンスメン
ト型のＭＯＳトランジスタの方が同じゲート電圧の下で
は導通抵抗の値が小さくなる。このため、差動型センス
アンプ22の信号入力線23，26を同電位に設定する際の速
度を従来と同程度とする場合、この実施例回路における
ＭＯＳトランジスタ37のサイズは従来回路のトランジス
タ36よりも十分に小さくすることができ、これによって
集積化する際のチップサイズを小さくすることができ
る。
流れる電流の値はＶＧ−Ｖｔｈに比例する。ただしＶＧ
はゲート電圧であり、Ｖｔｈはしきい値電圧である。こ
こでデプレッション型のＭＯＳトランジスタのしきい値
電圧をＶｔｈＤ、エンハンスメント型のＭＯＳトランジ
スタのしきい値電圧をＶｔｈＥとすると、一般に ＶｔｈＥ＞ＶｔｈＤ …１ であるので、 ＶＧ−ＶｔｈＤ＞ＶＧ−ＶｔｈＥ …２ となり、同一トランジスタサイズならばエンハンスメン
ト型のＭＯＳトランジスタの方が同じゲート電圧の下で
は導通抵抗の値が小さくなる。このため、差動型センス
アンプ22の信号入力線23，26を同電位に設定する際の速
度を従来と同程度とする場合、この実施例回路における
ＭＯＳトランジスタ37のサイズは従来回路のトランジス
タ36よりも十分に小さくすることができ、これによって
集積化する際のチップサイズを小さくすることができ
る。
他方、上記実施例におけるトランジスタ37のトランジス
タサイズを従来回路のトランジスタ36と同程度に設定し
た場合には、信号入力線23，26を同電位に設定する際の
速度を従来よりも短くできる。これはパルス信号φが
“１”レベルにされている期間を短くできることを意味
し、これによってデータの読み出し速度を速くすること
ができる。
タサイズを従来回路のトランジスタ36と同程度に設定し
た場合には、信号入力線23，26を同電位に設定する際の
速度を従来よりも短くできる。これはパルス信号φが
“１”レベルにされている期間を短くできることを意味
し、これによってデータの読み出し速度を速くすること
ができる。
また、デプレッション型ＭＯＳトランジスタのしきい値
電圧ＶｔｈＤは負極性の値であるので、パルス信号φの
“１”レベル電圧を電源電位Ｖc以上に昇圧しなくても
その抵抗値を十分に低くすることができる。このため、
従来のような余分な電圧昇圧回路は不要であり、集積化
する際のチップサイズをより小さくすることができる。
電圧ＶｔｈＤは負極性の値であるので、パルス信号φの
“１”レベル電圧を電源電位Ｖc以上に昇圧しなくても
その抵抗値を十分に低くすることができる。このため、
従来のような余分な電圧昇圧回路は不要であり、集積化
する際のチップサイズをより小さくすることができる。
さらに、差動型センスアンプ22の信号入力線23，26の電
位Ｖ1およびＶ2とＭＯＳトランジスタ37のしきい値電圧
ＶｔｈＤとの間で次のような条件が満足されていれば、
パルス信号φが“０”レベルのときにこのＭＯＳトラン
ジスタ37をオフ状態に設定でき、信号入力線23，26間を
分離することができる。
位Ｖ1およびＶ2とＭＯＳトランジスタ37のしきい値電圧
ＶｔｈＤとの間で次のような条件が満足されていれば、
パルス信号φが“０”レベルのときにこのＭＯＳトラン
ジスタ37をオフ状態に設定でき、信号入力線23，26間を
分離することができる。
Ｖ1＞｜ＶｔｈＤ｜、 Ｖ2＞｜ＶｔｈＤ｜ …３ 上記３式のような条件は、通常のデプレッション型のも
のでは十分に満足されるものである。
のでは十分に満足されるものである。
なおこの発明は上記の実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない、例えば
上記実施例ではこの発明をマスクＲＯＭに実施した場合
について説明したがこれはその他にＥＰＲＯＭなどにも
実施が可能であることはいうまでもない。
種々の変形が可能であることはいうまでもない、例えば
上記実施例ではこの発明をマスクＲＯＭに実施した場合
について説明したがこれはその他にＥＰＲＯＭなどにも
実施が可能であることはいうまでもない。
［発明の効果］ 以上説明したようにこの発明の半導体記憶装置によれ
ば、差動型センスアンプの一方および他方の信号入力線
間を短絡するためのＭＯＳトランジスタとして、トラン
ジスタサイズの小さなものでも導通抵抗値の小さなデプ
レッション型のものを用いるようにしたので、集積化す
る場合のチップサイズを小形にすることができ、安価に
製造が可能である。
ば、差動型センスアンプの一方および他方の信号入力線
間を短絡するためのＭＯＳトランジスタとして、トラン
ジスタサイズの小さなものでも導通抵抗値の小さなデプ
レッション型のものを用いるようにしたので、集積化す
る場合のチップサイズを小形にすることができ、安価に
製造が可能である。
第１図はこの発明に係る半導体記憶装置の一実施例の構
成を示す回路図、第２図は従来のＲＯＭの構成を示す回
路図、第３図は従来のＲＯＭの動作を説明するためのタ
イミングチャート、第４図は同じく従来のＲＯＭの動作
を説明するための電位状態図である。 10…メモリセルアレイ、11…メモリセル、12…列選択用
のＭＯＳトランジスタ、13…行デコーダ、14…列デコー
ダ、15…行線、16…列線、17〜19，30〜32…負荷用のＭ
ＯＳトランジスタ、20，21，27，28…バイアス電圧発生
用の抵抗、22…差動型センスアンプ、23，26…信号入力
線、24…比較電位発生回路、25…ダミーメモリセル、3
3，34…バイアス用抵抗。37…短絡用のエンハンスメン
ト型のＭＯＳトランジスタ。
成を示す回路図、第２図は従来のＲＯＭの構成を示す回
路図、第３図は従来のＲＯＭの動作を説明するためのタ
イミングチャート、第４図は同じく従来のＲＯＭの動作
を説明するための電位状態図である。 10…メモリセルアレイ、11…メモリセル、12…列選択用
のＭＯＳトランジスタ、13…行デコーダ、14…列デコー
ダ、15…行線、16…列線、17〜19，30〜32…負荷用のＭ
ＯＳトランジスタ、20，21，27，28…バイアス電圧発生
用の抵抗、22…差動型センスアンプ、23，26…信号入力
線、24…比較電位発生回路、25…ダミーメモリセル、3
3，34…バイアス用抵抗。37…短絡用のエンハンスメン
ト型のＭＯＳトランジスタ。
Claims (1)
- 【請求項１】行線と、 上記行線により選択的に駆動されるメモリセルと、 上記メモリセルに接続された列線と、 上記列線と電源電位印加点との間に接続された第１の負
荷トランジスタと、 比較電位発生用のダミーメモリセルと、 上記ダミーメモリセルに接続されたダミー列線と、 上記ダミー列線と電源電位印加点との間に接続された第
２の負荷トランジスタと、 上記列線と上記ダミー列線の電位を比較して上記メモリ
セルの記憶データを検出するセンスアンプと、 ドレイン・ソース間が上記列線と上記ダミー列線との間
に挿入され、アドレス信号の変化に応答して発生される
パルス信号でゲートが導通制御され、このパルス信号が
発生されているときに上記ドレイン・ソース間を介して
上記列線と上記ダミー列線とを接続するしきい値電圧が
０Ｖよりも低い負の値に設定されたＭＯＳトランジスタ
とを具備し、 上記パルス信号が発生されていないときには、上記ＭＯ
Ｓトランジスタの上記ゲートの電圧から上記列線と上記
第１の負荷トランジスタとの接続点の電圧を引いた値が
上記ＭＯＳトランジスタのしきい値電圧よりも小さく、
かつ上記ＭＯＳトランジスタの上記ゲートの電圧から上
記ダミー列線と上記第２の負荷トランジスタとの接続点
の電圧を引いた値が上記ＭＯＳトランジスタのしきい値
電圧よりも小さくなるように、上記ＭＯＳトランジスタ
のしきい値電圧、上記列線と上記第１の負荷トランジス
タとの接続点の電圧及び上記ダミー列線と上記第２の負
荷トランジスタとの接続点の電圧が設定されてなること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019284A JPH0656719B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019284A JPH0656719B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129496A JPS6129496A (ja) | 1986-02-10 |
| JPH0656719B2 true JPH0656719B2 (ja) | 1994-07-27 |
Family
ID=15491526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15019284A Expired - Lifetime JPH0656719B2 (ja) | 1984-07-19 | 1984-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656719B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132189A (en) * | 1989-09-07 | 1992-07-21 | Fuji Electric Co., Ltd. | Photoconductor for electrophotography |
| JPH03255453A (ja) * | 1990-01-17 | 1991-11-14 | Fuji Electric Co Ltd | 電子写真用感光体 |
| JP2770539B2 (ja) * | 1990-03-08 | 1998-07-02 | 富士電機株式会社 | 電子写真用感光体 |
| JP4550779B2 (ja) * | 2006-07-11 | 2010-09-22 | 株式会社東芝 | 磁気記憶装置 |
| US8206880B2 (en) | 2009-06-05 | 2012-06-26 | Ricoh Company, Ltd. | Electrophotographic photoreceptor, and image forming apparatus and process cartridge therefor using the photoreceptor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647990A (en) * | 1979-09-21 | 1981-04-30 | Nec Corp | Memory device |
-
1984
- 1984-07-19 JP JP15019284A patent/JPH0656719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6129496A (ja) | 1986-02-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |