JPH0415558B2 - - Google Patents
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- JPH0415558B2 JPH0415558B2 JP14604885A JP14604885A JPH0415558B2 JP H0415558 B2 JPH0415558 B2 JP H0415558B2 JP 14604885 A JP14604885 A JP 14604885A JP 14604885 A JP14604885 A JP 14604885A JP H0415558 B2 JPH0415558 B2 JP H0415558B2
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000035945 sensitivity Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係り、特にCMOS型
（相補性絶縁ゲート型）メモリのセルデータ読み
出し系に関するものであり、EPROM（紫外線消
去・再書き込み可能なメモリ）とかSRAM（スタ
テイツク型ランダムアクセスメモリ）に使用され
るものである。
（相補性絶縁ゲート型）メモリのセルデータ読み
出し系に関するものであり、EPROM（紫外線消
去・再書き込み可能なメモリ）とかSRAM（スタ
テイツク型ランダムアクセスメモリ）に使用され
るものである。
第５図は、CMOS型のEPROMにおけるセルデ
ータ読み出し系を概略的に示しており、１はフロ
ーテイングゲート型トランジスタからなる不揮発
性のメモリセル、２は上記メモリセル１を選択す
るためのワード線、３は上記メモリセル１の一端
に接続されたビツト線、４はＮチヤネルのMOS
トランジスタからなるトランスフアゲート、５は
上記トランスフアゲート４のゲート電極に所定の
バイアス電圧を与えるバイアス回路、６は上記ト
ランスフアゲート４を介して前記ビツト線３に接
続されているセンス線、７は上記センス線６と電
源との間に接続されたMOSトランジスタからな
る負荷トランジスタである。８はCMOS型差動
増幅器からなるセンスアンプであり、上記センス
線６の電位を基準電位発生用ダミー回路９から与
えられる基準電位と比較して上記センス線６の読
み出しデータ“１”または“０”を検出するもの
である。上記基準電位発生用ダミー回路９は、ダ
ミー用のメモリセル１′、ワード線２′、ビツト線
３′、トランスフアゲート４′、バイアス回路５′、
センス線６′、負荷トランジスタ７′からなり、上
記負荷トランジスタ７′のトランジスタのサイズ
を前記負荷トランジスタ７のサイズよりも大きく
とることにより、前記読み出しデータの“１”，
“０”に対応するセンス線６の２つの電位の中間
に位置する中間電位を基準電位として出力するも
のである。
ータ読み出し系を概略的に示しており、１はフロ
ーテイングゲート型トランジスタからなる不揮発
性のメモリセル、２は上記メモリセル１を選択す
るためのワード線、３は上記メモリセル１の一端
に接続されたビツト線、４はＮチヤネルのMOS
トランジスタからなるトランスフアゲート、５は
上記トランスフアゲート４のゲート電極に所定の
バイアス電圧を与えるバイアス回路、６は上記ト
ランスフアゲート４を介して前記ビツト線３に接
続されているセンス線、７は上記センス線６と電
源との間に接続されたMOSトランジスタからな
る負荷トランジスタである。８はCMOS型差動
増幅器からなるセンスアンプであり、上記センス
線６の電位を基準電位発生用ダミー回路９から与
えられる基準電位と比較して上記センス線６の読
み出しデータ“１”または“０”を検出するもの
である。上記基準電位発生用ダミー回路９は、ダ
ミー用のメモリセル１′、ワード線２′、ビツト線
３′、トランスフアゲート４′、バイアス回路５′、
センス線６′、負荷トランジスタ７′からなり、上
記負荷トランジスタ７′のトランジスタのサイズ
を前記負荷トランジスタ７のサイズよりも大きく
とることにより、前記読み出しデータの“１”，
“０”に対応するセンス線６の２つの電位の中間
に位置する中間電位を基準電位として出力するも
のである。
なお、第５図中には図示していないが、ビツト
線に直列にビツト線選択用MOSトランジスタが
挿入されている。
線に直列にビツト線選択用MOSトランジスタが
挿入されている。
次に、上記データ読み出し系の動作を第６図に
示すビツト線電位対セル電流特性および第７図に
示すセンス線電位対負荷電流特性を参照して説明
する。メモリセル１およびダミー用メモリセル
１′が選択されたとき、メモリセル１に予めデー
タの書き込みが行なわれていない場合にはメモリ
セル１はオン状態になり、負荷トランジスタ７か
らメモリセル電流に等しい負荷電流が流れてセン
ス線６図のロウレベル電位VSLが定まる。これに
対して、メモリセル１の予めデータの書き込みが
行なわれていると、メモリセルトランジスタの閾
値電圧VTHが非書き込み状態よりもΔVTHだけ大き
くなつている。この場合、ΔVTHの大きさに応じ
てメモリセル電流が減少し、VTH＋ΔVTH＞VCC（読
み出し時のメモリセル電源電位）であるとメモリ
セル１は完全にオフ状態になり、メモリセル電流
は零になる。このとき、ビツト線電位VELは、ト
ランスフアゲートトランジスタ４の閾値電圧を
VTHNで表わすと、そのゲートバイアス電位より
VTHNだけ低い値（たとえばバイアス電位が3Vで
あれば約1.5V）になつており、負荷電流は零で
あり、センス線６にはハイレベル電位VSHが現わ
れる。このように、バイアス回路５によつてビツ
ト線VELの電位を約1.5V以下に抑えているので、
読み出し時にメモリセル１に不要に高い電位が印
加されて、その記憶内容が変化する（誤書き込み
が生じる）ことは防止される。また、ビツト線電
位振幅は小さくなり、ビツト線遅延も小さくな
る。
示すビツト線電位対セル電流特性および第７図に
示すセンス線電位対負荷電流特性を参照して説明
する。メモリセル１およびダミー用メモリセル
１′が選択されたとき、メモリセル１に予めデー
タの書き込みが行なわれていない場合にはメモリ
セル１はオン状態になり、負荷トランジスタ７か
らメモリセル電流に等しい負荷電流が流れてセン
ス線６図のロウレベル電位VSLが定まる。これに
対して、メモリセル１の予めデータの書き込みが
行なわれていると、メモリセルトランジスタの閾
値電圧VTHが非書き込み状態よりもΔVTHだけ大き
くなつている。この場合、ΔVTHの大きさに応じ
てメモリセル電流が減少し、VTH＋ΔVTH＞VCC（読
み出し時のメモリセル電源電位）であるとメモリ
セル１は完全にオフ状態になり、メモリセル電流
は零になる。このとき、ビツト線電位VELは、ト
ランスフアゲートトランジスタ４の閾値電圧を
VTHNで表わすと、そのゲートバイアス電位より
VTHNだけ低い値（たとえばバイアス電位が3Vで
あれば約1.5V）になつており、負荷電流は零で
あり、センス線６にはハイレベル電位VSHが現わ
れる。このように、バイアス回路５によつてビツ
ト線VELの電位を約1.5V以下に抑えているので、
読み出し時にメモリセル１に不要に高い電位が印
加されて、その記憶内容が変化する（誤書き込み
が生じる）ことは防止される。また、ビツト線電
位振幅は小さくなり、ビツト線遅延も小さくな
る。
ところで、センスアンプ８のセンス特性を決め
る上で前記負荷トランジスタ７の特性が重要にな
つてくる。CMOS回路においては、負荷トラン
ジスタとして第８図ａ乃至ｃに示すような(a)Ｐチ
ヤネルエンハンスメント型のアクテイブロード
型、(b)Ｐチヤネルエンハンスメント型のゲート
（Ｇ）・ドレイン（Ｄ）短絡型、(c)Ｎチヤネルエン
ハンスメント型のＧ・Ｄ短絡型の３種が考えられ
る。これらの３種の負荷トランジスタのうち、プ
ロセスパラメータのばらつきに対するマージンあ
るいはセンス線の遅延を考えたとき、種々検討の
結果、前記(b)のＰチヤネルＧ・Ｄ短絡型が最も優
れていることが分つており、このことは既に本願
出願人によつて特願昭58−92641号により提案さ
れている。このようなＰチヤネルＧ・Ｄ型の負荷
を前記第５図の回路に使用した場合、例えばVCC
を5V、Ｐチヤネルトランジスタのゲート閾値電
圧VTHPを0.8Vとすると、センス線６のハイレベ
ルVSHは、 VCC−VTHP＝4.2V になる。また、センス線６のロウレベルVSLは、
負荷トランジスタ７の負荷サイズによつて決まる
が、例えばアクセスタイム、プロセスマージン等
を考えると2.5Vとするのが適当である。つまり、
ビツト線電位VBLは上記負荷トランジスタによつ
てVSL又はVSHに増幅されてセンス線電位VSとな
る。
る上で前記負荷トランジスタ７の特性が重要にな
つてくる。CMOS回路においては、負荷トラン
ジスタとして第８図ａ乃至ｃに示すような(a)Ｐチ
ヤネルエンハンスメント型のアクテイブロード
型、(b)Ｐチヤネルエンハンスメント型のゲート
（Ｇ）・ドレイン（Ｄ）短絡型、(c)Ｎチヤネルエン
ハンスメント型のＧ・Ｄ短絡型の３種が考えられ
る。これらの３種の負荷トランジスタのうち、プ
ロセスパラメータのばらつきに対するマージンあ
るいはセンス線の遅延を考えたとき、種々検討の
結果、前記(b)のＰチヤネルＧ・Ｄ短絡型が最も優
れていることが分つており、このことは既に本願
出願人によつて特願昭58−92641号により提案さ
れている。このようなＰチヤネルＧ・Ｄ型の負荷
を前記第５図の回路に使用した場合、例えばVCC
を5V、Ｐチヤネルトランジスタのゲート閾値電
圧VTHPを0.8Vとすると、センス線６のハイレベ
ルVSHは、 VCC−VTHP＝4.2V になる。また、センス線６のロウレベルVSLは、
負荷トランジスタ７の負荷サイズによつて決まる
が、例えばアクセスタイム、プロセスマージン等
を考えると2.5Vとするのが適当である。つまり、
ビツト線電位VBLは上記負荷トランジスタによつ
てVSL又はVSHに増幅されてセンス線電位VSとな
る。
一方、前記CMOS型差動増幅器８として、従
来は第９図に示すようなＰチヤネルカレントミラ
ー回路を負荷とするものが使用されていた。ここ
で、N1およびN2は差動対をなすＮチヤネルトラ
ンジスタ、N3は定電流源用のＮチヤネルトラン
ジスタ、P1およびP2はカレントミラー接続され
たＰチヤネルトランジスタであり、センス線電位
VSが前述したようにたとえば2.5Vから4.2Vの間
で変化するものとすれば、その中間レベル（たと
えば3.2V）に基準電位Vrefが設定されている。
来は第９図に示すようなＰチヤネルカレントミラ
ー回路を負荷とするものが使用されていた。ここ
で、N1およびN2は差動対をなすＮチヤネルトラ
ンジスタ、N3は定電流源用のＮチヤネルトラン
ジスタ、P1およびP2はカレントミラー接続され
たＰチヤネルトランジスタであり、センス線電位
VSが前述したようにたとえば2.5Vから4.2Vの間
で変化するものとすれば、その中間レベル（たと
えば3.2V）に基準電位Vrefが設定されている。
しかし、前述したようにセンス線負荷にＰチヤ
ネルＧ・Ｄ短絡型を用いると共に差動増幅器とし
てＰチヤネルカレントミラー型を用いると、次の
ような問題がある。即ち、上記差動増幅器におい
て、センス線電位VSがハイレベルVSHまたはロウ
レベルVSLのときのＮチヤネルトランジスタN1の
電流IN1およびＰチヤネルトランジスタP1の電流
IP1の変化は第１０図に示すようになり、センス
線電位VSがロウレベルのときでも上記Ｎチヤネ
ルトランジスタN1に電流が流れるので、このと
きに増幅器出力としてハイレベルを出すためには
前記ＰチヤネルトランジスタP1のサイズを十分
に大きくとらなければならない。このことは、差
動増幅器内のＮチヤネルトランジスタとＰチヤネ
ルトランジスタとのサイズ比の選択の自由度が小
さくなり、センス線電位VSがハイレベルのとき
における差動増幅器のロウレベル出力が出にく
く、その電位が高くなつてしまう。つまり、Ｎチ
ヤネルトランジスタN1に関しては、そのゲート
閾値電圧VTHNが0.8Vであるとすれば、そのゲー
ト電位（センス線電位VS）がハイレベル（4.2V）
のときにVG−VTHが3.4V（＝4.2−0.8）になり、上
記ゲート電位がロウレベル（2.5V）のときにVG
−VTHは1.7V（＝2.5−0.8）になるので、センス線
電位VSのハイレベル、ロウレベルによるＮチヤ
ネルトランジスタN1の電流差が余り十分でなく、
そのドレイン電位（差動増幅器出力）はロウレベ
ル、ハイレベルの電位差が余り十分でなくなる。
第１１図は、前記Ｐチヤネルカレントミラー型差
動増幅器の入力（センス線電位）対出力特性を示
しており、前述したように差動増幅器のロウレベ
ルが出にくくなつている様子が分り、またセンス
線電位の変化に対して差動増幅器の出力が必らず
しも敏感に変化してはいない。上記センス線電位
は前述したように選択セルの電流値によつて定ま
るが、この電位はセル電流の値によつて連続的に
変化する。このため、メモリセルに対する書き込
み電荷量によつて定まるセル閾値電圧変化分
ΔVTHによつては、センス線電位が基準電位Vref
と極めて近い状態になることが有り得る。このよ
うな場合、前述したようにＰチヤネルカレントミ
ラー型差動増幅器の感度が悪いと、この差動増幅
器の動作遅延が大きくなつてしまう。
ネルＧ・Ｄ短絡型を用いると共に差動増幅器とし
てＰチヤネルカレントミラー型を用いると、次の
ような問題がある。即ち、上記差動増幅器におい
て、センス線電位VSがハイレベルVSHまたはロウ
レベルVSLのときのＮチヤネルトランジスタN1の
電流IN1およびＰチヤネルトランジスタP1の電流
IP1の変化は第１０図に示すようになり、センス
線電位VSがロウレベルのときでも上記Ｎチヤネ
ルトランジスタN1に電流が流れるので、このと
きに増幅器出力としてハイレベルを出すためには
前記ＰチヤネルトランジスタP1のサイズを十分
に大きくとらなければならない。このことは、差
動増幅器内のＮチヤネルトランジスタとＰチヤネ
ルトランジスタとのサイズ比の選択の自由度が小
さくなり、センス線電位VSがハイレベルのとき
における差動増幅器のロウレベル出力が出にく
く、その電位が高くなつてしまう。つまり、Ｎチ
ヤネルトランジスタN1に関しては、そのゲート
閾値電圧VTHNが0.8Vであるとすれば、そのゲー
ト電位（センス線電位VS）がハイレベル（4.2V）
のときにVG−VTHが3.4V（＝4.2−0.8）になり、上
記ゲート電位がロウレベル（2.5V）のときにVG
−VTHは1.7V（＝2.5−0.8）になるので、センス線
電位VSのハイレベル、ロウレベルによるＮチヤ
ネルトランジスタN1の電流差が余り十分でなく、
そのドレイン電位（差動増幅器出力）はロウレベ
ル、ハイレベルの電位差が余り十分でなくなる。
第１１図は、前記Ｐチヤネルカレントミラー型差
動増幅器の入力（センス線電位）対出力特性を示
しており、前述したように差動増幅器のロウレベ
ルが出にくくなつている様子が分り、またセンス
線電位の変化に対して差動増幅器の出力が必らず
しも敏感に変化してはいない。上記センス線電位
は前述したように選択セルの電流値によつて定ま
るが、この電位はセル電流の値によつて連続的に
変化する。このため、メモリセルに対する書き込
み電荷量によつて定まるセル閾値電圧変化分
ΔVTHによつては、センス線電位が基準電位Vref
と極めて近い状態になることが有り得る。このよ
うな場合、前述したようにＰチヤネルカレントミ
ラー型差動増幅器の感度が悪いと、この差動増幅
器の動作遅延が大きくなつてしまう。
本発明は上記の事情に鑑みてなされたもので、
センス線負荷としてＰチヤネルＧ・Ｄ短絡型トラ
ンジスタを用いた場合に得られるセンス線電位の
変化に対してCMOS型差動増幅器によるセンス
動作の高感度化、高速化を実現し得る半導体メモ
リを提供するものである。
センス線負荷としてＰチヤネルＧ・Ｄ短絡型トラ
ンジスタを用いた場合に得られるセンス線電位の
変化に対してCMOS型差動増幅器によるセンス
動作の高感度化、高速化を実現し得る半導体メモ
リを提供するものである。
即ち、本発明は、センス線負荷としてＰチヤネ
ルＧ・Ｄ型トランジスタを用いる半導体メモリに
おいて、CMOS型差動増幅器として負荷がＮチ
ヤネルカレントミラー回路のものを用いたことを
特徴とするものである。
ルＧ・Ｄ型トランジスタを用いる半導体メモリに
おいて、CMOS型差動増幅器として負荷がＮチ
ヤネルカレントミラー回路のものを用いたことを
特徴とするものである。
これによつて、センス線電位のハイレベル、ロ
ウレベルに対する差動増幅器のセンス動作用Ｐチ
ヤネルトランジスタの電流差が充分に得られるよ
うになり、これに伴つて差動増幅器出力電位の電
位差も充分に得られるようになり、センス動作の
高感度化、高速化が実現される。
ウレベルに対する差動増幅器のセンス動作用Ｐチ
ヤネルトランジスタの電流差が充分に得られるよ
うになり、これに伴つて差動増幅器出力電位の電
位差も充分に得られるようになり、センス動作の
高感度化、高速化が実現される。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図はCMOS型EPROMのセルデータ読み出
し系を示しており、トランスフアゲート４、バイ
アス回路５、センス線６、ＰチヤネルＧ・Ｄ短絡
型の負荷トランジスタ７、基準電位発生用ダミー
回路９はそれぞれ第６図を参照して前述した従来
例と同様であり、センス線電位VSをダミー回路
９からの基準電位Vrefと比較してセンス増幅する
ためのCMOS型差動増幅器１０として、負荷が
Ｎチヤネルカレントミラー回路であつてＰチヤネ
ルの差動対トランジスタP3，P4およびＰチヤネ
ルの定電流源用トランジスタP5を有するＮチヤ
ネルカレントミラー型のものが使用されている点
で従来例とは異なる。ここで、上記差動対トラン
ジスタP3，P4およびカレントミラー用トランジ
スタN4，N5は同じサイズに形成されており、定
電流源用トランジスタP5のソースにVCC電源電位
が与えられ、カレントミラー用トランジスタN4，
N5のソースにVSS電位（接地電位）が与えられて
いる。
し系を示しており、トランスフアゲート４、バイ
アス回路５、センス線６、ＰチヤネルＧ・Ｄ短絡
型の負荷トランジスタ７、基準電位発生用ダミー
回路９はそれぞれ第６図を参照して前述した従来
例と同様であり、センス線電位VSをダミー回路
９からの基準電位Vrefと比較してセンス増幅する
ためのCMOS型差動増幅器１０として、負荷が
Ｎチヤネルカレントミラー回路であつてＰチヤネ
ルの差動対トランジスタP3，P4およびＰチヤネ
ルの定電流源用トランジスタP5を有するＮチヤ
ネルカレントミラー型のものが使用されている点
で従来例とは異なる。ここで、上記差動対トラン
ジスタP3，P4およびカレントミラー用トランジ
スタN4，N5は同じサイズに形成されており、定
電流源用トランジスタP5のソースにVCC電源電位
が与えられ、カレントミラー用トランジスタN4，
N5のソースにVSS電位（接地電位）が与えられて
いる。
上記構成のＮチヤネルカレントミラー型差動増
幅器１０にあつては、センス線電位VSがハイレ
ベル（たとえば4.2V）のとき、Ｐチヤネルトラ
ンジスタP3は完全にオフ状態になり、そのドレ
イン電位（差動増幅器出力）は速やかにVSS電位
に下がるので十分なロウレベル出力が得られる。
また、センス線電位VSがロウレベル（たとえば
2.5V）のとき、ＰチヤネルトランジスタP3の静
特性は第２図に示すように非飽和領域の傾きが大
きいので十分なハイレベル出力（たとえば4.7V）
が得られる。ここで、IN4はトランジスタN4の電
流である。つまり、上記Ｐチヤネルトランジスタ
P3のゲート電位（センス線電位）VGがハイレベ
ル（前記4.2V、但し、Ｐチヤネルトランジスタ
７の閾値電圧VTHPを0.8Vとし、VCCを5Vと仮定し
ているため、VG＝VCC−VTHP＝4.2Vとなる）。の
とき、ＰチヤネルトランジスタP3のゲートとソ
ースとの間に印加される電圧VGSは、 VGS＝VCC−VG＝VCC−（VCC−VTHP） ＝VTHP である。
幅器１０にあつては、センス線電位VSがハイレ
ベル（たとえば4.2V）のとき、Ｐチヤネルトラ
ンジスタP3は完全にオフ状態になり、そのドレ
イン電位（差動増幅器出力）は速やかにVSS電位
に下がるので十分なロウレベル出力が得られる。
また、センス線電位VSがロウレベル（たとえば
2.5V）のとき、ＰチヤネルトランジスタP3の静
特性は第２図に示すように非飽和領域の傾きが大
きいので十分なハイレベル出力（たとえば4.7V）
が得られる。ここで、IN4はトランジスタN4の電
流である。つまり、上記Ｐチヤネルトランジスタ
P3のゲート電位（センス線電位）VGがハイレベ
ル（前記4.2V、但し、Ｐチヤネルトランジスタ
７の閾値電圧VTHPを0.8Vとし、VCCを5Vと仮定し
ているため、VG＝VCC−VTHP＝4.2Vとなる）。の
とき、ＰチヤネルトランジスタP3のゲートとソ
ースとの間に印加される電圧VGSは、 VGS＝VCC−VG＝VCC−（VCC−VTHP） ＝VTHP である。
従つて、ＰチヤネルトランジスタP3の閾値電
圧をVTH（＝VTHP）とすると、 VGS−VTH＝VTHP−VTHP＝０ となる。
圧をVTH（＝VTHP）とすると、 VGS−VTH＝VTHP−VTHP＝０ となる。
つまり、Ｐチヤネルトランジスタ７がオフ状態
のときは、必ずＰチヤネルトランジスタP3もオ
フ状態となる。上記ゲート電位がロウレベル（前
記2.5V）のときには、VGS−VTHは、−（VCC−2.5
−VTHP）＝−（５−2.5−0.8）＝−1.7Vになるので、
センス線電位のハイレベル、ロウレベルによるＰ
チヤネルトランジスタP3の電流差が十分に得ら
れ、そのドレイン電位（差動増幅器出力）はロウ
レベル、ハイレベルの電位差が十分（たとえば
4.7V）に得られる。しかも、上記差動増幅器出
力電位はＰチヤネルトランジスタ、Ｎチヤネルト
ランジスタのサイズ比に依存しない。
のときは、必ずＰチヤネルトランジスタP3もオ
フ状態となる。上記ゲート電位がロウレベル（前
記2.5V）のときには、VGS−VTHは、−（VCC−2.5
−VTHP）＝−（５−2.5−0.8）＝−1.7Vになるので、
センス線電位のハイレベル、ロウレベルによるＰ
チヤネルトランジスタP3の電流差が十分に得ら
れ、そのドレイン電位（差動増幅器出力）はロウ
レベル、ハイレベルの電位差が十分（たとえば
4.7V）に得られる。しかも、上記差動増幅器出
力電位はＰチヤネルトランジスタ、Ｎチヤネルト
ランジスタのサイズ比に依存しない。
ここで、上記Ｎチヤネルカレントミラー型差動
増幅器の入出力特性を第３図中に実線で示し、対
比のために従来のＰチヤネルカレントミラー型差
動増幅器を使用したときのその入出力特性を第３
図中に点線で示す。この図からも分るように、Ｎ
チヤネルカレントミラー型を使用したときには、
Ｐチヤネルカレントミラー型のものを使用したと
きよりも、差動増幅器出力の振幅が大きく、セン
ス線電位（差動増幅器入力）の変化に対するセン
ス感度も高くなつている。
増幅器の入出力特性を第３図中に実線で示し、対
比のために従来のＰチヤネルカレントミラー型差
動増幅器を使用したときのその入出力特性を第３
図中に点線で示す。この図からも分るように、Ｎ
チヤネルカレントミラー型を使用したときには、
Ｐチヤネルカレントミラー型のものを使用したと
きよりも、差動増幅器出力の振幅が大きく、セン
ス線電位（差動増幅器入力）の変化に対するセン
ス感度も高くなつている。
また、前記センス線電位とＮチヤネルカレント
ミラー型差動増幅器１０のＰチヤネルトランジス
タP3の電流との関係（５極管領域）を第４図中
に実線で示し、対比のために従来のＰチヤネルカ
レントミラー型差動増幅器のＮチヤネルトランジ
スタ（第１０図N1）の電流特性を第４図中に点
線で示す。この図において、カレントミラー負荷
電流と上記ＰチヤネルトランジスタP3の電流と
の差が差動増幅器出力を立ち上げ、あるいは立ち
下げる電流に相当し、この電流差は従来のカレン
トミラー負荷電流とＮチヤネルトランジスタN1
の電流との差に比べて倍近く拡大していることが
分る。このことは、差動増幅器における動作遅延
が、Ｎチヤネルカレントミラー型では従来のＰチ
ヤネルカレントミラー型のものの半分近くに小さ
くなつていることに相当する。
ミラー型差動増幅器１０のＰチヤネルトランジス
タP3の電流との関係（５極管領域）を第４図中
に実線で示し、対比のために従来のＰチヤネルカ
レントミラー型差動増幅器のＮチヤネルトランジ
スタ（第１０図N1）の電流特性を第４図中に点
線で示す。この図において、カレントミラー負荷
電流と上記ＰチヤネルトランジスタP3の電流と
の差が差動増幅器出力を立ち上げ、あるいは立ち
下げる電流に相当し、この電流差は従来のカレン
トミラー負荷電流とＮチヤネルトランジスタN1
の電流との差に比べて倍近く拡大していることが
分る。このことは、差動増幅器における動作遅延
が、Ｎチヤネルカレントミラー型では従来のＰチ
ヤネルカレントミラー型のものの半分近くに小さ
くなつていることに相当する。
即ち、上述したように、センス線負荷としてＰ
チヤネルＧ・Ｄ短絡型トランジスタを使用し、セ
ンスアンプ用のCMOS型差動増幅器としてＮチ
ヤネルカレントミラー型を使用する組み合わせに
より、プロセスマージンが大きく、センス感度が
高く、高速のセルデータ読み出し系を実現するこ
とが可能である。
チヤネルＧ・Ｄ短絡型トランジスタを使用し、セ
ンスアンプ用のCMOS型差動増幅器としてＮチ
ヤネルカレントミラー型を使用する組み合わせに
より、プロセスマージンが大きく、センス感度が
高く、高速のセルデータ読み出し系を実現するこ
とが可能である。
上述したように本発明の半導体メモリによれ
ば、センス線負荷としてＰチヤネルＧ・Ｄ短絡型
トランジスタを使用し、センスアンプ用の
CMOS型差動増幅器としてＮチヤネルカレント
ミラー型を使用する組合せによつて、プロセスマ
ージンが大きく、センスアンプのセンス感度が高
く、高速のセルデータ読み出し系を実現できる。
ば、センス線負荷としてＰチヤネルＧ・Ｄ短絡型
トランジスタを使用し、センスアンプ用の
CMOS型差動増幅器としてＮチヤネルカレント
ミラー型を使用する組合せによつて、プロセスマ
ージンが大きく、センスアンプのセンス感度が高
く、高速のセルデータ読み出し系を実現できる。
第１図は本発明の一実施例に係るCMOS型
EPROMのセルデータ読み出し系を示す回路図、
第２図は第１図中の差動増幅器におけるセンス線
電位入力トランジスタの電流と差動増幅器出力と
の関係を示す特性図、第３図は第１図中の差動増
幅器におけるセンス線電位入力と差動増幅器出力
との関係を示す特性図、第４図は第１図中の差動
増幅器におけるセンス線電位入力とトランジスタ
電流との関係を示す特性図、第５図はCMOS型
EPROMのセルデータを読み出し系の一般的な構
成を示す図、第６図は第５図中のビツト線の電位
とメモリセルの電流との関係を示す特性図、第７
図は第５図中のセンス線の電位と負荷電流との関
係を示す特性図、第８図ａ乃至ｃは第５図中のセ
ンス線負荷トランジスタの相異なる例を示す回路
図、第９図は第５図中の差動増幅器の従来例を示
す回路図、第１０図は第９図の差動増幅器におけ
るトランジスタ電流と差動増幅器出力との関係を
示す特性図、第１１図は第９図の差動増幅器にお
けるセンス線電位入力と差動増幅器出力との関係
を示す特性図である。 １，MC……メモリセル、３，３′，BL，
……ビツト線、QBL，BL……ビツト線選択用ト
ランジスタ、７……負荷トランジスタ、１０……
Ｎチヤネルカレントミラー型差動増幅器。
EPROMのセルデータ読み出し系を示す回路図、
第２図は第１図中の差動増幅器におけるセンス線
電位入力トランジスタの電流と差動増幅器出力と
の関係を示す特性図、第３図は第１図中の差動増
幅器におけるセンス線電位入力と差動増幅器出力
との関係を示す特性図、第４図は第１図中の差動
増幅器におけるセンス線電位入力とトランジスタ
電流との関係を示す特性図、第５図はCMOS型
EPROMのセルデータを読み出し系の一般的な構
成を示す図、第６図は第５図中のビツト線の電位
とメモリセルの電流との関係を示す特性図、第７
図は第５図中のセンス線の電位と負荷電流との関
係を示す特性図、第８図ａ乃至ｃは第５図中のセ
ンス線負荷トランジスタの相異なる例を示す回路
図、第９図は第５図中の差動増幅器の従来例を示
す回路図、第１０図は第９図の差動増幅器におけ
るトランジスタ電流と差動増幅器出力との関係を
示す特性図、第１１図は第９図の差動増幅器にお
けるセンス線電位入力と差動増幅器出力との関係
を示す特性図である。 １，MC……メモリセル、３，３′，BL，
……ビツト線、QBL，BL……ビツト線選択用ト
ランジスタ、７……負荷トランジスタ、１０……
Ｎチヤネルカレントミラー型差動増幅器。
Claims (1)
- １ メモリセルと、このメモリセルに接続された
ビツト線と、このビツト線に直列に挿入されたビ
ツト線選択用MOSトランジスタと、ゲートおよ
びドレインが上記ビツト線に接続され、ソースに
第１の基準電位が印加されたＰチヤネルエンハン
スメント型トランジスタと、ゲートが上記ビツト
線に接続され、ソースに上記第１の基準電位が印
加された第１のＰチヤネル型MOSトランジスタ
と、ゲートに第２の基準電位が印加され、ソース
に上記第１の基準電位が印加された第２のＰチヤ
ネル型MOSトランジスタと、ドレインが上記第
１のＰチヤネル型MOSトランジスタのドレイン
に接続され、ソースに第３の基準電位が印加され
た第１のＮチヤネル型MOSトランジスタと、ゲ
ートおよびドレインがそれぞれ上記第２のＰチヤ
ネル型MOSトランジスタのドレインおよび上記
第１のＮチヤネル型MOSトランジスタのゲート
に接続され、ソースに上記第３の基準電位が印加
された第２のＮチヤネル型MOSトランジスタと
を具備し、上記Ｐチヤネルエンハンスメント型ト
ランジスタは、上記ビツト線の負荷回路であり、
上記第１および第２のＰチヤネル型MOSトラン
ジスタおよび上記第１および第２のＮチヤネル型
MOSトランジスタは、センスアンプとして動作
するＮチヤネルカレントミラー型差動増幅器を構
成し、上記差動増幅器の出力は、上記第１のＰチ
ヤネル型MOSトランジスタおよび上記第１のＮ
チヤネル型MOSトランジスタの接続点から得ら
れることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146048A JPS628398A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146048A JPS628398A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628398A JPS628398A (ja) | 1987-01-16 |
| JPH0415558B2 true JPH0415558B2 (ja) | 1992-03-18 |
Family
ID=15398919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60146048A Granted JPS628398A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628398A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101557B2 (ja) * | 1987-12-26 | 1995-11-01 | 株式会社東芝 | 半導体記憶装置 |
| JP2798941B2 (ja) * | 1988-11-10 | 1998-09-17 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2005050421A (ja) | 2003-07-28 | 2005-02-24 | Sharp Corp | 半導体記憶装置 |
| JP2007133987A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| JPS61255583A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | センス増幅回路 |
| JPS61292293A (ja) * | 1985-04-11 | 1986-12-23 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 高速ｃｍｏｓ電流センス増幅器 |
-
1985
- 1985-07-03 JP JP60146048A patent/JPS628398A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| JPS61292293A (ja) * | 1985-04-11 | 1986-12-23 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 高速ｃｍｏｓ電流センス増幅器 |
| JPS61255583A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | センス増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS628398A (ja) | 1987-01-16 |
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| JPH0467278B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |