JPS61255583A - センス増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置におけるセンス増幅回路に関す
る。

〔発明の概要〕

本発明はセンス増幅回路において、メモリセルに流れる
電流とダミー用ＭＯ８）ランジスタの電流を比較し、か
つメモリセル及びダミー用ＭＯＳトランジスタの電流を
比例増幅して比較することにより、安定した動作と高速
度を実現したものである０ 〔従来の技術〕 一般にメモリセルが１コのＭＯＳ）ランジスタで構成さ
れる半導体記憶装置では、半導体製造工程上、もしくは
、７０−ティングゲート構造のメモリセル等では・その
ゲートに電子を注入する等によって、メモリセルである
ＭＯＳ）ランジスタのシキイ値電圧を変化させることに
よってメモリセルのデータを書き込んでいる。又、メモ
リセルとその出力線を接続するか否かによってデータを
書き込む場合であっても、ＭＯＳ）ランジスタが接続さ
れているか否かで、前記シキイ値電圧の変化と同等の動
作でデータを読み出す構成となっている。

従来このような半導体記憶装置では、１９８２工１ｅｌ
ｌｉＫ　　ソリッド−ステート　サーキット　コンファ
レンス　ダイジェスト　Ｐ１８２に示されているように
メモリセルの能力と負（３ＭＯ８）ランジスタの能力に
より電圧変換して検出する構成となっている。前記従来
例を説明するためその主要部を第２図に示す。ここで、
メモリセル２はＮチャネルＭＯ８）ランジスタで構成さ
れている場合の例である。第２図において、１は電源端
子、３はメモリセル２を選択するワード線、４はビット
線１５を選択するＮチャネルＭＯ８）ランジスタ、５は
デコーダの出力線、６，１０はＮチャネルＭＯ３）ラン
ジスタ、７はビットｌｍ１５を充電するためのＰチャネ
ルＭＯ８）ランジスタ、８はビット線１５をメモリセル
のデータに対して安定化するための検出用ＮチャネルＭ
Ｏ３）ランジスタ、９は前記安定化検出回路の負荷用Ｐ
チャネルＭＯ３）ランジスタ、１７はその帰還信号、１
１はメモリセルのデータ検出用負荷ＰチャネルＭＯＳト
ランジスタ、１５はデータ検出用ＭＯＳインバータを構
成するＰチャネルＭＯ３ｈランジスタ、１４は同様にＮ
チャネルＭＯ９）ランジスタ・１６はデータ検出端子、
１８は出力端子である。

今、メモリセル２が低シキイ値状態にあり・ワード線６
及びデコーダ出力［５が高レベルとなり、メモリセル２
が選択されると、ビット線１５の電位が低い場合、ビッ
ト線電位検出回路の出力１７が高レベルとなりＮチャネ
ルＭＯ８）ランジスタロを介してＰチャネルＭＯ３ｈラ
ンジスタフによってビット線が充電される。そして、ビ
ット線電位検出回路及びＮチャネルＭＯＳトランジスタ
６．１０によって決まる電位に安定化し、この時、メモ
リセルの電流はＮチャネルＭＯ８）ランジスタロ及び１
０のサイズ比によって分割されて流れる。ＮチャネルＭ
Ｏ３）ランジスタ１０の能力はそのソース電位とゲート
電位１７及びサイズによって決まり、負荷用Ｐチャネル
ＭＯ３）ランジスタ１１はこの時のＮチャネルＭＯ８）
ランジスタ１０の能力より低く設定されているため検出
端子１６は低レベル側に移動し、出力端子１８は高レベ
ルとなる。次にメモリセル２のシキイ値電圧が高（ＯＦ
Ｆ状態にあると、前記ビット線の電位状態からさらに充
電され、ビット線電位安定化回路の出力１７が下り、Ｎ
チャネルＭＯ８）ランジス゛り６及び１０が、基板効果
によってＯＦＦとなる電位で安定する。この時Ｎチャネ
ルＭＯ３）ランジスタ１０は０ＦＩＰであり、データ検
出点１６は負荷用ＭＯ８）ランジスタ１１によって高レ
ベル側に引き上げられ、出力端子１８は低レベルとなる
。このように、メモリセルに書き込まれたシキイ値電圧
の状態に対して、データを検出するものである。

〔発明が解決しようとする問題点及び目的〕しかし、前
述のセンス増幅回路では、データ検出点１６には、メモ
リセルに流れる電流をＮチャネルＭＯ８）ランジスタロ
及び１０で分割された値しか流れない。又、検出点１６
の振幅は、メモリセル２が０ＩＦＦ時のＮチャネルＭＯ
８）ランジスタ１０のソース電位とほぼ等しい値から電
源電位までしか振れず、しかも、前記０ＦＩＰ時の電位
をビク）！！電位安定化回路の設定により下げていくと
、メモリセルがＯＮ時のビット線電位も下り、メ４１Ｊ
セルに流れる電流が小さくなってしまう。

その結果、検出点の振幅はどうしても電源電位よりに設
定されてしまう◎そしてこの検出点の電位を検出するＭ
ＯＳインバータの反転電圧は、検出点の振幅のほぼ中間
に設定され、その結果ＰチャネルＭＯＳトランジスタ１
３はＮチャネルＭＯＳトランジスタ１４より非常に大き
なサイズとなってしまう。そして、検出点１６゛の負荷
容量の増大となり、前述の検出点１６の電流と合せ、動
作速度が遅くなりてしまう。又、ＮチャネルＭＯ３）ラ
ンジスタ１０の能力、すなわちメモリセル２の能力とＰ
チャネルＭＯ８）ランジスタ１１の能力比較となるため
、製造上のバラツキに対して充分な余裕が必要となり、
その結果、ＰチャネルＭＯＳトランジスタ１１の能力は
小さく設定する必要があり、検出点１６の高レベルへの
動作がさらに遅くなってしまう。

そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、メモリセルの電流に制限される
ことなく、検出点での電流を増大させ、又、検出点の負
荷容量を小さくし、高速化をはかることにあり、さらに
は、製造時のバラツキに対しても安定に動作するセンス
増幅回路を得ることにある。

〔問題点を解決するための手段〕

本発明のセンス増幅回路は、メモリセルの出力線である
ビット線が選択回路を介してゲートとドレイン端子を接
続した電流検出用ＭＯ８）ランジスタの電流検出端子に
接続し、前記電流検出端子を直接あるいは電圧レベル変
換し、ＭＯＳ）ランジスタのサイズ比によって電流比例
増幅し電流比較回路の一方の入力に接続し、ダミー用Ｍ
Ｏ３）ランジスタの電流検出用ＭＯ８）ランジスタの電
流を同様に電流比例増幅して前記比較回路の他方に接続
して成ることを特徴とする。

〔作　用〕

上記のように構成されたセンス増幅回路では、メモリセ
ル及びダミーＭＯＳトランジスタのそれぞれの電流をゲ
ートとドレイン端子を接続したＭＯＳ）ランジスタで検
出し、直接あるいは電圧レベル変換して、電流比例増幅
し、電流比較を行い、高速化を可能にするものである。

〔実施例〕

第１図に本発明の実施例を示す。第１図において、１９
はメモリセル２の電流検出用ＰチャネルＭＯ８）ランジ
スタ、２０は前記電流検出用ＰチャネルＭＯ８）ランジ
スタ１９の電圧レベルを変換するためのＰチャネルＭＯ
９）ランジスタ、２１は同様にＮチャネルＭＯＳトラン
ジスタ、２５はメモリセル２と同等の特性を有するダミ
ーＭＯ８）ランジスタ、２４はダミーＭＯ３）ランジス
タ２５の電流検出用ＰチャネルＭＯ３Ｉ−ランジスタ、
２３は電流比較回路を構成するＰチャネルＭＯ３）ラン
ジスタ、２２は同様にＮチャネルＭＯ３）ランジスタで
ある。第１図において、従来例第２図と同一の番号の素
子及び接点は同一の働きをするものとする。

今・メモリセル２のシキイ値電圧が低い場合で、ビット
線１５が低レベルにあった時、ワード線３及びデコーダ
出力Ｉ！５が高レベルとなり、メモリセル２が選択され
ると、ビット線安定化回路の帰還用端子１７は高レベル
となり・ＮチャネルＭＯＳトランジスタ６を介してＰチ
ャネＡ／ＭＯＳトランジスタ１９によってビット線１５
を充電する。

そしてビット線安定化回路によって決まる電位にビット
線電位がなり、この時ＰチャネルＭＯ３）ランジスタ１
９にはメモリセル２と同じ電流が流れ、その電流に相当
するゲート−ソース間電位が電源端子１との間に発生す
る。次にＰチャネルＭＯ８）ランジスタ２０のゲート−
ソース間電位もＰチャネルＭＯ８）ランジスタ１９と同
じになり、ＰチャネルＭＯ３）ランジスタ２０には、Ｍ
ＯＳトランジスタのサイズ比に相当する電流が流れる。

ここで、ＰチャネルＭＯ８）ランジスタ１９゜２０はメ
モリセル２より電流能力として充分大きく設定されてい
るものとする。例えば、ＰチャネルＭＯＳトランジスタ
２０が、１９に対してチャネル長が等しく、チャネル幅
が２倍であって、同特性のＭＯＳ）ランジスタである場
合、ＰチャネルＭＯ３）ランジスタ２０にはメモリセル
２の２倍の電流が流れる。そして、ＮチャネルＭＯ８）
ランジスタ２１によって、前記電流が置き換えられ、さ
らにＮチャネルＭＯＳトランジスタ２２に前記と同様に
ＭＯＳ）ランジスタ２１の電流に対して比例する電流が
流れ、結果として、ＮチャネルＭＯＳトランジスタ２２
はメモリセル２の比例倍の電流能力となる。同様に、ダ
ミーＭＯＳトランジスタ２５の電流は、ＰチャネルＭＯ
３）ランジスタ２４．２３のサイズ比によって、Ｐチャ
ネルＭＯ３）ランジスタ２３の電流能力として与えられ
、ＰチャネルＭＯ８）ランジスタ２３の電流能力がＮチ
ャネルＭＯ８）ランジスタ２２の電流能力より小さくな
るように設定されているため、その出力端子は低レベル
となり、出力端子２６は高り、ベルとなる◇メモリセル
２のシキイ値電圧が高い場合、同様な動作によって、出
力端子２６が低レベルになることは容易に理解できるで
あろう。

第１図において、ＰチャネルＭＯ３）ランジスタ２０は
１９と同程度の大きさでよく、ＮチャネルＭＯＳ）ラン
ジスタ２１は、その移動度の高さから小さいＭＯＳ）ラ
ンジスタサイズでよく、ＮチャネルＭＯＳトランジスタ
２１から２２への比を大きくしても負荷容量を増やすこ
となく電流能力の増大ができ、その結果、動作速度の高
速化が可能である。又、メモリセル２から電流比較回路
のＮチャネルＭＯＳ）ランジスタ２２までの電流比は・
それぞれ同特性のＭｏｐトランジスタのサイズ比だけで
決まり、同様にダミーＭＯ３）ランジスタ２５からＰチ
ャネルＭＯＳトランジスタ２３までの電流比も、同特性
のＭＯＳ）ランジスタのサイズ比で決まることから、製
造上のバラツキをほとんど考慮することなく安定に作る
ことが可能である。

第３図に本発明の他の実施例を示す。２７はビット線を
充電するためのＮチャネルＭＯＳトランジスタであり、
その他は第１図の同一番号の素子と同一機能をする。第
３図においては、ＰチャネルＭＯ３）ランジスタの働き
は、メモリセル２の電流検出機能だけとなり、第１図の
実施例に対して充分電流能力を小さくすることが可能で
あり・その結果、ＰチャネルＭＯ８）ランジスタ２０の
電流能力を小さくすることができる。ここで、Ｐチャネ
／ｌ、ＭＯＳトランジスタ１９．２０の電流能力は低下
するが、このＭＯＳトランジスタに流れる電流はメモリ
セル２の電流で決まることから、電流値は第１図のそれ
に対して変化せず、電流能力すなわちサイズの低下によ
って負荷容量をさらに低減することが可能であり、さら
にＮチャネルＭＯＳ　）ランジスタ２１．２２について
も同様なことが言えるため、電流値を変えることなく負
荷容量を低下することが可能であり、さらに高速化でき
る。

実施例の電流比較回路は、メモリセルの電流検出後、電
圧レベル変換なしに差動増幅回路でも可能であり、又ダ
、ニーＭＯ３）ランジスタから電流検出回路に至る回路
をメモリセルのそれと一致させ、メモリセルが選択され
た時の初期状態を一定化することで、ビット線電位が安
定する前に比較出力を得ることも可能である。

〔発明の効果〕

以上のように本発明によれば、メモリセル及びダミーＭ
Ｏ８）ランジスタの電流検出を行ない、それを比例増幅
して比較回路に入力することによって、比較回路部での
電流を大きくすることができ、高速化が可能である。又
、従来例はメモリセルの電流を取り出すためにＮチャネ
ルＭＯＳ）ランジスタ１０のソース及びゲートの２本の
信号が必要であるが、本発明によれば、電流検出端子の
１本の信号でよく、センス増幅回路部に選択機能をもた
せる場合等ではバターシ化が容易に行なえる・さらに、
メモリセルとダミーＭＯ８）ランジスタを同等の特性と
することで・比較回路での電流能力とメモリセル及びダ
ミー１１１０８）ランジスタを同等の特性とすることで
、比較回路での電流能力とメモリセル及びダミーＭＯ３
）ランジスタの電流能力は同一の特性のＭＯＳ）ランジ
スタのサイズ比だけで決まり、バラツキ等をほとんど考
慮することなく安定に作ることができる。

【図面の簡単な説明】

第１図は本発明によるセンス増幅回路の一例図第２図は
従来のセンス増幅回路図 第５図は本発明によるセンス増幅回路の一例図２・・・
・・・メモリセル ２５・・・・・・ダミーＭＯ３）ランジスタ８．９・・
・・・・ビット線電位安定化回路を構成するＭＯＳ）ラ
ンジスタ １０．１１・・・・・・データ検出用ＭＯＳトランジス
タ２０．２１・・・・・・電圧レベル変換用ＭＯ３）ラ
ンジスタ ２２．２５・・・・・・電流比較回路を構成するＭＯＳ
トランジスタ １９．２４・・・・・・電流検出用ＭＯ８）ランジスタ
以　　上

Claims (1)

【特許請求の範囲】
1. 　メモリセルの出力線であるビット線が選択回路を介し
   てゲートとドレイン端子を接続した電流検出用ＭＯＳト
   ランジスタの電流検出端子に接続し、前記電流検出端子
   を直接あるいは電圧レベル変換し、ＭＯＳトランジスタ
   のサイズ比によって電流比例増幅し電流比較回路の一方
   の入力に接続し、前記メモリセルと同等の特性を有する
   ダミー用ＭＯＳトランジスタの電流を電流検出用ＭＯＳ
   トランジスタを介して電流比例増幅し、前記電流比較回
   路の他方の入力に接続して成ることを特徴とするセンス
   増幅回路。